JP2008508541A

JP2008508541A - 回路相互接続試験の構成とその手法

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Publication number: JP2008508541A
Application number: JP2007533001A
Authority: JP
Inventors: ロジャー、フランク、シュテール; トム、ワイェール
Original assignee: Koninklijke Philips NV; Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2004-07-28
Filing date: 2005-07-28
Publication date: 2008-03-21
Also published as: ATE430319T1; EP1810044A1; WO2007026191A1; CN101031809B; US20090077438A1; US7685488B2; CN101031809A; EP1810044B1; DE602005014261D1

Abstract

集積回路における論理レベル交差が検出される。例示的実施形態によれば、リセット信号が集積回路の論理レベルに応じてフリップフロップ（３１４）に供給される。集積回路の論理レベル交差状態はフリップフロップのリセット状態に応じて示される。一実施態様では、論理レベルが予想論理レベルと異なる場合、フリップフロップはリセットされる。別の実施態様では、１対のフリップフロップ（４１４、４１８）は、１つのフリップフロップだけが特定の論理レベルでリセットされるように実行され、論理レベルが交差する場合、両方のフリップフロップがリセットされる。両方のフリップフロップがリセットされている前述の状態を使用して論理レベル交差が示される。

Description

本発明は、一般に回路試験に関し、より詳細には、集積回路内の相互接続の試験に関わる回路試験の構成および手法に関する。

集積回路などの電子回路は急速なペースで複雑さおよび密度が増大してきており、これらの電子回路の実現にはてごろな価格で信頼度を増加させることが要求されてきた。この点に関して、様々な目的の電子回路の試験および解析がますます重要になってきたが、電子回路の性質および方向付けのためにますます複雑にもなっている。例えば、多くの集積回路構成要素が比較的小さいサイズに縮小され、構成要素に直接（例えば物理的に）アクセスすることが困難になっている。さらに、これらの構成要素間の間隔はさらにますます小さくなっており、構成要素へのアクセスがさらに困難になっている。

回路の試験および解析に使用される１つの手法は境界走査試験を含み、集積回路の境界セルは集積回路の他の部分を試験するためにアクセスされる。境界走査解析は、ソフトウェア制御によってＪｏｉｎｔＴｅｓｔＡｃｃｅｓｓＧｒｏｕｐ（ＪＴＡＧ）適合デバイスの境界ピンの制御および測定を容易にする。境界走査解析は、一般にＩＥＥＥＳｔａｎｄａｒｄＴｅｓｔＡｃｃｅｓｓＰｏｒｔａｎｄＢｏｕｎｄａｒｙＳｃａｎＡｒｃｈｉｔｅｃｔｕｒｅとして知られる米国電気電子学会（ＩｎｓｔｉｔｕｔｅｏｆＥｌｅｃｔｒｉｃａｌａｎｄＥｌｅｃｔｒｏｎｉｃＥｎｇｉｎｅｅｒｓ）（ＩＥＥＥ）１１４９．１規格を使用して実施される。境界走査解析用に配置された回路は一般に組込みアーキテクチャを使用し、ピンは回路の「境界」に配置され、試験信号を回路におよびそれから送るようにアクセスできる。ピンによって与えられる入力は入力のタイプに応じて回路の様々な部分に結合される。回路からの出力はピンを介して外部試験回路に送られる。

境界走査セルは、一般に入力および／または出力目的のためにアクセスされる多目的要素として組み込まれる。試験回路がある境界走査セルのピンに入力を与える場合、セルは入力（または関連信号）を回路の他の部分に送る（例えば基本的には試験データを強制する）ことによって応答する。回路からの応答出力（または関連信号）は、同じまたは他の境界走査セルから試験回路に送られる。これらの入力および出力は、アクセスするのが難しいことがある回路内の回路素子に必ずしも（直接または別の方法で）アクセスせずに、境界走査セルを使用して連続的にシフトインおよびシフトアウトすることができる。さらに、比較的簡単な試験入力（例えばベクトル）を使用して境界走査セルを介して試験を行うことができ、（境界走査セルなしでは必要になることがあるような）順序論理を初期化する必要が緩和される。

多くの集積回路は回路素子間の相互接続に関する欠陥に弱い。これらの相互接続はしばしば開路（不連続）または短絡（相互接続間の短絡回路）を示す。多くの高速相互接続では、信号波形はこれらおよび他の欠陥の結果として単純な「０」または「１」として見ることができず、波形が送られる相互接続の質が信号形状に影響する。他の信号からのクロストーク、インピーダンス整合、および伝搬遅延などの特性が相互接続の質を決定する。低品質相互接続の場合には信号波形は劣化することがある。境界走査解析はそのような低品質相互接続を代表する開路および短絡タイプの欠陥を検出するのに有用である。しかし、境界走査解析は、開路および短絡の検出への用途に限定され、一般に、開路、短絡、および他の欠陥に関する他の状態および特性の検出に適用できていない。

これらおよび他の限界により様々な通信手法をもつ集積デバイスの実現が困難になっている。

本発明の様々な態様は、境界走査セルタイプの構造などの様々な回路用の手法を含む。本発明はいくつかの実施態様および用途において例示され、それらのいくつかが以下に概要を示される。

本発明の例示的実施形態によれば、集積回路の特性が境界走査手法を使用してフリップフロップのリセット状態に応じて検出される。特定の回路によって表される論理レベルの予想値および実際値を使用してフリップフロップのリセットが制御される。リセット状態をモニターするかそうでなければそれを使用して予想値と実際値との間の関係を検出する（すなわち両方の値が一致するかまたはしないかが検知される）。

本発明のより特定の例示的実施形態では、境界走査セルは前述の手法を実施する回路を含む。

本発明の別の例示的実施形態では、境界走査セルおよび手法を使用して集積回路（ＩＣ）の論理レベル交差が検出される。境界走査セルは、論理回路の出力に結合された非同期リセットを有するフリップフロップを含む。論理回路は予想論理値と実際論理値が一致しない場合、フリップフロップにリセット信号を与えるように構成される。フリップフロップは「１」値にプレロードされ、リセットに際して論理レベル交差を検出するのに使用される「０」値に変わる。

本発明の別の例示的実施形態では、前述の境界走査セルおよび手法は２つのフリップフロップの使用を含み、各フリップフロップは非同期リセットを有する。各それぞれのフリップフロップは、各予想論理レベルに対してフリップフロップの一方がリセットされ、フリップフロップの他方がリセットされないように、予想および実際論理値に応じてリセット信号を各フリップフロップに与える論理回路に結合されている。論理レベル交差が生じる場合、論理回路は両方のフリップフロップにリセット信号を与え、両方のフリップフロップの状態はリセットされ、論理レベル交差を示す。次に、フリップフロップの値が比較され、論理レベル交差が検出される。用途によっては、比較回路は、フリップフロップの値を比較し、論理レベル交差を示す信号を与えるように実行される。

本発明の前述の概要は、本発明の各実施形態またはすべての実施態様を説明することは意図されていない。本発明の前述の概要は、本発明の各例示された実施形態またはすべての実施態様を説明することは意図されていない。以降の図および詳しい説明は、より詳細にこれらの実施形態を例示する。

本発明は、添付図面に関連して本発明の様々な実施形態の以降の詳細な説明を考慮してより完全に理解することができる。

本発明は様々な変更および代替の形態に適用できるが、その詳細は図面に例として示されており、詳細に説明される。しかし、本発明を説明された特定の実施形態に限定することは意図されていないことが理解されるべきである。そうではなく、添付の特許請求の範囲によって定義されるような本発明の範囲に入る変更形態、等価形態、および代替形態を含むことが意図されている。

本発明は、電子通信に関する様々な回路および手法に、特にレーン間の通信に関するそれらに適用可能であると考えられる。本発明は必ずしもそのような用途に限定されないが、本発明の様々な態様の真価はそのような環境における実例の説明によって最もよく得られる。

本発明の例示的実施形態によれば、境界走査セル手法は集積回路の論理レベル交差の検出を容易にする。境界走査セル手法は、論理レベル交差の検出を機能的に実行するのに境界走査セルを使用し、結果として一般に特定の回路状態に関連した特定の論理レベルをアサートすることを含む。

論理レベル交差は、結合された回路に関連する作用によって１つまたは複数の方法で生成される。例えば、いくつかの実施態様では、論理レベル交差により特定の論理レベル（すなわち「０」または「１」）が特定のノードまたは回路素子上にアサートされる。短絡または開路がこの種のアサーションを引き起こす。この交差により、一般に特定の論理レベルを「１」から「０」に、または「０」から「１」に切り替えられることができる。用途によっては、論理レベル交差は、既に論理レベル「１」である回路素子に「１」がアサートされる場合のように、必ずしも論理レベルの切替えを引き起こさない。

用途によっては、論理レベル交差は、一般に、必ずしも特定の回路素子の論理レベルに変化を引き起こすことなく、特定の論理レベルをアサートするのに使用される電圧レベル（または他の関連レベル）に影響を与える。例えば、論理レベル「１」が回路素子の特定の電圧レベルにアサートされる場合、レベル交差は、一般に、論理レベルを「０」に必ずしも切り替えずに、電圧レベルを変更することがある。

実際上、論理レベル交差は、回路素子の電圧レベルに寄生効果を有しており、そのために、電圧レベルのかなりの変化が「１」値と「０」値との間で論理レベルを揺らすこともあり、揺らさないこともある。この点に関して、この手法（また、本明細書で説明する他のもの）を使用して検出される論理レベル交差作用は必ずしも論理レベルの揺れをもらさない。

別の例示的実施形態では、論理レベル交差の検出を容易にする境界走査セルの特徴は、従来の境界走査セルに論理回路を追加することによって他の（すなわち、従来の）境界走査手法で実現される。この実施形態では、論理レベル交差は、境界走査セルで利用可能な信号の予想レベルおよび実際レベルに応じて検出される。用途によっては、予想レベルと実際レベルとの間の比較は、例えば電気的に（論理的にまたは別の方法で）２つの信号を比較することによって交差を検出するために行われる。

前述の手法の１つまたは複数は、図１および２に示され、以下で説明される構成と手法に関連して実施することができる。

図１は、本発明の別の例示的実施形態によるチップ１００上で実施される境界走査の構成および手法を示す。複数の境界走査セル１２０〜１３０は、ＪＴＡＧタイプの解析を使用してコア論理回路１１０を試験するためにチップ１００上に組み込まれる。境界走査セルは、入力信号および出力信号の実行ならびに他の境界走査セルへの結合を行うためにポート１５０〜１５５および様々な回路１４０〜１４７に結合される。試験アクセス・ポート（ＴＡＰ）コントローラ１１５は、ＴＡＰコントローラをアクセスするために組み込まれた部分１１６、１１７、および１１８で境界走査セルの動作を制御する。試験データ・イン（ＴＤＩ）ポート１０２ならびに試験データ・アウト（ＴＤＯ）ポート１０２および１０４は、それぞれ本明細書で説明されるような論理レベル交差を示すものなどの試験データの入出力用に組み込まれる。

レベル交差検出器回路１６０は、論理レベル交差を境界走査セル１２４で検出するために組み込まれる。様々な実施態様では、そのようなレベル交差検出器回路は、コア論理回路１１０、またはポート１５０〜１５５を介して結合された他の回路から受け取った信号を試験するために、境界走査セルの異なるまたは他のものと共に組み込まれる。

図２は、本発明の別の例示的実施形態による、共通回路板２０５に結合されたチップ２１０および２３０上の２つの境界走査組込み型集積回路に関する境界走査構成および手法２００を示す。チップ２１０および２３０の各々ならびに各々に対応する回路は、図１に示されたチップ１００に関連して前述されたものと同様の方法で組み込まれる。ここで、チップ２３０は、レベル交差検出器回路１６０が境界走査セル１２４に組み込まれているように示され、チップ２１０はそのようなレベル交差検出器なしで組み込まれている。いくつかの実施態様では、チップ２１０は境界走査セルの１つまたは複数と共にレベル交差検出器を含む。簡潔にするために、チップ２１０および２３０のいくつかの個々の回路構成要素はラベル表示されずまたはさらに説明されない。

図２に示される実施態様では、境界走査セル１２４のレベル交差検出器１６０は、チップ２３０またはチップ２１０のレベル交差を検出するために適用することができる。例えば、チップ２３０上のコア論理回路からのレベル交差出力は、境界走査セル１２３を通って、境界走査セル１２４のレベル交差検出器１６０に回路１４２および１４３を通って供給することができる。同様に、チップ２１０のコア論理回路からのレベル交差出力は、境界走査セル２２６を通って、境界走査セル１２４のレベル交差検出器１６０に、回路２４５、ポート２５３および１５２、ならびに回路１４３を通って供給することができる。

図３は、本発明の別の例示的実施形態による、境界走査セルに結合された集積回路（ＩＣ）のレベル交差を検出するために組み込まれた境界走査セル３００を示す。セル３００には、シフト入力「ＳＩ」３２０、実質値入力「ＰＩ」３２２（試験されているＩＣの実際の論理レベルを表わす）、およびクロック入力「ＴＣＫ」３２４用の入力ピンならびにシフト出力「ＳＯ」３２６が含まれる。セル３００には、この例では２対１マルチプレクサ３１０および３１２の形態で表わされた論理回路がさらに含まれる。マルチプレクサ３１０の入力は、「１」入力および「０」入力にそれぞれ結合されたシフト入力「ＳＩ」３２０およびシフト出力「ＳＯ」３２６である。マルチプレクサ３１２の「１」入力はマルチプレクサ３１０の出力であり、「０」入力は実質値入力３２２である。

マルチプレクサ３１０および３１２は、それぞれ制御入力「ｃ０」および「ｃ１」に応じて「１」および「０」入力の一方を送る。例えば、マルチプレクサ３１０を参照して、「ｃ０」が「０」であるとき「ＳＯ」３２６がマルチプレクサ３１２に送られ、「ｃ０」が「１」であるとき「ＳＩ」３２０がマルチプレクサ３１２に送られる。同様に、マルチプレクサ３１２は、「ｃ１」が「１」であるときマルチプレクサ３１０の出力を送り、「ｃ１」が「０」であるとき「ＰＩ」３２２を送る。したがって、マルチプレクサ３１２のこの出力はキャプチャ・フリップフロップ（ＳＦＦ）３１４に送られる。

入力「ＰＩ」３２２は、２入力ＸＯＲゲート３１６の一方の入力にも結合され、ＸＯＲゲートの他方の入力は予想値入力「ｌｘｄ＿ｅｘｐｅｃｔ」３３０である。ＸＯＲゲート３１６の出力は２入力ＮＡＮＤゲート３１８の一方の入力に結合され、ＮＡＮＤゲートの他方の入力はイネーブル入力信号「ｌｘｄ＿ｅｎａｂｌｅ」３３２である。ＮＡＮＤゲート３１８の出力は、キャプチャ・フリップフロップ３１４の（低アクティブ）非同期リセットに結合される。したがって、キャプチャ・フリップフロップ３１４は、マルチプレクサ３１２の出力、「ＴＣＫ」信号３２４、およびＮＡＮＤゲート３１８の出力（フリップフロップの非同期リセットで）に応じてシフト出力「ＳＯ」３２６を出力する。

１つの実施態様では、ＪＴＡＧＴＡＰ（試験アクセス・ポート）コントローラは、制御入力「ｃ０」および「ｃ１」ならびに命令レジスタから検索することができる「ｌｘｄ＿ｅｘｐｅｃｔ」および「ｌｘｄ＿ｅｎａｂｌｅ」信号を供給するようにプログラムされる。ある場合には、セル３００が実行される集積回路（ＩＣ）に組み込まれた駆動境界走査（ＢＳ）セルが、一般に「ｌｘｄ＿ｅｘｐｅｃｔ」信号を駆動する。他の場合には、レジスタを使用して「ｌｘｄ＿ｅｘｐｅｃｔ」および／または必要に応じて他の値が与えられる。

論理レベル交差の試験モードを始めるとき、「ＳＩ」３２０入力ならびに制御入力「ｃ０」および「ｃ１」は「１」にアサートされる。「ＳＩ」３２０の「１」はマルチプレクサ３１０の「１」入力からマルチプレクサ３１２の「１」入力に送られ、次にＳＦＦ３１４を「１」にプレロードする。このプレローディングは、例えばセル３００が組み込まれるＩＣ用のＪＴＡＧＴＡＰコントローラがＳｈｉｆｔ−ＤＲ状態／モードの間に、例えばＥＸＴＥＳＴまたはプレロード命令を使用して実行される。「１」がＳＦＦ３１４でプレロードされた後、「ｃ０」は「０」にされ、一方、「ｃ１」は「１」に維持されてＳＦＦで値が保持される。このプレロード期間（および論理レベル交差を検出する準備ができるまで）に、「Ｉｘｄ＿ｅｎａｂｌｅ」は低レベルに保持されてＳＦＦ３１４の望ましくないリセットはされない。

論理レベル交差を検出する準備ができたとき、キャプチャ・モードが始められる（例えば、ＪＴＡＧＴＡＰコントローラのＣａｐｔｕｒｅ−ＤＲ状態／モードで行われる）。キャプチャ・モード中、適切な命令がロードされるとき（例えば、命令「ＬＸＤ」がロードされるとき）駆動ＢＳセルのアップデイト信号の後でイネーブル「ｌｘｄ＿ｅｎａｂｌｅ」信号は「ＴＣＫ」３２４信号の立上りエッジで「１」にされる。セル３００をもつＩＣの第２の境界走査セルは予想値信号「ｌｘｄ＿ｅｘｐｅｃｔ」３３０を供給することができる。イネーブル信号の変化（すなわち「０」から「１」）後の期間に、ある値が入力ＩＣピン「ＰＩ」３２２に存在し、その値が予想値「Ｉｘｄ＿ｅｘｐｅｃｔ」３３０からの反転である場合、フリップフロップ３１４はリセットされることになる。特に、ＸＯＲゲート３１６を参照して、「ＰＩ」３２２および「Ｉｘｄ＿ｅｘｐｅｃｔ」３３０が比較され、「ＰＩ」が「Ｉｘｄ＿ｅｘｐｅｃｔ」と異なる場合、ＸＯＲゲート３１６は「１」をＮＡＮＤゲート３１８に送る。次に、ＸＯＲゲート３１６からの出力および「ｌｘｄ＿ｅｎａｂｌｅ」３３２が共に「１」である場合、ＮＡＮＤゲート３１８は「０」を送る。

いくつかの実施態様では、「ＰＩ」３２２の実際値が調べられて論理レベル交差がＳＦＦ３１４からシフトアウトされた「０」として示されていることを確認する。これらの実施態様では、「ＳＯ」３２６が０であることが検知されたとき、ＴＡＰコントローラは、「ｃ１」を「０」にアサートして「ＰＩ」３２２の値をＳＦＦ３１４に送る。この値は「ＳＯ」３２６を通ってシフトアウトされ確認される。

このようにして、前述の手法を使用して、セル３００は信号の実際のアップデイトの後に「ＴＣＫ」期間（「ＴＣＫ」信号３２４の期間）の半分で始まる望ましくないレベル交差を検出する。さらに、セル３００は観測モード（すなわちノーマル・モード）を可能にし、「ｃ１」は「０」にアサートされ、それに応じてマルチプレクサ３１２は「ＰＩ」３２２をＳＦＦ３１４に送る。次に、ＳＦＦ３１４の値は「ＳＯ」３２６を通ってシフトアウトすることができる（必要に応じて、「ｃ０」を「０」におよび「ｃ１」を１に設定することによってＳＦＦで保持される）。

別の実施形態では、「ＴＣＫ」信号３２４の周波数および／またはデユーティサイクルは、望ましくないレベル交差が生じる瞬間に関する情報を突きとめるように調節される。「ＴＣＫ」３２４が調節され、セル３００が実行されている回路が遅かれ早かれクロック制御され、その結果「ＳＯ」３２６がより早い時間またはより遅い時間の回路の状態を表す。したがって、論理レベル交差に関する回路の状態は様々な時間に検出することができる。この手法は様々な方法で実行することができる。例えば、レベル交差が「ＴＣＫ」３２４の最初の周波数またはデユーティサイクルを使用して検出される場合、論理レベル交差が検出されなくなるまで、回路は反復境界走査実行に対してより早く繰り返してクロック制御することができる。論理レベル交差が検出されない時間は、論理レベル交差がまだ生じていないことを示しており、論理レベル交差が生じる時間（例えば論理レベル交差を示す前の反復の近く）を正確に特定するのに役立つ。この時間を使用して論理レベル交差を特定の回路および／または回路の動作状態と関係付けることができる。この手法は、図４および５に関連して以下に説明されるものなどの本明細書で説明される他の実施形態で実施することができる。

より特定の実施態様では、論理レベル交差が前節で説明されたように正確に特定された後、さらなる境界走査反復が「ＴＣＫ」３２４の比較的細かい調整を使用して行われる。これらの反復を使用して論理レベル交差が生じた時点をより厳密に特定し、次にそれを使用して論理レベル交差に対応する回路および／または回路の動作状態をより厳密に特定する。

本明細書の図の様々なものは、同様である特徴、または本明細書の図の他のものやその他のものに関連して説明されたものと同様に実行することができる特徴を共有する。この点に関して、以降の図の回路（およびその機能）のいくつかの詳細な説明は簡潔のために省略される。

図４は、本発明の別の例示的実施形態による、２つのリセット可能なフリップフロップＳＦＦ４１４およびＳＦＦ４１８を使用してレベル交差を検出するために組み込まれる境界走査セル４００を示す。境界走査セル４００の様々な部分は、図３の境界走査セル３００に関連して示され、説明されたものと同様である。ここで、２つのマルチプレクサ４１０および４１２は、図示のように、互いに結合され、かつ信号「ＳＩ」４２０、「ＰＩ」４２２、「ＴＣＫ」４２４を入力し、フリップフロップ４１４の出力を出力するように結合される。制御信号「ｃ０」および「ｃ１」はそれぞれマルチプレクサ４１０および４１２で実行される。

マルチプレクサ４１２の出力はＳＦＦ４１４に結合され、それはＮＡＮＤゲート４４０に結合された非同期入力を有し、さらに「ＴＣＫ」４２４によって駆動される。ＮＡＮＤゲート４４０は入力として「ＰＩ」４２２（反転された）および「ｌｘｄ＿ｅｎａｂｌｅ」信号４３２を有する。ＳＦＦ４１４の出力は、マルチプレクサ４１０の「０」入力ならびに２入力マルチプレクサ４１６の「１」入力に送られる。２入力マルチプレクサ４１６の「０」入力は信号「ＳＯ」４２６に結合される。マルチプレクサ４１０の出力は、マルチプレクサ４１０および４１６の両方に結合される制御信号「ｃ０」に応じてＳＦＦ４１８に送られる。ＳＦＦ４１８の非同期リセットは、入力として「ｌｘｄ＿ｅｎａｂｌｅ」４３２および「ＰＩ」４２２を有するＮＡＮＤゲート４４２に結合される。

イネーブル信号「ｌｘｄ＿ｅｎａｂｌｅ」４３２が「０」から「１」に変化した後、「ＰＩ」４２２で「０」が検出された場合、ＳＦＦ４１４はリセットされる。特に、「ｌｘｄ＿ｅｎａｂｌｅ」が高レベル（「１」）に保持され、「ＰＩ」４２２の「０」がＮＡＮＤゲート４４０に（反転後）「１」として与えられる場合、「０」がＳＦＦ４１４の非同期リセットに与えられる。ＮＡＮＤゲート４４２が「ｌｘｄ＿ｅｎａｂｌｅ」４３２および「ＰＩ」の両方からの「１」を与えられ、対応する「０」がＳＦＦ４１８に与えられた結果、「１」が「ＰＩ」４２２にある場合、ＳＦＦ４１８はリセットされる。入力ピンにおける誤りのない変化（「０」から「１」へまたは「１」から「０」への変化）によって、ＳＦＦ４１４またはＳＦＦ４１８の一方がリセットされ、「０」を含むことになる。両方のフリップフロップ４１４および４１８は「１」でプレロードされ、スキャンチェーンの一部である。各フリップフロップ４１４および４１８からの結果がＳｈｉｆｔ−ＤＲ中にシフトアウトされ確認され、ＳＦＦ４１４およびＳＦＦ４１８が共にリセット状態（ＳＦＦ４１４およびＳＦＦ４１８が共に「０」を含む）であることは論理レベル交差を示している。

実際上、ＳＦＦ４１４およびＳＦＦ４１８の各々の値は順次「ＳＯ」４２６からシフトアウトされるので、様々な場合の「ＰＩ」４２２の値により、異なる値が異なる時間にそれぞれのＮＡＮＤゲート４４０および４４２に与えられ、１対の値が「ＳＯ」４２６から順次シフトアウトされる。例えば、「ＰＩ」４２２が「１」の場合、「ｌｘｄ＿ｅｎａｂｌｅ」４３２が「０」から「１」に変わるとき、ＳＦＦ４１４はリセットされず、ＳＦＦ４１８はリセットされる。しかし、「ＰＩ」４２２の値が「１」から「０」に（交差論理レベル）変化し、一方「ｌｘｄ＿ｅｎａｂｌｅ」４３２が高レベルである場合、ＳＦＦ４１４もリセットされる。同様に、「ｌｘｄ＿ｅｎａｂｌｅ」４３２が「０」から「１」に変わるとき「ＰＩ」４２２は「０」であるが、「ＰＩ」が「１」に交差し「ｌｘｄ＿ｅｎａｂｌｅ」４３２が高レベルに保持されている場合、ＳＦＦ４１４およびＳＦＦ４１８は順次リセットされる。「０」から「１」または「１」から「０」への「ＰＩ」４２２の論理レベル交差を含むどちらの場合でも、ＳＦＦ４１４およびＳＦＦ４１８の値は共に「０」としてシフトアウトされ、したがって論理レベル交差が検出される。この手法ならびに図５で以下に説明する手法では、予想論理レベルは必ずしも論理レベル交差を検出するのに知る必要がない。

図５は、本発明の別の例示的実施形態による、２つのフリップフロップ（ＳＦＦ４１４およびＳＦＦ４１８）からの出力をもつＸＯＲ機能を含む手法を使用してレベル交差を検出するために組み込まれる境界走査セル５００を示す。４１０から４４２まで番号付けられた回路を含む図５に示される様々な回路は、図４に示されたセル４００と全般的に変わらない方法で実行することができる。

図４に示された回路に対して図５の追加回路は、入力としてＳＦＦ４１８の出力および「ＳＯ」４２６を有する２入力ＸＯＲゲート５５０を含む。ＸＯＲゲート５５０の出力はマルチプレクサ５５２の「１」入力に結合され、それは「ＰＩ」４２２に結合された「０」入力およびマルチプレクサ４１２の「０」入力に結合された出力を有する。マルチプレクサ５５２の制御信号は「Ｉｘｄ＿ｃａｐｔｕｒｅ」信号５３４である。

図４の回路に共通する図５の回路に対して、図４の回路に比べて違いは、以降のものを含む。マルチプレクサ４１２の「０」入力は「ＰＩ」４２２ではなくマルチプレクサ５５２の出力に結合される。ＳＦＦ４１０の出力は、ＳＦＦ４１６の「１」入力（今は「ＳＩ」４２０である）ではなく「ＳＯ」４２６である。ＳＦＦ４１８の出力は「ＳＯ」でなく、さらにＸＯＲゲート５５０の２つの入力のうちの一方に結合される。

図５において、２つのフリップフロップ４１４および４１８の出力のＸＯＲ機能（ＸＯＲゲート５５０における）を使用して、「ｌｘｄ＿ｅｎａｂｌｅ」４３２のアサーション（「１」）中に論理レベル交差が観測されたかどうかが検出される。具体的には、フリップフロップＳＦＦ４１４およびＳＦＦ４１８は、それぞれ図４に示されたものと同様の方法でＮＡＮＤゲート４４０および４４２で実行される。ＳＦＦ４１４および４１８が「１」にプレロードされた後、「１」で「ｌｘｄ＿ｅｎａｂｌｅ」４３２のアサーション中に「ＰＩ」４２２の論理レベル交差があると両方のフリップフロップがリセットされる。

適切な命令（例えば「ＬＸＤ」）がアクティブ（「１」）で、「ｃ１」が低レベル（「０」）に保持されるキャプチャ・モード（例えばＴＡＰコントローラのＣａｐｔｕｒｅ−ＤＲモード）中に、ＸＯＲゲート５５０の値は、マルチプレクサ５５２および４１２を通るのでＳＦＦ４１４にキャプチャされる。この命令「ＬＸＤ」がアクティブな場合、ＳＦＦ４１４の入力は、マルチプレクサ５５２によって選択されるＸＯＲゲート５５０のＸＯＲ出力によって駆動される。この用途では、ＳＦＦ４１４は、オプションとしてスキャンチェーン（すなわちセル５００が適用されるＩＣで実行されるような）の一部である単なるフリップフロップである。この手法では、図４に示されるようにセルの外で行われるＳＦＦ４１４およびＳＦＦ４１８の値の比較がＸＯＲゲート５５０で自動的に実行される。すなわち、ＸＯＲゲート５５０の出力が「０」である場合、論理レベル交差が示される。

いくつかの実施態様で、図３および図５に示される例示的実施形態を参照して、境界走査セルは、「ｌｘｄ＿ｅｎａｂｌｅ」および「ｌｘｄ＿ｃａｐｔｕｒｅ」信号が低レベルに保持されている場合、通常の観察専用ＢＳセルとして現れる。この手法は、「ＬＸＤ」命令が選択されている場合に限り「ｌｘｄ＿ｅｎａｂｌｅ」および「ｌｘｄ＿ｃａｐｔｕｒｅ」信号をアクティブにすることによって実行される。同様の手法が前述されており、「ＰＩ」信号がマルチプレクサにアサートされた対応する信号によって送られシフトアウトされて、シフト出力信号を供給するフリップフロップに与えられる。

前述され図に示された様々な実施形態は、例としてのみ提供され、本発明を限定するように解釈されるべきでない。前述の説明および図に基づいて、当業者なら、本明細書に図示され説明された例示的実施形態および応用例に厳密に従うことなしに、様々な改変および変更を本発明に行うことができることを容易に認識されよう。例えば、前述の例示的実施形態および実施態様の１つまたは複数は、様々な回路、境界走査セル構成、および他の手法で実行することができる。先に図示および／また説明された回路によって個々にまたは一括して示された他の回路機能は、同様の機能を行う他の回路を使用して実行することもできる。例えば、フリップフロップおよび関連するＮＡＮＤゲートによりリセットが制御されるリセット手法で説明され、図示されたように、ＮＡＮＤゲートが代わりにＡＮＤゲートで実行され、それに応じてフリップフロップのリセットを実行（例えば高レベル−アクティブ）することができる。さらに、フリップフロップのリセットの機能は、フリップフロップにプレロードされた「０」（「１」の代わりの）をもつセット機能によって実行することができる。そのような改変および変更は、添付の特許請求の範囲に記載される本発明の趣旨および範囲から逸脱しない。

本発明の例示的実施形態による境界走査の構成および手法を示す図である。本発明の別の例示的実施形態による回路板上に２つの境界走査組込み型集積回路を含む境界走査の構成および手法を示す図である。本発明の別の例示的実施形態によるレベル交差を検出するために組み込まれる境界走査セルを示す図である。本発明の別の例示的実施形態による２つのリセット可能なフリップフロップを使用してレベル交差を検出するために組み込まれる境界走査セルを示す図である。本発明の別の例示的実施形態による２つのフリップフロップからの出力をもつＸＯＲ機能を使用してレベル交差を検出するために組み込まれる境界走査セルを示す図である。

Claims

集積回路において論理レベル交差を検出するための境界走査回路構成であって、前記集積回路の実際の論理レベルに応じて変化する値を有するリセット信号に結合されたリセット入力を有し、前記リセット信号に応じて「１」から「０」値にリセットされるフリップフロップを含む論理レベル交差検出回路と、前記フリップフロップのリセット状態に応じて前記集積回路の論理レベル交差状態を示すように適合された論理レベル交差回路とを備える構成。
前記論理レベル交差検出回路が前記実際の論理レベルおよび予想論理レベルに応じて前記リセット信号を供給するように構成および配置されたリセット回路を含む、請求項１に記載の構成。
前記リセット回路は、前記実際の論理レベルが前記予想論理レベルに一致する場合、第１の値を有するリセット信号を供給し、前記実際の論理レベルが前記予想論理レベルと異なる場合、第２の値を有するリセット信号を供給するように構成および配置され、前記リセット信号が前記第２の値を有する場合、前記フリップフロップがリセットするように構成される、請求項２に記載の構成。
前記論理レベル交差検出回路が前記集積回路の実際の論理レベルに応じて変化する別のリセット信号に結合されたリセット入力を有する別のフリップフロップをさらに含み、各フリップフロップリセット入力に供給される前記リセット信号が、特定の論理レベルに対して、それぞれ前記フリップフロップの一方をリセットし、他方をリセットしないように供給され、前記論理レベル交差検出回路が両方のフリップフロップの前記リセット状態に応じて前記集積回路の前記論理レベル交差状態を示すように適合される、請求項１に記載の構成。
前記論理レベル交差回路は、前記フリップフロップの両方がリセットされる場合、前記集積回路の論理レベル交差状態を示すように適合される、請求項４に記載の構成。
各フリップフロップに供給される前記リセット信号が前記集積回路の前記実際の論理レベルの変化に応じて変化することが可能であり、前記集積回路の前記実際の論理レベルが変化する場合、両方のフリップフロップがリセットされる、請求項４に記載の構成。
選択的に、信号値のシフトを前記フリップフロップにロードし、ある値を前記フリップフロップで保持し、前記実際の論理レベル値を前記フリップフロップにロードするモードで作動するように構成および配置されたローディング回路と、前記実際の論理レベルを予想論理レベルと比較するように適合された比較回路と、前記フリップフロップをリセットするためにリセット信号を前記フリップフロップに送ることができるように適合されたイネーブル回路とをさらに含み、ローディングモード中に「１」を前記フリップフロップにロードし、前記「１」がロードされた後、前記フリップフロップの前記値をホールドモードで保持するように適合され、前記イネーブル回路を介してイネーブルモードを開始し、前記イネーブルモード中に、前記実際の論理レベルが前記予想論理レベルに一致しないことに応じて前記比較回路からのリセット信号を前記フリップフロップに供給するように適合され、前記フリップフロップの前記値に応じて論理レベル交差を検出するために前記フリップフロップの前記値をシフトアウトするようにさらに適合される、請求項１に記載の構成。
前記比較回路は、前記実際の論理レベルが予想論理レベルと一致しない場合、「１」を送るように適合されたＸＯＲ回路であり、前記イネーブル回路が、「１」の値を有するイネーブル信号を受け取るのに応じて前記ＸＯＲ回路からの前記「１」を前記フリップフロップに送るように適合されたＮＡＮＤゲートを含む、請求項７に記載の構成。
前記ローディング回路が制御入力に応じて制御されるマルチプレクサを含み、前記制御入力が、選択的に、前記信号値のシフトを前記フリップフロップにロードし、前記値を前記フリップフロップで保持し、前記実際の論理レベル値を前記フリップフロップにロードするためにプログラムされる、請求項７に記載の構成。
集積回路において論理レベル交差を検出するための境界走査回路構成であって、第１および第２のフリップフロップと、選択的に、前記第１および第２のフリップフロップ回路をある値でロードし、前記値を前記第１および第２のフリップフロップに保持し、前記集積回路の実際の論理レベルを前記フリップフロップに送るように構成および配置されたローディング回路と、前記集積回路の第１の実際の論理レベルに応じて前記第１のフリップフロップをリセットするように構成および配置された第１のリセット回路と、前記第１の実際の論理レベルの反転したものである前記集積回路の第２の実際の論理レベルに応じて前記第２のフリップフロップをリセットするように構成および配置された第２のリセット回路と、前記第１および第２のリセット回路に結合され、リセット信号を前記フリップフロップに送るために前記第１および第２のリセット回路をイネーブルする信号を供給するように構成および配置されたイネーブル回路とを備える構成。
前記イネーブル回路がイネーブル信号を前記リセット回路に供給する場合、前記第１および第２のリセット回路は、実際の論理レベルが前記第１の論理レベルと第２の論理レベルとの間で切り替わるのに応じてそれぞれ前記第１および第２のフリップフロップをリセットするように構成される、請求項１０に記載の構成。
前記フリップフロップの値をシフトアウトするためにクロック信号を前記フリップフロップに供給するように構成および配置されたクロッキング回路をさらに備える、請求項１０に記載の構成。
前記フリップフロップの前記値を比較し、前記比較を示す信号を出力するように構成および配置された比較回路をさらに備える、請求項１０に記載の構成。
前記比較回路は、前記イネーブル回路が前記イネーブル信号を供給した後、両方のフリップフロップの前記値が等しいことに応じて、論理レベル交差を示す信号を出力するように構成および配置される、請求項１３に記載の構成。
前記イネーブル信号が供給される期間中、前記集積回路の前記実際の論理レベルが一定のとき前記フリップフロップの一方だけがリセットされ、前記イネーブル信号が供給される期間中、前記集積回路の前記実際の論理レベルが論理レベル間を交差するとき前記フリップフロップの両方がリセットされるように前記第１および第２のリセット回路ならびに前記フリップフロップが構成および配置される、請求項１０に記載の構成。
集積回路における論理レベル交差を検出する方法であって、リセット信号が前記集積回路の実際の論理レベルに応じて変化する値を有し、フリップフロップが前記リセット信号に応じて「１」から「０」値にリセットされ、前記リセット信号を前記フリップフロップに供給することと、前記フリップフロップのリセット状態に応じて前記集積回路の論理レベル交差状態を示すこととを含む方法。
リセット信号を供給することが前記実際の論理レベルおよび予想論理レベルに応じて前記リセット信号を供給することを含む、請求項１６に記載の方法。
リセット信号を供給することが、前記実際の論理レベルが前記予想論理レベルに一致する場合、第１の値を有するリセット信号を供給することと、前記実際の論理レベルが前記予想論理レベルと異なる場合、第２の値を有するリセット信号を供給することとを含み、前記リセット信号が前記第２の値を有する場合、前記フリップフロップがリセットされる、請求項１７に記載の方法。
前記集積回路の実際の論理レベルに応じて別のリセット信号を別のフリップフロップに供給することをさらに含み、前記リセット信号を各フリップフロップに供給することが、特定の論理レベルに対して、それぞれ前記フリップフロップの一方をリセットし、他方をリセットしないリセット信号を供給することを含み、前記リセット状態に応じて前記集積回路の前記論理レベル交差状態を示すことが、両方のフリップフロップの前記リセット状態に応じて前記集積回路の前記論理レベル交差状態を示すことを含む、請求項１６に記載の方法。
前記リセット信号を各フリップフロップに供給することが、前記集積回路の前記実際の論理レベルが論理レベル間で切り替わるときリセット信号を両方のフリップフロップに供給することを含み、両方のフリップフロップの前記リセット状態に応じて前記集積回路の前記論理レベル交差状態を示すことが、両方のフリップフロップがリセットされるとき論理レベル交差を示すことを含む、請求項１９に記載の方法。
前記フリップフロップの前記値をシフトアウトするためにクロック信号を前記フリップフロップに供給することと、前記集積回路の論理レベル交差状態が示されるとき、１）前記フリップフロップに「１」をロードし、前記クロック信号を調節するステップと、２）前記リセット信号を前記フリップフロップに再度供給するステップと、３）前記フリップフロップの前記リセット状態に応じて前記集積回路の論理レベル交差状態を示すステップとによって前記論理レベル交差のタイミング状態を決定することと、前記論理レベル交差のタイミング特性を特定するために選択的にステップ１からステップ３を繰り返すこととをさらに含む、請求項１６に記載の方法。