JP3722272B2

JP3722272B2 - Ferroelectric memory device

Info

Publication number: JP3722272B2
Application number: JP2000083754A
Authority: JP
Inventors: 陽一郎増田; 栄治名取; 和正長谷川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-03-24
Filing date: 2000-03-24
Publication date: 2005-11-30
Anticipated expiration: 2020-03-24
Also published as: JP2001274347A

Description

【０００１】
【発明の属する技術分野】
本発明は誘電体材料及びそれを用いた強誘電体メモリ素子に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来より、強誘電体メモリ素子〔ＦｅＲＡＭ（Ferroelectric Random Access Memory）〕を形成する誘電体材料としては、Ｐｂ（Ｔｉ、Ｚｒ）Ｏ_３〔別名ＰＺＴ〕、ＳｒＢｉＴａＯ系材料（別名Ｙｉ又はＳＢＴ）等が一般的に用いられている（応用物理第６７巻第１１号Ｐ１２５６−１２６２、Ｐ１２６３−１２６９参照）。
【０００３】
しかし、このＰＺＴ及びＳＢＴに含まれるＰｂ及びＢｉは、環境の観点で使用の抑制が要望されている。また、誘電体材料には、その分極特性として、残留分極（Ｐｒ）が高いことが要求されるが、前記のＳＢＴのＰｒは１０μｃ／ｃｍ^２前後と低く、ＰＺＴのＰｒも２０μｃ／ｃｍ^２前後以下と低い。
【０００４】
そこで、近年、Ｐｂ、Ｂｉ等の環境に影響を及ぼすおそれがある元素を含まず、Ｐｒが高い誘電体材料として、ＬｉＮｂＯ_３材料の開発がなされてきている。このＬｉＮｂＯ_３は、強誘電体材料に要求される自発分極（Ｐｓ）の値も０．７１ｃ／ｍ^−１程度と高いため、その開発が盛んに進められている。
【０００５】
しかし、誘電体材料には、前記特性の他に、低電圧で分極反転をさせる必要があるため抗電界（Ｅｃ）が低いことも要求され、前記のＬｉＮｂＯ_３は、このＥｃが高いため実用的ではない。また、ＬｉＮｂＯ_３は、融点（ｍ．ｐ．）が高い材料であるため、プロセス温度が９００℃程度と高くなり、生産性が低く、また扱い難いという問題もある。尚、ＰＺＴを用いた場合のプロセス温度は約６００℃と低く、この程度の低プロセス温度を実現することが要望されている。
【０００６】
従って、本発明の目的は、環境に影響がなく、Ｐｒが高く、しかも、Ｅｃが低く、生産性を向上させた、扱い易い誘電体材料及びそれを用いた強誘電体メモリ素子を提供することにある。
【０００７】
【課題を解決するための手段】
本発明者らは、鋭意研究した結果、環境に影響のないＬｉＮｂＯ_３材料において、Ｎｂと特定の割合で特定元素を添加してなる材料が、前記目的を達成し得ることを知見した。
【０００８】
本発明は、前記知見に基づきなされたもので、下記の組成式（Ｉ）で表される誘電体材料
ＬｉＴａ_1-XＮｂ_XＯ₃ ・・・（Ｉ）
〔式中、Ｘは０．０５〜０．５を示す。〕
により形成された誘電体層を有する強誘電体メモリ素子であって、
前記誘電体層の膜厚が５０〜２００ｎｍであり、
前記誘電体層が二つの酸化物電極層で挟まれており、該二つの酸化物電極層は、基板上に設けられた下部電極層の上側でかつ前記誘電体層の下側に形成される第１の酸化物電極層と、前記誘電体層の上側でかつ上部電極層の下側に形成される第２の酸化物電極層とからなり、
前記誘電体層は、駆動電圧を３Ｖとしたときの残留分極（Ｐｒ）が２０μＣ／ｃｍ²以上である、強誘電体メモリ素子を提供するものである。
【０００９】
また、本発明は、前記第１の酸化物電極層が前記誘電体層から前記下部電極層へのＬｉの拡散を防止することを特徴とする前記強誘電体メモリ素子を提供するものである。
【００１０】
また、本発明は、前記誘電体層が、ゾルゲル法、ＭＯＤ（Metal Organic Decomposition）法、又はＭＯＣＶＤ(Metal Organic Chemical Vapor Decomposition)法により形成された前記強誘電体メモリ素子を提供するものである。
【００１１】
また、本発明は、前記第１の酸化物電極層及び前記第２の酸化物電極層が、ＩｒＯ₂、ＲｕＯ₂、ＯｓＯ₂又はＷＯ₂から形成された前記強誘電体メモリ素子を提供するものである。
【００１２】
また、本発明は、前記第１の酸化物電極層及び前記第２の酸化物電極層の膜厚がそれぞれ２５〜５０ｎｍであることを特徴とする前記強誘電体メモリ素子を提供するものである。
【００１３】
【発明の実施の形態】
〔強誘電体材料〕
以下、本発明の誘電体材料について詳細に説明する。
本発明の誘電体材料は、下記の組成式（Ｉ）で表されるものである。
ＬｉＴａ_１−ＸＮｂ_ＸＯ_３ …（Ｉ）
〔式中、Ｘは０．０５〜０．５を示す。〕
【００１４】
即ち、本発明の誘電体材料は、環境に影響のないＬｉＮｂＯ₃材料において、Ｎｂと前記範囲の割合でＴａを添加することにより、Ｐｒを向上させ、Ｅｃを低くし、生産性を向上させ、使い易いものとしたものである。
【００１５】
また、前記組成式（Ｉ）中のＸは、前記元素ＮｂのＴａに対する割合（Ｎｂ＋Ｔａ＝１とする）で、０．０５〜０．５である。
ここで、前記Ｘが０．０５未満であると、プロセス温度が９００℃程度と高くなり、０．５を超えると、Ｅｃが高くなり、ＬｉＴａＯ_３のＥｃを超えることもある。
また、前記Ｘは、Ｅｃを小さくする点で、０．０５〜０．１の範囲内にあることが好ましい。
【００１６】
本発明の誘電体材料によれば、そのＰｒ値を２０μｃ／ｃｍ^２程度以上、特に３０μｃ／ｃｍ^２程度以上のものとすることができる。このため、本発明の誘電体材料は、強誘電体メモリー素子等に用いた場合、キャパシタ面積を小さくすることができ、誘電体層の特性バラツキが減少する。また、本発明の誘電体材料は、このようにＰｒが高いため、誘電体層の特性に多少バラツキを持っていても、インプリント、リテンション、ファティーグがあっても使用することができ、扱い易いものである。
【００１７】
また、本発明の誘電体材料によれば、その組成を前記組成式（Ｉ）とすることにより分極に影響を与えるイオンを動き易くさせ、Ｅｃを１００ｋＶ／ｃｍ以下とすることができる。本発明の誘電体材料は、このようにＥｃが低いため、低電圧動作が可能となり、その駆動電圧が５Ｖ程度以下、特に３Ｖ以下のものであり、低電圧駆動を実現できるものである。このように、本発明の誘電体材料は、低電圧駆動化を図り、後述する強誘電体メモリ素子（ＦｅＲＡＭ）に適用できるものである。
【００１８】
また、本発明の誘電体材料は、生産性が高く、また、扱い易いものである。
【００１９】
本発明の誘電体材料は、例えば、下記のようにして製造（合成）することができる。
先ず、ブトキシエタノール、キシレン等を溶媒とし、ジエタノールアミン、モノエタノールアミン等のポリ又はモノアルカノールアミン等をキレート剤とし、リチウムエトキシド、ペンタエトキシニオブ、タンタルエトキシド等を溶質とし、目的とする誘電体材料の組成に応じてこれらを適量混合した原料溶液を調製する。次に、この原料溶液を所望の条件で塗布・乾燥するか、又は該原料溶液を所望の条件で乾燥焼成して、ＲＦスパッタ、レーザーアブレーション用の焼結体ターゲットとして、本発明の誘電体材料を製造（合成）することができる。
【００２０】
本発明の誘電体材料の成膜法としては、特にゾルゲル法、ＭＯＤ法及びＭＯＣＶＤ法が、プロセス温度を下げて生産性を向上させることができる点で好ましい。このゾルゲル法、ＭＯＤ法及びＭＯＣＶＤ法によれば、プリカーサーの構造を極力強誘電体の構造に近づけることができ、６５０℃以下、特に６００℃以下のプロセス温度とすることが可能である。
【００２１】
〔強誘電体メモリ素子〕
次に、本発明の強誘電体メモリ素子について詳細に説明する。
本発明によれば、前述した誘電体材料により形成された誘電体層を有する強誘電体メモリ素子を提供することができる。
【００２２】
本発明の強誘電体メモリ素子は、その好ましい実施形態として、図１に示すように、適当な厚みに加工したシリコンウエハ１と、該シリコンウエハ１上に設けられた下部電極層２と、該下部電極層２上に設けられた第１の酸化物電極層３と、該第１の酸化物電極層３上に設けられた誘電体層４と、該誘電体層４上に設けられた第２の酸化物電極層５と、該第２の酸化物電極層５上に設けられた上部電極層６とからなる構造をキャパシタ１０とするメモリ素子である。尚、本実施形態の強誘電体メモリ素子における前記キャパシタ１０以外の部分は、通常公知の構造からなる。
【００２３】
そして、前記誘電体層４を、前述した誘電体材料により形成したものである。ここで、誘電体層４の膜厚は、５０〜２００ｎｍ、特に５０〜１００ｎｍであることが、誘電体層４のＥｃを低くすることができる点で好ましい。誘電体層４の膜厚が５０ｎｍ未満であると、リーク電流が生じ易くなり、２００ｎｍを超えると、動作電圧が大きくなるおそれがあるため好ましくない。
【００２４】
また、誘電体層４は、第１の酸化物電極層３及び第２の酸化物電極層５の二つの酸化物電極層で挟まれている。この第１の酸化物電極層３及び第２の酸化物電極層５は、誘電体層３を形成する前記組成式（Ｉ）で表される誘電体材料に含まれるＬｉ拡散防止のためのバリア層として機能する。Ｌｉは比較的拡散し易い元素であるため、導電性の良い電極層によるサンドイッチ構造としてＬｉの拡散を抑えるようにしたものである。Ｌｉの拡散が抑えられることにより、特にＣＭＯＳ回路その他の半導体回路に好適に適用することができる。
【００２５】
第１の酸化物電極層３及び第２の酸化物電極層５としては、ＩｒＯ_２、ＲｕＯ_２、ＯｓＯ_２及びＷＯ_２等の金属酸化物からなることが、導電性及びＬｉに対するバリア性を一層向上させることができる点で好ましい。これらの中でも、比較的還元し難く、低比抵抗、低材料費である点で、ＩｒＯ_２が最も好ましい。
【００２６】
両酸化物電極層３，５の厚さは、それぞれ好ましくは２５〜５０ｎｍ、更に好ましくは４０〜５０ｎｍである。
【００２７】
また、下部電極層２及び上部電極層６としては、何れもＩｒ及びＰｔ等の金属からなることが好ましい。下部電極層２の厚さは、好ましくは１００〜２００ｎｍである。この下部電極層２は、(１１１)配向の状態となっている。上部電極層６の厚さは、好ましくは１００〜２００ｎｍである。
【００２８】
本実施形態の強誘電体メモリ素子は、例えば、次のようにしてそのキャパシタ構造が製造される。
▲１▼ＤＣスパッタ、ＲＦスパッタ、蒸着等の方法により、シリコンウエハ１上に、下部電極層２を形成する。
▲２▼ＲＦスパッタにより、下部電極２上に、第１の酸化物電極層３を形成する。
▲３▼所望の組成の前記誘電体材料を形成し得る原料溶液を用いて、ＲＦスパッタ、
ゾルゲル法、ＭＯＣＶＤ法及びレーザーアブレーション法等の方法により、Ｐｔ第１の酸化物電極層３上に、誘電体層４を形成する。この誘電体層４を形成するには、特にゾル・ゲル法によるのが好ましい。例えば、原料溶液をスピンコートにて酸化物電極層３上に塗布し、１５０〜３００℃で１〜５分乾燥した後、６００〜７００℃で結晶化アニールを行うことにより誘電体層４を形成することができる。
【００２９】
特に、本発明の誘電体材料を、ＣＭＯＳ回路に適用する場合には、ＣＭＯＳにダメージを与えないプロセス温度とすることが必要である。具体的には、プロセス温度は、１μｍ以上のデザインルールでは８００℃以下が好ましく、０．５μｍルールでは６５０℃以下が好ましい。尚、従来のＬｉＮｂＯ_３を用いて良好な誘電体層の結晶膜を得るには９００℃を超えるプロセス温度が必要であり、ＣＭＯＳにダメージを与える。これに対し、前記組成式（Ｉ）で表される本発明の誘電体材料によれば、上述のように８００℃以下のプロセス温度で成膜が可能である。
【００３０】
▲４▼ＲＦスパッタにより、誘電体層４上に、第２の酸化物電極層５を形成する。
▲５▼前記▲１▼と同様に、ＤＣスパッタ、ＲＦスパッタ、蒸着等の方法により、酸化物電極層５上に、Ｐｔ上部電極層６を形成する。
【００３１】
また、本実施形態に係る前記キャパシタ１０以外の部分は、通常公知の方法により製造することができる。
【００３２】
本発明の強誘電体メモリ素子は、前述したような好ましい実施形態の他、種々の変更形態とすることが可能である。例えば、前述の実施形態における第1の酸化物電極層２及び／又は第２の酸化物電極層４を設けない形態とすることもできる。また、シリコンウエハ１に代えて、単結晶ＬｉＮｂＯ_３等の基板を用いることもできる。
【００３３】
本発明の強誘電体メモリ素子は、前述の誘電体材料から形成された誘電体層を有し、低電圧駆動が可能であるため、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路上に、前述したような本発明に係るキャパシタ構造を設ける強誘電体メモリ素子として用いることができ、また、半導体素子としてＭＦＳＦＥＴ（Metal Ferro-electric Semiconductor Field Effect Transistor）等の用途に利用することができる。
【００３４】
【実施例】
以下、実施例を示して本発明を更に詳細に説明するが、本発明はこれらの実施例により何等制限されるものではない。
【００３５】
〔ゾル・ゲル法による誘電体材料（薄膜）の形成〕
先に、シリコンウエハ上に、ＤＣスパッタにより厚さ１５０ｎｍで(１１１)配向のＰｔ下部電極層を形成した。このＰｔ下部電極層上に、ＲＦスパッタにより、ＩｒＯ_２からなる第１の酸化物電極層（膜厚；５０ｎｍ）を形成した。次に、誘電体材料を形成する下記原料溶液を用い、スピンコートにて塗布し、３００℃で５分乾燥した後、７００℃で結晶化アニールを行うこと（ゾル・ゲル法）により、第１の酸化物電極上に誘電体層（膜厚；１００ｎｍ）を形成した。
【００３６】
（誘電体材料を形成する原料溶液）
ブトキシエタノールを溶媒として用い、ジエタノールアミンをキレート剤として用い、リチウムエトキシド、ペンタエトキシニオブ及びタンタルエトキシドからなる混合溶液を溶質として用い、これらを混合して原料溶液を調製した。
【００３７】
次に、この誘電体層上に、ＲＦスパッタにより、ＩｒＯ_２からなる第２の酸化物電極層（膜厚；５０ｎｍ）を形成した。その後、ＤＣスパッタにより、第２の酸化物電極層上にＰｔ上部電極（膜厚；１００ｎｍ）を形成して、図１に示す構造のキャパシタを形成した。
【００３８】
その後、キャパシタ以外の部分は、強誘電体メモリ素子に用いる通常のもの（駆動素子等）を用いて通常の方法により、強誘電体メモリー素子を作成した。
【００３９】
前記誘電体層を形成する誘電体材料としては、上記原料溶液の組成を変化させることにより下記組成式（Ｉ）中のＸを０〜１近傍まで変化させた、それぞれの誘電体材料を用いた。
ＬｉＴａ_１−ＸＮｂ_ＸＯ_３ …（Ｉ）
【００４０】
〔誘電体材料とＥｃとの関係評価〕
それぞれの誘電体材料から形成された誘電体層を有する強誘電体メモリ素子について、誘電体材料（組成式（Ｉ）中のＸの変化）とＥｃとの関係を評価した。このときのＸの値（Ｎｂの量）とＥｃとの関係のグラフを図２に示す。その結果、図２に示すように、Ｘが０〜０．５までのものはＸの増加に応じてＥｃが減少し、Ｘが０．５を超えるとＸの増加に応じてＥｃも増加する傾向が観られた。このグラフより明らかなように、本発明に係るＸが０．０５〜０．５の範囲では、適当なＥｃが得られることが判る。
【００４１】
〔誘電体層の膜厚とＰｒとの関係〕
駆動電圧を３Ｖとして、膜厚を変えながら膜厚とＰｒとの関係を評価した。このときの誘電体層の膜厚とＰｒとの関係のグラフを図３に示す。その結果、図３に示すように、膜厚が２００ｎｍ以下、特に２００〜５０ｎｍでは、Ｐｒは、電極界面に発生する酸素ベイカンシーにより若干低下するものの、適当な値が得られることが判った。
【００４２】
〔誘電体層の膜厚とリーク電流との関係〕
前記誘電体層の膜厚を２００ｎｍから順次薄くしていったところ、膜厚が５０ｎｍより小さいものではリーク電流が大きくなる傾向が観られた。
【００４３】
【発明の効果】
本発明によれば、環境に影響がなく、Ｐｒが高く、しかも、Ｅｃが低く、生産性を向上させた、扱い易い誘電体材料を提供することができる。また、本発明によれば、前記誘電体材料を用いることにより、低電圧駆動が可能な優れた強誘電体メモリー素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の誘電体材料により形成された誘電体層を有するキャパシタ構造を示す概略断面図である。
【図２】Ｘの値（Ｎｂの量）とＥｃとの関係を示すグラフである。
【図３】誘電体層の膜厚とＰｒとの関係を示すグラフである。
【符号の説明】
１０キャパシタ
１シリコンウエハ
２下部電極層
３第１の酸化物電極層
４誘電体層
５第２の酸化物電極層
６上部電極層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a dielectric material and a ferroelectric memory device using the same.
[0002]
[Prior art and problems to be solved by the invention]
Conventionally, as a dielectric material for forming a ferroelectric memory element [FeRAM (Ferroelectric Random Access Memory)], there are Pb (Ti, Zr) O ₃ [aka PZT], SrBiTaO-based material (aka Yi or SBT), and the like. Generally used (see Applied Physics Vol. 67, No. 11, P1256-1262, P1263-1269).
[0003]
However, the use of Pb and Bi contained in the PZT and SBT is demanded from the viewpoint of the environment. In addition, the dielectric material is required to have a high remanent polarization (Pr) as its polarization characteristics. However, the Pr of the SBT is as low as about 10 μc / cm ² and the Pr of the PZT is also about 20 μc / cm ^2. Less than or below.
[0004]
Therefore, in recent years, a LiNbO ₃ material has been developed as a dielectric material that does not contain elements that may affect the environment, such as Pb and Bi, and that has a high Pr. Since this LiNbO ₃ has a high value of spontaneous polarization (Ps) required for a ferroelectric material of about 0.71 c / m ⁻¹ , its development has been actively promoted.
[0005]
However, in addition to the above characteristics, the dielectric material is also required to have a low coercive electric field (Ec) because it is necessary to invert the polarization at a low voltage, and the LiNbO ₃ is practical because this Ec is high. is not. Further, since LiNbO ₃ is a material having a high melting point (mp), there is a problem that the process temperature is as high as about 900 ° C., the productivity is low, and the handling is difficult. In addition, the process temperature at the time of using PZT is as low as about 600 degreeC, and implement | achieving such a low process temperature is requested | required.
[0006]
Accordingly, an object of the present invention is to provide an easy-to-handle dielectric material and a ferroelectric memory device using the same, which have no effect on the environment, have a high Pr, have a low Ec, and have improved productivity. It is in.
[0007]
[Means for Solving the Problems]
As a result of intensive studies, the present inventors have found that in a LiNbO ₃ material that does not affect the environment, a material obtained by adding a specific element at a specific ratio with Nb can achieve the object.
[0008]
The present invention has been made based on the above knowledge, and is a dielectric material represented by the following composition formula (I): LiTa _1-X Nb _X O ₃ (I)
[In formula, X shows 0.05-0.5. ]
A ferroelectric memory device having a dielectric layer formed by:
The dielectric layer has a thickness of 50 to 200 nm,
The dielectric layer is sandwiched between two oxide electrode layers, and the two oxide electrode layers are formed above the lower electrode layer provided on the substrate and below the dielectric layer. A first oxide electrode layer and a second oxide electrode layer formed above the dielectric layer and below the upper electrode layer;
The dielectric layer provides a ferroelectric memory device having a remanent polarization (Pr) of 20 μC / cm ² or more when the driving voltage is 3V.
[0009]
The present invention also provides the ferroelectric memory element, wherein the first oxide electrode layer prevents diffusion of Li from the dielectric layer to the lower electrode layer.
[0010]
The present invention also provides the ferroelectric memory device in which the dielectric layer is formed by a sol-gel method, a MOD (Metal Organic Chemical Decomposition) method, or a MOCVD (Metal Organic Chemical Vapor Decomposition) method.
[0011]
The present invention also provides the ferroelectric memory element, wherein the first oxide electrode layer and the second oxide electrode layer are made of IrO ₂ , RuO ₂ , OsO ₂ or WO _2. It is.
[0012]
The present invention also provides the ferroelectric memory element, wherein the first oxide electrode layer and the second oxide electrode layer each have a thickness of 25 to 50 nm. .
[0013]
DETAILED DESCRIPTION OF THE INVENTION
[Ferroelectric material]
Hereinafter, the dielectric material of the present invention will be described in detail.
The dielectric material of the present invention is represented by the following composition formula (I).
_{_{_{LiTa 1-X Nb X O 3}}} ... (I)
[In formula, X shows 0.05-0.5. ]
[0014]
That is, in the LiNbO ₃ material that does not affect the environment, the dielectric material of the present invention improves Pr, lowers Ec, and improves productivity by adding Ta at a ratio of Nb and the above range, It should be easy to use.
[0015]
X in the composition formula (I) is a ratio of the element Nb to Ta (Nb + Ta = 1) and is 0.05 to 0.5.
Here, when X is less than 0.05, the process temperature becomes as high as about 900 ° C., and when it exceeds 0.5, Ec increases and sometimes exceeds Ec of LiTaO ₃ .
X is preferably in the range of 0.05 to 0.1 in terms of reducing Ec.
[0016]
According to the dielectric material of the present invention, the Pr value can be about ²⁰ μc / cm ² or more, particularly about 30 μc / cm ² or more. For this reason, when the dielectric material of the present invention is used for a ferroelectric memory element or the like, the capacitor area can be reduced and the characteristic variation of the dielectric layer is reduced. In addition, since the dielectric material of the present invention has such a high Pr, it can be used even if there is some variation in the characteristics of the dielectric layer, even if there is imprint, retention, or fatigue, and it is easy to handle. Is.
[0017]
In addition, according to the dielectric material of the present invention, by making the composition thereof the composition formula (I), ions that affect polarization can be easily moved, and Ec can be made 100 kV / cm or less. Since the dielectric material of the present invention has such a low Ec, it can be operated at a low voltage, and its driving voltage is about 5 V or less, particularly 3 V or less, and low voltage driving can be realized. Thus, the dielectric material of the present invention can be driven at a low voltage and can be applied to a ferroelectric memory element (FeRAM) described later.
[0018]
In addition, the dielectric material of the present invention has high productivity and is easy to handle.
[0019]
The dielectric material of the present invention can be manufactured (synthesized) as follows, for example.
First, butoxyethanol, xylene or the like as a solvent, diethanolamine, polyethanol such as monoethanolamine or the like as a chelating agent, lithium ethoxide, pentaethoxyniobium, tantalum ethoxide or the like as a solute, and the intended dielectric A raw material solution in which an appropriate amount thereof is mixed according to the composition of the material is prepared. Next, the raw material solution is applied and dried under desired conditions, or the raw material solution is dried and fired under desired conditions, and used as a sintered body target for RF sputtering and laser ablation. Can be manufactured (synthesized).
[0020]
As the film forming method for the dielectric material of the present invention, the sol-gel method, the MOD method, and the MOCVD method are particularly preferable because the productivity can be improved by lowering the process temperature. According to the sol-gel method, the MOD method, and the MOCVD method, the structure of the precursor can be brought as close to the structure of the ferroelectric as possible, and the process temperature can be set to 650 ° C. or less, particularly 600 ° C. or less.
[0021]
[Ferroelectric memory devices]
Next, the ferroelectric memory device of the present invention will be described in detail.
According to the present invention, a ferroelectric memory device having a dielectric layer formed of the above-described dielectric material can be provided.
[0022]
As shown in FIG. 1, the ferroelectric memory element of the present invention has a silicon wafer 1 processed to an appropriate thickness, a lower electrode layer 2 provided on the silicon wafer 1, A first oxide electrode layer 3 provided on the lower electrode layer 2; a dielectric layer 4 provided on the first oxide electrode layer 3; and a first oxide electrode layer 3 provided on the dielectric layer 4. 2 is a memory element in which a capacitor 10 has a structure including two oxide electrode layers 5 and an upper electrode layer 6 provided on the second oxide electrode layer 5. In the ferroelectric memory element of this embodiment, the portion other than the capacitor 10 has a generally known structure.
[0023]
The dielectric layer 4 is formed of the dielectric material described above. Here, the film thickness of the dielectric layer 4 is preferably 50 to 200 nm, particularly 50 to 100 nm, from the viewpoint that the Ec of the dielectric layer 4 can be lowered. If the thickness of the dielectric layer 4 is less than 50 nm, a leakage current tends to occur, and if it exceeds 200 nm, the operating voltage may increase, which is not preferable.
[0024]
The dielectric layer 4 is sandwiched between two oxide electrode layers, a first oxide electrode layer 3 and a second oxide electrode layer 5. The first oxide electrode layer 3 and the second oxide electrode layer 5 are barriers for preventing Li diffusion contained in the dielectric material represented by the composition formula (I) forming the dielectric layer 3. Acts as a layer. Since Li is an element that is relatively easy to diffuse, the diffusion of Li is suppressed as a sandwich structure with an electrode layer having good conductivity. By suppressing the diffusion of Li, the present invention can be suitably applied particularly to CMOS circuits and other semiconductor circuits.
[0025]
The first oxide electrode layer 3 and the second oxide electrode layer 5 are made of a metal oxide such as IrO ₂ , RuO ₂ , OsO _2, and WO ₂ , thereby further improving the conductivity and barrier property against Li. This is preferable in that it can be improved. Among these, IrO ₂ is most preferable in that it is relatively difficult to reduce, low resistivity, and low material cost.
[0026]
The thicknesses of both oxide electrode layers 3 and 5 are preferably 25 to 50 nm, more preferably 40 to 50 nm, respectively.
[0027]
The lower electrode layer 2 and the upper electrode layer 6 are preferably made of a metal such as Ir and Pt. The thickness of the lower electrode layer 2 is preferably 100 to 200 nm. The lower electrode layer 2 is in a (111) orientation state. The thickness of the upper electrode layer 6 is preferably 100 to 200 nm.
[0028]
For example, the capacitor structure of the ferroelectric memory device of this embodiment is manufactured as follows.
(1) A lower electrode layer 2 is formed on a silicon wafer 1 by a method such as DC sputtering, RF sputtering, or vapor deposition.
(2) The first oxide electrode layer 3 is formed on the lower electrode 2 by RF sputtering.
(3) Using a raw material solution capable of forming the dielectric material having a desired composition, RF sputtering,
The dielectric layer 4 is formed on the Pt first oxide electrode layer 3 by a method such as a sol-gel method, an MOCVD method, or a laser ablation method. In order to form the dielectric layer 4, it is particularly preferable to use a sol-gel method. For example, the raw material solution is applied onto the oxide electrode layer 3 by spin coating, dried at 150 to 300 ° C. for 1 to 5 minutes, and then subjected to crystallization annealing at 600 to 700 ° C. to form the dielectric layer 4. can do.
[0029]
In particular, when the dielectric material of the present invention is applied to a CMOS circuit, it is necessary to set the process temperature so as not to damage the CMOS. Specifically, the process temperature is preferably 800 ° C. or less for a design rule of 1 μm or more, and preferably 650 ° C. or less for a 0.5 μm rule. In addition, in order to obtain a favorable dielectric layer crystal film using conventional LiNbO ₃ , a process temperature exceeding 900 ° C. is required, which damages the CMOS. On the other hand, according to the dielectric material of the present invention represented by the composition formula (I), film formation is possible at a process temperature of 800 ° C. or less as described above.
[0030]
(4) A second oxide electrode layer 5 is formed on the dielectric layer 4 by RF sputtering.
{Circle around (5)} Similar to the above {circle around (1)}, a Pt upper electrode layer 6 is formed on the oxide electrode layer 5 by a method such as DC sputtering, RF sputtering or vapor deposition.
[0031]
Moreover, parts other than the capacitor 10 according to the present embodiment can be manufactured by a generally known method.
[0032]
The ferroelectric memory element of the present invention can be variously modified in addition to the above-described preferred embodiment. For example, the first oxide electrode layer 2 and / or the second oxide electrode layer 4 in the above-described embodiment may be omitted. Further, instead of the silicon wafer 1, a substrate such as single crystal LiNbO ₃ can be used.
[0033]
Since the ferroelectric memory element of the present invention has a dielectric layer formed of the above-described dielectric material and can be driven at a low voltage, for example, it is described above on a complementary metal oxide semiconductor (CMOS) circuit. The present invention can be used as a ferroelectric memory element provided with the capacitor structure according to the present invention, and can be used as a semiconductor element for applications such as MFSFET (Metal Ferro-electric Semiconductor Field Effect Transistor).
[0034]
【Example】
EXAMPLES Hereinafter, although an Example is shown and this invention is demonstrated further in detail, this invention is not restrict | limited at all by these Examples.
[0035]
[Formation of dielectric material (thin film) by sol-gel method]
First, a (111) -oriented Pt lower electrode layer having a thickness of 150 nm was formed on a silicon wafer by DC sputtering. A first oxide electrode layer (film thickness: 50 nm) made of IrO ₂ was formed on the Pt lower electrode layer by RF sputtering. Next, the following raw material solution for forming the dielectric material is applied by spin coating, dried at 300 ° C. for 5 minutes, and then subjected to crystallization annealing at 700 ° C. (sol-gel method). A dielectric layer (film thickness: 100 nm) was formed on the oxide electrode.
[0036]
(Raw material solution for forming dielectric material)
Butoxyethanol was used as a solvent, diethanolamine was used as a chelating agent, a mixed solution composed of lithium ethoxide, pentaethoxyniobium and tantalum ethoxide was used as a solute, and these were mixed to prepare a raw material solution.
[0037]
Next, a second oxide electrode layer (film thickness: 50 nm) made of IrO ₂ was formed on the dielectric layer by RF sputtering. Thereafter, a Pt upper electrode (film thickness: 100 nm) was formed on the second oxide electrode layer by DC sputtering to form a capacitor having the structure shown in FIG.
[0038]
Thereafter, a ferroelectric memory element was formed by a normal method using a normal part (driving element or the like) used for the ferroelectric memory element except for the capacitor.
[0039]
As the dielectric material for forming the dielectric layer, each dielectric material in which X in the following composition formula (I) was changed from 0 to 1 by changing the composition of the raw material solution was used. .
_{_{_{LiTa 1-X Nb X O 3}}} ... (I)
[0040]
[Evaluation of relationship between dielectric material and Ec]
For ferroelectric memory elements having dielectric layers formed from the respective dielectric materials, the relationship between the dielectric material (change in X in composition formula (I)) and Ec was evaluated. FIG. 2 shows a graph of the relationship between the value of X (Nb amount) and Ec at this time. As a result, as shown in FIG. 2, when X is from 0 to 0.5, Ec decreases as X increases, and when X exceeds 0.5, Ec increases as X increases. A trend was observed. As is apparent from this graph, it is understood that an appropriate Ec is obtained when X according to the present invention is in the range of 0.05 to 0.5.
[0041]
[Relationship between film thickness of dielectric layer and Pr]
The relationship between the film thickness and Pr was evaluated while changing the film thickness at a driving voltage of 3V. A graph of the relationship between the thickness of the dielectric layer and Pr at this time is shown in FIG. As a result, as shown in FIG. 3, when the film thickness was 200 nm or less, particularly 200 to 50 nm, Pr was found to have an appropriate value although it slightly decreased due to the oxygen vacancy generated at the electrode interface.
[0042]
[Relationship between film thickness of dielectric layer and leakage current]
When the film thickness of the dielectric layer was gradually reduced from 200 nm, a tendency for the leak current to increase was observed when the film thickness was smaller than 50 nm.
[0043]
【The invention's effect】
According to the present invention, it is possible to provide an easy-to-handle dielectric material that does not affect the environment, has high Pr, has low Ec, and has improved productivity. In addition, according to the present invention, an excellent ferroelectric memory element capable of being driven at a low voltage can be provided by using the dielectric material.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view showing a capacitor structure having a dielectric layer formed of a dielectric material of the present invention.
FIG. 2 is a graph showing a relationship between a value of X (amount of Nb) and Ec.
FIG. 3 is a graph showing the relationship between the thickness of a dielectric layer and Pr.
[Explanation of symbols]
10 Capacitor 1 Silicon wafer 2 Lower electrode layer 3 First oxide electrode layer 4 Dielectric layer 5 Second oxide electrode layer 6 Upper electrode layer

Claims

下記の組成式（Ｉ）で表される誘電体材料
ＬｉＴａ_1-XＮｂ_XＯ₃ ・・・（Ｉ）
〔式中、Ｘは０．０５〜０．５を示す。〕
により形成された誘電体層を有する強誘電体メモリ素子であって、
前記誘電体層の膜厚が５０〜２００ｎｍであり、
前記誘電体層が二つの酸化物電極層で挟まれており、該二つの酸化物電極層は、基板上に設けられた下部電極層の上側でかつ前記誘電体層の下側に形成される第１の酸化物電極層と、前記誘電体層の上側でかつ上部電極層の下側に形成される第２の酸化物電極層とからなり、
前記誘電体層は、駆動電圧を３Ｖとしたときの残留分極（Ｐｒ）が２０μＣ／ｃｍ²以上である、強誘電体メモリ素子。Dielectric material represented by the following composition formula (I) LiTa _1-X Nb _X O ₃ (I)
[In formula, X shows 0.05-0.5. ]
A ferroelectric memory device having a dielectric layer formed by:
The dielectric layer has a thickness of 50 to 200 nm,
The dielectric layer is sandwiched between two oxide electrode layers, and the two oxide electrode layers are formed above the lower electrode layer provided on the substrate and below the dielectric layer. A first oxide electrode layer and a second oxide electrode layer formed above the dielectric layer and below the upper electrode layer;
The ferroelectric memory element, wherein the dielectric layer has a residual polarization (Pr) of 20 μC / cm ² or more when a driving voltage is 3V.

前記第１の酸化物電極層は、前記誘電体層から前記下部電極層へのＬｉの拡散を防止することを特徴とする請求項１記載の強誘電体メモリ素子。 2. The ferroelectric memory device according to claim 1, wherein the first oxide electrode layer prevents diffusion of Li from the dielectric layer to the lower electrode layer.

前記誘電体層が、ゾルゲル法、ＭＯＤ（Metal Organic Decomposition）法、又はＭＯＣＶＤ(Metal Organic Chemical Vapor Decomposition)法により形成された請求項１又は２記載の強誘電体メモリ素子。 3. The ferroelectric memory element according to claim 1, wherein the dielectric layer is formed by a sol-gel method, a MOD (Metal Organic Chemical Vapor Decomposition) method, or a MOCVD (Metal Organic Chemical Vapor Decomposition) method.

前記第１の酸化物電極層及び前記第２の酸化物電極層が、ＩｒＯ₂、ＲｕＯ₂、ＯｓＯ₂又はＷＯ₂から形成された請求項１〜３の何れかに記載の強誘電体メモリ素子。4. The ferroelectric memory element according to claim 1, wherein the first oxide electrode layer and the second oxide electrode layer are made of IrO ₂ , RuO ₂ , OsO _2, or WO _2. .

前記第１の酸化物電極層及び前記第２の酸化物電極層の膜厚がそれぞれ２５〜５０ｎｍであることを特徴とする、請求項４記載の強誘電体メモリ素子。 5. The ferroelectric memory element according to claim 4, wherein the first oxide electrode layer and the second oxide electrode layer have a thickness of 25 to 50 nm, respectively.