JP3292795B2 - Method for manufacturing semiconductor memory device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体メモリ素子や
強誘電体メモリ素子などに用いられる強誘電体薄膜素子
及び誘電体薄膜素子の製造方法に関する。The present invention relates to a method of manufacturing a semiconductor memory device or a ferroelectric memory device the ferroelectric thin film element and the dielectric thin film element used in such.

【０００２】[0002]

【従来の技術】強誘電体は、自発分極、高誘電率、電気
光学効果、圧電効果及び焦電効果等の多くの機能を持つ
ことから、広範なデバイス開発に応用されている。例え
ば、その焦電性を利用して赤外線リニアアレイセンサ
に、また、その圧電性を利用して超音波センサに、その
電気光学効果を利用して導波路型光変調器に、その高誘
電性を利用してＤＲＡＭやＭＭＩＣ用キャパシタにと、
様々な方面で用いられている。2. Description of the Related Art Ferroelectrics have many functions such as spontaneous polarization, high dielectric constant, electro-optic effect, piezoelectric effect and pyroelectric effect, and are therefore applied to a wide range of device development. For example, the pyroelectricity is used for an infrared linear array sensor, the piezoelectricity is used for an ultrasonic sensor, the electro-optic effect is used for a waveguide type optical modulator, and the high dielectric property is used. Utilizing DRAM and MMIC capacitors,
It is used in various directions.

【０００３】中でも、近年の薄膜形成技術の進展に伴っ
て、半導体メモリ技術との組み合わせにより高密度でか
つ高速に動作する強誘電体不揮発性メモリ（ＦＲＡＭ）
の開発が盛んである。強誘電体薄膜を用いた不揮発性メ
モリは、その高速書き込み／読み出し、低電圧動作、及
び書き込み／読み出し耐性の高さ等の特性から、従来の
不揮発性メモリの置き換えだけでなく、ＳＲＡＭやＤＲ
ＡＭに対する置き換えも可能なメモリとして、実用化に
向けて研究開発が盛んに行われている。この様なデバイ
ス開発には残留分極（Ｐｒ）が大きくかつ抗電場（Ｅ
ｃ）が小さく、低リーク電流であり、分極反転の繰り返
し耐性の大きな材料が必要である。さらには動作電圧の
低減と半導体微細加工プロセスに適合するために膜厚２
００ｎｍ以下の薄膜で上記の特性を実現することが望ま
しい。Above all, with the development of thin film forming technology in recent years, a ferroelectric nonvolatile memory (FRAM) which operates at high density and at high speed in combination with semiconductor memory technology
Has been actively developed. Non-volatile memories using ferroelectric thin films are not only replaced with conventional non-volatile memories, but also have SRAM and DR because of their characteristics such as high-speed writing / reading, low-voltage operation, and high write / read durability.
Research and development are being actively conducted for practical use as a memory that can be replaced with AM. To develop such a device, the remanent polarization (Pr) is large and the coercive electric field (E
It is necessary to use a material having a small c), a low leak current, and a high resistance to repetition of polarization reversal. Furthermore, in order to reduce the operating voltage and conform to the semiconductor fine processing process,
It is desirable to realize the above characteristics with a thin film of 00 nm or less.

【０００４】これらの用途に用いられる強誘電体または
高誘電体材料としては、ＰＺＴ（チタン酸ジルコン酸
鉛、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ₃ ）に代表されるペロブスカ
イト構造の酸化物材料が主流であった。ところが、ＰＺ
Ｔのように鉛をその構成元素として含む材料は、鉛また
はその酸化物の蒸気圧が高いため、成膜時に鉛成分が蒸
発して膜中に欠陥を発生させたり、ひどい場合にはピン
ホールを形成する。この結果、リーク電流が増大した
り、分極反転を繰り返すと自発分極の大きさが減少する
疲労現象が起こるなどの欠点があった。特に疲労現象に
関しては、強誘電体不揮発性メモリによるＤＲＡＭに対
する置き換えを考えると１０¹⁵回の分極反転後も特性の
変化がないことを保証しなければならないため、疲労の
ない強誘電体薄膜の開発が望まれていた。As a ferroelectric or high dielectric material used for these applications, an oxide material having a perovskite structure represented by PZT (lead zirconate titanate, Pb (Ti, Zr) O ₃ ) is mainly used. there were. However, PZ
A material containing lead as its constituent element, such as T, has a high vapor pressure of lead or its oxide, so that the lead component evaporates during film formation to cause defects in the film, and in severe cases, a pinhole. To form As a result, there are disadvantages such as an increase in leakage current and a fatigue phenomenon in which the magnitude of spontaneous polarization decreases when the polarization inversion is repeated. In particular, with regard to the fatigue phenomenon, considering replacement of a DRAM with a ferroelectric nonvolatile memory, it is necessary to guarantee that there is no change in characteristics even after 10 ¹⁵ times of polarization reversal. Was desired.

【０００５】これに対して、近年、ビスマス層状構造化
合物材料の研究開発がなされている。ビスマス層状構造
化合物材料は、１９５９年に、Ｓｍｏｌｅｎｓｋｉｉら
によって発見され（Ｇ．Ａ．Ｓｍｏｌｅｎｓｋｉｉ，
Ｖ．Ａ．Ｉｓｕｐｏｖ ａｎｄＡ．Ｉ．Ａｇｒａｎｏｖ
ｓｋａｙａ，Ｓｏｖｉｅｔ Ｐｈｙｓ．ＳｏｌｉｄＳｔ
ａｔｅ，１，１４９（１９５９））、その後、Ｓｕｂｂ
ａｒａｏにより詳細な検討がなされた。（Ｅ．Ｃ．Ｓｕ
ｂｂａｒａｏ，Ｊ．Ｐｈｙｓ．Ｃｈｅｍ．Ｓｏｌｉｄ
ｓ，２３，６６５（１９６２））最近、Ｃａｒｌｏｓ
Ａ．Ｐａｚ ｄｅ Ａｒａｕｊｏらは、このビスマス層
状構造化合物薄膜が強誘電体及び高誘電体集積回路への
応用に適していることを発見し、特に１０¹²回以上の分
極反転後も特性に変化が見られないという優れた疲労特
性を報告している。（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａ
ｐｐｌｉｃａｔｉｏｎ Ｎｏ．ＰＣＴ／ＵＳ９２／１０
５４２）しかし、この場合の成膜方法は、ＭＯＤ（Ｍｅ
ｔａｌ ＯｒｇａｎｉｃＤｅｃｏｍｐｏｓｉｔｉｏｎ）
法であり、薄膜の結晶化のためのアニール温度が８００
℃と極めて高い上にアニール時間も１時間以上と長く、
集積回路上に形成する場合には、ヴィアホール材料と電
極間の相互拡散や酸化によるコンタクト不良や特性劣化
などのダメージの問題があり、特に高集積化する場合の
障害となっていた。On the other hand, in recent years, research and development of bismuth layered structure compound materials have been conducted. Bismuth layered compound materials were discovered in 1959 by Smolenskii et al. (GA Smolenskii,
V. A. Isupov and A .; I. Agranov
skaya, Soviet Phys. SolidSt
ate, 1,149 (1959)), and then Subb
A detailed review was made by arao. (EC Su
bbarao, J .; Phys. Chem. Solid
s, 23, 665 (1962)) Recently, Carlos
A. Paz de Araujo et al. Discovered that this bismuth layered compound thin film was suitable for application to ferroelectric and high-dielectric integrated circuits. In particular, the characteristics were changed even after 10 ¹² or more polarization reversals. No excellent fatigue properties are reported. (International A
Application No. PCT / US92 / 10
542) However, in this case, the film formation method is MOD (Me
tal OrganicDecomposition)
Anneal temperature for crystallization of the thin film is 800
° C and the annealing time is as long as 1 hour or more.
When formed on an integrated circuit, there is a problem of damage such as contact failure and characteristic deterioration due to interdiffusion and oxidation between the via hole material and the electrode, and this has been an obstacle particularly in high integration.

【０００６】強誘電体薄膜の製造方法には、真空蒸着
法、スパッタリング法、レーザーアブレーション法等の
物理的方法、及び、有機金属化合物を出発原料としこれ
らを熱分解酸化して酸化物強誘電体を得るゾルゲル法ま
たはＭＯＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉ
ｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法等の化学的方法が用いられている。The ferroelectric thin film can be manufactured by a physical method such as a vacuum evaporation method, a sputtering method, a laser ablation method, or the like. MOD method, MOCVD (Metal Organic)
c Chemical Vapor Depositi
on) method and the like.

【０００７】上記成膜法の中で、ゾルゲル法またはＭＯ
Ｄ法は、原子レベルの均質な混合原料溶液を用いる事
で、組成制御が容易で再現性に優れること、特別な真空
装置が必要なく常圧で大面積の成膜が可能であること、
工業的に低コストである等の利点から広く利用されてい
る。[0007] Among the above film forming methods, sol-gel method or MO
Method D is that, by using a homogeneous raw material solution at the atomic level, the composition can be easily controlled and the reproducibility is excellent, and a large-area film can be formed at normal pressure without the need for a special vacuum apparatus.
It is widely used due to its industrial low cost.

【０００８】特に、上記のビスマス層状構造化合物薄膜
の成膜方法としてもＭＯＤ法が用いられており、従来の
ＭＯＤ法の成膜プロセスでは、下記のような工程で強誘
電体薄膜または誘電体薄膜が製造される（Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ａｐｐｌｉｃａｔｉｏｎ Ｎｏ．ＰＣ
Ｔ／ＵＳ９２／１０５４２）。In particular, the MOD method is also used as a method of forming the above-mentioned bismuth layer structure compound thin film. In the conventional MOD method, a ferroelectric thin film or a dielectric thin film is formed by the following steps. Is manufactured (Intern
national Application No. PC
T / US92 / 10542).

【０００９】１）複合アルコキシドなどからなる前駆体
溶液をスピンコート法等で基板上に塗布成膜する工程。1) A step of applying a precursor solution composed of a complex alkoxide or the like on a substrate by spin coating or the like to form a film.

【００１０】２）溶媒や１）の工程において反応生成し
たアルコールや残留水分を膜中より離脱させるために、
１５０℃で３０秒から数分間、得られた膜を加熱・乾燥
する工程。2) In order to release the solvent and the alcohol and residual moisture generated in the step 1) from the film,
Heating and drying the obtained film at 150 ° C. for 30 seconds to several minutes.

【００１１】３）膜中の有機物成分を熱分解除去するた
めにＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌｉｎｇ）法を用いて酸素雰囲気中で７２５℃で３０秒
間、加熱処理する工程。3) RTA (Rapid Thermal Anneal) for thermal decomposition removal of organic components in the film.
a heat treatment in an oxygen atmosphere at 725 ° C. for 30 seconds using a ling method.

【００１２】４）膜を結晶化させるために、酸素雰囲気
中で８００℃で１時間、加熱処理する工程。4) A step of heating at 800 ° C. for 1 hour in an oxygen atmosphere to crystallize the film.

【００１３】５）上部電極を形成した後、酸素雰囲気中
で８００℃で３０分間、加熱処理する工程。5) A step of heating at 800 ° C. for 30 minutes in an oxygen atmosphere after forming the upper electrode.

【００１４】なお、所望の膜厚を得るためには、１）か
ら３）の工程を繰り返し、最後に４）、５）の工程を行
う。In order to obtain a desired film thickness, steps 1) to 3) are repeated, and finally steps 4) and 5) are performed.

【００１５】以上のようにして、強誘電体薄膜または誘
電体薄膜を製造することができる。As described above, a ferroelectric thin film or a dielectric thin film can be manufactured.

【００１６】[0016]

【発明が解決しようとする課題】上記のような従来の強
誘電体薄膜の製造方法において、上部電極を形成する前
に結晶化を行う工程を施すことにより製造された強誘電
体薄膜は、リーク電流が大きい上に、高い残留分極値を
得るためには８００℃程度の高温で長時間加熱処理する
必要がある。このため、強誘電体薄膜及び下部電極の粒
子径が１０００〜２０００オングストローム程度の大き
さの凹凸の大きい粗な膜になり、リーク電流が増大する
と共に絶縁耐圧も低下し、さらに微細加工が困難になる
ことから高集積化には適していない。同様に、誘電体薄
膜に関しても、従来の製造方法では強誘電体薄膜と同様
の問題がある。In the conventional method for manufacturing a ferroelectric thin film as described above, the ferroelectric thin film manufactured by performing a crystallization step before forming the upper electrode has a leakage current. In addition to a large current, it is necessary to perform a heat treatment at a high temperature of about 800 ° C. for a long time in order to obtain a high remanent polarization value. For this reason, the ferroelectric thin film and the lower electrode become coarse films with large irregularities of about 1000 to 2000 angstroms, and the leakage current increases, the withstand voltage decreases, and fine processing becomes more difficult. Therefore, it is not suitable for high integration. Similarly, with respect to the dielectric thin film, the conventional manufacturing method has the same problem as the ferroelectric thin film.

【００１７】本発明は、上記のような課題を解決するた
めになされたものであり、従来の製造方法と比べて成膜
温度を低温化及び短時間化するとともに、リーク電流の
低減、誘電体薄膜の緻密化、微細加工精度の向上を実現
するための製造方法、及びその製造方法によって製造さ
れた集積度の高い半導体メモリ素子を提供することを目
的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and has a lower film forming temperature and a shorter time as compared with a conventional manufacturing method, a reduction in a leak current, and an improvement in a dielectric material. It is an object of the present invention to provide a manufacturing method for realizing densification of a thin film and improvement in fine processing accuracy, and a highly integrated semiconductor memory device manufactured by the manufacturing method.

【００１８】[0018]

【課題を解決するための手段】本発明によれば、前述の
目的は、一つのスイッチ用トランジスタと一つの誘電体
キャパシタを有するメモリセルを含む半導体メモリ素子
の製造方法であって、該スイッチ用トランジスタが形成
された半導体基板上を第一の絶縁体薄膜で被覆し、該第
一の絶縁体薄膜を貫く第１のコンタクトホールを設け、
該第１のコンタクトホール内部を導電物質で充填し、前
記第一の絶縁体薄膜表面と前記導電物質の表面とを平担
化し、平担化された表面上に下部電極を形成し、形成さ
れた下部電極の表面に少なくとも１種類の金属を含む前
駆体溶液を塗布し、塗布された前駆体溶液を加熱して溶
媒のみを除去して乾燥し、乾燥された前駆体を加熱して
酸化膜を形成する第一の熱処理段階と、前記下部電極及
び前記酸化膜を所定の大きさに加工し、加工された下部
電極及び酸化膜を第二の絶縁体薄膜で被覆し、該第二の
絶縁体薄膜を貫く第２のコンタクトホールを設け、該第
２のコンタクトホール内部に上部電極を形成し、形成さ
れた上部電極を所定の大きさに加工し、前記酸化膜を加
熱して誘電体キャパシタの特性を安定化する第二の熱処
理段階とを含んでおり、前記第一の熱処理段階におい
て、加熱温度はＲＴＡ法を使用して昇温され前記酸化膜
の主成分となる材料の結晶化温度未満で保持することに
より有機物を熱分解して除去すると同時に非常に微細な
結晶核が成長した段階で留め、前記第二の熱処理段階に
おいて、前記結晶化温度以上の温度で十分な時間加熱を
行うことにより前記酸化膜の主成分となる材料を結晶化
させて前記酸化膜を形成することを特徴とする半導体メ
モリ素子の製造方法によって解決される。According to the present invention, there is provided a method for manufacturing a semiconductor memory device including a memory cell having one switching transistor and one dielectric capacitor, the method comprising: A semiconductor substrate on which a transistor is formed is covered with a first insulator thin film, and a first contact hole penetrating the first insulator thin film is provided,
Filling the inside of the first contact hole with a conductive material, leveling the surface of the first insulator thin film and the surface of the conductive material, and forming a lower electrode on the flattened surface; A precursor solution containing at least one metal is applied to the surface of the lower electrode, and the applied precursor solution is heated to remove only the solvent and dried, and the dried precursor is heated to form an oxide film. Forming a first heat treatment step, processing the lower electrode and the oxide film to a predetermined size, covering the processed lower electrode and the oxide film with a second insulating thin film, Forming a second contact hole penetrating the body thin film, forming an upper electrode in the second contact hole, processing the formed upper electrode to a predetermined size, and heating the oxide film to form a dielectric capacitor. A second heat treatment step to stabilize the properties of the Ri, in the first heat treatment step, the heating temperature is when the organic material is removed by thermal decomposition by holding below the crystallization temperature of the main component material of the oxide film is heated by using an RTA method at the same time Very fine crystal nuclei are maintained at the stage where they have grown, and in the second heat treatment step, a material that is a main component of the oxide film is crystallized by heating at a temperature equal to or higher than the crystallization temperature for a sufficient time. Forming the oxide film by using the method described above.

【００１９】[0019]

【００２０】[0020]

【００２１】なお、本発明に係る誘電体薄膜または強誘
電体薄膜の製造方法の特長及び最適な成膜条件の詳細に
関しては、筆者らが先に提出した特願平７−１４３２４
３号の明細書に記されている。これによれば第一の熱処
理工程の温度を結晶化温度のごく近傍とする事により、
膜質が緻密で特性的に最も優れた膜が得られる事が分か
る。The features of the method of manufacturing a dielectric thin film or a ferroelectric thin film according to the present invention and details of optimum film forming conditions are described in detail in Japanese Patent Application No. 7-14324 previously filed by the present inventors.
No. 3 is described in the specification. According to this, by making the temperature of the first heat treatment step very close to the crystallization temperature,
It can be seen that a film having a dense film quality and the most excellent characteristics can be obtained.

【００２２】本発明の半導体メモリ素子の製造方法によ
れば、従来の製造方法よりも成膜温度の低温化及び短時
間化が可能となると同時に、粒子径の小さい緻密で平坦
な誘電体薄膜及び下部電極薄膜が得られるので、微細加
工が容易になり精度の高い加工が可能となるとともに、
リーク電流が小さく絶縁耐圧の高い誘電体キャパシタを
製造することができるので、素子製造上極めて有用であ
る。According to the method of manufacturing a semiconductor memory device of the present invention, it is possible to lower the film forming temperature and shorten the time required for the conventional manufacturing method, and at the same time, to obtain a dense and flat dielectric thin film having a small particle diameter. Since a lower electrode thin film can be obtained, fine processing becomes easy and high-precision processing becomes possible.
Since a dielectric capacitor having a small leakage current and a high withstand voltage can be manufactured, it is extremely useful in element manufacturing.

【００２３】[0023]

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００２４】図１は、本発明による強誘電体メモリセル
の実施の形態の構造を示す断面図である。図１の強誘電
体メモリセルは、半導体基板としての第一導電型シリコ
ン基板１と、素子間分離酸化膜２と、ゲート酸化膜３
と、第二導電型不純物拡散領域４と、ポリシリコンワー
ド線５と、層間絶縁膜として６、７、１４及び１５と、
コンタクトホールに不純物拡散したポリシリコンを埋め
込んだメモリ部コンタクトプラグ８と、ＴｉＮバリアメ
タル層９と、下部電極１０と、強誘電体薄膜１１と、上
部電極としてのＰｔプレート線１２と、Ｔａ₂ Ｏ₅ バリ
ア絶縁膜１３と、Ａｌビット線１６とを備えている。FIG. 1 is a sectional view showing the structure of a ferroelectric memory cell according to an embodiment of the present invention. The ferroelectric memory cell shown in FIG. 1 has a first conductivity type silicon substrate 1 as a semiconductor substrate, an element isolation oxide film 2 and a gate oxide film 3.
A second conductivity type impurity diffusion region 4, a polysilicon word line 5, and 6, 7, 14, and 15 as interlayer insulating films;
A memory portion contact plug 8 in which polysilicon doped with impurities is embedded in a contact hole, a TiN barrier metal layer 9, a lower electrode 10, a ferroelectric thin film 11, a Pt plate line 12 as an upper electrode, and Ta ₂ O _{It has a five-} barrier insulating film 13 and an Al bit line 16.

【００２５】以下、本発明の半導体メモリ素子の製造方
法について説明する。Hereinafter, a method for manufacturing a semiconductor memory device according to the present invention will be described.

【００２６】図２は、本発明の半導体メモリ素子の製造
方法の実施の形態の各段階を示す説明図である。FIG. 2 is an explanatory view showing each step of the embodiment of the method for manufacturing a semiconductor memory device of the present invention.

【００２７】まず、図２（ａ）に示すように、スイッチ
用トランジスタを公知のＭＯＳＦＥＴ形成工程により形
成し層間絶縁膜６で覆った後、ビット線が基板の不純物
拡散領域４と接触する部分のみ公知のホトリソグラフィ
法とドライエッチング法を用いてコンタクトホールを穿
ち、不純物拡散したポリシリコンを埋め込んでポリシリ
コンプラグ８を形成した後、公知のＣＭＰ（Ｃｈｅｍｉ
ｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）
法により、層間絶縁膜６とポリシリコンプラグ８の表面
を平坦化する。First, as shown in FIG. 2A, after a switching transistor is formed by a known MOSFET forming process and covered with an interlayer insulating film 6, only the portion where the bit line contacts the impurity diffusion region 4 of the substrate is formed. A contact hole is formed by using a known photolithography method and a dry etching method, and polysilicon doped with impurities is buried to form a polysilicon plug 8, and then a known CMP (Chemi) is formed.
cal Mechanical Polishing)
By the method, the surfaces of the interlayer insulating film 6 and the polysilicon plug 8 are flattened.

【００２８】次に、図２（ｂ）に示すように、ＴｉＮバ
リアメタル層９を公知のスパッタ法により膜厚２０００
オングストローム堆積した後、Ｐｔ薄膜を公知のスパッ
タ法により膜厚１０００オングストローム堆積して下部
電極１０とする。この下部電極１０の上に強誘電体薄膜
１１としてＳｒＢｉ₂ Ｔａ₂ Ｏ₉ 薄膜（以下、ＳＢＴ薄
膜と称す）を形成するのであるが、ＳＢＴ薄膜の形成方
法に関しては後に詳しく述べる。Next, as shown in FIG. 2B, a TiN barrier metal layer 9 is formed to a film thickness of 2000 by a known sputtering method.
After the Angstrom deposition, a Pt thin film is deposited to a thickness of 1000 Å by a known sputtering method to form the lower electrode 10. An SrBi ₂ Ta ₂ O ₉ thin film (hereinafter, referred to as an SBT thin film) is formed as a ferroelectric thin film 11 on the lower electrode 10, and a method of forming the SBT thin film will be described later in detail.

【００２９】形成したＳＢＴ膜１１とＰｔ下部電極１０
とＴｉＮバリアメタル層９を公知のホトリソグラフィ法
とドライエッチング法を用いて、３．０μｍ角の大きさ
に加工して、図２（ｂ）に示すような形状とする。ドラ
イエッチングにはＥＣＲエッチャーを用い、使用するガ
ス種は、ＳＢＴ膜がＡｒとＣｌ₂ とＣＦ₄ の混合ガス、
Ｐｔ下部電極がＣ₂ Ｆ₆ とＣＨＦ₃ とＣｌ₂ の混合ガ
ス、ＴｉＮバリアメタルがＣｌ₂ ガスである。この時、
ＳＢＴ膜１１及びＰｔ下部電極１０は非常に緻密で平坦
であるので、精密な微細加工が可能であり、ＣＤロスは
０．１μｍ以下に抑えることができる。The formed SBT film 11 and Pt lower electrode 10
Then, the TiN barrier metal layer 9 is processed into a size of 3.0 μm square using a known photolithography method and a dry etching method to obtain a shape as shown in FIG. An ECR etcher was used for dry etching, and the gas used was a mixed gas of Ar, Cl ₂ and CF _{4 for} the SBT film.
The Pt lower electrode is a mixed gas of C ₂ F ₆ , CHF ₃ and Cl ₂ , and the TiN barrier metal is Cl ₂ gas. At this time,
Since the SBT film 11 and the Pt lower electrode 10 are very dense and flat, they can be subjected to precise fine processing, and the CD loss can be suppressed to 0.1 μm or less.

【００３０】次に、図２（ｃ）に示すように、膜厚３０
０オングストロームのＴａ₂ Ｏ₅ バリア絶縁膜１３を公
知のスパッタ法を用いて堆積し、続いて、層間絶縁膜１
４として膜厚１５００オングストロームのシリコン酸化
膜を公知のＣＶＤ法にて堆積し、その後、ＳＢＴ膜１１
の上部に公知のホトリソグラフィ法とドライエッチング
法を用いて、２．０μｍ角のコンタクトホールをポリシ
リコンプラグ８の上部に形成する。Next, as shown in FIG.
A 0 Å Ta ₂ O ₅ barrier insulating film 13 is deposited by using a known sputtering method.
A silicon oxide film having a thickness of 1500 angstroms is deposited by a known CVD method, and then the SBT film 11 is formed.
A 2.0 μm square contact hole is formed above the polysilicon plug 8 by using a known photolithography method and a dry etching method.

【００３１】次に、図２（ｄ）に示すように、膜厚１０
００オングストロームのＰｔ上部電極１２を形成し、公
知のホトリソグラフィ法とドライエッチング法を用いて
加工してプレート線とした後、第２の熱処理として、Ｒ
ＴＡ法を用いて常圧酸素雰囲気中で７５０℃で３０分間
の熱処理を行い、ＳＢＴ膜を結晶化させる。結晶化させ
た後のＳＢＴ膜１１の断面は同様に非常に平滑で緻密で
あり、強誘電体キャパシタの形状を損ねることはない。Next, as shown in FIG.
After forming a Pt upper electrode 12 of 00 angstrom and processing it using a known photolithography method and a dry etching method to form a plate line, as a second heat treatment, R
The SBT film is crystallized by performing a heat treatment at 750 ° C. for 30 minutes in a normal pressure oxygen atmosphere using a TA method. The cross section of the crystallized SBT film 11 is also very smooth and dense, and does not impair the shape of the ferroelectric capacitor.

【００３２】その後、公知の平坦化技術とＣＶＤ法を用
いて層間絶縁膜１５を堆積して平坦化を行い、公知のホ
トリソグラフィ法とドライエッチング法を用いてスイッ
チ用トランジスタのもう一方の不純物拡散領域へのコン
タクトホールを形成し、公知のＡｌ配線技術を用いてビ
ット線１６を形成し、図１に示したような強誘電体メモ
リセルが完成される。After that, the interlayer insulating film 15 is deposited by using a known planarization technique and a CVD method to perform planarization, and the other impurity diffusion of the switching transistor is performed by using a known photolithography method and a dry etching method. A contact hole to the region is formed, and a bit line 16 is formed using a known Al wiring technique, thereby completing a ferroelectric memory cell as shown in FIG.

【００３３】以下、前述のＳＢＴ薄膜１１の形成方法に
関して説明する。The method for forming the SBT thin film 11 will be described below.

【００３４】まず、ＳＢＴ薄膜を形成するために用いた
前駆体溶液の合成方法を図３のフローチャートに従って
説明する。First, a method for synthesizing the precursor solution used for forming the SBT thin film will be described with reference to the flowchart of FIG.

【００３５】溶液合成の出発原料としてタンタルエトキ
シド（Ｔａ（ＯＣ₂ Ｈ₅ ）₅ ）、ビスマス２エチルヘキ
サネート（Ｂｉ（Ｃ₇ Ｈ₁₅ＣＯＯ）₂ ）、及びストロン
チウム２エチルヘキサネート（Ｓｒ（Ｃ₇ Ｈ₁₅ＣＯＯ）
₂ ）を使用する。タンタルエトキシド１７を秤量し（ス
テップＳ３１）、２−エチルヘキサネート１８中に溶解
させる（ステップＳ３２）。反応を促進させるため、１
００℃から最高温度１２０℃まで加熱しながら撹拌し、
３０分間反応させる（ステップＳ３３）。その後、１２
０℃で反応によって生成したエタノールと水分を除去し
た。この溶液に２０ｍｌ〜３０ｍｌのキシレンに溶解さ
せたストロンチウム２−エチルヘキサネートをＳｒ／Ｔ
ａ＝１／２になるように適量加え（ステップＳ３４）、
１２５℃から最高温度１４０℃で３０分加熱撹拌する
（ステップＳ３５）。その後この溶液に１０ｍｌのキシ
レンに溶解させたビスマス２−エチルヘキサネートをＳ
ｒ／Ｂｉ／Ｔａ＝１／２／２になるように適量加え（ス
テップＳ３６）、１３０℃から最高温度１５０℃で１０
時間加熱撹拌する（ステップＳ３７）。次にこの溶液か
ら低分子量のアルコールと水と溶媒として使用したキシ
レンを除去するために１３０℃〜１５０℃の温度で５時
間蒸留し、この溶液からダストを除去するために０．４
５μｍ径のフィルタで濾過する（ステップＳ３８）。最
後に溶液のＳｒＢｉ₂ Ｔａ₂ Ｏ₉ の濃度が０．１ｍｏｌ
／ｌになるように調整し、これを前駆体溶液とする（ス
テップＳ３９）。なお、これらの原料は上記のものに限
定されるわけではなく、溶媒についても上記出発原料が
十分溶解するものであればよい。As starting materials for the solution synthesis, tantalum ethoxide (Ta (OC ₂ H ₅ ) ₅ ), bismuth 2 ethyl hexanate (Bi (C ₇ H ₁₅ COO) ₂ ), and strontium 2 ethyl hexanate (Sr (C ₇ H ₁₅ COO)
₂ ) Use. The tantalum ethoxide 17 is weighed (step S31) and dissolved in the 2-ethylhexanate 18 (step S32). 1 to promote the reaction
Stir while heating from 00 ° C to the maximum temperature of 120 ° C,
The reaction is performed for 30 minutes (step S33). Then, 12
At 0 ° C., ethanol and water generated by the reaction were removed. In this solution, strontium 2-ethylhexanate dissolved in 20 to 30 ml of xylene was added with Sr / T
An appropriate amount is added so that a = 1/2 (step S34),
The mixture is heated and stirred from 125 ° C. to a maximum temperature of 140 ° C. for 30 minutes (step S35). Thereafter, bismuth 2-ethylhexanate dissolved in 10 ml of xylene was added to this solution as S
An appropriate amount is added so that r / Bi / Ta = 1/2/2 (step S36).
Heat and stir for an hour (step S37). Next, the solution was distilled at a temperature of 130 ° C. to 150 ° C. for 5 hours to remove low molecular weight alcohol, water and xylene used as a solvent.
Filtration is performed with a filter having a diameter of 5 μm (step S38). Finally, the concentration of SrBi ₂ Ta ₂ O ₉ in the solution is 0.1 mol.
/ L, which is used as a precursor solution (step S39). Note that these raw materials are not limited to those described above, and any solvent may be used as long as the starting materials can be sufficiently dissolved.

【００３６】次いで、この前駆体溶液を使用して以下の
ような工程で成膜を行う。Next, a film is formed by using the precursor solution in the following steps.

【００３７】回転させたウェハ上に上記の前駆体溶液を
滴下しスピン塗布する。塗布条件は３０００ｒｐｍで２
０秒間程度である。その後ウェハを１２０℃に加熱した
ホットプレートに乗せ５分間大気中でベークし乾燥させ
る。その後完全に溶媒を揮発させるため、ウェハを２５
０℃に加熱したホットプレート上に乗せ５分間大気中で
ベークする。この成膜工程を３回繰り返し膜厚２０００
オングストロームの強誘電体薄膜を成膜する。その後、
第１の熱処理としてＲＴＡ法を用いて大気圧酸素雰囲気
中で５８０℃で３０分間の熱処理を行う。The above precursor solution is dropped on the rotated wafer and spin-coated. The application condition is 2 at 3000 rpm.
It is about 0 seconds. Thereafter, the wafer is placed on a hot plate heated to 120 ° C., baked in the atmosphere for 5 minutes, and dried. After that, the wafer is moved to 25 to completely evaporate the solvent.
Place on a hot plate heated to 0 ° C. and bake in air for 5 minutes. This film forming process is repeated three times and the film thickness becomes 2000
Angstrom ferroelectric thin film is formed. afterwards,
As a first heat treatment, a heat treatment is performed at 580 ° C. for 30 minutes in an oxygen atmosphere at atmospheric pressure using an RTA method.

【００３８】このようにして形成したＳＢＴ薄膜を観察
したところ、表面が平滑で膜中の構造も粒径が２００オ
ングストローム以下で非常に緻密であった。When the SBT thin film thus formed was observed, it was found that the surface was smooth and the structure in the film was very dense with a particle size of 200 Å or less.

【００３９】図４及び図５は、以上のようにして製造し
た強誘電体メモリセルの電気特性を公知のソーヤタワー
回路を用いて測定したグラフである。図４及び図５は、
それぞれ、印加電圧を１〜１２Ｖの間で変化させた時の
Ｐｒ及びＥｃの値を示している。これらのグラフから解
るように、Ｐｒ及びＥｃは３Ｖ以上で飽和しており、強
誘電体キャパシタとして十分な動作が確認された。ま
た、印加電圧３Ｖでのリーク電流の値は、５×１０^-9
Ａ／ｃｍ² 程度であり、強誘電体キャパシタとして十分
な特性が確認された。FIGS. 4 and 5 are graphs obtained by measuring the electric characteristics of the ferroelectric memory cell manufactured as described above using a known Sawyer tower circuit. FIG. 4 and FIG.
Each shows the values of Pr and Ec when the applied voltage is changed between 1 and 12V. As understood from these graphs, Pr and Ec were saturated at 3 V or more, and sufficient operation as a ferroelectric capacitor was confirmed. The value of the leak current at an applied voltage of 3 V is 5 × 10 ^−9.
It was about A / cm ² , and sufficient characteristics as a ferroelectric capacitor were confirmed.

【００４０】図６は、電圧３Ｖ、周波数１ＭＨｚのパル
スを印加して繰り返し分極反転を行った場合の、繰り返
し分極反転回数に対する蓄積電荷量δＱの変化をプロッ
トしたグラフである。２×１０¹¹サイクルの分極反転後
も蓄積電荷量に全く変化は見られず、不揮発性メモリと
して良好な特性を示した。FIG. 6 is a graph plotting the change in the accumulated charge δQ with respect to the number of times of repetitive polarization inversion when a pulse of 3 V and a frequency of 1 MHz is applied to repeatedly perform polarization inversion. Even after 2 × 10 ¹¹ cycles of polarization reversal, no change was observed in the amount of accumulated charges, indicating good characteristics as a nonvolatile memory.

【００４１】なお、上記実施の形態において、強誘電体
の材料としてＳＢＴを用いたが、本発明はこれに限定さ
れるものでなく、ＰＺＴ、ＳｒＢｉ₂ Ｎｂ₂ Ｏ₉ 、Ｓｒ
Ｂｉ ₂ （Ｔａ，Ｎｂ）₂ Ｏ₉ 、Ｂｉ₄ Ｔｉ₃ Ｏ₁₂、Ｓｒ
Ｂｉ₄ Ｔｉ₄ Ｏ₁₅、ＳｒＢｉ₄ （Ｔｉ，Ｚｒ）₄ Ｏ₁₅、
ＣａＢｉ₂ Ｔａ₂ Ｏ₉ 、ＢａＢｉ₂ Ｔａ₂ Ｏ₉ 、ＢａＢ
ｉ₂ Ｎｂ₂ Ｏ₉ 、ＰｂＢｉ₂ Ｔａ₂ Ｏ₉ などのゾルゲル
法またはＭＯＤ法で成膜可能な材料であれば、本発明は
適用可能である。In the above embodiment, the ferroelectric
SBT was used as the material of the present invention, but the present invention is not limited to this.
Not PZT, SrBi_TwoNb_TwoO₉, Sr
Bi _Two(Ta, Nb)_TwoO₉, Bi_FourTi_ThreeO₁₂, Sr
Bi_FourTi_FourO_Fifteen, SrBi_Four(Ti, Zr)_FourO_Fifteen,
CaBi_TwoTa_TwoO₉, BaBi_TwoTa_TwoO₉, BaB
i_TwoNb_TwoO₉, PbBi_TwoTa_TwoO₉Such as sol-gel
The present invention is applicable to any material that can be formed into a film by the MOD or MOD method.
Applicable.

【００４２】[0042]

【発明の効果】本発明の半導体メモリ素子の製造方法に
よれば、従来の製造方法よりも成膜温度の低温化及び短
時間化が可能となると同時に、粒子径の小さい緻密で平
坦な誘電体薄膜及び下部電極薄膜が得られるので、微細
加工が容易になり精度の高い加工が可能となるととも
に、リーク電流が小さく絶縁耐圧の高い誘電体キャパシ
タを製造することができるので、素子製造上極めて有用
である。According to the method for manufacturing a semiconductor memory device of the present invention, it is possible to lower the film forming temperature and shorten the time required for the conventional method, and at the same time, to obtain a dense and flat dielectric material having a small particle diameter. Since a thin film and a lower electrode thin film can be obtained, fine processing is facilitated and high-precision processing is possible, and a dielectric capacitor having a small leakage current and a high withstand voltage can be manufactured. It is.

【００４３】[0043]

【００４４】[0044]

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態の強誘電体メモリセルの断
面図である。FIG. 1 is a sectional view of a ferroelectric memory cell according to an embodiment of the present invention.

【図２】本発明の半導体メモリ素子の製造方法の工程を
示す説明図である。FIG. 2 is an explanatory view showing steps of a method for manufacturing a semiconductor memory device of the present invention.

【図３】図２の工程に用いる前駆体溶液を合成する工程
を示すフローチャートである。FIG. 3 is a flowchart showing a step of synthesizing a precursor solution used in the step of FIG.

【図４】図１のＳＢＴ強誘電体キャパシタに印加する電
圧を変化させたときの残留分極Ｐｒの変化を示すグラフ
である。FIG. 4 is a graph showing a change in remanent polarization Pr when a voltage applied to the SBT ferroelectric capacitor in FIG. 1 is changed.

【図５】図１のＳＢＴ強誘電体キャパシタに印加する電
圧を変化させたときの抗電界Ｅｃの変化を示すグラフで
ある。FIG. 5 is a graph showing a change in coercive electric field Ec when a voltage applied to the SBT ferroelectric capacitor of FIG. 1 is changed.

【図６】図１のＳＢＴ強誘電体キャパシタの疲労特性を
示すグラフである。FIG. 6 is a graph showing fatigue characteristics of the SBT ferroelectric capacitor of FIG.

【符号の説明】[Explanation of symbols]

１ 第一導電型シリコン基板 ２ 素子間分離酸化膜 ３ ゲート酸化膜 ４ 第二導電型不純物拡散領域 ５ ポリシリコンワード線 ６、７、14、15 層間絶縁膜 ８ メモリ部コンタクトプラグ ９ ＴｉＮバリアメタル層 10 Ｐｔ下部電極 11 強誘電体薄膜 12 Ｐｔプレート線 13 Ｔａ₂ Ｏ₅ バリア絶縁膜 16 Ａｌビット線DESCRIPTION OF SYMBOLS 1 First conductivity type silicon substrate 2 Inter-element isolation oxide film 3 Gate oxide film 4 Second conductivity type impurity diffusion region 5 Polysilicon word line 6, 7, 14, 15 Interlayer insulating film 8 Memory contact plug 9 TiN barrier metal layer 10 Pt lower electrode 11 Ferroelectric thin film 12 Pt plate line 13 Ta ₂ O ₅ barrier insulating film 16 Al bit line

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木場 正義 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平４−14862（ＪＰ，Ａ) 特開 平６−333419（ＪＰ，Ａ) 特開 平７−66071（ＪＰ，Ａ) 特開 平７−111107（ＪＰ，Ａ) 特開 平９−25124（ＪＰ，Ａ) 特表 平７−502149（ＪＰ，Ａ) Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ ｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ ｉｎｇ 1994．Ｔｅｃｈｎｉｃａｌ Ｄ ｉｇｅｓｔ，米国，ｐ．843−846 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/105 H01L 21/822 H01L 27/04 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Masayoshi Kiba 22-22 Nagaikecho, Abeno-ku, Osaka-shi, Osaka Inside Sharp Corporation (56) References JP-A-4-14862 (JP, A) JP-A-6- 333419 (JP, A) JP-A-7-66071 (JP, A) JP-A-7-111107 (JP, A) JP-A-9-25124 (JP, A) Table 7-502149 (JP, A) International Electron Devices Meeting 1994. Technical Digest, USA, p. 843-846 (58) Fields surveyed (Int.Cl. ⁷ , DB name) H01L 27/105 H01L 21/822 H01L 27/04

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 一つのスイッチ用トランジスタと一つの
誘電体キャパシタを有するメモリセルを含む半導体メモ
リ素子の製造方法であって、該スイッチ用トランジスタ
が形成された半導体基板上を第一の絶縁体薄膜で被覆
し、該第一の絶縁体薄膜を貫く第１のコンタクトホール
を設け、該第１のコンタクトホール内部を導電物質で充
填し、前記第一の絶縁体薄膜表面と前記導電物質の表面
とを平担化し、平担化された表面上に下部電極を形成
し、形成された下部電極の表面に少なくとも１種類の金
属を含む前駆体溶液を塗布し、塗布された前駆体溶液を
加熱して溶媒のみを除去して乾燥し、乾燥された前駆体
を加熱して酸化膜を形成する第一の熱処理段階と、前記
下部電極及び前記酸化膜を所定の大きさに加工し、加工
された下部電極及び酸化膜を第二の絶縁体薄膜で被覆
し、該第二の絶縁体薄膜を貫く第２のコンタクトホール
を設け、該第２のコンタクトホール内部に上部電極を形
成し、形成された上部電極を所定の大きさに加工し、前
記酸化膜を加熱して誘電体キャパシタの特性を安定化す
る第二の熱処理段階とを含んでおり、前記第一の熱処理
段階において、加熱温度はＲＴＡ法を使用して昇温され
前記酸化膜の主成分となる材料の結晶化温度未満で保持
することにより有機物を熱分解して除去すると同時に非
常に微細な結晶核が成長した段階で留め、前記第二の熱
処理段階において、前記結晶化温度以上の温度で十分な
時間加熱を行うことにより前記酸化膜の主成分となる材
料を結晶化させて前記酸化膜を形成することを特徴とす
る半導体メモリ素子の製造方法。1. A method for manufacturing a semiconductor memory device including a memory cell having one switching transistor and one dielectric capacitor, wherein a first insulating thin film is formed on a semiconductor substrate on which the switching transistor is formed. Providing a first contact hole penetrating the first insulator thin film, filling the inside of the first contact hole with a conductive material, and contacting the surface of the first insulator thin film with the surface of the conductive material. And forming a lower electrode on the flattened surface, applying a precursor solution containing at least one metal to the surface of the formed lower electrode, and heating the applied precursor solution. Removing only the solvent and drying, heating the dried precursor to form an oxide film, and processing the lower electrode and the oxide film to a predetermined size; Lower electrode and oxidation The film is covered with a second insulator thin film, a second contact hole penetrating the second insulator thin film is provided, an upper electrode is formed inside the second contact hole, and the formed upper electrode is fixed to a predetermined position. And a second heat treatment step of heating the oxide film to stabilize the characteristics of the dielectric capacitor. In the first heat treatment step, the heating temperature is determined by using an RTA method. The organic material is thermally decomposed and removed by maintaining the temperature below the crystallization temperature of the material that is the main component of the oxide film, and at the same time a very fine crystal nucleus is grown, In a second heat treatment step, a semiconductor memory is characterized in that a material that is a main component of the oxide film is crystallized by heating at a temperature equal to or higher than the crystallization temperature for a sufficient time to form the oxide film. Device manufacturing method. 【請求項２】 前記酸化膜が強誘電体であることを特徴
とする請求項１に記載の半導体メモリ素子の製造方法。2. The method according to claim 1, wherein the oxide film is a ferroelectric. 【請求項３】 前記酸化膜がビスマス層状構造化合物材
料からなることを特徴とする請求項１に記載の半導体メ
モリ素子の製造方法。3. The method according to claim 1, wherein the oxide film is made of a bismuth layered compound material. 【請求項４】 塗布された前駆体溶液を加熱して溶媒の
みを除去し乾燥する際の温度が１５０℃以上３５０℃以
下であることを特徴とする請求項１から３のいずれか１
項に記載の半導体メモリ素子の製造方法。4. The method according to claim 1, wherein the temperature at the time of heating the applied precursor solution to remove only the solvent and drying is 150 ° C. or more and 350 ° C. or less.
13. The method for manufacturing a semiconductor memory device according to the above item. 【請求項５】 前記第一の熱処理工程の加熱温度が５０
０℃以上７００℃以下であることを特徴とする請求項１
から４のいずれか１項に記載の半導体メモリ素子の製造
方法。5. The heating temperature of the first heat treatment step 50
The temperature is between 0 ° C and 700 ° C.
5. The method for manufacturing a semiconductor memory device according to any one of items 1 to 4. 【請求項６】 前記第二の熱処理工程の加熱温度が前記
第一の熱処理工程の加熱温度よりも高く、かつ６００℃
以上８００℃以下であることを特徴とする請求項１から
５のいずれか１項に記載の半導体メモリ素子の製造方
法。6. The heating temperature of the second heat treatment step is higher than the heating temperature of the first heat treatment step and is 600 ° C.
The method according to any one of claims 1 to 5, wherein the temperature is not less than 800 ° C. 【請求項７】 前記前駆体溶液は、金属のカルボン酸塩
及びアルコキシドを成分とすることを特徴とする請求項
１から６のいずれか１項に記載の半導体メモリ素子の製
造方法。7. The method according to claim 1, wherein the precursor solution contains a metal carboxylate and an alkoxide.