JP3721000B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体素子に他の半導体素子を重ね合わせるチップオンチップ構造に関するものである。
【０００２】
【従来の技術】
半導体装置の一層の集積化を図るため、複数の半導体素子を２層に重ね合わせる、チップオンチップ構造の半導体装置が注目されている。
このチップオンチップ構造にする場合、大小の半導体素子の素子形成面上に、内部配線を部分的に露出させたパッド開口部を設け、このパッド開口に「バンプ」という突起電極を設け、半導体素子同士をいわゆるフェイスツーフェイスで重ね合わせるという方法がとられている。そして、大きな方の半導体素子の素子形成面に電極を設けて、下地基板（配線板）の電極との間で接続し、この下地基板の電極を、プリント基板やセラミック基板に半田接続する。
【０００３】
【発明が解決しようとする課題】
前記チップオンチップ構造の半導体装置では、２層に重ね合わせる場合の半導体素子同士の位置合わせが重要となる。位置合わせができていないと、２層のバンプ同士が接合できない場合があるからである。
従来では、２つの半導体素子を重ねるときに、バンプ同士が正確な位置にくるように、光学的プリズムの全反射による像の重なりを利用するなどの手法を用いていた。しかし、光学的手法に頼っていたのでは、時間と手間がかかり、生産能率が上がらないという問題があった。
【０００４】
そこで、本発明は、半導体素子をチップオンチップ構造にする場合、半導体素子同士の重ね合わせの精度を確保することができ、もって生産能率に優れた半導体装置を実現することを目的とする。
【０００５】
【課題を解決するための手段及び発明の効果】
本発明の半導体装置は、互いに重ね合わせる半導体素子のうちの一方の重ね合わせ面の周辺部全周に渡る位置合わせ用の第１溝を設け、他方の半導体素子の重ね合わせ面には前記第１溝に対応する形状の位置合わせ用の第２溝を設けて、これらの位置合わせ用の溝に複数の金属球が配置されているものである（請求項１）。
この構成によれば、半導体素子をチップオンチップ構造にする場合、溝同士を、金属球を介して位置合わせすることができる。したがって、バンプ同士の接合が確実にできるようになり、製造の歩留りを向上させることができる。
【０００６】
また、前記金属球の半径は、半導体素子同士を重ね合わせたときに、溝に配置された金属球の中心の高さが、接合するバンプの上面よりも高くなるように設定されていることが必要である（請求項２）。半導体素子同士を重ね合わせるときに、バンプ同士が接合するよりも先に金属球が溝を案内して、位置決めを行う必要があるからである。また、接合時に、金属球が溝にぶつかることにより、バンプにかかる衝撃を緩和することができる。さらに、接合後半導体装置の使用時に、基板にかかる応力を吸収する役割も果たすことができる。
【０００７】
前記溝は、半導体素子の基板に形成されていてもよく、半導体素子に設けられたバンプの上に形成されていてもよい。
半導体素子に設けられたバンプの上に形成されている場合、半導体素子にかかる応力をバンプによっても吸収することができる。
前記バンプを半導体素子の素子形成面の電極配線に利用することもできる。これにより、素子内の配線の一部を、バンプを利用して行えるので、素子形成の一層の集積化ができる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。本発明の実施の形態では、半導体の種類として、Ｓｉを使用することを前提としているが、他にＧａＡｓ、Ｇｅなどの半導体を使用してもよい。
図１(a)は、半導体素子１の要部斜視図である。半導体素子１の素子形成面にはバンプ３が設けられ、その周囲、例えばスクライブラインの領域の所定位置には、溝２が形成されている。この溝の形成方法としては、例えば、基板をエッチングする、切削具で切り込みを入れる、などの方法をとることができる。
【０００９】
この溝２に複数の金属球４が配置されている（図１(b)参照）。前記金属球４は、好ましくは半田、Ａｕ，Ｓｎのような柔らかい金属で形成されている。金属球の配置方法としては、作業員が顕微鏡を見ながら１球１球、ピンセットで溝２に置いていくという方法も考えられるが、実用的には、ガイドを使って金属球を溝２に流し込むという方法が採用できる。
【００１０】
図２(a)は、前記金属球の配置された半導体素子１に、他の半導体素子１を重ね合わせる前の状態を示す断面図、図２(b)は、重ね合わせた後の状態を示す断面図である。また図３は、半導体素子同士を重ね合わせる状態を示す斜視図である。
図２(a)に示すように、金属球４の半径は、金属球４を溝に配置したときに、金属球４の中心が、バンプ３の上面よりも高くなるように設定されている。実際には、金属球４の半径は、せいぜい数１０μｍ程度である。
【００１１】
他の半導体素子１には、周辺部の全周に渡って溝２が形成されており、素子同士を重ね合わせたときに、複数の金属球４が、溝２，溝２を案内して溝２同士が同位置になるようにする。より詳細には、図３において上側に描かれた半導体素子１には、重ね合わせ面の周縁部全周に渡って溝２（第１溝）が形成されており、図３において下側に描かれた半導体素子１には、その重ね合わせ面に、上側の半導体素子１の溝２に対応する形状の溝２（第２溝）が形成されている。
図２ (a) の状態で、半導体素子同士を圧縮すると（図３参照）、溝２，溝２の位置合わせができ、図２(b)に示すように、半導体素子を位置合わせした状態でバンプ３同士を確実に接合させることができる。
【００１２】
また、この金属球４は、接合時自ら変形することにより、接合時のバンプ３にかかる衝撃を緩和し、半導体装置の使用状態においても、基板の反りなどによって接合部分にかかる応力を吸収する役割を果たす。
図４は、参考例に係る構成を示す図である。図４(a)の参考例では、半導体素子の周辺部の一部に溝２が形成されている。また、図４(b)の参考例では、半導体素子の周辺部の複数箇所に溝２が設けられている。
【００１３】
また、溝２の形も任意であり、例えば図５(a)に示すように断面Ｖ形の溝２ｃ、図５(b)に示すように断面半円状の溝２ｄがあげられる。次に、半導体素子の周囲の所定位置にバンプを設け、その上に溝を形成する発明の実施の形態を説明する。
図６は、半導体素子１の平面図であり、素子形成面の周囲には、細長いバンプ６が設けられている（以下「周囲バンプ６」という）。周囲バンプ６には、溝７が形成されており、ここに複数の金属球４が配置される。なお、周囲バンプ３に電極としての機能を与えることも可能である。例えば図６では、周囲バンプ６は、橋渡しバンプ８によって電極であるバンプ３ａと接続されているので、周囲バンプ６を接地ラインにしたり、電源ラインにしたりすることができる。
【００１４】
図７は、周囲バンプ６を設けた半導体素子１同士を接合した状態を示す断面図である。金属球４によって、溝７同士の位置合わせができるので、半導体素子のバンプ３同士を確実に接合させることができる。
周囲バンプ６及び金属球４は、接合時自ら変形することにより、接合時のバンプ３にかかる衝撃を緩和する。また、半導体装置の使用状態においても、基板の反りなどにより接合部分にかかる応力を吸収する役割を果たす。
【００１５】
また、この構成で、周囲バンプ６を電極として用いているとき、金属球４によって上下の半導体素子１の周囲バンプ３同士の電気的な接続をさせことができる。
図８は、溝７の付いた周囲バンプ６を形成する方法を説明するための工程図である。
【００１６】
図８(a)は、半導体素子１の基板の所定位置に、溝２を紙面に垂直な方向に形成した状態を示す。この溝２の形成方法は、部分的なエッチングや機械的な切削など任意の方法が採用できる。なお、１２はＡｌパッド電極である。
この上から全面にＳｉＮ，ＳｉＯＮ，ＳｉＯ2，ＰＳＧ等のパッシベーション膜１３を形成する（図８(b)）。パッシベーション膜１３の形成方法として、例えばプラズマＣＶＤがあげられる。
【００１７】
次に、図８(c)に示すように、基板の全領域に、下地との密着性をよくするためのＴｉＷ合金層、メッキの給電のためのＡｕ，Ｐｔなどの層を積層したシード層１４をスパッタなどの方法で蒸着する。
次に、バンプメッキする領域を除いて、フォトレジスト１５を塗布する。そして電解メッキ法にてバンプ用金属を厚くメッキする（図８(d)）。このバンプ用金属として、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等をあげることができる。電解メッキ法に代えて、化学反応による還元作用を利用した金属のメッキ成膜方法である無電解メッキ法を採用してもよい。この場合、バンプメッキする高さは、図８(e)に示すように、金属球４を置いたときに金属球の中心位置よりも低くなるようにする。
【００１８】
次に、フォトレジスト１５を除去し表面のシード層１４を除去して、アニール処理を行うことにより、バンプ３及び周囲バンプ６が形成された半導体素子を得る。この周囲バンプには、前に形成した溝２の深さの分だけの落ち込みがあり、これが周囲バンプに沿った溝７となる。この溝７の上に金属球４を配置する（図８(e)）。
【００１９】
なお、この発明は、以上説明した実施形態に限定されるものではなく、本発明の範囲内で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明に係る半導体素子１の要部斜視図である。
【図２】 (a)は、前記金属球の配置された半導体素子１に、他の半導体素子１を重ね合わせる前の状態を示す断面図、(b)は、重ね合わせた後の状態を示す断面図である。
【図３】半導体素子同士を重ね合わせる状態を示す斜視図である。
【図４】 (a)は半導体素子の周辺部の一部に溝２を形成した状態を示す平面図、 (b)は半導体素子の周辺部の複数箇所に溝２を形成した状態を示す平面図である。
【図５】溝の断面図である。
【図６】半導体素子の周囲の所定位置にバンプを設け、その上に溝を形成した半導体素子１の平面図である。
【図７】周囲バンプ６を設けた半導体素子１同士を接合した状態を示す断面図である。
【図８】溝７の付いた周囲バンプ６を形成する方法を説明するための工程図である。
【符号の説明】
１ 半導体素子
２ 溝
３ バンプ
４ 金属球
６ 周囲バンプ
７ 溝
１２ Ａｌ電極
１３ パッシベーション膜
１４ シード層
１５ フォトレジスト
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体素子に他の半導体素子を重ね合わせるチップオンチップ構造に関するものである。
【０００２】
【従来の技術】
半導体装置の一層の集積化を図るため、複数の半導体素子を２層に重ね合わせる、チップオンチップ構造の半導体装置が注目されている。
このチップオンチップ構造にする場合、大小の半導体素子の素子形成面上に、内部配線を部分的に露出させたパッド開口部を設け、このパッド開口に「バンプ」という突起電極を設け、半導体素子同士をいわゆるフェイスツーフェイスで重ね合わせるという方法がとられている。そして、大きな方の半導体素子の素子形成面に電極を設けて、下地基板（配線板）の電極との間で接続し、この下地基板の電極を、プリント基板やセラミック基板に半田接続する。
【０００３】
【発明が解決しようとする課題】
前記チップオンチップ構造の半導体装置では、２層に重ね合わせる場合の半導体素子同士の位置合わせが重要となる。位置合わせができていないと、２層のバンプ同士が接合できない場合があるからである。
従来では、２つの半導体素子を重ねるときに、バンプ同士が正確な位置にくるように、光学的プリズムの全反射による像の重なりを利用するなどの手法を用いていた。しかし、光学的手法に頼っていたのでは、時間と手間がかかり、生産能率が上がらないという問題があった。
【０００４】
そこで、本発明は、半導体素子をチップオンチップ構造にする場合、半導体素子同士の重ね合わせの精度を確保することができ、もって生産能率に優れた半導体装置を実現することを目的とする。
【０００５】
【課題を解決するための手段及び発明の効果】
本発明の半導体装置は、互いに重ね合わせる半導体素子のうちの一方の重ね合わせ面の周辺部全周に渡る位置合わせ用の第１溝を設け、他方の半導体素子の重ね合わせ面には前記第１溝に対応する形状の位置合わせ用の第２溝を設けて、これらの位置合わせ用の溝に複数の金属球が配置されているものである（請求項１）。
この構成によれば、半導体素子をチップオンチップ構造にする場合、溝同士を、金属球を介して位置合わせすることができる。したがって、バンプ同士の接合が確実にできるようになり、製造の歩留りを向上させることができる。
【０００６】
また、前記金属球の半径は、半導体素子同士を重ね合わせたときに、溝に配置された金属球の中心の高さが、接合するバンプの上面よりも高くなるように設定されていることが必要である（請求項２）。半導体素子同士を重ね合わせるときに、バンプ同士が接合するよりも先に金属球が溝を案内して、位置決めを行う必要があるからである。また、接合時に、金属球が溝にぶつかることにより、バンプにかかる衝撃を緩和することができる。さらに、接合後半導体装置の使用時に、基板にかかる応力を吸収する役割も果たすことができる。
【０００７】
前記溝は、半導体素子の基板に形成されていてもよく、半導体素子に設けられたバンプの上に形成されていてもよい。
半導体素子に設けられたバンプの上に形成されている場合、半導体素子にかかる応力をバンプによっても吸収することができる。
前記バンプを半導体素子の素子形成面の電極配線に利用することもできる。これにより、素子内の配線の一部を、バンプを利用して行えるので、素子形成の一層の集積化ができる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。本発明の実施の形態では、半導体の種類として、Ｓｉを使用することを前提としているが、他にＧａＡｓ、Ｇｅなどの半導体を使用してもよい。
図１(a)は、半導体素子１の要部斜視図である。半導体素子１の素子形成面にはバンプ３が設けられ、その周囲、例えばスクライブラインの領域の所定位置には、溝２が形成されている。この溝の形成方法としては、例えば、基板をエッチングする、切削具で切り込みを入れる、などの方法をとることができる。
【０００９】
この溝２に複数の金属球４が配置されている（図１(b)参照）。前記金属球４は、好ましくは半田、Ａｕ，Ｓｎのような柔らかい金属で形成されている。金属球の配置方法としては、作業員が顕微鏡を見ながら１球１球、ピンセットで溝２に置いていくという方法も考えられるが、実用的には、ガイドを使って金属球を溝２に流し込むという方法が採用できる。
【００１０】
図２(a)は、前記金属球の配置された半導体素子１に、他の半導体素子１を重ね合わせる前の状態を示す断面図、図２(b)は、重ね合わせた後の状態を示す断面図である。また図３は、半導体素子同士を重ね合わせる状態を示す斜視図である。
図２(a)に示すように、金属球４の半径は、金属球４を溝に配置したときに、金属球４の中心が、バンプ３の上面よりも高くなるように設定されている。実際には、金属球４の半径は、せいぜい数１０μｍ程度である。
【００１１】
他の半導体素子１には、周辺部の全周に渡って溝２が形成されており、素子同士を重ね合わせたときに、複数の金属球４が、溝２，溝２を案内して溝２同士が同位置になるようにする。より詳細には、図３において上側に描かれた半導体素子１には、重ね合わせ面の周縁部全周に渡って溝２（第１溝）が形成されており、図３において下側に描かれた半導体素子１には、その重ね合わせ面に、上側の半導体素子１の溝２に対応する形状の溝２（第２溝）が形成されている。
図２ (a) の状態で、半導体素子同士を圧縮すると（図３参照）、溝２，溝２の位置合わせができ、図２(b)に示すように、半導体素子を位置合わせした状態でバンプ３同士を確実に接合させることができる。
【００１２】
また、この金属球４は、接合時自ら変形することにより、接合時のバンプ３にかかる衝撃を緩和し、半導体装置の使用状態においても、基板の反りなどによって接合部分にかかる応力を吸収する役割を果たす。
図４は、参考例に係る構成を示す図である。図４(a)の参考例では、半導体素子の周辺部の一部に溝２が形成されている。また、図４(b)の参考例では、半導体素子の周辺部の複数箇所に溝２が設けられている。
【００１３】
また、溝２の形も任意であり、例えば図５(a)に示すように断面Ｖ形の溝２ｃ、図５(b)に示すように断面半円状の溝２ｄがあげられる。次に、半導体素子の周囲の所定位置にバンプを設け、その上に溝を形成する発明の実施の形態を説明する。
図６は、半導体素子１の平面図であり、素子形成面の周囲には、細長いバンプ６が設けられている（以下「周囲バンプ６」という）。周囲バンプ６には、溝７が形成されており、ここに複数の金属球４が配置される。なお、周囲バンプ３に電極としての機能を与えることも可能である。例えば図６では、周囲バンプ６は、橋渡しバンプ８によって電極であるバンプ３ａと接続されているので、周囲バンプ６を接地ラインにしたり、電源ラインにしたりすることができる。
【００１４】
図７は、周囲バンプ６を設けた半導体素子１同士を接合した状態を示す断面図である。金属球４によって、溝７同士の位置合わせができるので、半導体素子のバンプ３同士を確実に接合させることができる。
周囲バンプ６及び金属球４は、接合時自ら変形することにより、接合時のバンプ３にかかる衝撃を緩和する。また、半導体装置の使用状態においても、基板の反りなどにより接合部分にかかる応力を吸収する役割を果たす。
【００１５】
また、この構成で、周囲バンプ６を電極として用いているとき、金属球４によって上下の半導体素子１の周囲バンプ３同士の電気的な接続をさせことができる。
図８は、溝７の付いた周囲バンプ６を形成する方法を説明するための工程図である。
【００１６】
図８(a)は、半導体素子１の基板の所定位置に、溝２を紙面に垂直な方向に形成した状態を示す。この溝２の形成方法は、部分的なエッチングや機械的な切削など任意の方法が採用できる。なお、１２はＡｌパッド電極である。
この上から全面にＳｉＮ，ＳｉＯＮ，ＳｉＯ2，ＰＳＧ等のパッシベーション膜１３を形成する（図８(b)）。パッシベーション膜１３の形成方法として、例えばプラズマＣＶＤがあげられる。
【００１７】
次に、図８(c)に示すように、基板の全領域に、下地との密着性をよくするためのＴｉＷ合金層、メッキの給電のためのＡｕ，Ｐｔなどの層を積層したシード層１４をスパッタなどの方法で蒸着する。
次に、バンプメッキする領域を除いて、フォトレジスト１５を塗布する。そして電解メッキ法にてバンプ用金属を厚くメッキする（図８(d)）。このバンプ用金属として、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等をあげることができる。電解メッキ法に代えて、化学反応による還元作用を利用した金属のメッキ成膜方法である無電解メッキ法を採用してもよい。この場合、バンプメッキする高さは、図８(e)に示すように、金属球４を置いたときに金属球の中心位置よりも低くなるようにする。
【００１８】
次に、フォトレジスト１５を除去し表面のシード層１４を除去して、アニール処理を行うことにより、バンプ３及び周囲バンプ６が形成された半導体素子を得る。この周囲バンプには、前に形成した溝２の深さの分だけの落ち込みがあり、これが周囲バンプに沿った溝７となる。この溝７の上に金属球４を配置する（図８(e)）。
【００１９】
なお、この発明は、以上説明した実施形態に限定されるものではなく、本発明の範囲内で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明に係る半導体素子１の要部斜視図である。
【図２】 (a)は、前記金属球の配置された半導体素子１に、他の半導体素子１を重ね合わせる前の状態を示す断面図、(b)は、重ね合わせた後の状態を示す断面図である。
【図３】半導体素子同士を重ね合わせる状態を示す斜視図である。
【図４】 (a)は半導体素子の周辺部の一部に溝２を形成した状態を示す平面図、 (b)は半導体素子の周辺部の複数箇所に溝２を形成した状態を示す平面図である。
【図５】溝の断面図である。
【図６】半導体素子の周囲の所定位置にバンプを設け、その上に溝を形成した半導体素子１の平面図である。
【図７】周囲バンプ６を設けた半導体素子１同士を接合した状態を示す断面図である。
【図８】溝７の付いた周囲バンプ６を形成する方法を説明するための工程図である。
【符号の説明】
１ 半導体素子
２ 溝
３ バンプ
４ 金属球
６ 周囲バンプ
７ 溝
１２ Ａｌ電極
１３ パッシベーション膜
１４ シード層
１５ フォトレジスト
Claims (2)
- 複数の半導体素子を重ねた構造を有する半導体装置であって、互いに重ね合わせる半導体素子のうちの一方の重ね合わせ面の周辺部全周に渡る位置合わせ用の第１溝を設け、他方の半導体素子の重ね合わせ面には前記第１溝に対応する形状の位置合わせ用の第２溝を設けて、これらの位置合わせ用の溝に複数の金属球が配置されていることを特徴とする半導体装置。
- 前記金属球の半径は、半導体素子同士を重ね合わせたときに、溝に配置された金属球の中心の高さが、接合するバンプの上面よりも高くなるように設定されていることを特徴とする請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04685399A JP3721000B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
| US10/373,692 US6965166B2 (en) | 1999-02-24 | 2003-02-27 | Semiconductor device of chip-on-chip structure |
| US11/150,129 US7307349B2 (en) | 1999-02-24 | 2005-06-13 | Semiconductor device of chip-on-chip structure, assembling process therefor, and semiconductor chip to be bonded to solid surface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04685399A JP3721000B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
Publications (2)
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|---|---|
| JP2000243901A JP2000243901A (ja) | 2000-09-08 |
| JP3721000B2 true JP3721000B2 (ja) | 2005-11-30 |
Family
ID=12758912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04685399A Expired - Lifetime JP3721000B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3721000B2 (ja) |
Families Citing this family (6)
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