JP3719878B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、トランジスタが形成された基板上に多層配線構造を有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
大規模集積回路(Large Scale Integrated Circuit :LSI)の多層配線において、上層配線は下層に比較してデザイン・ルールが緩く、配線幅及び厚みともに2〜4倍となっている。例えばゲート長0.25μmのロジック・デバイスの最上層配線では配線幅2.2μm、配線厚1.6μmにも達し、最下層に形成された第1層配線に比較して、約7倍の幅を有し、約3倍の厚みを有する。これは電源もしくは信号配線のRC遅延をできる限り抑制するためであり、配線断面積を大きくすることにより抵抗成分を、配線間距離及び層間距離を大きくすることにより線間及び層間の容量成分を小さくしている。このとき、配線厚み方向の寸法を増したことで、構造上配線層部分に対応する絶縁膜(以下、線間絶縁膜と称する)についても膜厚を増やさなければならない。
【0003】
しかし、絶縁膜は単層であっても際限なく厚く堆積できるというわけではない。絶縁膜を厚く堆積した場合の問題点を図18を用いて説明する。図18に示す半導体装置はn層の配線構造を有する半導体装置であり、半導体基板1上に、線間絶縁膜2,6,14及び171と層間絶縁膜4,8,10及び14が交互に形成されているそして、これら絶縁膜の間に第1層配線3,第2層配線7,…,第n−1層配線13及び第n層配線18が順次形成され、n層の配線構造を有する。このような半導体装置において、第1層配線3及び第2層配線7に対して第n−1層配線13及び第n層配線18は配線幅及び配線厚ともに増加していることがわかる。
【0004】
しかし、上位2層に相当する第n−1層配線13又は第n層配線18がある臨界膜厚に達すると、これら配線13又は18の線間に形成された絶縁膜13又は19自体が持っている応力によって亀裂12a〜12c、171a、171bが入ったり、あるいは割れて剥離(171c)したりすることが一般的に知られている。このことはダマシン配線になったとしても絶縁膜を使用する限りは依然として問題となる。
【0005】
特に、メチル基やエチル基で膜構成元素のダングリングボンドを終端した有機絶縁膜や、膜中にミクロな物理的空間や膜の密度差が存在するシリカ系ポーラス膜といった低誘電率膜を使用した際にはより顕著に発現し、そのときの臨界膜厚はおよそ1μmである。この臨界膜厚は、大竹政雄らによる”ULSI平坦化有機塗布膜材料”として、電子材料8月号、p.53(1996)に開示されている。将来、この臨界膜厚が低誘電率絶縁膜を使用したデバイスを作製する上で大きな障害となることは明白である。
【0006】
【発明が解決しようとする課題】
このように従来の多層配線構造を有する半導体装置では、信号の遅延を抑制するために配線間距離及び層間距離を大きくすることが必要と考えられ、これを実現するために配線厚み方向の寸法を増すことで、その線間に形成された絶縁膜の膜厚も増やす必要がある。しかし、絶縁膜自体の臨界膜厚により、応力により亀裂が入ったり、あるいは割れて剥離したりする恐れがある。
【0007】
本発明は上記課題を解決するためになされたもので、その目的とするところは、応力の影響を低減した多層配線構造を有する半導体装置及びその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するため、この発明の主要な観点によれば、線間絶縁膜を介して複数形成された配線からなる配線層が基板上に層間絶縁膜を介して複数形成されてなる3層以上からなる多層配線構造を有する半導体装置において、前記配線層のうち最上層又は上位2層における前記線間絶縁膜は、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなり互いに接する少なくとも2層の絶縁膜の積層構造を有し、前記最上層又は上位2層における前記線間絶縁膜の膜厚は、前記配線層のうち最下層における線間絶縁膜の膜厚よりも厚いことを特徴とする。
【0009】
ここで、膜応力を、Si基板上にSiO2からなる薄膜を形成した場合に生じる応力σfを例にとって定義する。
【0010】
σf=Es/6(1−ν)・ds 2/(df・a)
と表すことができる。ここで、νはSi基板のポアソン比、EsはSi基板のヤング率、dsはSi基板の厚み、aはSi基板の曲率半径、dfは薄膜の厚みである。
【0011】
上記式(1)において、ν及びEsは材料固有の値で、ds及びdfは一意に定まるため、曲率半径aが分かれば応力σfが算出される。
【0012】
ここで、図17に示すように、Si基板161のそりをh、基板の直径をDとすると、a2=r2+(D/2)2、a=r+hの関係があるので、D>>hを考慮してa≒D2/8hとなる。これを式(1)に代入すると、
σf=Es/6(1−ν)・(8h/D2)・(ds 2/df)
の近似式が得られ、そり量hが測定できれば応力σfが求まることが分かる。
【0013】
また、膜硬度とは、マイクロビッカース硬度Hvであり、一般的には対面角136°の正四角錐からなるビッカース圧子を用いた微小硬さ試験で、この圧子の底面の対角線の長さをd、圧子に加えた力をFとすると、Hv=(2F・sin136°/2)/d2で定義される。
【0014】
本発明の望ましい形態を以下に示す。
【0015】
(1)線間絶縁膜は、膜応力又は膜硬度の少なくとも一方が異なる少なくとも2層の絶縁膜の積層構造であるか、又は構成元素のうち少なくとも1元素が異なる絶縁膜の積層構造である。
【0016】
(2)線間絶縁膜は、複数形成された配線層のうち最上層又は上位2層に形成されてなる。
【0017】
(3)線間絶縁膜は、第1の絶縁膜と、第1の絶縁膜に接して形成され、かつ第1の絶縁膜よりも膜硬度の高い第2の絶縁膜を有する。
【0018】
(4)複数形成された配線層のうち最上層又は上位2層は膜厚1μm以上である。
【0019】
(5)線間絶縁膜の比誘電率は3以下である。
【0020】
なお、膜幅方向に生じる応力を緩和する方向に補正するような線間絶縁膜の構成としては、例えば複数の絶縁膜の積層構造である場合、隣接する各層が、互いに膜応力が逆方向に働く材料により形成されてなる場合のみならず、互いに膜応力が同じ方向に働く場合であっても、一方の絶縁膜が他方の絶縁膜の応力を緩和するように作用する材料により形成されている場合も含まれる。
【0021】
また、上記目的を達成するため、この発明の別の主要な観点によれば、線間絶縁膜を介して複数形成された配線からなる配線層が基板上に層間絶縁膜を介して複数形成された3層以上からなる多層配線構造を有する半導体装置の製造方法において、前記配線層のうち最上層又は上位2層及び該層における線間絶縁膜を形成する際に、下地基板上に、前記線間絶縁膜として、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなり互いに接する少なくとも2層の絶縁膜の積層構造を形成する工程と、前記線間絶縁膜の所定の位置に溝を形成する工程と、前記溝を含めて導電膜を埋め込み形成する工程と、前記配線を形成すべく前記溝以外に形成された導電膜を除去する工程とを有することを特徴とする。
【0022】
望ましくは、前記絶縁膜は、膜応力又は膜硬度の少なくとも一方が異なる絶縁層の積層構造である。
【0023】
(作用)
本発明では、多層配線構造を有する半導体装置において、配線間に形成された線間絶縁膜として、膜応力又は膜硬度の少なくとも一方が膜厚方向に異なる構造を有する絶縁膜を用い、膜幅方向に生じる応力を緩和する方向に補正する。従って、線間絶縁膜にクラックや剥離が生じない多層配線構造を作製することができる。
【0024】
また、このような構造の線間絶縁膜を最上層又は上位2層の配線層に適用することにより、特に膜厚及び膜幅の大きな配線層部分に生じるクラックや剥離を効果的に抑制することができる。
【0025】
また、このような線間絶縁膜として比誘電率が3以下のいわゆる低誘電率の絶縁膜に膜硬度の高い絶縁膜を接して形成することにより、膜応力の問題のみならず配線容量の低減を実現することができる。
【0026】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【0027】
(第1実施形態)
図1〜図3は本発明の第1実施形態に係る半導体装置の製造方法を示す工程断面図である。まず、図1(a)に示すように、図示しないトランジスタが形成された半導体基板1上に線間絶縁膜2を形成する。この線間絶縁膜2の所定の位置に溝を形成し、この溝を含めて線間絶縁膜2上に導電膜を形成し、線間絶縁膜2表面が露出するようにCMP等により導電膜を研磨除去して溝内に第1層配線3を形成する。
【0028】
次に、線間絶縁膜2及び配線3上に層間絶縁膜4を形成し、この層間絶縁膜4の所定の位置にビア・ホールを形成する。そして、このビア・ホールに導電膜を埋め込みビア・プラグ5を形成する。次に、層間絶縁膜4及びビア・プラグ5上に線間絶縁膜6を形成し、さらにこの線間絶縁膜6の所定の位置に溝を形成する。この溝はビア・プラグ5が露出する位置を含めて形成する。そして、この溝を含めて線間絶縁膜6上に導電膜を形成し、線間絶縁膜6表面が露出するまでCMP等により溝以外の部分の導電膜を研磨除去して溝内に第2層配線7を形成する。さらに、層間絶縁膜8を形成し、その所定の位置にビア・プラグ9を形成するというような工程を繰り返して、線間絶縁膜12の溝に第n−1層配線13を形成する。
【0029】
次に、図1(b)に示すように、線間絶縁膜12及び第n−1層配線13上に層間絶縁膜14を形成し、さらに第n−1層配線13の一部が露出するように層間絶縁膜14に溝を形成する。そして、この溝を含めて層間絶縁膜14上に導電膜を形成し、層間絶縁膜14が露出するまでCMP等により溝以外の部分の導電膜を研磨除去して溝内にビア・プラグ15を形成する。
【0030】
次に、第n層のダマシン配線を形成するに当たり、図2(c)に示すように、層間絶縁膜14上に第1の線間絶縁膜16及び第2の線間絶縁膜17を順次積層して形成する。
【0031】
第1の線間絶縁膜16としては、例えばメチル基やエチル基によって膜構成要素のダングリングボンドを終端した有機絶縁膜が用いられ、第2の線間絶縁膜17としては、気相化学成長法(Chemical Vapor Deposition :CVD)により堆積した絶縁膜が用いられる。このような材料からなる第1及び第2の線間絶縁膜16及び17は、膜応力及び膜硬度ともに異なる値を有し、第1の線間絶縁膜16に生じる応力と、第2の線間絶縁膜17に生じる応力は逆方向に作用する。
【0032】
ここで、膜応力を、Si基板上にSiO2からなる薄膜を形成した場合に生じる応力σfを例にとって以下の(2)式で定義する。
【0033】
σf=Es/6(1−ν)・ds 2/(df・a) …(2)
と表すことができる。ここで、νはSi基板のポアソン比、EsはSi基板のヤング率、dsはSi基板の厚み、aはSi基板の曲率半径、dfは薄膜の厚みである。
【0034】
また、膜硬度とは、マイクロビッカース硬度Hvであり、一般的には対面角136°の正四角錐からなるビッカース圧子を用いた微小硬さ試験で、この圧子の底面の対角線の長さをd、圧子に加えた力をFとすると、Hv=(2F・sin136°/2)/d2で定義される。
【0035】
次いで、図2(d)に示すように、ビア・プラグ15が露出するように第1及び第2の線間絶縁膜16及び17に溝を形成する。そして、この溝を含めて第1及び第2の線間絶縁膜16及び17上に導電膜を形成し、第2の線間絶縁膜17が露出するまでCMP等により溝以外の部分の導電膜を研磨除去して溝に第n層配線18を形成する。以上の工程により、図3(e)に示すようなn層の配線構造を有する半導体装置が完成する。
【0036】
このように本実施形態によれば、最も配線幅及び配線膜厚の大きな最上層の線間絶縁膜を膜応力及び膜硬度が異なる絶縁膜の積層構造とし、これら積層されたそれぞれの絶縁膜に生じる応力がそれぞれ逆方向に作用するように線間絶縁膜の材料を選択することにより、最上層の配線部分でも線間絶縁膜にクラックや剥離を生じさせない多層配線構造が得られる。また、第1の線間絶縁膜16として低誘電率の有機絶縁膜を用い、第2の線間絶縁膜として膜硬度の高いCVD−絶縁膜を用いることにより、膜応力の問題のみならず配線容量の低減も実現できる。特に、第1の線間絶縁膜16として、比誘電率が3以下の絶縁膜を用いることが望ましい。
【0037】
(第2実施形態)
図4〜図9は本発明の第2実施形態に係る半導体装置の製造方法の工程断面図である。以下の実施形態において第1実施形態と共通する部分には同じ符号を付し、詳細な説明は省略する。
【0038】
図4(a)に示すように、第1実施形態と同様にダマシンプロセスを用いて、半導体基板1上の線間絶縁膜2間に第1層配線3を形成する。このような工程を繰り返し行い、層間絶縁膜41中のビア・プラグ42に接続される第n−2層配線44まで形成する。
【0039】
次に、図4(b)に示すように、線間絶縁膜43及び第n−2層配線44上に層間絶縁膜45を形成した後に、第n−2層配線44の一部が露出するように所定の位置にビア・ホールを開孔し、この開孔部に導電膜を埋め込むことによりビア・プラグ46を形成する。
【0040】
次に、第n−1層目のダマシン配線を形成するに当たり、図5(c)に示すように層間絶縁膜45上に第1の線間絶縁膜47及び第2の線間絶縁膜48を順次積層して形成する。この第1及び第2の線間絶縁膜47及び48はそれぞれ第1実施形態に示した第1及び第2の線間絶縁膜16及び17と同じ材料が用いられる。
【0041】
次に、図5(d)に示すように、ビア・プラグ46が露出するように第1及び第2の線間絶縁膜47及び48にダマシン配線用の溝を形成し、この溝を含めて第2の線間絶縁膜48上に導電膜を形成し、溝以外の部分の導電膜をCMP等により研磨除去して溝内に第n−1層配線49を形成する(図6(e))。
【0042】
次に、図6(f)に示すように、第n−1層配線49及び第2の線間絶縁膜48上に層間絶縁膜50を形成した後でビア・ホールを開孔し、このビア・ホールに導電膜を埋め込みビア・プラグ51を形成する。
【0043】
次に、n層目のダマシン配線を形成するに当たり、図7(g)に示すように、第3の線間絶縁膜52及び第4の線間絶縁膜53を順次積層して形成する。第3の線間絶縁膜52及び第4の線間絶縁膜53は、それぞれ第1実施形態に示した第1の線間絶縁膜16及び第2の線間絶縁膜17と同じ材料が用いられる。
【0044】
次に、図8(h)に示すようにビア・プラグ50が露出するように第3及び第4の線間絶縁膜52及び53にダマシン配線用の溝を形成する。そして、この溝を含めて第4の線間絶縁膜53上に導電膜を形成し、溝以外の部分の導電膜をCMP等により研磨除去することにより溝内に第n層配線54を形成する。
【0045】
このように本実施形態によれば、最も配線幅及び配線膜厚の大きな最上層の線間絶縁膜のみならず上位2層目の線間絶縁膜についても膜応力及び膜硬度が異なる絶縁膜の積層構造とし、これら積層されたそれぞれの絶縁膜に生じる応力がそれぞれ逆方向に作用するように線間絶縁膜の材料を選択することにより、最上層のみならず、上位2層目の配線部分でも線間絶縁膜にクラックや剥離を生じさせない多層構造を有する半導体装置を製造することが可能となる。
【0046】
なお、上記第1,2実施形態では、すべての層に関してダマシンプロセスを用いて配線を形成したが、RIE配線構造、又はRIE配線構造とダマシン配線構造を組み合わせたものであっても構わない。
【0047】
(第3実施形態)
図10〜図12は本発明の第3実施形態に係る半導体装置の製造方法の工程断面図である。本実施形態で製造される半導体装置は第1実施形態と同じ構造を有するが、第1実施形態とはその製造方法が異なるいわゆるデュアルダマシンプロセスを用いる。
【0048】
図10(a)に示すように、第1実施形態と同様にダマシンプロセスを用いて、半導体基板1上の線間絶縁膜2間に第1層配線3を形成する。次に、層間絶縁膜71を形成し、この層間絶縁膜71にビア・ホール及び溝を形成する。なお、本実施形態及び以下に示す第4実施形態では、層間絶縁膜には線間絶縁膜を含めるものとする。ビア・ホールは、第1層配線3に貫通するように形成する。そして、ビア・ホール及び溝を含めて導電膜を形成し、溝以外の部分に形成された導電膜をCMP等により研磨除去することにより第2層配線72を形成する。
【0049】
さらにこの第2層配線72及び層間絶縁膜71上に層間絶縁膜73と、第2層配線72に接続されるビア・プラグ74を形成する。このようなデュアルダマシンプロセスを用いた配線製造工程を繰り返すことにより、層間絶縁膜75中に第n−1層配線76を形成する。
【0050】
次に、図10(b)に示すように、層間絶縁膜75及び第n−1層配線76上に層間絶縁膜77,第1の線間絶縁膜78及び第2の線間絶縁膜79を順次積層して形成する。第1の線間絶縁膜78及び第2の線間絶縁膜79はそれぞれ第1実施形態に示した第1及び第2の線間絶縁膜16及び17と同じ材料が用いられる。
【0051】
次に、第n−1層配線76が露出するように層間絶縁膜77,第1及び第2の線間絶縁膜78及び79にビア・ホール及びこのビア・ホールよりも広い幅を有する配線用溝を層間絶縁膜77が露出するように形成する(図11(c))。そして、ビア・ホール及び配線用溝を含めて第2の線間絶縁膜79上に導電膜を形成し、このビア・ホール及び配線用溝以外の部分に形成された導電膜をCMP等により研磨除去することにより第n層配線80を形成する(図12(d))。
【0052】
このように本実施形態によれば、第1実施形態と同じ構造を有する半導体装置をデュアルダマシンプロセスを用いた方法により製造できることが分かる。従って、本実施形態により製造された半導体装置においても、最上層配線部分における線間絶縁膜にクラックや剥離を生じさせない多層配線構造が得られる。
【0053】
(第4実施形態)
図13〜図15は本発明の第4実施形態に係る半導体装置の製造方法の工程断面図である。本実施形態で製造される半導体装置は第2実施形態と同じ構造を有するが、第2実施形態とはその製造方法が異なるいわゆるデュアルダマシンプロセスを用いる。
【0054】
図13(a)に示すように、第1実施形態と同様にダマシンプロセスを用いて、半導体基板1上の線間絶縁膜2間に第1層配線3を形成する。また、この第1層配線3及び線間絶縁膜2上に層間絶縁膜4を形成し、さらにこの層間絶縁膜4中に導電性材料によりビア・プラグ5を形成する。このような工程を繰り返し行うことにより、層間絶縁膜91中に第n−2層配線92まで形成する。
【0055】
次に、図13(b)に示すように、第n−2層配線92及び層間絶縁膜91上に層間絶縁膜93,第1の線間絶縁膜94及び第2の線間絶縁膜95を順次積層して形成する。第1の線間絶縁膜94及び第2の線間絶縁膜95はそれぞれ第1実施形態に示した第1及び第2の線間絶縁膜16及び17と同じ材料が用いられる。
【0056】
次に、図14(c)に示すように、第n−2層配線92が露出するように層間絶縁膜93,第1及び第2の線間絶縁膜94及び95にビア・ホールを形成するとともに、このビア・ホールよりも広い幅を有する配線用溝を層間絶縁膜93が露出するように形成する。そして、図14(d)に示すように、ビア・ホール及び配線溝を含めて第2の線間絶縁膜95上に導電膜を形成し、このビア・ホール及び配線用溝以外の部分に形成された導電膜をCMP等により研磨除去して第n−1層配線96を形成する。
【0057】
さらに、図15(e)に示すように、第n−1層配線96を形成したのと同じ工程を用いて、積層して形成された第3及び第4の線間絶縁膜98及び99中に、第n層配線100を形成する。第3の線間絶縁膜98及び第4の線間絶縁膜99はそれぞれ第1実施形態に示した第1及び第2の線間絶縁膜16及び17と同じ材料が用いられる。
【0058】
このように本実施形態によれば、第3実施形態と同じ構造を有する半導体装置をデュアルダマシンプロセスを用いた方法により製造できることが分かる。従って、本実施形態により製造された半導体装置においても、最上層配線部分及び上位2層目の配線部分における線間絶縁膜にクラックや剥離を生じさせない多層配線構造が得られる。
【0059】
(第5実施形態)
図16は本発明の第5実施形態に係る半導体装置の断面図である。本半導体装置はn層の多層配線構造を有する点で上記第1〜第4実施形態と共通する。また、本実施形態では、第2実施形態と同様に第n層配線54と第n−1層配線49についての線間絶縁膜を、異なる膜応力又は膜硬度を有する絶縁膜の積層構造とする点で共通するが、本実施形態では、その積層構造が2層ではなくm層(m≧2)になっている。これら積層構造を、最上層から順に第n−1層配線49については第1〜第m線間絶縁膜191−1〜191−m、第n層配線54については第1〜第m線間絶縁膜192−1〜192−mとする。また、第n−1層配線49と第n層配線54の配線厚は1μm以上である。
【0060】
以上のような構成の線間絶縁膜191−1〜191−m及び192−1〜192−mの構成例を表1に示す。
【0061】
【表1】
【0062】
表1において、第1線間絶縁膜191−1又は192−1に示されるTEOS膜及びUSG膜(Un-doped Silicate Glass)は、CVDにより形成される膜硬度の高い絶縁膜、第2線間絶縁膜191−2又は192−2に示される有機系絶縁膜、シリカ系ポーラス膜は低誘電率膜であり、膜硬度の低い絶縁膜、第3線間絶縁膜191−3又は192−3に示されるFSG膜(Fluorine Silicate Glass)、TEOS膜及びUSG膜は、CVDにより形成される膜硬度の高い絶縁膜である。
【0063】
このように、膜硬度の高い絶縁膜と膜硬度の低い絶縁膜が互いに接する構造、あるいはこれらのサンドイッチ構造とすることにより、線間絶縁膜におけるクラックや剥離の発生を低減できる。なお、第n−1層目と第n層とで線間絶縁膜の組み合わせを変えることもできるし、表1に示された線間絶縁膜の組み合わせには限定されないことは勿論である。
【0064】
本発明は上記実施形態に限定されるものではない。上記実施形態では膜応力、膜硬度ともに異なる積層構造をとっているが、膜応力又は膜硬度のいずれか一方のみが異なる場合であっても、各層が互いに応力を緩和する方向に補正する膜であれば本発明の効果を奏することはもちろんである。また、2層に積層した線間絶縁膜を用いたが、積層化数はこれに限定されない。また、線間絶縁膜は異なる膜応力又は膜硬度を有する絶縁膜を積層した線間絶縁膜を用いたが、膜厚方向に膜応力又は膜硬度が連続的に変化する構造を有するものであっても、全体として応力を緩和する方向に働くものであれば本発明の効果を奏することはもちろんである。また、同じ構成元素からなる絶縁膜同士であっても膜の基本特性が異なっていれば積層化しても構わない。
【0065】
また、膜応力又は膜硬度が膜に働く応力に関して異なる方向に働く場合のみならず、例えば基準となる膜が所定の方向に膜応力を働かせるような材料である場合に、その膜応力と同じ方向に働かせるような材料が積層された場合であっても、膜応力を緩和するものであれば良い。
【0066】
また、本実施形態では特に限定しなかったが、本発明はロジックLSI、DRAM、SRAM、CMOS、バイポーラトランジスタ等の半導体装置一般に適用可能である。
【0067】
【発明の効果】
以上詳述したように本発明によれば、多層配線構造を有する半導体装置において、配線間に形成された線間絶縁膜として、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなる少なくとも2層の絶縁膜の積層構造を有する絶縁膜を用い、膜幅方向に生じる応力を緩和する方向に補正するため、配線の寸法を大きくした場合でも線間絶縁膜にクラックや剥離が生じない多層配線構造を作製することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る半導体装置の製造方法の工程断面図。
【図2】同実施形態に係る半導体装置の製造方法の工程断面図。
【図3】同実施形態に係る半導体装置の製造方法の工程断面図。
【図4】本発明の第2実施形態に係る半導体装置の製造方法の工程断面図。
【図5】同実施形態に係る半導体装置の製造方法の工程断面図。
【図6】同実施形態に係る半導体装置の製造方法の工程断面図。
【図7】同実施形態に係る半導体装置の製造方法の工程断面図。
【図8】同実施形態に係る半導体装置の製造方法の工程断面図。
【図9】同実施形態に係る半導体装置の製造方法の工程断面図。
【図10】本発明の第3実施形態に係る半導体装置の製造方法の工程断面図。
【図11】同実施形態に係る半導体装置の製造方法の工程断面図。
【図12】同実施形態に係る半導体装置の製造方法の工程断面図。
【図13】本発明の第4実施形態に係る半導体装置の製造方法の工程断面図。
【図14】同実施形態に係る半導体装置の製造方法の工程断面図。
【図15】同実施形態に係る半導体装置の製造方法の工程断面図。
【図16】本発明の第5実施形態に係る半導体装置の断面図。
【図17】膜応力の定義を説明するための図。
【図18】従来の多層配線構造を有する半導体装置の問題点を説明するための図。
【符号の説明】
1…半導体基板
2,6,12,41,43,191,192…線間絶縁膜
3…第1層配線
4,8,10,14,45,50,71,73,75,77,91,93,97…層間絶縁膜
5,9,11,15,42,46,51,74…ビア・プラグ
7,72…第2層配線
13,49,76,96…第n−1層配線
16,47,78,94…第1の線間絶縁膜
17,48,79,95…第2の線間絶縁膜
18,54,80,100…第n層配線
44,92…第n−2層配線
52,98…第3の線間絶縁膜
53,99…第4の線間絶縁膜
Claims (4)
- 線間絶縁膜を介して複数形成された配線からなる配線層が基板上に層間絶縁膜を介して複数形成されてなる3層以上からなる多層配線構造を有する半導体装置において、
前記配線層のうち最上層又は上位2層における前記線間絶縁膜は、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなり互いに接する少なくとも2層の絶縁膜の積層構造を有し、且つ最下層の線間絶縁膜は単層構造を有し、
前記最上層又は上位2層における前記線間絶縁膜の膜厚は、前記配線層のうち最下層における線間絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。 - 前記線間絶縁膜は、第1の絶縁膜と、第1の絶縁膜に接して形成され、かつ第1の絶縁間よりも膜硬度の高い第2の絶縁膜を有することを特徴とする請求項1に記載の半導体装置。
- 前記線間絶縁膜を形成する各絶縁膜の少なくとも1層は、比誘電率が3以下であることを特徴とする請求項1に記載の半導体装置。
- 請求項1記載の半導体装置を製造するための半導体装置の製造方法において、前記配線層のうち最上層又は上位2層における線間絶縁膜を形成する際に、
下地基板上に、
前記線間絶縁膜として、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなり互いに接する少なくとも2層の絶縁膜の積層構造を形成する工程と、
前記線間絶縁膜の所定の位置に溝を形成する工程と、
前記溝を含めて導電膜を埋め込み形成する工程と、
前記配線を形成すべく前記溝以外に形成された導電膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
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