JP3718261B2

JP3718261B2 - Manufacturing method of semiconductor integrated circuit device

Info

Publication number: JP3718261B2
Application number: JP16024895A
Authority: JP
Inventors: 研一塚本; 光雄宇佐美
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1995-06-27
Filing date: 1995-06-27
Publication date: 2005-11-24
Anticipated expiration: 2020-11-24
Also published as: JPH0917857A

Description

【０００１】
【産業上の利用分野】
本発明は、ＳＯＩ（Silicon On Insulator）基板に形成された半導体集積回路装置の製造方法に関し、特に、ＳＤＩＴ（Super Device Integration Technology)技術によって半導体素子の不良部位の改修が行なわれる半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体基板上に絶縁層を介して単結晶シリコン膜が形成されたＳＯＩ基板は、半導体素子の寄生容量を低減し、放射線に対する耐性を向上できることなどから、ＳＯＩ基板を使用した半導体集積回路装置の開発研究が行なわれている。
【０００３】
ところで、ＳＯＩ基板に形成された半導体素子の一部に異常動作が生じた場合、一般に、他の半導体素子が正常に動作していても、半導体集積回路装置の全てが不良製品として処理されてしまう。
【０００４】
そこで、異常動作が確認された半導体素子が形成されている領域を第１のＳＯＩ基板から除去し、新たに、正常動作が確認された半導体素子が形成されている領域を第２のＳＯＩ基板から切り出して、第１のＳＯＩ基板において除去された領域に埋め込むことにより、半導体集積回路装置の不良部位の改修を行ない、半導体集積回路装置の製造歩留まりを向上させるＳＤＩＴ（Super Device Integration Technology)技術が検討されている。
【０００５】
以下は、公知とされた技術ではないが、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００６】
ＳＤＩＴ工程は、まず、第１のＳＯＩ基板を構成する厚さ２〜３μｍの単結晶シリコン膜に半導体素子を形成した後、第１のＳＯＩ基板上に第１絶縁層を堆積し、半導体素子と後に形成する第１配線層を接続するためのコンタクトホールを第１絶縁層に形成する。次に、第１のＳＯＩ基板上に金属膜を堆積し、この金属膜を加工して、半導体素子間または半導体素子と周辺回路とを接続するための第１配線層を形成する。
【０００７】
次に、第１のＳＯＩ基板上に第２絶縁層を形成する。このとき、初めにプラズマＣＶＤ（Chemical Vapor Deposition)法で酸化シリコン膜を堆積した後、有機ガラス（Spin On Glass ；ＳＯＧ）膜を第１のＳＯＩ基板上に塗布し、続いて、熱処理を施すことによって、ＳＯＧ膜を無機質化すると同時にＳＯＧ膜を平坦化する。
【０００８】
次に、平坦化されたＳＯＧ膜および酸化シリコン膜から成る第２絶縁層の一部を順次エッチングして、第１配線層上の第２絶縁層の一部に開口部を形成した後、第１配線層に動作試験装置の端子を接続して半導体素子の動作試験を行なう。
【０００９】
半導体素子に異常動作が確認されると、この半導体素子が形成されている領域の周囲に溝を掘り、続いて、ドライエッチングおよびウエットエッチングによって、この領域の単結晶シリコン膜から上の部分を第１のＳＯＩ基板から除去する。
【００１０】
次に、第１のＳＯＩ基板に形成された半導体素子と同じプロセスで同じ構造の半導体素子が形成された第２のＳＯＩ基板においても、第１配線層を用いて半導体素子の動作試験を行なう。
【００１１】
第２のＳＯＩ基板に形成された半導体素子のうち、第１のＳＯＩ基板で異常動作が確認された半導体素子と同じ構造の半導体素子において正常動作が確認されると、第２のＳＯＩ基板からこの半導体素子が形成されている領域の単結晶シリコン膜から上の部分を切り出し、第１のＳＯＩ基板の除去された領域にはめ込み、接着する。
【００１２】
次に、第１のＳＯＩ基板上に第３絶縁層を堆積し、第３絶縁層および第２絶縁層の一部を順次エッチングして、第１配線層および後に形成される第２配線層を接続するためのスルーホールを形成した後、第１のＳＯＩ基板上に金属膜を堆積し、この金属膜を加工して第２配線層を形成する。
【００１３】
【発明が解決しようとする課題】
本発明者は、前記ＳＤＩＴ技術を開発するにあたり、以下の問題点を見いだした。
【００１４】
すなわち、ＳＯＩ基板に半導体素子を形成した後に、ＳＯＩ基板上に絶縁層および配線層が形成されるが、半導体素子の微細化に伴う配線層の高密度化、狭間隔化のために、ステップカバレージ不良に起因する配線層の断線が生じやすくなっており、この対策として、絶縁層を平坦に加工する必要がある。
【００１５】
配線層上に堆積された高温の熱処理が行なえない絶縁層の平坦化は、従来、有機シリコン化合物であるＳＯＧ膜を塗布した後に、約４００℃の熱処理を施して行なわれている。
【００１６】
しかしながら、ＳＯＧ膜は、熱処理時に体積収縮を起こすため、第２のＳＯＩ基板から切り出された２〜３μｍの厚さの単結晶シリコン膜は反ってしまい、第１のＳＯＩ基板から剥がれたり、またはクラックを生じたりする。
【００１７】
このため、ＳＤＩＴ技術を採用しても、半導体集積回路装置の不良部位を改修することができず、従って、半導体集積回路装置の製造歩留まりを向上させることができない。
【００１８】
本発明の目的は、ＳＤＩＴ技術による半導体集積回路装置の製造歩留まりの向上を有効な技術とすることにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
すなわち、本発明の半導体集積回路装置の製造方法は、ＳＤＩＴ技術によってその不良部位が改修される半導体集積回路装置において、ＳＯＩ基板上の配線層間を絶縁するために設けられる平坦化絶縁層に、基板を構成する単結晶シリコンの熱膨張係数（約0.５×１０^-6／℃）とほぼ等しい熱膨張係数を有する絶縁材料を用いる。
【００２２】
【作用】
上記した手段によれば、ＳＯＩ基板から切り出される２〜３μm の厚さの単結晶シリコン膜が応力によって反ることがないので、ＳＯＩ基板から切り出された単結晶シリコン膜は、移植されたＳＯＩ基板から剥がれず、また、クラックを生じることがない。
【００２３】
一般に、ある温度Ｔにおいて堆積された膜の応力σ_fは、
σ_f＝（α_f−α_s）・［Ｅ_f／（１−ν_f）］・（Ｔ_d−Ｔ）＋σ_i
で表される。ここで、α_f、α_sはそれぞれ堆積された膜と基板の熱膨張係数、Ｅ_f、ν_fは堆積された膜の弾性定数とポアソン比、Ｔ_dは堆積温度、σ_iは真性応力である。
【００２４】
従って、堆積された膜と基板の熱膨張係数の差が小さいほど、基板に対する堆積された膜の応力は小さくなり、反りは生じにくくなる。
【００２５】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。
【００２６】
本発明の一実施例であるＳＤＩＴ工程を図１〜図４を用いて説明する。なお、実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
まず、図１に示すように、単結晶シリコンからなる半導体基板１上に絶縁層２を介して２〜３μｍの厚さの単結晶シリコン膜３が形成された第１のＳＯＩ基板１Ａに半導体素子（図示せず）を形成する。次に、第１のＳＯＩ基板１Ａ上に第１酸化シリコン膜４およびＢＰＳＧ（Boron Phosphorous Silicate Glass）膜５をＣＶＤ法で順次堆積した後、窒素ガス雰囲気中で８５０〜９５０℃の温度で熱処理を行ない、ＢＰＳＧ膜５の表面を平坦化する。
【００２８】
次に、ＢＰＳＧ膜５および第１酸化シリコン膜４をフォトレジストをマスクにして順次エッチングし、半導体素子と後に形成する第１配線層６を接続するためのコンタクトホール（図示せず）を形成する。
【００２９】
次に、第１のＳＯＩ基板１Ａ上に金属膜（アルミニウム合金膜またはタングステン膜）を堆積し、フォトレジストをマスクにして、この金属膜をエッチングすることにより、半導体素子間または半導体素子と周辺回路（図示せず）とを接続するための第１配線層６を形成する。
【００３０】
次に、第１のＳＯＩ基板１Ａ上にプラズマＣＶＤ法で第２酸化シリコン膜７を厚く堆積し、続いて、例えば、ＣＭＰ（Chemical Mechanical Polishing ；化学的機械研磨）法で第２酸化シリコン膜７を平坦化する。なお、第２酸化シリコン膜７の熱膨張係数は、単結晶シリコン膜３の熱膨張係数（約0.５×１０^-6／℃）とほぼ等しく、室温における第２酸化シリコン膜７の応力は、0.２〜５×１０⁹dyn/cm²である。
【００３１】
次に、第１配線層６上の第２酸化シリコン膜７の一部をエッチングして、開口部８を設ける。その後、開口部８において露出した第１配線層６に動作試験装置の端子を接続して、半導体素子の動作試験を行なう。動作試験で半導体素子に異常動作が確認されると、この半導体素子が形成されている領域（ブロックＡ）の単結晶シリコン膜３から上の部分を第１のＳＯＩ基板１Ａから除去する。
【００３２】
初めに、ブロックＡの周囲にドライエッチングによって溝を掘り、続いて、図２に示すように、ドライエッチングおよびウエットエッチングにより、第１のＳＯＩ基板１ＡからブロックＡの単結晶シリコン膜３から上の部分を除去する。
【００３３】
次に、第１のＳＯＩ基板１Ａに形成された半導体素子と同じプロセスで同じ構造の半導体素子が形成された第２のＳＯＩ基板１Ｂにおいても、第１配線層を用いて第１のＳＯＩ基板１Ａで行なった動作試験と同じ試験を行なう。
【００３４】
第２のＳＯＩ基板１Ｂに形成された半導体素子のうち、第１のＳＯＩ基板１Ａで異常動作が確認された半導体素子と同じ半導体素子において正常動作が確認されると、この半導体素子が形成されている領域（ブロックＢ）の単結晶シリコン膜３から上の部分を第２のＳＯＩ基板１Ｂから切り出す。
【００３５】
まず、図３に示すように、第２のＳＯＩ基板１ＢのブロックＢの表面に支持体９をエポキシ系の接着材で接着する。次に、第２のＳＯＩ基板１Ｂを裏面からエッチングして行き、半導体基板１および絶縁層２を全て除去して単結晶シリコン膜３から上の部分を残した後、ブロックＢ以外の領域を除去することによって、ブロックＢを切り出す。
【００３６】
次に、例えば、第１のＳＯＩ基板１ＡのブロックＡが除去された部分の表面と第２のＳＯＩ基板１Ｂから切り出されたブロックＢの裏面に金（Ａｕ）を蒸着し、真空中で圧着することにより、ブロックＢを第１のＳＯＩ基板１ＡのブロックＡを除去した部分に装着する。続いて、エポキシ系の接着材を有機溶剤で除去し、ブロックＢから支持体９を離す。
【００３７】
次に、図４に示すように、第１のＳＯＩ基板１Ａ上に第３酸化シリコン膜１０を堆積した後、第３酸化シリコン膜１０および第２酸化シリコン膜７の一部を順次エッチングして、第１配線層６と後に形成する第２配線層１１を接続するためのスルーホール（図示せず）を形成する。次いで、第１のＳＯＩ基板１Ａ上に金属膜を堆積し、フォトレジストをマスクにして、この金属膜をエッチングすることにより、第２配線層１１を形成する。
【００３８】
最後に、第１のＳＯＩ基板１Ａの表面をパッシベーション膜１２で被覆することにより、半導体集積回路装置が完成する。
【００３９】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４０】
例えば、前記実施例では、第１配線層の上に堆積された酸化シリコン膜は、プラズマＣＶＤ法で形成されたが、光ＣＶＤ法またはスパッタリング法で形成してもよい。
【００４１】
また、前記実施例では、第１配線層の上に堆積された酸化シリコン膜の平坦化をＣＭＰ法で行なったが、レジスト塗布エッチバック法またはスパッタエッチ法で行なってもよい。
【００４２】
また、前記実施例では、第１配線層の上に酸化シリコン膜を堆積した後に、ＣＭＰ法でこの酸化シリコン膜を平坦化したが、絶縁膜を堆積しながら平坦化できるバイアススパッタリング法で酸化シリコン膜を堆積してもよい。
【００４３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００４４】
本発明によれば、ＳＯＩ基板から切り出された薄い単結晶シリコン膜は、移植されたＳＯＩ基板から剥がれず、また、クラックを生じることがないので、ＳＤＩＴ技術の信頼性が向上し、ＳＤＩＴ技術による半導体集積回路装置の製造歩留まりの向上を有効な技術とすることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である第１のＳＯＩ基板に形成された半導体集積回路装置を示す半導体基板の要部断面図である。
【図２】本発明の一実施例である第１のＳＯＩ基板に形成された半導体集積回路装置を示す半導体基板の要部断面図である。
【図３】本発明の一実施例である第２のＳＯＩ基板に形成された半導体集積回路装置を示す半導体基板の要部断面図である。
【図４】本発明の一実施例である第１のＳＯＩ基板に形成された半導体集積回路装置を示す半導体基板の要部断面図である。
【符号の説明】
１半導体基板
１Ａ第１のＳＯＩ基板
１Ｂ第２のＳＯＩ基板
２絶縁層
３単結晶シリコン膜
４第１酸化シリコン膜
５ＢＰＳＧ膜
６第１配線層
７第２酸化シリコン膜
８開口部
９支持体
１０第３酸化シリコン膜
１１第２配線層
１２パッシベーション膜[0001]
[Industrial application fields]
The present invention relates to a method of manufacturing a semiconductor integrated circuit device formed on an SOI (Silicon On Insulator) substrate, and more particularly, to a semiconductor integrated circuit device in which a defective portion of a semiconductor element is repaired by SDIT (Super Device Integration Technology) technology. It is related to effective technology when applied.
[0002]
[Prior art]
An SOI substrate in which a single crystal silicon film is formed on a semiconductor substrate via an insulating layer can reduce the parasitic capacitance of the semiconductor element and improve the resistance to radiation. Research is being conducted.
[0003]
By the way, when an abnormal operation occurs in some of the semiconductor elements formed on the SOI substrate, generally, even if other semiconductor elements are operating normally, all of the semiconductor integrated circuit device is processed as a defective product. .
[0004]
Therefore, the region in which the semiconductor element in which the abnormal operation is confirmed is formed is removed from the first SOI substrate, and the region in which the semiconductor element in which the normal operation is confirmed is newly formed is removed from the second SOI substrate. Examining SDIT (Super Device Integration Technology) technology to improve the manufacturing yield of semiconductor integrated circuit devices by cutting out and embedding in the removed region of the first SOI substrate to repair defective parts of the semiconductor integrated circuit device Has been.
[0005]
The following is not a publicly known technique, but is a technique examined by the present inventor, and its outline is as follows.
[0006]
In the SDIT process, first, after a semiconductor element is formed on a single crystal silicon film having a thickness of 2 to 3 μm constituting the first SOI substrate, a first insulating layer is deposited on the first SOI substrate, A contact hole for connecting a first wiring layer to be formed later is formed in the first insulating layer. Next, a metal film is deposited on the first SOI substrate, and the metal film is processed to form a first wiring layer for connecting between the semiconductor elements or between the semiconductor elements and the peripheral circuit.
[0007]
Next, a second insulating layer is formed over the first SOI substrate. At this time, a silicon oxide film is first deposited by a plasma CVD (Chemical Vapor Deposition) method, and then an organic glass (Spin On Glass; SOG) film is applied on the first SOI substrate, followed by heat treatment. Thus, the SOG film is made inorganic and at the same time the SOG film is flattened.
[0008]
Next, a part of the second insulating layer made of the planarized SOG film and silicon oxide film is sequentially etched to form an opening in a part of the second insulating layer on the first wiring layer. The operation test of the semiconductor element is performed by connecting the terminal of the operation test apparatus to one wiring layer.
[0009]
When an abnormal operation is confirmed in the semiconductor element, a groove is dug around the area where the semiconductor element is formed, and subsequently, the portion above the single crystal silicon film in this area is formed by dry etching and wet etching. 1 from the SOI substrate.
[0010]
Next, also on the second SOI substrate in which the semiconductor element having the same structure is formed by the same process as the semiconductor element formed on the first SOI substrate, the operation test of the semiconductor element is performed using the first wiring layer.
[0011]
Of the semiconductor elements formed on the second SOI substrate, when normal operation is confirmed in the semiconductor element having the same structure as the semiconductor element confirmed to be abnormal in the first SOI substrate, the second SOI substrate starts An upper portion is cut out from the single crystal silicon film in a region where the semiconductor element is formed, and is fitted into the removed region of the first SOI substrate and bonded thereto.
[0012]
Next, a third insulating layer is deposited on the first SOI substrate, a part of the third insulating layer and the second insulating layer are sequentially etched, and a first wiring layer and a second wiring layer formed later are formed. After forming a through hole for connection, a metal film is deposited on the first SOI substrate, and this metal film is processed to form a second wiring layer.
[0013]
[Problems to be solved by the invention]
The present inventor has found the following problems in developing the SDIT technology.
[0014]
That is, after forming a semiconductor element on an SOI substrate, an insulating layer and a wiring layer are formed on the SOI substrate. However, step coverage is required for increasing the density and narrowing of the wiring layer accompanying the miniaturization of the semiconductor element. The wiring layer is likely to be disconnected due to defects, and as a countermeasure against this, the insulating layer needs to be processed flat.
[0015]
The flattening of the insulating layer that cannot be subjected to high-temperature heat treatment deposited on the wiring layer is conventionally performed by applying a heat treatment at about 400 ° C. after applying an SOG film that is an organic silicon compound.
[0016]
However, since the SOG film shrinks in volume during the heat treatment, the single crystal silicon film having a thickness of 2 to 3 μm cut out from the second SOI substrate is warped and peeled off from the first SOI substrate or cracked. May occur.
[0017]
For this reason, even if the SDIT technology is adopted, the defective portion of the semiconductor integrated circuit device cannot be repaired, and therefore the manufacturing yield of the semiconductor integrated circuit device cannot be improved.
[0018]
An object of the present invention is to make effective the improvement of the manufacturing yield of semiconductor integrated circuit devices by the SDIT technology.
[0019]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0020]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0021]
That is, according to the method of manufacturing a semiconductor integrated circuit device of the present invention, in a semiconductor integrated circuit device whose defective portion is repaired by the SDIT technology, a planarizing insulating layer provided to insulate a wiring layer on an SOI substrate is formed on a substrate. An insulating material having a thermal expansion coefficient substantially equal to the thermal expansion coefficient (about 0.5 × 10 ⁻⁶ / ° C.) of the single crystal silicon constituting is used.
[0022]
[Action]
According to the above means, since the single crystal silicon film having a thickness of 2 to 3 μm cut from the SOI substrate is not warped by stress, the single crystal silicon film cut from the SOI substrate is not transferred to the implanted SOI substrate. It is not peeled off and cracks are not generated.
[0023]
In general, the stress σ _{f of} a film deposited at a certain temperature T is
σ _f = (α _f −α _s ) · [E _f / (1−ν _f )] · (T _d −T) + σ _i
It is represented by Where α _f and α _s are the thermal expansion coefficients of the deposited film and substrate, E _f and ν _f are the elastic constants and Poisson's ratio of the deposited film, T _d is the deposition temperature, and σ _i is the intrinsic stress. is there.
[0024]
Accordingly, the smaller the difference between the thermal expansion coefficients of the deposited film and the substrate, the smaller the stress of the deposited film with respect to the substrate, and the less likely it is to warp.
[0025]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0026]
The SDIT process which is one embodiment of the present invention will be described with reference to FIGS. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
[0027]
First, as shown in FIG. 1, a semiconductor element is formed on a first SOI substrate 1A in which a single crystal silicon film 3 having a thickness of 2 to 3 μm is formed on a semiconductor substrate 1 made of single crystal silicon via an insulating layer 2. (Not shown). Next, after a first silicon oxide film 4 and a BPSG (Boron Phosphorous Silicate Glass) film 5 are sequentially deposited on the first SOI substrate 1A by a CVD method, heat treatment is performed at a temperature of 850 to 950 ° C. in a nitrogen gas atmosphere. Then, the surface of the BPSG film 5 is flattened.
[0028]
Next, the BPSG film 5 and the first silicon oxide film 4 are sequentially etched using a photoresist as a mask to form a contact hole (not shown) for connecting the semiconductor element and the first wiring layer 6 to be formed later. .
[0029]
Next, a metal film (aluminum alloy film or tungsten film) is deposited on the first SOI substrate 1A, and this metal film is etched using a photoresist as a mask, so that the semiconductor element or the peripheral circuit is connected between the semiconductor elements. A first wiring layer 6 is formed for connection to (not shown).
[0030]
Next, a second silicon oxide film 7 is deposited thickly on the first SOI substrate 1A by a plasma CVD method. Subsequently, for example, the second silicon oxide film 7 is formed by a CMP (Chemical Mechanical Polishing) method. To flatten. The thermal expansion coefficient of the second silicon oxide film 7 is substantially equal to the thermal expansion coefficient (about 0.5 × 10 ⁻⁶ / ° C.) of the single crystal silicon film 3, and the stress of the second silicon oxide film 7 at room temperature is 0.2 to 5 × 10 ⁹ dyn / cm ² .
[0031]
Next, a part of the second silicon oxide film 7 on the first wiring layer 6 is etched to provide an opening 8. Thereafter, a terminal of the operation test apparatus is connected to the first wiring layer 6 exposed in the opening 8 to perform an operation test of the semiconductor element. When an abnormal operation is confirmed in the semiconductor element in the operation test, a portion above the single crystal silicon film 3 in the region (block A) where the semiconductor element is formed is removed from the first SOI substrate 1A.
[0032]
First, a trench is dug around the block A by dry etching, and then, as shown in FIG. 2, the dry etching and the wet etching are performed from the first SOI substrate 1A to the upper part of the single crystal silicon film 3 of the block A. Remove the part.
[0033]
Next, also in the second SOI substrate 1B in which the semiconductor element having the same structure is formed by the same process as the semiconductor element formed on the first SOI substrate 1A, the first SOI substrate 1A is formed using the first wiring layer. Perform the same test as the operation test performed in.
[0034]
Among the semiconductor elements formed on the second SOI substrate 1B, when normal operation is confirmed in the same semiconductor element as that of which the abnormal operation is confirmed on the first SOI substrate 1A, this semiconductor element is formed. The upper portion of the region (block B) from the single crystal silicon film 3 is cut out from the second SOI substrate 1B.
[0035]
First, as shown in FIG. 3, the support 9 is bonded to the surface of the block B of the second SOI substrate 1B with an epoxy adhesive. Next, the second SOI substrate 1B is etched from the back side, and the semiconductor substrate 1 and the insulating layer 2 are all removed to leave an upper portion from the single crystal silicon film 3, and then regions other than the block B are removed. By doing so, the block B is cut out.
[0036]
Next, for example, gold (Au) is vapor-deposited on the surface of the portion where the block A of the first SOI substrate 1A has been removed and the back surface of the block B cut out from the second SOI substrate 1B, and pressure-bonded in vacuum. As a result, the block B is mounted on the portion of the first SOI substrate 1A from which the block A is removed. Subsequently, the epoxy adhesive is removed with an organic solvent, and the support 9 is separated from the block B.
[0037]
Next, as shown in FIG. 4, after the third silicon oxide film 10 is deposited on the first SOI substrate 1A, the third silicon oxide film 10 and a part of the second silicon oxide film 7 are sequentially etched. Through holes (not shown) for connecting the first wiring layer 6 and the second wiring layer 11 to be formed later are formed. Next, a metal film is deposited on the first SOI substrate 1A, and the second wiring layer 11 is formed by etching the metal film using a photoresist as a mask.
[0038]
Finally, the surface of the first SOI substrate 1A is covered with the passivation film 12 to complete the semiconductor integrated circuit device.
[0039]
The invention made by the inventor has been specifically described based on the embodiments. However, the present invention is not limited to the embodiments, and various modifications can be made without departing from the scope of the invention. Not too long.
[0040]
For example, in the above embodiment, the silicon oxide film deposited on the first wiring layer is formed by the plasma CVD method, but may be formed by the photo CVD method or the sputtering method.
[0041]
In the above embodiment, the silicon oxide film deposited on the first wiring layer is planarized by the CMP method, but may be performed by a resist coating etch back method or a sputter etching method.
[0042]
In the above embodiment, after depositing the silicon oxide film on the first wiring layer, the silicon oxide film is flattened by the CMP method. However, the silicon oxide film is formed by the bias sputtering method which can be flattened while depositing the insulating film. A film may be deposited.
[0043]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0044]
According to the present invention, the thin single crystal silicon film cut out from the SOI substrate does not peel off from the transplanted SOI substrate and does not cause cracks, so that the reliability of the SDIT technology is improved. Improvement of the manufacturing yield of the semiconductor integrated circuit device can be an effective technique.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a principal part of a semiconductor substrate showing a semiconductor integrated circuit device formed on a first SOI substrate according to an embodiment of the present invention.
FIG. 2 is a fragmentary cross-sectional view of a semiconductor substrate showing a semiconductor integrated circuit device formed on a first SOI substrate according to an embodiment of the present invention;
FIG. 3 is a fragmentary cross-sectional view of a semiconductor substrate showing a semiconductor integrated circuit device formed on a second SOI substrate according to an embodiment of the present invention;
FIG. 4 is a cross-sectional view of a main part of a semiconductor substrate showing a semiconductor integrated circuit device formed on a first SOI substrate according to an embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 1A 1st SOI substrate 1B 2nd SOI substrate 2 Insulating layer 3 Single crystal silicon film 4 1st silicon oxide film 5 BPSG film 6 1st wiring layer 7 2nd silicon oxide film 8 Opening 9 Support 10 Third silicon oxide film 11 Second wiring layer 12 Passivation film

Claims

（ａ）半導体基板上に絶縁膜を介して単結晶シリコン膜が形成された第１のＳＯＩ基板に、半導体素子を形成する工程と、(A) forming a semiconductor element on a first SOI substrate in which a single crystal silicon film is formed over an insulating film on a semiconductor substrate;
（ｂ）前記第１のＳＯＩ基板上に、第１の絶縁膜を形成する工程と、(B) forming a first insulating film on the first SOI substrate;
（ｃ）前記第１の絶縁膜に、前記半導体素子と後に形成する配線層を接続するためのコンタクトホールを形成する工程と、(C) forming a contact hole in the first insulating film for connecting the semiconductor element and a wiring layer to be formed later;
（ｄ）前記第１の絶縁膜上に、前記半導体素子間または前記半導体素子と周辺回路とを接続するための配線層を形成する工程と、(D) forming a wiring layer on the first insulating film for connecting between the semiconductor elements or between the semiconductor elements and a peripheral circuit;
（ｅ）前記第１の絶縁膜および前記配線層上に、前記単結晶シリコン膜の熱膨張係数とほぼ等しい熱膨張係数を有する第２の絶縁膜を形成する工程と、(E) forming a second insulating film having a thermal expansion coefficient substantially equal to the thermal expansion coefficient of the single crystal silicon film on the first insulating film and the wiring layer;
（ｆ）前記第２の絶縁膜の一部を除去して開口部を形成する工程と、(F) removing a part of the second insulating film to form an opening;
（ｇ）前記開口部において露出した前記配線層に動作試験装置の端子を接続して、前記半導体素子の動作試験を行う工程と、(G) connecting a terminal of an operation test apparatus to the wiring layer exposed in the opening, and performing an operation test of the semiconductor element;
（ｈ）前記動作試験で異常動作が確認された半導体素子が形成されている領域の前記単結晶シリコン膜から上の部分を、前記第１のＳＯＩ基板から除去する工程と、(H) removing a portion above the single crystal silicon film in a region where a semiconductor element whose abnormal operation has been confirmed in the operation test is formed from the first SOI substrate;
（ｉ）前記第１のＳＯＩ基板に施された前記（ａ）工程乃至前記（ｆ）工程と同じプロセスで同じ構造が形成された第２のＳＯＩ基板から、前記第１のＳＯＩ基板で異常動作が確認された半導体素子と同じ半導体素子が形成されている領域の前記単結晶シリコン膜から上の部分を切り出す工程と、(I) Abnormal operation in the first SOI substrate from the second SOI substrate in which the same structure is formed by the same process as the steps (a) to (f) applied to the first SOI substrate. Cutting the upper part from the single crystal silicon film in the region where the same semiconductor element as the semiconductor element confirmed is formed,
（ｊ）前記（ｉ）工程で切り出した部分を、前記（ｈ）工程で除去された領域に装着する工程とを有することを特徴とする半導体集積回路装置の製造方法。(J) A method for manufacturing a semiconductor integrated circuit device, comprising the step of attaching the portion cut out in the step (i) to the region removed in the step (h).

請求項１記載の半導体集積回路装置の製造方法であって、前記第２の絶縁膜の応力は、０.２〜５×１０^９dyn/cm² であることを特徴とする半導体集積回路装置の製造方法。2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the stress of the second insulating film is 0.2 to 5 × 10 ⁹ dyn / cm ² . Production method.

請求項１記載の半導体集積回路装置の製造方法であって、前記第２の絶縁膜は、プラズマＣＶＤ法、光ＣＶＤ法、スパッタリング法またはバイアススパッタリング法で形成される酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the second insulating film is a silicon oxide film formed by a plasma CVD method, a photo CVD method, a sputtering method, or a bias sputtering method. A method for manufacturing a semiconductor integrated circuit device.

請求項１記載の半導体集積回路装置の製造方法であって、前記第２の絶縁膜の表面をＣＭＰ法で平坦化することを特徴とする半導体集積回路装置の製造方法。2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the surface of the second insulating film is planarized by a CMP method.