JP3717937B2 - 多重半導体ダイを搭載したパッケージ - Google Patents

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Description

発明の分野
本発明は、半導体実装技術の分野に関する。さらに詳細には、本発明は、単一の封止体内に２つ以上の半導体ダイを組み込んだパッケージに関する。
発明の背景
半導体基板上に組み込まれた電子回路は、一般的にそれぞれの集積回路（ＩＣ）デバイスに適したパッケージに収容されている。一般的な半導体パッケージは、ＩＣを印刷回路板上に配置された外部回路と接続するリードフレームを備えている。標準的なリードフレームは集積回路ダイの寸法よりも大きく、ダイ上のボンディングパッド領域をリードフレームの延出部分すなわち「フィンガ」にワイヤボンディング接続できるようにしている。ダイ上のＩＣをリードフレームにワイヤボンディング接続した後、そのアセンブリは通常はプラスチックまたは他のパッケージ材内に封止される。リードフレームフィンガに接続された端子がパッケージ材から外へ延出して、他の電子部材との接続点になっている。
半導体業界の一貫した目標は、回路密度を最高にすることである。回路密度を向上させる従来の方法の一例として、単一パッケージ内に多数の半導体ダイを搭載するものがあった。例えば、マルチチップ半導体パッケージが、米国特許第５，０１２，３２３号及び第５，０１９，８９３号に開示されている。しかし、従来のマルチチップパッケージに伴う問題は、それらが特別仕様のカスタムパッケージを使用する必要があるか、あるいは一緒に収容できる半導体ダイに寸法の制約が課されることである。また、従来の二重ダイ半導体パッケージは、単一のリードフレームに接続することができるように、これらのＩＣをつなぐカスタムボンディングが必須であることが多い。このため、従来の努力にもかかわらず、得られるパッケージ構造は、特定のダイ寸法、または特定のボンディングパッド形状に使用が限定され、高コストになることが多かった。
従来の多重ダイパッケージに伴うもうひとつの問題点は、多くの構造が、データ及びコードの機密保護を適切に確保するという問題に対応できていないことである。最近の半導体デバイスは、時間、金銭及び人力の投資が非常に大きいため、集積回路の極めて重要な、または極秘の機能部分へのアクセスを防止する新しい方法を開発することがメーカ間で非常に高い関心を集めている。この関心から、外部侵入を防止する十分な保護機構を含む半導体パッケージに対する要望がますます高まってきた。
例えば、今日では多くの設計者が、マイクロプロセッサまたはコントローラ（または何らかの他の機構）を追加の不揮発性フラッシュメモリ（例えば８Ｍバイト）と共に単一パッケージ内に一体に組み込んで機密保護を行うことを望んでいる。一般的な応用例は、制御プロセッサがアクセスまたは実行する専有コードを記憶するフラッシュメモリを備えるものである。当然ながら、そのようなコードは秘密にされなければならない。この形式のシステムでは、コードまたはプログラムにマイクロプロセッサまたはコントローラを介してのみアドレスできるようにすることが望ましい。従来の実装技術に伴う問題は、半導体デバイス内、半導体デバイス上、またはこれら両方に記憶された情報への外部侵入者からのアクセスを禁止できないことであった。
従って、必要とされるものは、上述のような従来の技術の欠点を解決するとともに、単一リードフレームパッケージに多重半導体ダイを搭載することによって回路密度を向上させた半導体パッケージである。さらに、パッケージは機能的に重要な回路に外部侵入者がアクセスできないようにする必要があり、また重要なアルゴリズム、コードまたはプログラムを違法コピー者または競争相手から隠しておく必要がある。
以下から明らかになるように、本発明は、標準的な実装処理の流れに加える変化を比較的小さくしながら、様々な既存の半導体チップを同一リードフレーム上に組み込むことができるようにする多重ダイ半導体パッケージである。本発明はまた、ＩＣのボンディングパッド経路指定の変更も不要とする。低い製造コストでより高い実装密度を提供することによって、効率が向上する。本発明の多重半導体ダイパッケージは、隠れた集積回路機能を探り出すことを防止するために、強力な暗号化／解読システムを実現することができる。
発明の概要
本発明は、２つ以上の半導体ダイを搭載したパッケージである。本発明のパッケージは、ＩＣ密度を大きく向上させると共に、様々な寸法の半導体ダイを収容することができる。
１実施例では、本発明の半導体パッケージは、矩形のパドルと、パドル付近まで延出した多数のリードフィンガとを含むリードフレームを備えている。フレキシブル（「フレックス」）回路がパドルの両面に接着されている。次に、第１半導体ダイをパドルの下面に接着して、フレキシブル回路にワイヤボンディング接続する。次に、リードフレームを裏返して、パドルの反対表面すなわち上表面に取り付けた第２半導体ダイについて同じ作業を繰り返す。配線を使用して、第１及び第２半導体ダイ上の集積回路をフレキシブル回路及びリードフレームのリードフィンガに電気的に接続する。いずれの場合も、半導体ダイは、その裏側をフレックス回路に載置してパドルの対向表面に当てて取り付けられる。他の実施例では、半導体ダイの表側を下側にして取り付けることもできる。すなわち、集積回路をフレックス回路に対向させてそれに当てて取り付ける。
最後に、リードフレームをプラスチックまたは他の適当な材料内に封止する。半導体ダイをケーシング材内に封止する前に、ポリマーセキュリティコーティングを加え硬化させて半導体ダイを覆ってもよい。
上側チップがプロセッサまたはコントローラデバイスを含み、下側チップがメモリ（例えばフラッシュメモリ）を含む応用例では、本発明によって特別な利点が得られる。そのような場合、本発明のパッケージは、隠れた機能を探り出すのを防止する一方で、最高密度の大形フラッシュメモリアレイに結合されたコントローラが多目的に暗号化／解読スキームを実行できるようにする。データを暗号化するためのプログラム、コードまたはアルゴリズムを下側のメモリチップに記憶し、上側の制御半導体チップを介してのみアドレス指定されるようにすることができる。そのようなシステムは、下側チップへの直接的メモリアクセスを禁止して、小型の単一リードフレームパッケージにおいて強力なデータ機密保持システムを与える。
【図面の簡単な説明】
本発明は、以下の詳細な説明及び添付の図面から十分に理解されるであろうが、それらは本発明をここに示した特定の実施例に制限するためのものではなく、ただ説明を行って理解を得るためのものである。
第１図は、本発明の半導体パッケージの１実施例の部分斜視図である。
第２図は、第１図に示されている実施例の側部断面図である。
第３図は、本発明の別の実施例の側部断面図である。
第４図は、本発明のさらに別の実施例の側部断面図である。
第５図は、本発明のさらに別の実施例の側部断面図である。
詳細な説明
以下の説明において、本発明の完全な理解を得るため、多重半導体ダイを搭載したパッケージの特定の詳細を説明する。しかし、これらの特定の詳細が本発明を実施するために必ずしも必要でないことは、当前記分野の専門家には明らかであろう。本発明を不必要に曖昧にしないため、他の例では、公知の方法、材料、処理技術等を詳細に説明しない。
第１図を参照すると、本発明の多重半導体ダイパッケージの１実施例の部分斜視図が示されている。パッケージは、ダイ取り付けパドル２０及び前記パドル２０付近まで延出しているがそれに接触しない複数のリードフィンガ２１を含むリードフレームを備えている。リードフレームは、従来の実装技術に従って標準通りに構成され、ダイパドル２０はリードフレームの中心に配置され、１箇所または複数箇所で固定された矩形のプラットフォームである。第１図の実施例では、パドル２０及びリードフィンガ２１は同一の基本平面上に位置して、同一材料で形成されている。
第１図をさらに参照すると、実質的にウェハ状の薄い矩形立体を含む第１半導体ダイ２２が示されており、その上表面２３に集積回路が形成されている。ダイ２２の下側すなわち裏表面２４は、フレキシブル接続回路２７に取り付けられている。図面からわかるように、パドル２０は、フレキシブル回路２７及び半導体ダイ２２よりも大きい。
本発明の１実施例によれば、フレキシブル（「フレックス」）回路２７はパドル２０の上下の主表面に接着される。例えば、フレックス回路２７は通常は接着剤で上側主表面に接着され、パドルの側部に巻き付けられてから、パドル２０の下側主表面に接着される。パドルの上下の主表面は実質的に互いに平行であると共に、側面に対して直角であることがわかる。
フレックス回路２７は、様々な方法を用いてパドル２０に接着することができる。例えば、フレックス回路２７に接着層を設けることによって、パドル表面に直接取り付けることができるようにしてもよい。あるいは、従来の接着剤を用いてフレックス回路２７を接着してもよい。ポリイミド接着剤を用いてフレキシブル回路２７をパドル２０の表面に密着状態に当てて取り付けることによって、パドル２０とフレックス回路２７との間に気泡が形成されないようにすることができる。
フレックス回路２７は、複数組のボンディングパッド２８に接続された複数の接続部で構成されている。第１図は、パドル２０の上表面に半導体ダイ２２用のダイ取り付け領域を形成するようにフレックス回路２７の周囲に配置された１組のボンディングパッド２８を示している。同様に、別組のボンディングパッド２８が、パドル２０の下表面に取り付けられた第２半導体ダイ用の第２ダイ取り付け領域を形成するように配置されている（第２図を参照）。
フレックス回路２７の接続線をすべて、パドル２０の側部全体に延在する可撓性絶縁材料内に埋め込むことによって、パドル２０の上表面に配置された第１組のボンディングパッド２８とパドル２０の下表面に配置された第２組のボンディングパッド２８との間を電気的に接続するようにしてもよい。一般的に、フレックス回路２７は厚さ０．００１５インチ程度であり、リードフィンガ２１をパドル２０の一方側から分離させている空間に容易にはめ込まれる。
半導体ダイ２２の前表面上には、一般的にダイの外周に沿ってに分散された複数の入出力（Ｉ／Ｏ）ボンディングパッド２５を含む集積回路が形成されている。一実施例によれば、一般的に金またはアルミニウムからなる極細のワイヤ３１を用いて、Ｉ／Ｏボンディングパッド２５をボンディングパッド２８及びリードフィンガ２１の両方またはいずれか一方に電気的に接続している。
第２図は、第１図のパッケージの切断線３０−３０’に沿った側部断面図である。図面からわかるように、第２図は、パドル２０の上面に対してフレックス回路２７上に取り付けられた半導体ダイ２２を示している。フレックス回路２７は、パドル２０の側部３５に巻き付けられており、第２半導体ダイ２３用のもうひとつのダイ取り付け領域を形成する第２組のボンディングパッド２８を備えている。半導体ダイ２３は、パドル２０の下側主表面に対して取り付けられている。
半導体ダイ２２及び２３をフレックス回路絶縁材料に取り付けるかわりに、変更例として、ダイ取り付け領域をフレックス回路２７から取り除き、対応するダイをはめ込むのに十分な大きさの開口を形成する。そのような実施例が第５図に示されており、半導体ダイ２２及び２３が開口２９内においてパドル２０に対して直接取り付けられている。フレックス回路２７は依然としてパドル２０に積層されているが、フレックス回路の材料がダイをパドルから断熱していないので、熱伝導性が向上する。このため、この変更例は電力損失が大きいＩＣに特に適している。
第２図の実施例では、集積回路が半導体ダイ２２及び２３の外表面に形成されている。各ダイは、回路を備えていない裏面を有している。本発明によれば、半導体ダイ２２及び２３の裏面は、パドル２０の上下の主表面に積層されたフレックス回路２７に対して取り付けられている。言い換えると、半導体ダイ２２及び２３の表面に形成された集積回路は露出して、ワイヤボンディングが可能である。それぞれのダイの様々なＩ／Ｏボンディングパッド２５からフレックス回路２７上のボンディングパッド２８へワイヤ３１を介して接続される。本発明に従った製造処理中に、様々なワイヤボンディング方法を用いることができることを理解されたい。
変更実施例では、公知の「フリップチップ」取り付け法を用いて一方または両方のダイをフレックス回路に対してフェースダウンで取り付けることができる。例えば、第４図は、「フリップチップ」式にダイ２２及び２３をフレックス回路２７に当ててフェースダウン取り付けを行った構造を示している。フリップチップ取り付けでは、集積回路のボンディングパッド２５上にはんだバンプ４１を形成する。フレックス回路２７は、ダイをフレックス回路基板に当ててフェースダウン取り付けを行った時、はんだバンプ４１がフレックス回路のボンディングパッド２８（または同様な金属接続点）と整合するように形成されている。それにより、ダイ２２及び２３のそれぞれの表面が、パドル２０の上下表面に積層されたフレックス回路の部分と隣接する。
このように、フリップチップ取り付けは、集積回路をフレックス回路に接続するためのワイヤボンディングをなくすことができる。もちろん、ワイヤ３１はフレックス回路２７を（例えば付加的なボンディングパッド２８を介して）フレームのリードフィンガ２１に接続するためにやはり必要である。
再び第２図を参照すると、その実施例に示されているパッケージの製造に有益な方法の一例は、以下の工程を含むであろう。まず、フレックス回路２７をパドル２０に接着した後、裏側ダイ（半導体ダイ２３）をパドル２０の下表面にフレックス回路２７のダイ取り付け領域上で接着する。ダイ２３は、通常のエポキシ樹脂を用いて取り付けることができる。次に、ワイヤ３１をダイ２３上に形成された集積回路のＩ／Ｏパッド２５とフレックス回路２７上の対応するボンディングパッド２８に接合する。フレックス回路２７上のボンディングパッド２８は、元来それぞれの半導体ダイに適した形状になっている。
暗号化システムにおいて本発明の半導体パッケージを実現する場合、半導体ダイ２２及び２３間の接続部の数が最大になり、ダイ２２からリードフィンガ２１への接続部の数が最小になる。例えば、ダイ２２及び２３間の高感度アドレス及びデータ線接続は、ボンディングパッド２５からボンディングパッド２８へワイヤボンディングを介して行われるが、フィンガ２１には接続されない。ダイ２２の場合のパッド２５からパッド２８及びリードフィンガ２１へのワイヤ接続は、電源線及び基本Ｉ／Ｏ信号に限定される。
パッド２８組間の接続経路の設計は、通常、集積回路のＩ／Ｏボンディングパッド２５の位置決め及び経路パターンの規定を伴う従来の方法に較べて比較的単純で低コストの作業である。本発明の好都合な特徴の１つは、ダイ上に形成されるＩＣに変更を加える必要がないことであり、唯一の実質的な必要事項は、十分なダイ取り付け領域を準備できるように、フレックス回路２７のボンディングパッド２８をダイ２３の縁部より外側に分散させることである。さらに、半導体ダイ２３をリードフィンガ２１に接続するためにワイヤ３１をまったく使用していないことに注意されたい。言い換えると、半導体ダイ２３はフレックス回路２７に接続されているだけである。本発明のこの特徴は、データセキュリティ計画を好都合に実現できるようにする。
ダイ２３をフレックス回路２７に取り付けてワイヤボンディングを行った後、リードフレームを裏返して、同じ処理を半導体ダイ２２に対して繰り返す。作業の唯一の違いは、ワイヤ３１を用いてダイ２２の集積回路をフレックス回路２７及びリードフィンガ２１の両方に接続することである。例えば、ダイ２２上のボンディングパッド２５の一部はリードフィンガ２１だけに接続され、他のものはフレックス回路２７のパッド２８だけに接続され、さらに別のものはパッド２８及びフィンガ２１の両方に接続されるようにすることができる。すべてのワイヤボンディングを完了した後、半導体ダイ、パドル及びフィードフィンガは、一般的にプラスチックから成る実装材５０内に封止される。部材を封止するために使用される処理工程は公知であり、実装業界では標準的である。
最大限に侵入防止を行うため、封止処理の前にセキュリティコーティング４０を塗布することによって半導体ダイの両方を覆う。本発明のこの特徴が第２図に示されており、セキュリティコーティング４０は、集積回路の物理的改ざんを防止するためにダイを包み込む材料からなる絶縁保護コーティングである。１つの実施例では、ポリマーカプセルがセキュリティコーティング４０として使用される。理想的には、使用材料は可視光線または他の透過性放射線、例えばＸ線を透過しないようにする。セキュリティコーティング４０の目的は、パッケージ内に収容されている集積回路を物理的に保護することである。従って、セキュリティコーティング４０として使用される材料はいずれも、半導体ダイの表面に付着する性質を備え、コーティング４０を貫通しようとすると、その内部の集積回路も相当に破壊されてしまうようにする必要がある。
前述したように、本発明は、暗号化／解読システムを実行するための優れたパッケージを提供している。本発明のパッケージはまた、相補機能を備えた２つ以上のダイを同一リードフレーム内に組み込むのに最適である。例えば、第２図の半導体ダイ２２は、マイクロプロセッサまたはマイクロコントローラデバイスを含む一方、半導体ダイ２３は不揮発性メモリを含むことができる。半導体ダイ２３はフレックス回路２７のパッド２８に接続されているだけであるため、半導体ダイ２２の集積回路を通してのみそれにアクセスできる。これによって、侵入者が半導体ダイ２３に記憶されているデータ、プログラム、コードまたはアルゴリズムにアクセスするのを実質的に不可能にすることができる暗号化／解読技術を考案する際に大きなフレキシビリティを与えることができる。さらに、セキュリティコーティング４０の使用と組み合わせて半導体ダイ２２及び２３を背面取り付けにすることによって、複製を意図する者がいずれかの半導体ダイと探る目的でパッケージに物理的に侵入することが非常に困難になる。このため、本発明は、最大限のデータ機密保護を必要とする特別な用途に最適である。さらに、様々な素子またはダイを収容するためにはフレックス回路２７を変更するだけでよいので、本発明は様々な半導体デバイス及びパッケージ形式に使用できるように容易に適応させることができる。
次に第３図を参照すると、本発明の多重ダイパッケージの別の実施例の断面図が示されている。第３図では、１つの半導体ダイ２２が、フレックス回路２７の、パドル２０の上側主表面に積層された部分に対して取り付けられている。２つの半導体ダイ２３及び３３が、フレックス回路２７の、パドル２０の下側主表面に積層された部分に対して取り付けられている。第３図の実施例の場合のフレックス回路ボンディング、ダイ取り付け及びワイヤボンディングの各作業は、第１図及び第２図に関連して説明されているものと同じである。
本発明に従って単一パッケージ内に搭載できるチップの数に関する唯一の制限は、パドル２０が個々のダイを収容できる十分な大きさでなければならないことであることは、当該分野の専門家であれば理解できるであろう。３つ以上の半導体ダイをパドル２０に対して取り付ける場合、それぞれのダイ用に個別のダイ取り付け領域を形成できるように配置されたボンディングパッド２８組をフレックス回路２７に設ける必要がある。半導体ダイの相対寸法には厳密な制限がまったくないことに注意することが重要である。すなわち、半導体ダイ２２は、半導体ダイ２３よりも大きくても小さくてもよく（第２図）、半導体ダイ２２は半導体ダイ２３及び３３を合計したもの（第３図）よりも大きくても小さくてもよい。
上記説明を読めば、当前記分野の通常の技量を有する者には本発明の多くの変更及び変形が明らかになるであろうが、説明のために示されている特定の実施例は何等制限を加えるものではないことを理解されたい。従って、図面の詳細に関する説明は、請求の範囲を制限するためのものではなく、請求の範囲は本発明の本質であると見なされる特徴だけを記載している。

Claims (5)

  1. 複数のリードフィンガと、側部及びほぼ平行な第１及び第２主表面を備えた本体を有するパドルとを含むリードフレームと、
    前記パドルの第１及び第２主表面の積層されるとともに該パドルの側部に巻き付けられ、前記第１主表面上に配置された第１組の接続部と前記第２主表面上に配置された第２組の接続部とを備えた複数の接続部が埋め込まれているフレキシブル回路と、
    各々が集積回路が形成された表面と裏面とを備えて、その裏面がそれぞれ前記パドルの第１主表面及び第２主表面上に直接接着されている第１及び第２半導体ダイと、
    前記第１半導体ダイの集積回路を前記第１組の接続部及びリードフィンガに電気的に接続する第１組の接続手段と、
    前記第２半導体ダイの集積回路を前記第２組の接続部に電気的に接続する第２組の接続手段と、
    前記半導体ダイを封止するケーシングと、
    から構成され、
    前記第１半導体ダイの集積回路は、前記第１組の接続手段、前記リードフィンガを介して外部回路に接続されるとともに、前記第１組の接続手段、前記フレキシブル回路の接続部および前記第２組の接続手段を介して前記第２半導体ダイの集積回路に接続されるよう構成され、かつ
    前記第２半導体ダイの集積回路は、前記第２組の接続手段、前記フレキシブル回路の接続部および前記第１組の接続手段を介して前記第１半導体ダイの集積回路に接続されるよう構成され、さらに
    前記パドル及び第１及び第２半導体ダイの各々は互いに関連する横寸法を備えており、且つこのパドルの横寸法は前記第１及び第２半導体ダイのいずれの横寸法よりも大きいことを特徴とする半導体パッケージ。
  2. 複数のリードフィンガと、側部及びほぼ平行な第１及び第２主表面を備えた本体を有するパドルとを含むリードフレームと、
    前記パドルの第１及び第２主表面に積層されるとともに該パドルの側部に巻き付けられ、前記第１主表面上に配置された第１組の接続部と前記第２主表面上に配置された第２組の接続部とを備えた複数の接続部が埋め込まれているフレキシブル回路と、
    各々が集積回路が形成された表面と裏面とを備えて、その裏面がそれぞれパドルの第１主表面及び第２主表面上の前記フレキシブル回路に接着されている第１及び第２半導体ダイと、
    前記第１半導体ダイの集積回路を前記第１組の接続部及びリードフィンガに電気的に接続する第１組の接続手段と、
    前記第２半導体ダイの集積回路を前記第２組の接続部に電気的に接続する第２組の接続手段と、
    前記半導体ダイを封止するケーシングと、
    から構成され、
    前記第１半導体ダイの集積回路は、前記第１組の接続手段、前記リードフィンガを介して外部回路に接続されるとともに、前記第１組の接続手段、前記フレキシブル回路の接続部および前記第２組の接続手段を介して前記第２半導体ダイの集積回路に接続されるよう構成され、かつ
    前記第２半導体ダイの集積回路は、前記第２組の接続手段、前記フレキシブル回路の接続部および前記第１組の接続手段を介して前記第１半導体ダイの集積回路に接続されるよう構成され、さらに
    前記パドル及び第１及び第２半導体ダイの各々は互いに関連する横寸法を備えており、且つこのパドルの横寸法は前記第１及び第２半導体ダイのいずれの横寸法よりも大きいことを特徴とする半導体パッケージ。
  3. 請求項１または２記載の半導体パッケージにおいて、
    前記第１組及び第２組の接続手段がワイヤボンディングであることを特徴とする半導体パッケージ。
  4. 請求項１または２記載の半導体パッケージにおいて、
    電源信号と基本Ｉ／Ｏ信号が前記第１半導体ダイの集積回路とリードフィンガとの間で転送され、アドレス及びデータ信号が前記第１半導体ダイの集積回路と第２半導体ダイの集積回路との間で転送されることを特徴とする半導体パッケージ。
  5. 請求項１または２記載の半導体パッケージにおいて、
    前記第１半導体ダイの集積回路がコントローラデバイスであり、前記第２半導体ダイの集積回路が、前記コントローラデバイスのためのプログラム、コード及びアルゴリズムの少なくとも一つを記憶するメモリデバイスであることを特徴とする半導体パッケージ。
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