JP3713267B2 - チャージポンプ回路 - Google Patents
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図7において、直列に接続されたダイオードD1〜D5の直列接続点n1、n2、n3、およびn4にはコンデンサC1〜C4の一端がそれぞれ接続され、また、コンデンサの他端はクロックドライバ回路部10を構成するフライングバッファの出力端子に接続され、コンデンサC1とC3にはクロックパルスCLK1が、また、コンデンサC2とC4にはクロックパルスCLK1とは逆位相のクロックパルスCLK2が供給される構成となっている。コンデンサCoutは出力電圧の平滑の役割を果たす。
チャージポンプ回路における1段あたりの電源電圧の昇圧は、電源電圧をVdd、ダイオードのしきい値電圧をVtとすると、Vdd−Vtとしてあらわされ、n段構成のチャージポンプ回路であれば昇圧電圧VCHは式
・・・・・(1)
で表すことができる。
クロックドライバ10から出力されるクロックパルスCLK1がLレベル(=0V)、クロックパルスCLK2がHレベル(=Vdd)の時、コンデンサC1は電源電圧Vddによって充電され、直列接続点n1の電位は(Vdd−Vt)となる。次に、クロックパルスCLK1がHレベル(=Vdd)、クロックパルスCLK2がLレベル(=0V)になると、直列接続点n1はクロックドライバ回路部10により(2Vdd−Vt)に昇圧され、コンデンサC1からコンデンサC2に電荷が転送される。このとき直列接続点n2の電位が(2Vdd−2Vt)となる。このようにして後段に位置するコンデンサに電荷を転送して昇圧する動作が繰り返されることによって、最終段のダイオードD5から昇圧電圧(VCH)として5Vdd−5Vtの電圧が出力される。
このようにチャージポンプ回路の入力電流は駆動段数によって決定される。また、チャージポンプ回路の電力効率ηは出力電力と入力電力の比(%)で定義され,以下の式のようになる。
・・・・・(2)
と表すことができる。
以上のような動作を繰り返すことにより、昇圧電圧VCHと所望の一定電圧VOUTとを等しくする回路動作が実行される。
第13回 回路とシステム(軽井沢)ワークショップ 「0.5Vddポンプアップ方式による高効率チャージポンプ回路」486ページ 図1
第一の問題点として電源からの突入電流のピーク値が非常に高いということが挙げられる。これは昇圧動作を間欠的に停止させることに起因しており、停止状態から昇圧動作を開始する時に、電源からダイオードD1またはクロックドライバ回路部10に出力負荷に必要な電流が瞬時に流れるためである。
また、電源電圧Vddの低下時に所望の電圧が得られるようにチャージポンプ回路の駆動段数を設定した場合でも、電源電圧Vddが通常の場合に生じる電力効率ηの低下を防ぎ、電力効率ηを改善することができる。
また、電源電圧Vddの低下時に所望の電圧が得られるようにチャージポンプ回路の駆動段数を設定した場合でも、電源電圧Vddが通常の場合に生じる電力効率ηの低下を防ぎ、電力効率ηを改善することができる。
図1は、本発明のチャージポンプ回路の第一の実施形態を示す図である。
本発明のチャージポンプ回路の基本的な構成は、スイッチとして機能する複数のダイオードD1〜D5、ダイオードD1〜D5の直列接続点に一端が接続されたコンデンサC1〜C4、クロックパルスCLK1およびこれとは逆位相のクロックパルスCLK2が供給され、コンデンサC1とC2を昇圧するステップ電圧が電源電圧Vddであるクロックドライバ回路部10、クロック信号CLK1とCLK2が供給され、コンデンサC3とC4を昇圧するステップ電圧を設定することができる可変クロックドライバ回路部50ならびに可変クロックドライバ回路50の昇圧ステップ電圧を検出する昇圧ステップ電圧検出回路60を備えた構成となっている。
となる。一般化してn段チャージポンプ回路の昇圧電圧VCHは
となる。
以下に、図2を参照して昇圧ステップ電圧検出回路60の動作を説明する。
図示する第二の実施形態は、第一の実施形態として示した図1のチャージポンプ回路に駆動段数を制御する駆動段数制御回路70を付加したものである。
携帯機器の電源はバッテリーから供給されており、バッテリーの消耗につれて電源電圧Vddが低下することが避けられないため、電源電圧低下時でも所望の電圧を発生できる制御動作が実現されるようにチャージポンプ回路の構成段数を設計するのが一般的である。しかしながら、電源電圧が正常な値に維持されている時にこの制御動作を実行させるとチャージポンプ回路が能力過剰になり電力効率が低下してしまうという問題点があった。
チャージポンプ回路の入力電流は駆動段数に比例するので、駆動段数の低減により入力電流も低減するところとなり、チャージポンプ回路の効率の向上につながる。
以下に、図4を参照して駆動段数の増減について説明する。
昇圧ステップ電圧VCLKREFが0.5Vddとなった場合、後段に位置する2段の可変クロックドライバ回路50はそれぞれ0.5Vddの昇圧をしていることになる。このときチャージポンプ回路の昇圧電圧VCHは、
・・・・・・・ (3)
となり、入力電流Iinは
となる。
・・・・・・ (4)
となり、式(3)と等しくなる。
となる。
一方、図4のチャージポンプ回路が駆動段数を1段減らし3段で動作している状態の下で昇圧ステップ電圧VCLKREFがVddとなった場合の昇圧電圧VCHは、
と表される。
このような動作状態にあるチャージポンプ回路の昇圧電圧を補償するためには、駆動段数を1段増やす必要がある。
駆動段数制御回路70は昇圧ステップ電圧VCLKREFと電源電圧Vddを比較する比較回路71、昇圧ステップ電圧VCLKREFと0.5Vddを比較する比較回路72、伝送ゲート73、74、Dフリップフロップ75と各種ゲートによって構成される順序回路で構成される。
また、スイッチ素子の直列接続数を3個にして駆動段数を2段にし、1個のフライングバッファと1個の可変クロックドライバ回路を設けた回路構成、あるいは、スイッチ素子の直列接続数を6個以上にして駆動段数を5段以上とし、所定数のクロックドライバ回路と可変クロックドライバ回路を設けた回路構成としても同様の効果が奏される。
また、第二の実施形態も駆動段数を4段としたチャージポンプ回路を示したが、等価的に1段の構成として動作する2段のフライングバッファと、少なくとも1個の可変クロックドライバ回路が設けられるならば所期の動作が実行される。従って、スイッチ素子の直列接続数を4個にして駆動段数を3段とする回路構成としても同様の効果が奏される。
C1〜C4・・・・・コンデンサ
CLK,CLK2・・クロックパルス
50・・・・・・・・可変クロックドライバ
51・・・・・・・・差動増幅器
52・・・・・・・・インバータ
60・・・・・・・・昇圧ステップ電圧検出回路
61,62・・・・・比較回路
63・・・・・・・・ENORゲート
64・・・・・・・・電圧保持用コンデンサ
65・・・・・・・・インバータ
TG・・・・・・・・伝送ゲート
MP2,MPD・・・PMOSトランジスタ
MND・・・・・・・NMOSトランジスタ
Claims (3)
- 電源端子と出力端子との間に接続され、3個以上の複数のスイッチング素子を直列に接続してなるスイッチ回路部と、
前記スイッチ素子とスイッチ素子との複数の直列接続点に夫々の一端が接続された複数のコンデンサと、
前記複数のコンデンサの夫々の他端にクロックパルスを印加するフライングバッファと、
予め定められた第1の出力電圧(VOUT1)、この第1の出力電圧よりも大きな値に予め定められた第2の出力電圧(VOUT2)及び、前記出力端子の出力電圧(VCH)との関係が、VCH>VOUT2の場合、第1の昇圧ステップ電圧を発生し、VCH<VOUT1の場合、前記第1の昇圧ステップ電圧より大きな第2の昇圧ステップ電圧を発生し、VOUT1<VCH<VOUT2の場合、VOUT1<VCH<VOUT2の状態になる前の昇圧ステップ電圧を保持して得られた第3の昇圧ステップ電圧を発生する昇圧ステップ電圧発生回路とを備え、
出力電圧(VCH)に依存した前記第1、第2、第3の昇圧ステップ電圧によって、前記複数のコンデンサの少なくとも一つの他端に与えられる前記クロックパルスを制御することを特徴とするチャージポンプ回路。 - 昇圧ステップ電圧発生回路が、前記出力端子の電圧を分割してなる第1および第2の分割電圧と基準電圧とを比較する2個の比較回路と、昇圧ステップ電圧発生端子と接地点との間に接続されたコンデンサと、前記比較回路の出力変化で前記コンデンサの充放電を制御する制御回路を含み、昇圧ステップ電圧が、前記出力電圧(VCH)の上昇もしくは低下に基づく前記比較回路の出力変化による前記コンデンサの放電もしくは充電により前記第1、第2、第3の昇圧ステップ電圧を発生させることを特徴とする請求項1記載のチャージポンプ回路。
- 前記複数のコンデンサの隣合う二つのコンデンサのそれぞれの他端に印加するクロックパルスを同極性の場合と逆極性の場合とに切り替えることにより昇圧段数を制御する昇圧段数制御回路を設けたことを特徴とする請求項1記載のチャージポンプ回路。
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