JP3712711B2 - Level conversion circuit - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、基準電位が異なるシステムの間において信号を伝送する際に信号のレベル変換を行うためのレベル変換回路に係り、たとえば液晶駆動用ＩＣの入力部に用いられるレベル変換回路に関するものである。
【０００２】
【従来の技術】
図１１は、液晶駆動用ＩＣにおいて扱われる信号レベルの一例を図解した図である。
電圧ＶＳＳは、液晶駆動用ＩＣに対してロジック信号を入力するシステムの側の基準電位を示し、電圧ＶＤＤはその電源電圧を示す。電圧ＶＳＳを０Ｖとした場合、電圧ＶＤＤはたとえば３Ｖ程度である。
【０００３】
一方、電圧ＶＥＥは、液晶駆動用ＩＣの内部のロジック回路において処理される信号の基準電位を示し、電圧ＶＤＬはその電源電圧を示す。電圧ＶＥＥは、たとえば電圧ＶＳＳに対して−１５Ｖ程度低い電圧に設定され、電圧ＶＤＬは、電圧ＶＥＥに対して＋５Ｖ（電圧ＶＳＳに対して−１０Ｖ）程度の電圧に設定される。
また、電圧ＶＣＯＭは、液晶駆動用ＩＣから出力される信号の最大レベルを示し、電圧ＶＥＥに対して＋４０Ｖ（電圧ＶＳＳに対して＋２５Ｖ）程度の電圧に設定される。
【０００４】
このように、一般的な液晶駆動用ＩＣでは、入力側システムと内部ロジック回路との間で基準電位が異なるため、入力信号のレベルを内部ロジック回路のレベルへ変換するためのレベル変換回路が必要となる。
【０００５】
図１２は、液晶駆動用ＩＣの入力部に用いられる一般的なレベル変換回路の構成の一例を示す回路図である。
図１２に示すレベル変換回路は、ｎ型ＭＯＳトランジスタＭＮ１〜ＭＮ４と、ｐ型ＭＯＳトランジスタＭＰ１〜ＭＰ４と、インバータＩＮＶ１およびＩＮＶ２とを有する。
【０００６】
ｐ型ＭＯＳトランジスタＭＰ１〜ＭＰ３は、入力信号Ｓｉｎと基準電圧Ｖｒｅｆ（ＶＤＤ／２）との電圧差を電流差に変換する差動電流出力部を構成する。
ｐ型ＭＯＳトランジスタＭＰ１は、ソースが電圧ＶＤＤの供給ラインに接続され、ドレインがｐ型ＭＯＳトランジスタＭＰ２およびｐ型ＭＯＳトランジスタＭＰ３のソースに共通接続され、ゲートに一定のバイアス電圧Ｖｂが入力される。
ｐ型ＭＯＳトランジスタＭＰ２は、ドレインがｎ型ＭＯＳトランジスタＭＮ１のドレインに接続され、ゲートに入力信号Ｓｉｎが入力される。
ｐ型ＭＯＳトランジスタＭＰ３は、ドレインがｎ型ＭＯＳトランジスタＭＮ２のドレインに接続され、ゲートに基準電圧Ｖｒｅｆが入力される。
【０００７】
ｎ型ＭＯＳトランジスタＭＮ１およびＭＮ２は、ｐ型ＭＯＳトランジスタＭＰ２からｎ型ＭＯＳトランジスタＭＮ１へ流れる電流に応じて、ｐ型ＭＯＳトランジスタＭＰ３からｎ型ＭＯＳトランジスタＭＮ２へ流れる電流を制御するカレントミラー回路を構成する。
ｎ型ＭＯＳトランジスタＭＮ１は、ゲートがドレインに接続され、ソースが電圧ＶＥＥの供給ラインに接続される。
ｎ型ＭＯＳトランジスタＭＮ２は、ゲートがｎ型ＭＯＳトランジスタＭＮ１のゲートに接続され、ソースが電圧ＶＥＥの供給ラインに接続される。
【０００８】
ｐ型ＭＯＳトランジスタＭＰ４、ｎ型ＭＯＳトランジスタＭＮ３およびＭＮ４は、ｐ型ＭＯＳトランジスタＭＰ３およびｎ型ＭＯＳトランジスタＭＮ２のドレインが共通接続されたノードＮｏｕｔの電圧を、電圧ＶＤＬより若干低い、又は同程度の一定の電圧に制限するためのクランプ回路を構成する。
これらのトランジスタ（ＭＰ４、ＭＮ３、ＭＮ４）は、ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間に直列に接続されており、各トランジスタのゲートはそれぞれ自らのドレインに接続される。
【０００９】
ノードＮｏｕｔから出力される信号は、直列接続された２段のインバータＩＮＶ１およびＩＮＶ２を介し、出力信号Ｓｏｕｔとして出力される。インバータＩＮＶ１およびＩＮＶ２は電圧ＶＥＥおよびＶＤＬを電源電圧として動作するため、出力信号Ｓｏｕｔのレベルは電圧ＶＥＥ〜ＶＤＬの範囲に含まれる。
【００１０】
上述した構成を有する図１２に示すレベル変換回路の動作を説明する。
ｐ型ＭＯＳトランジスタＭＰ１は、ゲートに一定のバイアス電圧Ｖｂを受けることによって定電流回路として動作し、この定電流がｐ型ＭＯＳトランジスタＭＰ２およびｐ型ＭＯＳトランジスタＭＰ３に分流する。
【００１１】
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、基準電圧Ｖｒｅｆは電圧ＶＳＳとＶＤＤとの中間電位（ＶＤＤ／２）に設定されているため、ｐ型ＭＯＳトランジスタＭＰ２のゲート−ソース間電圧はｐ型ＭＯＳトランジスタＭＰ３のゲート−ソース間電圧より大きくなり、ｐ型ＭＯＳトランジスタＭＰ２がオン状態、ｐ型ＭＯＳトランジスタＭＰ３がオフ状態となる。これにより、ｐ型ＭＯＳトランジスタＭＰ１に流れる電流のほとんどがｎ型ＭＯＳトランジスタＭＮ１に流れ込む。ｎ型ＭＯＳトランジスタＭＮ２のインピーダンスは、ｎ型ＭＯＳトランジスタＭＮ１に流れる電流とｎ型ＭＯＳトランジスタＭＮ２に流れる電流との電流比が一定になるように制御されるが、ｐ型ＭＯＳトランジスタＭＰ３から電流が供給されないため、そのインピーダンスは非常に小さくなり、ノードＮｏｕｔの電圧は電圧ＶＥＥまで低下する。この結果、出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）となる。
【００１２】
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）の場合、上述とは逆に、ｐ型ＭＯＳトランジスタＭＰ２がオフ状態、ｐ型ＭＯＳトランジスタＭＰ３がオン状態となる。この場合、ｎ型ＭＯＳトランジスタＭＮ１にはほとんど電流が流れないため、ｎ型ＭＯＳトランジスタＭＮ２はオフ状態となる。このため、ｐ型ＭＯＳトランジスタＭＰ１から供給される定電流は、ｐ型ＭＯＳトランジスタＭＰ３を介してクランプ回路（ＭＰ４、ＭＮ３、ＭＮ４）に流れ込む。ノードＮｏｕｔの電圧は、クランプ回路を構成する各トランジスタ（ＭＰ４、ＭＮ３、ＭＮ４）のしきい電圧に応じて、電圧ＶＥＥより高く電圧ＶＤＬより若干低い、又は同程度の一定の電圧に制限される。この結果、インバータＩＮＶ１の入力信号がハイレベルとなり、出力信号はハイレベル（電圧ＶＤＬ）となる。
【００１３】
【発明が解決しようとする課題】
ところで、近年における液晶装置の大型化と高解像度化に伴って、液晶駆動用ＩＣには動作速度の高速化が要求されている。
図１２に示すレベル変換回路において動作速度の高速化を図る場合、たとえば、ｐ型ＭＯＳトランジスタＭＰ１に流れる電流を増加させることによってノードＮｏｕｔにつながる容量成分の電荷を高速に充放電させる方法が考えられる。しかしながら、この方法では電流の増加に伴って消費電力が増大してしまう不利益を生じる。逆に、低消費電力化を図るためにｐ型ＭＯＳトランジスタＭＰ１に流れる電流を減少させると、レベル変換回路の動作速度が低下してしまう不利益を生じる。
【００１４】
本発明はかかる事情に鑑みてなされたものであり、その目的は、消費電力を増加させることなく動作速度を高速化することができるレベル変換回路を提供することにある。
【００１５】
上記の目的を達成するため、本発明のレベル変換回路は、第１の電圧を基準とした入力信号を、第２の電圧を基準とした出力信号に変換するレベル変換回路であって、上記入力信号と上記第１の電圧との電圧差に応じた電流差を有する第１の電流および第２の電流を生成し、上記第１の電流を第１のノードから出力し、上記第２の電流を第２のノードから出力する差動電流出力手段と、上記出力信号が出力される出力ノードと、上記第２の電流の増加に応じて、上記出力ノードと上記第１のノードとの間のインピーダンスを増加させ、上記第２の電流の減少に応じて当該インピーダンスを減少させる第１のインピーダンス調節手段と、上記第２の電流の増加に応じて、上記出力ノードと上記第２の電圧の供給ラインとの間のインピーダンスを減少させ、上記第２の電流の減少に応じて当該インピーダンスを増加させる第２のインピーダンス調節手段とを有する。
【００１６】
本発明のレベル変換回路によれば、上記入力信号と上記第１の電圧との電圧差に応じて上記差動電流出力手段から出力される上記第２の電流が増加するとともに上記第１の電流が減少すると、上記第１のインピーダンス調節手段によって、上記出力ノードと上記第１のノードとの間のインピーダンスが増加する方向に調節されるとともに、上記第２のインピーダンス調節手段によって上記出力ノードと上記第２の電圧の供給ラインとの間のインピーダンスが減少する方向に調節される。このため、上記出力ノードの電圧は上記第２の電圧に向かって変化する。また、上記入力信号と上記第１の電圧との電圧差に応じて上記差動電流出力手段から出力される上記第２の電流が減少するとともに上記第１の電流が増加すると、上記第１のインピーダンス調節手段によって、上記出力ノードと上記第１のノードとの間のインピーダンスが減少する方向に調節されるとともに、上記第２のインピーダンス調節手段によって上記出力ノードと上記第２の電圧の供給ラインとの間のインピーダンスが増加する方向に調節される。このため、上記出力ノードの電圧は上記第１の電圧に向かって変化する。
【００１７】
好適には、上記第１のインピーダンス調節手段は、上記第１のノードと上記出力ノードとの間に接続され、上記第２のノードの電圧に応じてインピーダンスが変化する第１のトランジスタを含んでも良い。上記第２のインピーダンス調節手段は、上記第２のノードから上記第２の電圧の供給ラインへ流れる第３の電流に応じて、上記出力ノードから上記第２の電圧の供給ラインへ流れる第４の電流を制御する第１のカレントミラー回路を含んでも良い。
【００１８】
また、上記第２のノードと上記第２の電圧の供給ラインとの間に接続され、上記出力ノードの電圧に応じてインピーダンスが変化する第２のトランジスタを有しても良い。
この場合、上記第１のノードから上記第２の電圧の供給ラインへ流れる第６の電流、または、上記出力ノードから上記第２の電圧の供給ラインへ流れる第７の電流に応じて、上記第２のトランジスタに流れる第８の電流を制御する第２のカレントミラー回路を有しても良い。
【００１９】
上記第１のノードまたは上記出力ノードと上記第２の電圧の供給ラインとの電圧差を所定範囲に制限する第１の電圧制限回路を有しても良い。
あるいは、上記第６の電流または上記第７の電流の経路上に挿入され、上記第１のノードまたは上記出力ノードと上記第２の電圧の供給ラインとの電圧差を所定範囲に制限する第２の電圧制限回路を有しても良い。
【００２０】
上記第３の電流を入力する上記第１の電流制限回路の入力ノードと上記出力ノードとの間に直列に接続された１つまたは複数のダイオードを有しても良い。
この場合、上記第２のノードと上記第２の電圧の供給ラインとの間に接続され、上記出力ノードの電圧に応じてインピーダンスが変化する第２のトランジスタを有しても良い。
【００２１】
【発明の実施の形態】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００２２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
図１に示すレベル変換回路は、差動電流出力部ＤＩＦ１と、カレントミラー回路ＣＭ１およびＣＭ２と、電圧制限回路ＶＬ２と、ｐ型ＭＯＳトランジスタＭＰ１１およびＭＰ１２と、ｎ型ＭＯＳトランジスタＭＮ１３と、インバータＩＮＶ１およびＩＮＶ２とを有する。
差動電流出力部ＤＩＦ１は、本発明の差動電流出力手段の一実施形態である。
ｐ型ＭＯＳトランジスタＭＰ１１は、本発明の第１のトランジスタの一実施形態である。
カレントミラー回路ＣＭ１は、本発明の第１のカレントミラー回路の一実施形態である。
ｐ型ＭＯＳトランジスタＭＰ１２は、本発明の第２のトランジスタの一実施形態である。
カレントミラー回路ＣＭ２は、本発明の第２のカレントミラー回路の一実施形態である。
電圧制限回路ＶＬ２は、本発明の第２の電圧制限回路の一実施形態である。
【００２３】
差動電流出力部ＤＩＦ１は、入力信号Ｓｉｎと基準電圧Ｖｒｅｆとの電圧差に応じた電流差を有する電流Ｉ１および電流Ｉ２を生成し、電流Ｉ１をノードＮ１から出力し、電流をノードＮ２から出力する。
【００２４】
図１の例において、差動電流出力部ＤＩＦ１は、ｐ型ＭＯＳトランジスタＭＰ１３およびＭＰ１４と、定電流回路ＣＣ１とを含む。
ｐ型ＭＯＳトランジスタＭＰ１３およびＭＰ１４は、互いのソースが共通に接続されており、この接続点には、電圧ＶＤＤの供給ラインから定電流回路ＣＣ１を介して流れる一定の電流Ｉが供給される。
ｐ型ＭＯＳトランジスタＭＰ１３のドレインはノードＮ２に接続され、そのゲートには入力信号Ｓｉｎが入力される。
ｐ型ＭＯＳトランジスタＭＰ１４のドレインはノードＮ１に接続され、そのゲートには基準電圧Ｖｒｅｆが入力される。
【００２５】
ｐ型ＭＯＳトランジスタＭＰ１１は、ノードＮ１と出力ノードＮｏｕｔとの間に接続され、そのゲートはノードＮ２に接続される。
【００２６】
カレントミラー回路ＣＭ１は、ノードＮ２から電圧ＶＥＥの供給ラインへ流れる電流Ｉ３に応じて、出力ノードＮｏｕｔから電圧ＶＥＥの供給ラインへ流れる電流Ｉ４を制御する。
【００２７】
図１の例において、カレントミラー回路ＣＭ１は、ｎ型ＭＯＳトランジスタＭＮ１１およびＭＮ１２を含む。
ｎ型ＭＯＳトランジスタＭＮ１１およびＭＮ１２は、互いのゲートが共通接続され、ソースが電圧ＶＥＥの供給ラインに接続される。ｎ型ＭＯＳトランジスタＭＮ１２のゲートは自身のドレインに接続され、そのドレインから電流Ｉ３を入力する。ｎ型ＭＯＳトランジスタＭＮ１１のドレインは、出力ノードＮｏｕｔに接続される。
【００２８】
ノードＮ２からカレントミラー回路ＣＭ１に流れる電流Ｉ３の経路上には、ｎ型ＭＯＳトランジスタＭＮ１３が挿入される。ｎ型ＭＯＳトランジスタＭＮ１３のドレインとゲートはノードＮ２に接続され、ソースはカレントミラー回路ＣＭ１の電流入力ノードに接続される。
【００２９】
ｐ型ＭＯＳトランジスタＭＰ１２は、ノードＮ２と電圧ＶＥＥの供給ラインとの間に接続され、そのゲートは出力ノードＮｏｕｔに接続される。
【００３０】
カレントミラー回路ＣＭ２は、ノードＮ１から電圧ＶＥＥの供給ラインへ流れる電流Ｉ６に応じて、ｐ型ＭＯＳトランジスタＭＰ１２に流れる電流Ｉ８を制御する。
【００３１】
図１の例において、カレントミラー回路ＣＭ２は、ｎ型ＭＯＳトランジスタＭＮ１４およびＭＮ１５を含む。
ｎ型ＭＯＳトランジスタＭＮ１４およびＭＮ１５は、互いのゲートが共通接続され、ソースが電圧ＶＥＥの供給ラインに接続される。ｎ型ＭＯＳトランジスタＭＮ１４のゲートは自身のドレインに接続され、そのドレインが電圧制限回路ＶＬ２を介してノードＮ１に接続される。ｎ型ＭＯＳトランジスタＭＮ１５のドレインは、ｐ型ＭＯＳトランジスタＭＰ１２を介してノードＮ２に接続される。
【００３２】
電圧制限回路ＶＬ２は、ノードＮ１からカレントミラー回路ＣＭ２へ流れる電流Ｉ６の経路上に挿入されており、ノードＮ１と電圧ＶＥＥの供給ラインとの間の電圧差を所定範囲に制限する。
図１の例において、電圧制限回路ＶＬ２はｐ型ＭＯＳトランジスタＭＰ１５およびｎ型ＭＯＳトランジスタＭＮ１６の直列回路として構成されている。すなわち、ｐ型ＭＯＳトランジスタＭＰ１５およびｎ型ＭＯＳトランジスタＭＮ１６のドレインおよびソースが互いに接続され、ｐ型ＭＯＳトランジスタＭＰ１５のソースがノードＮ１に、ｎ型ＭＯＳトランジスタＭＮ１６のドレインがカレントミラー回路ＣＭ２の電流入力ノードに接続される。
【００３３】
ノードＮｏｕｔから出力される信号は、直列接続された２段のインバータＩＮＶ１およびＩＮＶ２を介し、出力信号Ｓｏｕｔとして出力される。インバータＩＮＶ１およびＩＮＶ２は電圧ＶＥＥおよびＶＤＬを電源電圧として動作するため、出力信号Ｓｏｕｔのレベルは電圧ＶＥＥ〜ＶＤＬの範囲に含まれる。
【００３４】
上述した構成を有する図１に示すレベル変換回路の動作を説明する。
以下の説明においては、一例として、各電源電圧（ＶＤＤ、ＶＳＳ、ＶＤＬ、ＶＥＥ）が図１１に示す電圧レベルを有しているものとする。
【００３５】
／／入力信号Ｓｉｎがローレベルの場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、基準電圧Ｖｒｅｆが電圧ＶＳＳと電圧ＶＤＤとの中間電位（ＶＤＤ／２）に設定されているものとすると、ｐ型ＭＯＳトランジスタＭＰ１３のゲート−ソース間電圧がｐ型ＭＯＳトランジスタＭＰ１４のゲート−ソース間電圧より大きくなることから、ｐ型ＭＯＳトランジスタＭＰ１３がオン状態、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態となる。定電流回路ＣＣ１から供給される電流Ｉのほとんどは、電流Ｉ２としてノードＮ２から出力される。
【００３６】
ノードＮ２において電流Ｉ２から分流する電流Ｉ３は、ｎ型ＭＯＳトランジスタＭＮ１３を介してカレントミラー回路ＣＭ１に流れる。ノードＮ２の電圧は、オン状態にあるｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１２のゲート−ソース間電圧を加算した電圧になる。
これに対し、ノードＮ１から出力される電流Ｉ１は電流Ｉ２に比べて微小であり、電流Ｉ１からノードＮ１において分流する電流Ｉ６も微小であることから、この電流Ｉ６を受けてｐ型ＭＯＳトランジスタＭＰ１５、ｎ型ＭＯＳトランジスタＭＮ１６およびＭＮ１４に生じるゲート−ソース間電圧は微小になる。
したがって、ｐ型ＭＯＳトランジスタＭＰ１１のゲートはそのソースより高電位となり、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態になる。
【００３７】
ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態になる一方で、カレントミラー回路ＣＭ１は電流Ｉ３に応じた電流Ｉ４が流れるように出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間のインピーダンスを減少させるため、出力ノードＮｏｕｔは電圧ＶＥＥ付近まで低下する。このため、インバータＩＮＶ２の出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）になる。
【００３８】
出力ノードＮｏｕｔが電圧ＶＥＥまで低下することから、ｐ型ＭＯＳトランジスタＭＰ１２のゲート−ソース間には、ｎ型ＭＯＳトランジスタＭＮ１２およびＭＮ１３のしきい電圧に相当する電圧が印加され、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態となる。このため、ノードＮ２から電圧ＶＥＥの供給ラインには、カレントミラー回路ＣＭ２によって制御される電流Ｉ８が流れる。ただし、電流Ｉ６が微小であるため、電流Ｉ８は電流Ｉ３に比べて僅かであり、電流Ｉ２のほとんどは電流Ｉ３としてカレントミラー回路ＣＭ１に流れる。
【００３９】
／／入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態へ変化し、ノードＮ１の電圧が上昇する。ノードＮ１の電圧上昇に伴って電流Ｉ６が増加すると、カレントミラー回路ＣＭ２によって電流Ｉ８も増加する方向に制御される。このとき、出力ノードＮｏｕｔはまだ電圧ＶＥＥ付近であり、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態にあることから、電流Ｉ８の増加に応じてノードＮ２の電圧は急速に低下する。
【００４０】
ノードＮ２の電圧が低下するとともに、ノードＮ１の電圧が上昇するため、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態からオン状態へ急速に変化し、電流Ｉ１の一部がｐ型ＭＯＳトランジスタＭＰ１１を介して出力ノードＮｏｕｔに流れ込む。一方、電流Ｉ２の減少と電流Ｉ８の増加によって電流Ｉ３が減少するため、ｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスは急速に大きくなる。これにより、出力ノードＮｏｕｔの電圧は急速に上昇し、インバータＩＮＶ２の出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）からハイレベル（電圧ＶＤＬ）へ変化する。
また、出力ノードＮｏｕｔの電圧上昇にともなって、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態からオフ状態へ変化する。
【００４１】
／／入力信号Ｓｉｎがハイレベルの場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態となり、定電流回路ＣＣ１の電流Ｉのほとんどが、電流Ｉ１としてノードＮ１から出力される。
【００４２】
ノードＮ１の電圧は、オン状態にあるｐ型ＭＯＳトランジスタＭＰ１５、ｎ型ＭＯＳトランジスタＭＮ１６およびＭＮ１４のゲート−ソース間電圧を加算した電圧でクランプされる。また、電流Ｉ２およびＩ３が微小であり、ｎ型ＭＯＳトランジスタＭＮ１２およびＭＮ１３のゲート−ソース間電圧も微小となるため、ノードＮ２の電圧は電圧ＶＥＥ付近まで低下する。したがって、ｐ型ＭＯＳトランジスタＭＰ１１はオン状態となる。
一方、電流Ｉ３が微小であるため、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１はオフ状態になる。
ｐ型ＭＯＳトランジスタＭＰ１１がオン状態、ｎ型ＭＯＳトランジスタＭＮ１１がオフ状態になることから、出力ノードＮｏｕｔの電圧は電圧制限回路ＶＬ２によってクランプされたハイレベルの電圧となり、インバータＩＮＶ２の出力信号Ｓｏｕｔはハイレベル（電圧ＶＤＬ）になる。また、ｐ型ＭＯＳトランジスタＭＰ１２のゲートはそのソースより高電位になるため、ｐ型ＭＯＳトランジスタＭＰ１２はオフ状態となる。
【００４３】
／／入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１３がオン状態へ変化し、ノードＮ２の電圧が上昇する。ノードＮ２の電圧上昇に伴って電流Ｉ３が増加すると、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスが減少する方向に制御され、出力ノードＮｏｕｔは電圧ＶＥＥに向かって低下する。
さらに、ノードＮ２の電圧上昇に応じてｐ型ＭＯＳトランジスタＭＰ１１はオフ状態に変化するので、ノードＮ１から出力ノードＮｏｕｔへ流れ込む電流が減少し、出力ノードＮｏｕｔの電圧低下が一層加速される。
【００４４】
以上説明したように、図１に示すレベル変換回路によれば、入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１２がオン状態からオフ状態へ変化するまでの間、電流Ｉ１に応じて増加する電流Ｉ８によりノードＮ２の電圧低下が加速される。これにより、ｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスの増加とｐ型ＭＯＳトランジスタＭＰ１１のインピーダンスの減少とが加速されるため、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【００４５】
また、図１に示すレベル変換回路によれば、入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態からオフ状態に変化することにより、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加する。図１２に示すレベル変換回路では、出力ノードＮｏｕｔの電圧の立ち下り時において、ｐ型ＭＯＳトランジスタＭＰ３からｎ型ＭＯＳトランジスタＭＮ２へ貫通電流が過渡的に流れるが、図１に示すレベル変換回路では、ノードＮ１と出力ノードＮｏｕｔとがｐ型ＭＯＳトランジスタＭＰ１１によって遮断されるため、この貫通電流を減少させることができる。このため、図１に示すレベル変換回路によれば、図１２に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【００４６】
（シミュレーションによる比較１）
図１および図１２に示すレベル変換回路の信号遅延時間（入力信号Ｓｉｎに対する出力信号Ｓｏｕｔの遅延時間）をシミュレーションにより比較した。
シミュレーションの条件として、電圧ＶＤＤは２．３Ｖ、電圧ＶＥＥは−５Ｖに設定し、ｐ型ＭＯＳトランジスタＭＰ１および定電流回路ＣＣ１の電流は同一値に設定した。
この結果、図１２に示すレベル変換回路における信号遅延時間は４３０ｎｓｅｃとなり、図１に示すレベル変換回路における信号遅延時間は２７２ｎｓｅｃとなった。両者を比較すると、図１に示すレベル変換回路では図１２に示すレベル変換回路に比べて信号遅延時間が３７％短縮された。
【００４７】
（シミュレーションによる比較２）
図１および図１２に示すレベル変換回路の消費電力（インバータＩＮＶ１およびＩＮＶ２は含まず）をシミュレーションにより比較した。
シミュレーションの条件として、電圧ＶＤＤは２．３Ｖ、電圧ＶＥＥは−５Ｖに設定し、信号遅延時間が４３０ｎｓｅｃとなるようにｐ型ＭＯＳトランジスタＭＰ１および定電流回路ＣＣ１の電流を設定した。
この結果、図１２に示すレベル変換回路における消費電力は０．０６４ｍＷとなり、図１に示すレベル変換回路における消費電力は０．０３１ｍＷとなった。両者を比較すると、図１に示すレベル変換回路では図１２に示すレベル変換回路に比べて消費電力が５１％減少した。
このように、図１に示すレベル変換回路によれば、図１２に示すレベル変換回路と同等の速度で動作させた場合、消費電力を大幅に削減することができる。
【００４８】
＜第２の実施形態＞
図２は、本発明の第２の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図２と図１の同一符号は同一の構成要素を示す。
図２に示すレベル変換回路は、図１に示すレベル変換回路と同一の構成を有しており、両者の相違点は、電圧制限回路ＶＬ２の接続位置にある。すなわち、図２に示すレベル変換回路においては、電圧制限回路ＶＬ２が出力ノードＮｏｕｔとカレントミラー回路ＣＭ２との間に接続されている。このため、ｐ型ＭＯＳトランジスタＭＰ１２に流れる電流Ｉ８は、出力ノードＮｏｕｔから電圧制限回路ＶＬ２を介して電圧ＶＥＥの供給ラインへ流れる電流Ｉ７に応じて制御される。
【００４９】
図２に示すレベル変換回路においても、図１に示すレベル変換回路と同様に動作する。
すなわち、入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化する場合、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加するため、図１２に示すレベル変換回路に比べて出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【００５０】
また、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合は、電流Ｉ８によってノードＮ２の電圧低下が加速されるため、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
ただし、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態になるまで電流Ｉ７は流れないので、電流Ｉ８が流れ始めるまでの遅延時間は図１に示すレベル変換回路に比べて長くなる。
【００５１】
また、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、図１に示すレベル変換回路では、電流Ｉ１が微小電流であるため、電圧制限回路ＶＬ２およびカレントミラー回路ＣＭ２の各トランジスタ（ＭＰ１５、ＭＮ１６、ＭＮ１４）のゲート−ソース間電圧が小さくなり、ノードＮ１の電圧は電圧ＶＥＥ付近まで低下する。このため、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、ノードＮ１の電圧がノードＮ２の電圧より高い電圧に引き上げられるまで、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態になる。これに対し、図２に示すレベル変換回路では、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合において、ノードＮ１がフローティング状態となっており、たとえばｐ型ＭＯＳトランジスタＭＰ１４のドレイン−ソース間容量などに蓄積される電荷によって、ノードＮ１の電圧はノードＮ２の電圧付近に保持される。したがって、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、ノードＮ２の僅かな電圧の低下に応じてｐ型ＭＯＳトランジスタＭＰ１１は素早くオン状態へ変化する。これにより、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【００５２】
＜第３の実施形態＞
図３は、本発明の第３の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図３と図１の同一符号は同一の構成要素を示す。
図３に示すレベル変換回路では、図１に示すレベル変換回路における電圧制限回路ＶＬ２およびカレントミラー回路ＣＭ２が削除され、その代わりに、ｎ型ＭＯＳトランジスタＭＮ１７が設けられている。また、電圧ＶＥＥおよびＶＤＬを電源電圧として動作するインバータＩＮＶ１およびＩＮＶ２が、電圧ＶＥＥおよびＶＤＤを電源電圧として動作するインバータＩＮＶ１ＡおよびＩＮＶ２Ａに置き換えられている。その他の構成については、図１に示すレベル変換回路と同じである。
なお、ｎ型ＭＯＳトランジスタＭＮ１７は、本発明の第３のトランジスタの一実施形態である。
【００５３】
ｎ型ＭＯＳトランジスタＭＮ１７は、ノードＮ２からｐ型ＭＯＳトランジスタＭＰ１２を介して電圧ＶＥＥの供給ラインに流れる電流Ｉ８の経路上に挿入される。
図３の例では、ｐ型ＭＯＳトランジスタＭＰ１２のドレインと電圧ＶＥＥの供給ラインとの接続ライン上に挿入される。ｎ型ＭＯＳトランジスタＭＮ１７のゲートは、ノードＮ１に接続される。
【００５４】
上述した構成を有する図３に示すレベル変換回路の動作を説明する。
／／入力信号Ｓｉｎがローレベルの場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３はオン状態、ｐ型ＭＯＳトランジスタＭＰ１４はオフ状態となり、定電流回路ＣＣ１の電流Ｉは電流Ｉ２としてノードＮ２に流れる。ｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１２は、ノードＮ２において電流Ｉ２から分流する電流Ｉ３によりオン状態となり、ノードＮ２の電圧は、これらのトランジスタのゲート−ソース間電圧を加算した電圧になる。
【００５５】
カレントミラー回路ＣＭ１に電流Ｉ３が入力されるため、電流Ｉ３に応じた電流Ｉ４が流れるように出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間のインピーダンスが減少する。
一方、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態であることから、ノードＮ１から出力される電流Ｉ１は微小である。そのため、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態とすると、ノードＮ１の電圧は電圧ＶＥＥに向かって低下し、ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態となる電圧、すなわちノードＮ１とノードＮ２との電位差がｐ型ＭＯＳトランジスタＭＰ１１のしきい電圧より小さくなる電圧においてこの電圧低下が停止する。
ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態となるため、出力ノードＮｏｕｔは電圧ＶＥＥ付近まで低下し、インバータＩＮＶ２Ａの出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）になる。
【００５６】
出力ノードＮｏｕｔが電圧ＶＥＥ付近まで低下することから、ｐ型ＭＯＳトランジスタＭＰ１２のゲート−ソース間には、ｎ型ＭＯＳトランジスタＭＮ１２およびＭＮ１３のしきい電圧に相当する電圧が印加され、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態となる。
また、ｎ型ＭＯＳトランジスタＭＮ１７のゲート−ソース間には、ノードＮ２より高いノードＮ１の電圧が印加されるため、ｎ型ＭＯＳトランジスタＭＮ１７はオン状態になる。
したがって、ノードＮ２と電圧ＶＥＥの供給ラインとの間には、ｐ型ＭＯＳトランジスタＭＰ１２およびｎ型ＭＯＳトランジスタＭＮ１７を介して電流Ｉ８が流れる。
【００５７】
／／入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態へ変化する。これにより、電流Ｉ１が増加してノードＮ１の電圧が上昇するとともに、電流Ｉ２が減少してノードＮ２の電圧が低下する。
【００５８】
このとき、ノードＮ１の電圧が上昇することからｎ型ＭＯＳトランジスタＭＮ１７は引き続きオン状態にあり、また、出力ノードＮｏｕｔがまだ電圧ＶＥＥ付近にあることからｐ型ＭＯＳトランジスタＭＰ１２もオン状態にある。したがって、電流Ｉ８はまだ流れ続ける状態にあり、この電流Ｉ８によって、ノードＮ２の電圧は急速に低下する。
【００５９】
ノードＮ２の電圧が低下するとともに、ノードＮ１の電圧が上昇するため、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態からオン状態へ急速に変化し、電流Ｉ１がｐ型ＭＯＳトランジスタＭＰ１１を介して出力ノードＮｏｕｔに流れ込む。一方、電流Ｉ２の減少によって電流Ｉ３が減少するため、ｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスは急速に大きくなる。これにより、出力ノードＮｏｕｔの電圧は急速に上昇し、インバータＩＮＶ２Ａの出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）からハイレベル（電圧ＶＤＤ）へ変化する。
また、出力ノードＮｏｕｔの電圧上昇にともなって、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態からオフ状態へ変化する。
【００６０】
／／入力信号Ｓｉｎがハイレベルの場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態となり、定電流回路ＣＣ１の電流Ｉのほとんどが、電流Ｉ１としてノードＮ１から出力される。このため、ノードＮ１の電圧は電圧ＶＤＤ付近まで上昇し、ノードＮ２の電圧は電圧ＶＥＥ付近まで低下して、ｐ型ＭＯＳトランジスタＭＰ１１はオン状態になる。
一方、電流Ｉ３が微小であるため、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１はオフ状態になる。
ｐ型ＭＯＳトランジスタＭＰ１１がオン状態、ｎ型ＭＯＳトランジスタＭＮ１１がオフ状態になることから、出力ノードＮｏｕｔの電圧は電圧ＶＤＤ付近のハイレベルの電圧となり、インバータＩＮＶ２Ａの出力信号Ｓｏｕｔはハイレベル（電圧ＶＤＤ）になる。
【００６１】
／／入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１３がオン状態へ変化し、ノードＮ２の電圧が上昇する。ノードＮ２の電圧上昇に伴って電流Ｉ３が増加すると、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスが減少する方向に制御され、出力ノードＮｏｕｔは電圧ＶＥＥに向かって低下する。
さらに、ノードＮ２の電圧上昇に応じてｐ型ＭＯＳトランジスタＭＰ１１はオフ状態に変化するので、ノードＮ１から出力ノードＮｏｕｔへ流れ込む電流が減少し、出力ノードＮｏｕｔの電圧低下が一層加速される。
【００６２】
以上説明したように、図３に示すレベル変換回路によれば、入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１２がオン状態からオフ状態へ変化するまでの間に流れる電流Ｉ８によってノードＮ２の電圧低下が加速される。これにより、ｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスの増加とｐ型ＭＯＳトランジスタＭＰ１１のインピーダンスの減少とが加速されるため、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【００６３】
また、図３に示すレベル変換回路によれば、入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態からオフ状態に変化し、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加する。これにより、ノードＮ１からｎ型ＭＯＳトランジスタＭＮ１１を介して電圧ＶＥＥの供給ラインに流れる貫通電流を減少させることができるため、図１２に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【００６４】
＜第４の実施形態＞
図４は、本発明の第４の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図４と図１および図３の同一符号は同一の構成要素を示す。
図４に示すレベル変換回路においては、図３に示すレベル変換回路のインバータＩＮＶ１ＡおよびＩＮＶ２Ａが、図１に示すレベル変換回路において用いられるインバータＩＮＶ１およびＩＮＶ２に置き換えられる。また、出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間に電圧制限回路ＶＬ１が接続される。その他の構成については、図３に示すレベル変換回路と同じである。
なお、電圧制限回路ＶＬ１は、本発明の第１の電圧制限回路の一実施形態である。
【００６５】
図４の例において、電圧制限回路ＶＬ１は、ｐ型ＭＯＳトランジスタＭＰ１６、ｎ型ＭＯＳトランジスタＭＮ１７およびＭＮ１８を含む。
これらのトランジスタ（ＭＰ１６、ＭＮ１７、ＭＮ１８）は互いに直列に接続されており、この直列回路が、出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間に接続される。また、各トランジスタ（ＭＰ１６、ＭＮ１７、ＭＮ１８）のゲートは、それぞれ自らのドレインに接続される。
【００６６】
上述した構成を有する図４に示す電圧制限回路ＶＬによれば、出力ノードＮｏｕｔのハイレベルにおける電圧を、電圧制限回路ＶＬ１によって定められる所定の電圧に設定することができる。図４の例においては、ｐ型ＭＯＳトランジスタＭＰ１６、ｎ型ＭＯＳトランジスタＭＮ１７およびＭＮ１８のオン状態におけるゲート−ソース間電圧を加算した電圧となる。
その他の動作については図３に示すレベル変換回路と同様であり、同様の効果を奏することができる。
【００６７】
＜第５の実施形態＞
図５は、本発明の第５の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図５と図１および図４の同一符号は同一の構成要素を示す。
図５に示すレベル変換回路では、図１に示すレベル変換回路におけるｐ型ＭＯＳトランジスタＭＰ１２、電圧制限回路ＶＬ２およびカレントミラー回路ＣＭ２が削除される。また、ノードＮ１と電圧ＶＥＥの供給ラインとの間には、図４に示すレベル変換回路において用いられる電圧制限回路ＶＬ１が接続される。その他の構成については図１に示すレベル変換回路と同じである。
【００６８】
図５に示すレベル変換回路においては、ノードＮ２から電圧ＶＥＥの供給ラインへ流れる電流Ｉ８が存在しないため、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する際にノードＮ２の電圧低下を加速させる働きがない。したがって、図１に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち上がり速度は遅くなる。
しかしながら、入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化する場合においては、図１に示すレベル変換回路と同様に、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスを増加させる働きによって、ノードＮ１からｎ型ＭＯＳトランジスタＭＮ１１を介して電圧ＶＥＥの供給ラインに流れる貫通電流を減少させることができる。このため、図１２に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【００６９】
＜第６の実施形態＞
図６は、本発明の第６の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図６と図５の同一符号は同一の構成要素を示す。
図６に示すレベル変換回路は、図５に示すレベル変換回路と同一の構成を有しており、両者の相違点は、電圧制限回路ＶＬ１の接続位置にある。すなわち、図６に示すレベル変換回路においては、電圧制限回路ＶＬ１が出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間に接続されている。
【００７０】
図６に示すレベル変換回路においても、図５に示すレベル変換回路と同様に動作する。
すなわち、入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化する場合、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加するため、図１２に示すレベル変換回路に比べて出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【００７１】
また、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、図５に示すレベル変換回路では、電流Ｉ１が微小電流であるため、電圧制限回路ＶＬ１の各トランジスタ（ＭＰ１６、ＭＮ１７、ＭＮ１８）のゲート−ソース間電圧が小さくなり、ノードＮ１の電圧は電圧ＶＥＥ付近まで低下する。このため、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、ノードＮ１の電圧がノードＮ２の電圧より高い電圧に引き上げられるまで、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態になる。
これに対し、図６に示すレベル変換回路では、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合において、ノードＮ１がフローティング状態となり、ノードＮ１の電圧はノードＮ２の電圧付近に保持される。したがって、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、ノードＮ１とノードＮ２との電圧差の僅かな増加に応じてｐ型ＭＯＳトランジスタＭＰ１１は素早くオン状態へ変化する。これにより、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【００７２】
＜第７の実施形態＞
図７は、本発明の第７の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図７と図５の同一符号は同一の構成要素を示す。
図７に示すレベル変換回路は、図５に示すレベル変換回路と同一の構成を有するとともに、さらにｐ型ＭＯＳトランジスタＭＰ１２を有する。
ｐ型ＭＯＳトランジスタＭＰ１２は、本発明の第２のトランジスタの一実施形態である。
【００７３】
ｐ型ＭＯＳトランジスタＭＰ１２は、ノードＮ２と電圧ＶＥＥの供給ラインとの間に接続されており、そのゲートが出力ノードＮｏｕｔに接続される。
【００７４】
上述した構成を有する図７に示すレベル変換回路の動作を説明する。
／／入力信号Ｓｉｎがローレベルの場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３がオン状態、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態となり、定電流回路ＣＣ１から供給される電流Ｉのほとんどは、電流Ｉ２としてノードＮ２から出力される。
【００７５】
ノードＮ２において電流Ｉ２から分流する電流Ｉ３は、ｎ型ＭＯＳトランジスタＭＮ１３を介してカレントミラー回路ＣＭ１に流れる。ノードＮ２の電圧は、オン状態にあるｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１２のゲート−ソース間電圧を加算した電圧になる。
これに対し、ノードＮ１から出力される電流Ｉ１は電流Ｉ２に比べて微小であるため、ｐ型ＭＯＳトランジスタＭＰ１６、ｎ型ＭＯＳトランジスタＭＮ１７およびＭＮ１８に生じるゲート−ソース間電圧は微小になり、ノードＮ１の電圧は電圧ＶＥＥ付近の電圧となる。
したがって、ｐ型ＭＯＳトランジスタＭＰ１１のゲートはそのソースより高電位となり、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態になる。
【００７６】
ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態になる一方で、カレントミラー回路ＣＭ１は電流Ｉ３に応じた電流Ｉ４が流れるように出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間のインピーダンスを減少させるため、出力ノードＮｏｕｔは電圧ＶＥＥ付近まで低下する。このため、インバータＩＮＶ２の出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）になる。
【００７７】
出力ノードＮｏｕｔが電圧ＶＥＥまで低下することから、ｐ型ＭＯＳトランジスタＭＰ１２のゲート−ソース間には、ｎ型ＭＯＳトランジスタＭＮ１２およびＭＮ１３のしきい電圧に相当する電圧が印加され、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態となる。このため、ノードＮ２と電圧ＶＥＥの供給ラインとの間には、電流Ｉ２から分流した電流Ｉ８が流れる。
【００７８】
／／入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態へ変化する。これにより、電流Ｉ１が増加してノードＮ１の電圧が上昇するとともに、電流Ｉ２が減少してノードＮ２の電圧が低下する。
【００７９】
このとき、出力ノードＮｏｕｔがまだ電圧ＶＥＥ付近にあることからｐ型ＭＯＳトランジスタＭＰ１２もオン状態にある。したがって、電流Ｉ８が流れ続ける状態にあり、この電流Ｉ８によって、ノードＮ２の電圧は急速に低下する。
【００８０】
ノードＮ２の電圧が低下するとともに、ノードＮ１の電圧が上昇するため、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態からオン状態へ急速に変化し、電流Ｉ１がｐ型ＭＯＳトランジスタＭＰ１１を介して出力ノードＮｏｕｔに流れ込む。一方、電流Ｉ２の減少によって電流Ｉ３が減少するため、ｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスは急速に大きくなる。これにより、出力ノードＮｏｕｔの電圧は急速に上昇し、インバータＩＮＶ２の出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）からハイレベル（電圧ＶＤＬ）へ変化する。
また、出力ノードＮｏｕｔの電圧上昇にともなって、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態からオフ状態へ変化する。
【００８１】
／／入力信号Ｓｉｎがハイレベルの場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態となり、定電流回路ＣＣ１の電流Ｉのほとんどが、電流Ｉ１としてノードＮ１から出力される。このため、ノードＮ１の電圧は電圧制限回路ＶＬ１によって制限された電圧（クランプ電圧）まで上昇し、ノードＮ２の電圧は電圧ＶＥＥ付近まで低下して、ｐ型ＭＯＳトランジスタＭＰ１１はオン状態になる。
一方、電流Ｉ３が微小であるため、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１はオフ状態になる。
ｐ型ＭＯＳトランジスタＭＰ１１がオン状態、ｎ型ＭＯＳトランジスタＭＮ１１がオフ状態になることから、出力ノードＮｏｕｔの電圧は電圧制限回路ＶＬ１のクランプ電圧になり、インバータＩＮＶ２の出力信号Ｓｏｕｔはハイレベル（電圧ＶＤＬ）になる。
【００８２】
また、ノードＮ２の電圧は電圧ＶＥＥ付近まで低下し、出力ノードＮｏｕｔの電圧が電圧制限回路ＶＬ１のクランプ電圧まで上昇するため、ｐ型ＭＯＳトランジスタＭＰ１２はオフ状態となる。
【００８３】
／／入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１３がオン状態へ変化し、ノードＮ２の電圧が上昇する。ノードＮ２の電圧上昇に伴って電流Ｉ３が増加すると、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスが減少する方向に制御され、出力ノードＮｏｕｔは電圧ＶＥＥに向かって低下する。
さらに、ノードＮ２の電圧上昇に応じてｐ型ＭＯＳトランジスタＭＰ１１はオフ状態に変化するので、ノードＮ１から出力ノードＮｏｕｔへ流れ込む電流が減少し、出力ノードＮｏｕｔの電圧低下が一層加速される。
【００８４】
以上説明したように、図７に示すレベル変換回路によれば、入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１２がオン状態からオフ状態へ変化するまでの間に流れる電流Ｉ８によってノードＮ２の電圧低下が加速される。これにより、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
また、図７に示すレベル変換回路によれば、入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態からオフ状態に変化し、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加する。これにより、ノードＮ１からｎ型ＭＯＳトランジスタＭＮ１１を介して電圧ＶＥＥの供給ラインに流れる貫通電流を減少させることができるため、図１２に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【００８５】
＜第８の実施形態＞
図８は、本発明の第８の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図８と図７の同一符号は同一の構成要素を示す。
図８に示すレベル変換回路は、図７に示すレベル変換回路と同一の構成を有しており、両者の相違点は、電圧制限回路ＶＬ１の接続位置にある。すなわち、図８に示すレベル変換回路においては、電圧制限回路ＶＬ１が出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間に接続されている。
【００８６】
図８に示すレベル変換回路においても、図７に示すレベル変換回路と同様に動作する。
すなわち、入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化する場合、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加するため、図１２に示すレベル変換回路に比べて出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。ローレベルからハイレベルへ変化する場合においては、ｐ型ＭＯＳトランジスタＭＰ１２がオン状態からオフ状態へ変化するまでの間に流れる電流Ｉ８によってノードＮ２の電圧低下が加速されるため、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【００８７】
また、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、図７に示すレベル変換回路では、ノードＮ１の電圧が電圧ＶＥＥ付近まで低下するが、図８に示すレベル変換回路では、ノードＮ１がフローティング状態となり、ノードＮ１の電圧はノードＮ２の電圧付近に保持される。したがって、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、図８に示すレベル変換回路は図８に示すレベル変換回路に比べてｐ型ＭＯＳトランジスタＭＰ１１のオフ状態からオン状態への変化が速くなり、これにより、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【００８８】
＜第９の実施形態＞
図９は、本発明の第９の実施形態に係るレベル変換回路の構成の一例を示すブロック図であり、図５と図９の同一符号は同一の構成要素を示す。
図９に示すレベル変換回路は、図５に示すレベル変換回路から電圧制限回路ＶＬ１を削除した回路と同一の構成を有するとともに、ダイオードＤ１およびＤ２の直列回路を有する。
ダイオードＤ１およびＤ２は、本発明のダイオードの一実施形態である。
【００８９】
ダイオードＤ１およびＤ２の直列回路は、そのアノード側端子が出力ノードＮｏｕｔに接続され、カソード側端子がノードＮ２に接続される。
【００９０】
上述した構成を有する図９に示すレベル変換回路の動作を説明する。
／／入力信号Ｓｉｎがローレベルの場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３はオン状態、ｐ型ＭＯＳトランジスタＭＰ１４はオフ状態となり、定電流回路ＣＣ１の電流Ｉは電流Ｉ２としてノードＮ２に流れる。ｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１２は、ノードＮ２において電流Ｉ２から分流する電流Ｉ３によりオン状態となり、ノードＮ２の電圧は、これらのトランジスタのゲート−ソース間電圧を加算した電圧になる。
【００９１】
カレントミラー回路ＣＭ１に電流Ｉ３が入力されるため、電流Ｉ３に応じた電流Ｉ４が流れるように出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間のインピーダンスが減少する。
一方、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態となり、ノードＮ１から出力される電流Ｉ１は微小であるため、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態とすると、ノードＮ１の電圧は電圧ＶＥＥに向かって低下し、ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態となる電圧、すなわちノードＮ１とノードＮ２との電位差がｐ型ＭＯＳトランジスタＭＰ１１のしきい電圧より小さくなる電圧においてこの電圧低下が停止する。
ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態となるため、出力ノードＮｏｕｔは電圧ＶＥＥ付近まで低下し、インバータＩＮＶ２の出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）になる。
【００９２】
出力ノードＮｏｕｔが電圧ＶＥＥ付近まで低下することから、ダイオードＤ１およびＤ２の直列回路には、ｎ型ＭＯＳトランジスタＭＮ１２およびＭＮ１３のしきい電圧に相当する逆方向電圧が印加され、ダイオードＤ１およびＤ２はオフ状態になる。
【００９３】
／／入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態へ変化する。これにより、電流Ｉ１が増加してノードＮ１の電圧が上昇するとともに、電流Ｉ２が減少してノードＮ２の電圧が低下する。
【００９４】
ノードＮ１とノードＮ２との電位差がｐ型ＭＯＳトランジスタＭＰ１１のしきい電圧より大きくなると、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態からオン状態へ変化する。このとき、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１はオン状態であるため、ｐ型ＭＯＳトランジスタＭＰ１１およびｎ型ＭＯＳトランジスタＭＮ１１を介して電流Ｉ４が流れる。
【００９５】
電流Ｉ２の減少に伴って電流Ｉ３が減少するとともに、電流Ｉ１の増加に伴って電流Ｉ４が増加すると、電流Ｉ３と電流Ｉ４との電流比がカレントミラー回路ＣＭ１において制御される所定の電流比に到達し、カレントミラー回路ＣＭ１の電流制御機能が有効になる。これにより、この所定の電流比が保持されるようにｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスが増加する。たとえば、ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２のサイズが同一である場合、電流Ｉ３と電流Ｉ４とが等しくなるようにｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスが増加する。ｎ型ＭＯＳトランジスタＭＮ１１のインピーダンス増加に応じて、出力ノードＮｏｕｔの電圧は上昇する。
【００９６】
出力ノードＮｏｕｔの電圧上昇とノードＮ２の電圧低下によって、出力ノードＮｏｕｔとノードＮ２との間の電圧差がダイオードＤ１およびＤ２の直列回路のオン電圧より大きくなると、ダイオードＤ１およびＤ２がオン状態となり、電流Ｉ１の一部がノードＮ２に流れ込み、電流Ｉ２と加算される。
【００９７】
／／入力信号Ｓｉｎがハイレベルの場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態となり、定電流回路ＣＣ１の電流Ｉのほとんどが、電流Ｉ１としてノードＮ１から出力される。この電流Ｉ１と電流Ｉ２との電流差によってノードＮ１とノードＮ２との間に電圧差が生じ、ｐ型ＭＯＳトランジスタＭＰ１１はオン状態となる。
【００９８】
ｐ型ＭＯＳトランジスタＭＰ１１から出力される電流Ｉ１は、出力ノードＮｏｕｔにおいて、ダイオードＤ１およびＤ２の直列回路に流れる電流Ｉ９と、カレントミラー回路ＣＭ１に流れる電流Ｉ４とに分流する。ｐ型ＭＯＳトランジスタＭＰ１３から出力される電流Ｉ２は微小であるため、カレントミラー回路ＣＭ１に流れる電流Ｉ３は、ほぼ電流Ｉ９と等しくなる。この電流Ｉ３と電流Ｉ４とが所定の電流比となるように、出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間のインピーダンスがカレントミラー回路ＣＭ１により調節される。
【００９９】
この場合、出力ノードＮｏｕｔの電圧は、ダイオードＤ１およびＤ２の順方向オン電圧と、ｎ型ＭＯＳトランジスタＭＮ１３およびｎ型ＭＯＳトランジスタＭＮ１２のしきい電圧とを加算した電圧にクランプされる。このクランプ電圧を受けて、インバータＩＮＶ１の出力信号はローレベル（ＶＥＥ）になり、インバータＩＮＶ２の出力信号Ｓｏｕｔはハイレベル（電圧ＶＤＬ）になる。
【０１００】
／／入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１３がオン状態へ変化して、電流Ｉ２が増加する。電流Ｉ２の増加により電流Ｉ３が増加すると、電流Ｉ３の増加に応じて電流Ｉ４を増加させるようにカレントミラー回路ＣＭ１の制御が働き、出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間のインピーダンスが減少する。このインピーダンスの減少に応じて、出力ノードＮｏｕｔの電圧は低下する。
さらに、電流Ｉ１の電流減少と電流Ｉ２の電流増加によってノードＮ１とノードＮ２との間の電位差が減少し、この電圧差がｐ型ＭＯＳトランジスタＭＰ１１のしきい電圧より小さくなると、ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態に変化する。これにより、ノードＮ１から出力ノードＮｏｕｔへ流れ込む電流が減少し、出力ノードＮｏｕｔの電圧低下が一層加速される。
【０１０１】
以上説明したように、図９に示すレベル変換回路によれば、入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態からオフ状態に変化し、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加する。これにより、ノードＮ１からｎ型ＭＯＳトランジスタＭＮ１１を介して電圧ＶＥＥの供給ラインに流れる貫通電流を減少させることができるため、図１２に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【０１０２】
また、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、ノードＮ１がフローティング状態となり、ノードＮ１の電圧はノードＮ２の電圧付近に保持される。このため、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、ノードＮ１とノードＮ２との電圧差の僅かな増加によって、ｐ型ＭＯＳトランジスタＭＰ１１は素早くオン状態に変化する。これにより、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【０１０３】
また、ダイオードＤ１およびＤ２のオン電圧と、ｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１２のゲート−ソース間電圧とを利用して、出力ノードＮｏｕｔのハイレベルのクランプ電圧を生成するので、同等のクランプ電圧を生成する場合、図６に示すレベル変換回路に比べて部品数を削減できる。
【０１０４】
＜第１０の実施形態＞
図１０は、本発明の第１０の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図１０と図９の同一符号は同一の構成要素を示す。
図１０に示すレベル変換回路は、図９に示すレベル変換回路と同一の構成を有するとともに、ｐ型ＭＯＳトランジスタＭＰ１２を有する。
ｐ型ＭＯＳトランジスタＭＰ１２は、本発明の第２のトランジスタの一実施形態である。
【０１０５】
ｐ型ＭＯＳトランジスタＭＰ１２は、ノードＮ２と電圧ＶＥＥの供給ラインとの間に接続されており、そのゲートが出力ノードＮｏｕｔに接続される。
【０１０６】
上述した構成を有する図１０に示すレベル変換回路の各トランジスタのオン／オフ動作は、ｐ型ＭＯＳトランジスタＭＰ１２を除いて、図９に示すレベル変換回路とほぼ同様であるため、ここでは、ｐ型ＭＯＳトランジスタＭＰ１２の動作を中心に、図１０に示すレベル変換回路の動作を説明する。
【０１０７】
／／入力信号Ｓｉｎがローレベルの場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、ノードＮ２の電圧は、ｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１４のゲート−ソース間電圧を加算した電圧になり、出力ノードＮｏｕｔは電圧ＶＥＥ付近の電圧になる。このため、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態となる。
【０１０８】
／／入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、その初期状態においてｐ型ＭＯＳトランジスタＭＰ１２はオン状態にあり、出力ノードＮｏｕｔの電圧上昇とノードＮ２の電圧低下に伴ってオン状態からオフ状態に変化する。このｐ型ＭＯＳトランジスタＭＰ１２がオン状態の期間において、電流Ｉ８は流れ続ける状態にあり、この電流Ｉ８によって、ノードＮ２の電圧は急速に低下する。
【０１０９】
／／入力信号Ｓｉｎがハイレベルの場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）の場合、ｐ型ＭＯＳトランジスタＭＰ１２のゲートはそのソースに比べてダイオードＤ１およびＤ２のオン電圧分だけ高電位になるため、ｐ型ＭＯＳトランジスタＭＰ１２はオフ状態になる。
【０１１０】
／／入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化すると、出力ノードＮｏｕｔの電圧低下とノードＮ２の電圧上昇に伴って、ｐ型ＭＯＳトランジスタＭＰ１２はオフ状態からオン状態に変化する。
【０１１１】
このように、図１０に示すレベル変換回路によれば、入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１２がオン状態からオフ状態へ変化するまでの間に流れる電流Ｉ８によってノードＮ２の電圧低下が加速される。これにより、図９に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【０１１２】
また、図１０に示すレベル変換回路によれば、図９に示すレベル変換回路と同様の動作により、同様の効果を奏することができる。
すなわち、入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態からオフ状態に変化し、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加することにより、ノードＮ１からｎ型ＭＯＳトランジスタＭＮ１１を介して電圧ＶＥＥの供給ラインに流れる貫通電流を減少させることができる。このため、図１２に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、ノードＮ１がフローティング状態となり、ノードＮ１の電圧はノードＮ２の電圧付近に保持されるため、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、ノードＮ１とノードＮ２との電圧差の僅かな増加によって、ｐ型ＭＯＳトランジスタＭＰ１１は素早くオン状態に変化する。これにより、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
ダイオードＤ１およびＤ２のオン電圧と、ｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１２のゲート−ソース間電圧とを利用して、出力ノードＮｏｕｔのハイレベルのクランプ電圧を生成するので、同等のクランプ電圧を生成する場合、図８に示すレベル変換回路に比べて部品数を削減できる。
【０１１３】
なお、本発明は上述した実施形態に限定されない。
たとえば、上述した実施形態においてはトランジスタとしてｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタトランジスタが用いられているが、本発明はこれに限定されず、たとえばバイポーラ型のトランジスタなど、他の種々のトランジスタを用いて本発明のレベル変換回路を構成することができる。
【０１１４】
上述した実施形態において用いられている差動電流出力部や、電圧制限回路、カレントミラー回路などの回路ブロックの構成は任意であり、これらと同様な機能を有する他の回路構成を有した任意の回路ブロックに置き換えることができる。
【０１１５】
図９および図１０に示すレベル変換回路において、ダイオードの接続位置は一例であり、本発明はこれに限定されない。たとえば、ダイオードＤ２のカソード端子をカレントミラー回路ＣＭ１の電流Ｉ３の入力端子に接続しても良い。
また、ダイオードの直列数は任意であり、出力ノードＮｏｕｔのハイレベル電圧に応じて、ダイオードを１つまたは３つ以上にしても良い。
【０１１６】
【発明の効果】
本発明のレベル変換回路によれば、消費電力を増加させることなく動作速度を高速化することができる。また、同等の動作速度で比較した場合、消費電力をより削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図２】本発明の第２の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図３】本発明の第３の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図４】本発明の第４の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図５】本発明の第５の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図６】本発明の第６の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図７】本発明の第７の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図８】本発明の第８の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図９】本発明の第９の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図１０】本発明の第１０の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図１１】液晶駆動用ＩＣにおいて扱われる信号レベルの一例を図解した図である。
【図１２】液晶駆動用ＩＣの入力部に用いられる一般的なレベル変換回路の構成の一例を示す回路図である。
【符号の説明】
ＭＮ１〜４，ＭＮ１１〜１８…ｎ型ＭＯＳトランジスタ、ＭＰ１〜４，ＭＰ１１〜ＭＰ１６…ｐ型ＭＯＳトランジスタ、ＣＣ１…定電流回路、ＤＩＦ…差動電流出力部、ＣＭ１，ＣＭ２…カレントミラー回路、ＶＬ１，ＶＬ２…電圧制限回路、ＩＮＶ１，ＩＮＶ１Ａ，ＩＮＶ２，ＩＮＶ２Ａ…インバータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a level conversion circuit for performing signal level conversion when transmitting a signal between systems having different reference potentials, and more particularly to a level conversion circuit used for an input portion of a liquid crystal driving IC. .
[0002]
[Prior art]
FIG. 11 is a diagram illustrating an example of signal levels handled in the liquid crystal driving IC.
The voltage VSS indicates a reference potential on the system side that inputs a logic signal to the liquid crystal driving IC, and the voltage VDD indicates the power supply voltage. When the voltage VSS is 0V, the voltage VDD is about 3V, for example.
[0003]
On the other hand, the voltage VEE indicates a reference potential of a signal processed in the logic circuit inside the liquid crystal driving IC, and the voltage VDL indicates the power supply voltage. For example, voltage VEE is set to a voltage that is approximately −15V lower than voltage VSS, and voltage VDL is set to a voltage that is approximately + 5V (−10V relative to voltage VSS) with respect to voltage VEE.
The voltage VCOM indicates the maximum level of a signal output from the liquid crystal driving IC, and is set to a voltage of about +40 V (+25 V with respect to the voltage VSS) with respect to the voltage VEE.
[0004]
Thus, in a general liquid crystal driving IC, since the reference potential differs between the input side system and the internal logic circuit, a level conversion circuit for converting the level of the input signal to the level of the internal logic circuit is necessary. It becomes.
[0005]
FIG. 12 is a circuit diagram showing an example of a configuration of a general level conversion circuit used in the input unit of the liquid crystal driving IC.
The level conversion circuit shown in FIG. 12 includes n-type MOS transistors MN1 to MN4, p-type MOS transistors MP1 to MP4, and inverters INV1 and INV2.
[0006]
The p-type MOS transistors MP1 to MP3 constitute a differential current output unit that converts a voltage difference between the input signal Sin and the reference voltage Vref (VDD / 2) into a current difference.
In the p-type MOS transistor MP1, the source is connected to the supply line of the voltage VDD, the drain is commonly connected to the sources of the p-type MOS transistor MP2 and the p-type MOS transistor MP3, and a constant bias voltage Vb is input to the gate.
The drain of the p-type MOS transistor MP2 is connected to the drain of the n-type MOS transistor MN1, and the input signal Sin is input to the gate.
The drain of the p-type MOS transistor MP3 is connected to the drain of the n-type MOS transistor MN2, and the reference voltage Vref is input to the gate.
[0007]
The n-type MOS transistors MN1 and MN2 form a current mirror circuit that controls the current flowing from the p-type MOS transistor MP3 to the n-type MOS transistor MN2 in accordance with the current flowing from the p-type MOS transistor MP2 to the n-type MOS transistor MN1. .
The n-type MOS transistor MN1 has a gate connected to the drain and a source connected to the supply line of the voltage VEE.
The n-type MOS transistor MN2 has a gate connected to the gate of the n-type MOS transistor MN1, and a source connected to the supply line of the voltage VEE.
[0008]
The p-type MOS transistor MP4, the n-type MOS transistors MN3, and MN4 have a voltage at the node Nout, to which the drains of the p-type MOS transistor MP3 and the n-type MOS transistor MN2 are commonly connected, slightly lower than or equal to the voltage VDL. The clamp circuit for limiting to the voltage of is configured.
These transistors (MP4, MN3, MN4) are connected in series between the node Nout and the supply line of the voltage VEE, and the gate of each transistor is connected to its own drain.
[0009]
A signal output from the node Nout is output as an output signal Sout via two-stage inverters INV1 and INV2 connected in series. Since inverters INV1 and INV2 operate using voltages VEE and VDL as power supply voltages, the level of output signal Sout is included in the range of voltages VEE to VDL.
[0010]
The operation of the level conversion circuit shown in FIG. 12 having the above-described configuration will be described.
The p-type MOS transistor MP1 operates as a constant current circuit by receiving a constant bias voltage Vb at the gate, and this constant current is shunted to the p-type MOS transistor MP2 and the p-type MOS transistor MP3.
[0011]
When the input signal Sin is at a low level (voltage VSS), the reference voltage Vref is set to an intermediate potential (VDD / 2) between the voltages VSS and VDD, so that the gate-source voltage of the p-type MOS transistor MP2 is p. The voltage is higher than the gate-source voltage of the type MOS transistor MP3, the p-type MOS transistor MP2 is turned on, and the p-type MOS transistor MP3 is turned off. Thereby, most of the current flowing through the p-type MOS transistor MP1 flows into the n-type MOS transistor MN1. The impedance of the n-type MOS transistor MN2 is controlled so that the current ratio between the current flowing in the n-type MOS transistor MN1 and the current flowing in the n-type MOS transistor MN2 is constant, but current is supplied from the p-type MOS transistor MP3. Therefore, the impedance becomes very small, and the voltage at the node Nout decreases to the voltage VEE. As a result, the output signal Sout becomes low level (voltage VEE).
[0012]
When the input signal Sin is at a high level (voltage VDD), contrary to the above, the p-type MOS transistor MP2 is turned off and the p-type MOS transistor MP3 is turned on. In this case, since almost no current flows through the n-type MOS transistor MN1, the n-type MOS transistor MN2 is turned off. For this reason, the constant current supplied from the p-type MOS transistor MP1 flows into the clamp circuits (MP4, MN3, MN4) via the p-type MOS transistor MP3. The voltage of the node Nout is limited to a constant voltage that is higher than the voltage VEE and slightly lower than or equal to the voltage VDL, depending on the threshold voltage of each transistor (MP4, MN3, MN4) constituting the clamp circuit. As a result, the input signal of the inverter INV1 becomes high level, and the output signal becomes high level (voltage VDL).
[0013]
[Problems to be solved by the invention]
Incidentally, with the recent increase in size and resolution of liquid crystal devices, liquid crystal drive ICs are required to have higher operating speeds.
To increase the operation speed in the level conversion circuit shown in FIG. 12, for example, a method of charging / discharging the charge of the capacitive component connected to the node Nout at high speed by increasing the current flowing through the p-type MOS transistor MP1 is conceivable. . However, this method has a disadvantage that the power consumption increases as the current increases. Conversely, if the current flowing through the p-type MOS transistor MP1 is reduced in order to reduce power consumption, there is a disadvantage that the operation speed of the level conversion circuit is lowered.
[0014]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a level conversion circuit capable of increasing the operation speed without increasing the power consumption.
[0015]
In order to achieve the above object, a level conversion circuit according to the present invention is a level conversion circuit that converts an input signal with a first voltage as a reference into an output signal with a second voltage as a reference. Generating a first current and a second current having a current difference corresponding to a voltage difference between a signal and the first voltage, outputting the first current from the first node, and outputting the second current; Is output from the second node, an output node from which the output signal is output, and between the output node and the first node in response to an increase in the second current. First impedance adjusting means for increasing impedance and decreasing the impedance in response to a decrease in the second current, and supplying the output node and the second voltage in response to an increase in the second current Impedance between the line Small Toe, and a second impedance adjusting means for increasing the impedance in accordance with a decrease of the second current.
[0016]
According to the level conversion circuit of the present invention, the second current output from the differential current output means increases in accordance with the voltage difference between the input signal and the first voltage, and the first current is increased. Decreases, the first impedance adjusting means adjusts the impedance between the output node and the first node in an increasing direction, and the second impedance adjusting means adjusts the output node and the output node. The impedance between the second voltage supply line and the second voltage supply line is adjusted to decrease. For this reason, the voltage of the output node changes toward the second voltage. Further, when the second current output from the differential current output means decreases and the first current increases according to a voltage difference between the input signal and the first voltage, the first current increases. The impedance adjusting means adjusts the impedance between the output node and the first node in a decreasing direction, and the second impedance adjusting means adjusts the output node and the second voltage supply line. The impedance is adjusted in the direction of increasing. For this reason, the voltage of the output node changes toward the first voltage.
[0017]
Preferably, the first impedance adjusting means may include a first transistor connected between the first node and the output node, the impedance of which varies according to the voltage of the second node. good. The second impedance adjusting means includes a fourth current flowing from the output node to the second voltage supply line in response to a third current flowing from the second node to the second voltage supply line. A first current mirror circuit for controlling current may be included.
[0018]
Further, a second transistor connected between the second node and the second voltage supply line, the impedance of which changes according to the voltage of the output node may be provided.
In this case, the sixth current that flows from the first node to the second voltage supply line or the seventh current that flows from the output node to the second voltage supply line depends on the seventh current. You may have the 2nd current mirror circuit which controls the 8th electric current which flows into 2 transistors.
[0019]
There may be provided a first voltage limiting circuit for limiting a voltage difference between the first node or the output node and the second voltage supply line to a predetermined range.
Alternatively, the second current is inserted on the path of the sixth current or the seventh current and limits the voltage difference between the first node or the output node and the second voltage supply line to a predetermined range. The voltage limiting circuit may be included.
[0020]
One or a plurality of diodes connected in series may be provided between the input node of the first current limiting circuit for inputting the third current and the output node.
In this case, a second transistor connected between the second node and the second voltage supply line and having an impedance that changes in accordance with the voltage of the output node may be provided.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0022]
<First Embodiment>
FIG. 1 is a circuit diagram showing an example of the configuration of the level conversion circuit according to the first embodiment of the present invention.
The level conversion circuit shown in FIG. 1 includes a differential current output unit DIF1, current mirror circuits CM1 and CM2, a voltage limiting circuit VL2, p-type MOS transistors MP11 and MP12, an n-type MOS transistor MN13, an inverter INV1, and INV2.
The differential current output unit DIF1 is an embodiment of the differential current output means of the present invention.
The p-type MOS transistor MP11 is an embodiment of the first transistor of the present invention.
The current mirror circuit CM1 is an embodiment of the first current mirror circuit of the present invention.
The p-type MOS transistor MP12 is an embodiment of the second transistor of the present invention.
The current mirror circuit CM2 is an embodiment of the second current mirror circuit of the present invention.
The voltage limiting circuit VL2 is an embodiment of the second voltage limiting circuit of the present invention.
[0023]
The differential current output unit DIF1 generates a current I1 and a current I2 having a current difference corresponding to the voltage difference between the input signal Sin and the reference voltage Vref, outputs the current I1 from the node N1, and outputs the current from the node N2. To do.
[0024]
In the example of FIG. 1, the differential current output unit DIF1 includes p-type MOS transistors MP13 and MP14 and a constant current circuit CC1.
The sources of the p-type MOS transistors MP13 and MP14 are connected in common, and a constant current I flowing from the supply line of the voltage VDD via the constant current circuit CC1 is supplied to this connection point.
The drain of the p-type MOS transistor MP13 is connected to the node N2, and the input signal Sin is input to its gate.
The drain of the p-type MOS transistor MP14 is connected to the node N1, and the reference voltage Vref is input to the gate thereof.
[0025]
The p-type MOS transistor MP11 is connected between the node N1 and the output node Nout, and its gate is connected to the node N2.
[0026]
The current mirror circuit CM1 controls the current I4 flowing from the output node Nout to the supply line of the voltage VEE according to the current I3 flowing from the node N2 to the supply line of the voltage VEE.
[0027]
In the example of FIG. 1, the current mirror circuit CM1 includes n-type MOS transistors MN11 and MN12.
N-type MOS transistors MN11 and MN12 have their gates connected in common and their sources connected to a supply line of voltage VEE. The gate of the n-type MOS transistor MN12 is connected to its own drain, and a current I3 is input from the drain. The drain of the n-type MOS transistor MN11 is connected to the output node Nout.
[0028]
An n-type MOS transistor MN13 is inserted on the path of the current I3 flowing from the node N2 to the current mirror circuit CM1. The drain and gate of the n-type MOS transistor MN13 are connected to the node N2, and the source is connected to the current input node of the current mirror circuit CM1.
[0029]
The p-type MOS transistor MP12 is connected between the node N2 and the supply line of the voltage VEE, and its gate is connected to the output node Nout.
[0030]
The current mirror circuit CM2 controls the current I8 flowing through the p-type MOS transistor MP12 according to the current I6 flowing from the node N1 to the supply line of the voltage VEE.
[0031]
In the example of FIG. 1, the current mirror circuit CM2 includes n-type MOS transistors MN14 and MN15.
N-type MOS transistors MN14 and MN15 have their gates connected in common and their sources connected to a supply line for voltage VEE. The gate of the n-type MOS transistor MN14 is connected to its own drain, and its drain is connected to the node N1 via the voltage limiting circuit VL2. The drain of the n-type MOS transistor MN15 is connected to the node N2 through the p-type MOS transistor MP12.
[0032]
The voltage limiting circuit VL2 is inserted on the path of the current I6 flowing from the node N1 to the current mirror circuit CM2, and limits the voltage difference between the node N1 and the voltage VEE supply line to a predetermined range.
In the example of FIG. 1, the voltage limiting circuit VL2 is configured as a series circuit of a p-type MOS transistor MP15 and an n-type MOS transistor MN16. That is, the drain and source of p-type MOS transistor MP15 and n-type MOS transistor MN16 are connected to each other, the source of p-type MOS transistor MP15 is at node N1, and the drain of n-type MOS transistor MN16 is the current input node of current mirror circuit CM2. Connected to.
[0033]
A signal output from the node Nout is output as an output signal Sout via two-stage inverters INV1 and INV2 connected in series. Since inverters INV1 and INV2 operate using voltages VEE and VDL as power supply voltages, the level of output signal Sout is included in the range of voltages VEE to VDL.
[0034]
The operation of the level conversion circuit shown in FIG. 1 having the above-described configuration will be described.
In the following description, as an example, it is assumed that each power supply voltage (VDD, VSS, VDL, VEE) has the voltage level shown in FIG.
[0035]
// When the input signal Sin is low //
When the input signal Sin is at a low level (voltage VSS), if the reference voltage Vref is set to an intermediate potential (VDD / 2) between the voltage VSS and the voltage VDD, between the gate and the source of the p-type MOS transistor MP13 Since the voltage becomes larger than the gate-source voltage of the p-type MOS transistor MP14, the p-type MOS transistor MP13 is turned on and the p-type MOS transistor MP14 is turned off. Most of the current I supplied from the constant current circuit CC1 is output from the node N2 as the current I2.
[0036]
A current I3 shunted from the current I2 at the node N2 flows to the current mirror circuit CM1 via the n-type MOS transistor MN13. The voltage of the node N2 is a voltage obtained by adding the gate-source voltages of the n-type MOS transistors MN13 and MN12 in the on state.
On the other hand, the current I1 output from the node N1 is very small compared to the current I2, and the current I6 that is shunted from the current I1 at the node N1 is also very small, so that the p-type MOS transistor MP15 receives this current I6. The gate-source voltage generated in the n-type MOS transistors MN16 and MN14 is very small.
Therefore, the gate of the p-type MOS transistor MP11 has a higher potential than its source, and the p-type MOS transistor MP11 is turned off.
[0037]
While the p-type MOS transistor MP11 is turned off, the current mirror circuit CM1 reduces the impedance between the output node Nout and the supply line of the voltage VEE so that the current I4 corresponding to the current I3 flows. Nout decreases to near the voltage VEE. For this reason, the output signal Sout of the inverter INV2 becomes a low level (voltage VEE).
[0038]
Since the output node Nout drops to the voltage VEE, a voltage corresponding to the threshold voltage of the n-type MOS transistors MN12 and MN13 is applied between the gate and source of the p-type MOS transistor MP12, and the p-type MOS transistor MP12 is Turns on. Therefore, a current I8 controlled by the current mirror circuit CM2 flows from the node N2 to the supply line of the voltage VEE. However, since the current I6 is very small, the current I8 is very small compared to the current I3, and most of the current I2 flows through the current mirror circuit CM1 as the current I3.
[0039]
// When input signal Sin changes from low level to high level //
When the input signal Sin changes from the low level (voltage VSS) to the high level (voltage VDD), the p-type MOS transistor MP13 changes to the off state and the p-type MOS transistor MP14 changes to the on state, and the voltage of the node N1 Rises. When the current I6 increases as the voltage of the node N1 increases, the current I8 is also controlled to increase by the current mirror circuit CM2. At this time, since the output node Nout is still near the voltage VEE and the p-type MOS transistor MP12 is in the on state, the voltage at the node N2 rapidly decreases as the current I8 increases.
[0040]
Since the voltage at the node N2 decreases and the voltage at the node N1 increases, the p-type MOS transistor MP11 rapidly changes from the off state to the on state, and a part of the current I1 is output via the p-type MOS transistor MP11. It flows into the node Nout. On the other hand, since the current I3 decreases due to the decrease in the current I2 and the increase in the current I8, the impedance of the n-type MOS transistor MN11 rapidly increases. As a result, the voltage at the output node Nout rapidly rises, and the output signal Sout of the inverter INV2 changes from the low level (voltage VEE) to the high level (voltage VDL).
As the voltage at the output node Nout increases, the p-type MOS transistor MP12 changes from the on state to the off state.
[0041]
// When the input signal Sin is high //
When the input signal Sin is at a high level (voltage VDD), the p-type MOS transistor MP13 is turned off and the p-type MOS transistor MP14 is turned on, and most of the current I of the constant current circuit CC1 is output from the node N1 as the current I1. Is done.
[0042]
The voltage at the node N1 is clamped by a voltage obtained by adding the gate-source voltages of the p-type MOS transistor MP15 and the n-type MOS transistors MN16 and MN14 in the on state. In addition, since currents I2 and I3 are very small and the gate-source voltages of n-type MOS transistors MN12 and MN13 are also very small, the voltage at node N2 drops to around voltage VEE. Therefore, the p-type MOS transistor MP11 is turned on.
On the other hand, since the current I3 is very small, the n-type MOS transistor MN11 of the current mirror circuit CM1 is turned off.
Since the p-type MOS transistor MP11 is turned on and the n-type MOS transistor MN11 is turned off, the voltage of the output node Nout becomes a high level voltage clamped by the voltage limiting circuit VL2, and the output signal Sout of the inverter INV2 is high. Level (voltage VDL). Further, since the gate of the p-type MOS transistor MP12 has a higher potential than its source, the p-type MOS transistor MP12 is turned off.
[0043]
// When input signal Sin changes from high level to low level //
When the input signal Sin changes from the high level (voltage VDD) to the low level (voltage VSS), the p-type MOS transistor MP14 changes to the off state and the p-type MOS transistor MP13 changes to the on state, and the voltage at the node N2 Rises. When the current I3 increases as the voltage of the node N2 increases, the impedance of the n-type MOS transistor MN11 of the current mirror circuit CM1 is controlled to decrease, and the output node Nout decreases toward the voltage VEE.
Furthermore, since the p-type MOS transistor MP11 changes to the OFF state in accordance with the voltage rise at the node N2, the current flowing from the node N1 to the output node Nout is reduced, and the voltage drop at the output node Nout is further accelerated.
[0044]
As described above, according to the level conversion circuit shown in FIG. 1, when the input signal Sin changes from the low level to the high level, the p-type MOS transistor MP12 changes from the on state to the off state. The voltage drop at the node N2 is accelerated by the current I8 that increases according to the current I1. As a result, the increase in the impedance of the n-type MOS transistor MN11 and the decrease in the impedance of the p-type MOS transistor MP11 are accelerated, so that the voltage rising speed of the output node Nout can be increased.
[0045]
Further, according to the level conversion circuit shown in FIG. 1, when the input signal Sin changes from the high level to the low level, the p-type MOS transistor MP11 changes from the on state to the off state, whereby the node N1 and the output node Impedance between Nout increases. In the level conversion circuit shown in FIG. 12, a through current transiently flows from the p-type MOS transistor MP3 to the n-type MOS transistor MN2 when the voltage of the output node Nout falls, but in the level conversion circuit shown in FIG. Since the node N1 and the output node Nout are blocked by the p-type MOS transistor MP11, this through current can be reduced. Therefore, according to the level conversion circuit shown in FIG. 1, the voltage falling speed of the output node Nout can be increased as compared with the level conversion circuit shown in FIG.
[0046]
(Comparison by simulation 1)
The signal delay time (delay time of the output signal Sout with respect to the input signal Sin) of the level conversion circuit shown in FIGS. 1 and 12 was compared by simulation.
As simulation conditions, the voltage VDD was set to 2.3 V, the voltage VEE was set to −5 V, and the currents of the p-type MOS transistor MP1 and the constant current circuit CC1 were set to the same value.
As a result, the signal delay time in the level conversion circuit shown in FIG. 12 was 430 nsec, and the signal delay time in the level conversion circuit shown in FIG. 1 was 272 nsec. When both are compared, the signal delay time in the level conversion circuit shown in FIG. 1 is reduced by 37% compared to the level conversion circuit shown in FIG.
[0047]
(Comparison by simulation 2)
The power consumption of the level conversion circuit shown in FIGS. 1 and 12 (not including the inverters INV1 and INV2) was compared by simulation.
As simulation conditions, the voltage VDD was set to 2.3 V, the voltage VEE was set to −5 V, and the currents of the p-type MOS transistor MP1 and the constant current circuit CC1 were set so that the signal delay time was 430 nsec.
As a result, the power consumption in the level conversion circuit shown in FIG. 12 was 0.064 mW, and the power consumption in the level conversion circuit shown in FIG. 1 was 0.031 mW. When both are compared, the power consumption of the level conversion circuit shown in FIG. 1 is reduced by 51% compared to the level conversion circuit shown in FIG.
As described above, according to the level conversion circuit shown in FIG. 1, when operated at the same speed as the level conversion circuit shown in FIG. 12, the power consumption can be greatly reduced.
[0048]
<Second Embodiment>
FIG. 2 is a circuit diagram showing an example of the configuration of the level conversion circuit according to the second embodiment of the present invention. The same reference numerals in FIG. 2 and FIG. 1 indicate the same components.
The level conversion circuit shown in FIG. 2 has the same configuration as the level conversion circuit shown in FIG. 1, and the difference between the two is the connection position of the voltage limiting circuit VL2. That is, in the level conversion circuit shown in FIG. 2, the voltage limiting circuit VL2 is connected between the output node Nout and the current mirror circuit CM2. Therefore, the current I8 flowing through the p-type MOS transistor MP12 is controlled according to the current I7 flowing from the output node Nout to the supply line of the voltage VEE via the voltage limiting circuit VL2.
[0049]
The level conversion circuit shown in FIG. 2 operates in the same manner as the level conversion circuit shown in FIG.
That is, when the input signal Sin changes from a high level (voltage VDD) to a low level (voltage VSS), the impedance between the node N1 and the output node Nout increases, so that it is compared with the level conversion circuit shown in FIG. The falling speed of the voltage at the output node Nout can be increased.
[0050]
Further, when the input signal Sin changes from the low level (voltage VSS) to the high level (voltage VDD), the voltage drop at the node N2 is accelerated by the current I8, so the rising speed of the voltage at the output node Nout is increased. can do.
However, since the current I7 does not flow until the p-type MOS transistor MP11 is turned on, the delay time until the current I8 begins to flow is longer than that of the level conversion circuit shown in FIG.
[0051]
Further, when the input signal Sin is at a low level (voltage VSS), in the level conversion circuit shown in FIG. 1, since the current I1 is a minute current, the transistors (MP15, MN16, The voltage between the gate and the source of MN14) decreases, and the voltage at the node N1 decreases to near the voltage VEE. Therefore, when the input signal Sin changes from the low level (voltage VSS) to the high level (voltage VDD), the p-type MOS transistor MP11 is in the off state until the voltage at the node N1 is raised to a voltage higher than the voltage at the node N2. become. On the other hand, in the level conversion circuit shown in FIG. 2, when the input signal Sin is at a low level (voltage VSS), the node N1 is in a floating state, for example, the drain-source capacitance of the p-type MOS transistor MP14, etc. The voltage at node N1 is held in the vicinity of the voltage at node N2 by the electric charge accumulated in. Therefore, when the input signal Sin changes from the low level (voltage VSS) to the high level (voltage VDD), the p-type MOS transistor MP11 quickly changes to the on state in response to a slight voltage drop at the node N2. Thereby, the rising speed of the voltage of the output node Nout can be increased.
[0052]
<Third Embodiment>
FIG. 3 is a circuit diagram showing an example of the configuration of the level conversion circuit according to the third embodiment of the present invention. The same reference numerals in FIG. 3 and FIG. 1 denote the same components.
In the level conversion circuit shown in FIG. 3, the voltage limiting circuit VL2 and the current mirror circuit CM2 in the level conversion circuit shown in FIG. 1 are deleted, and an n-type MOS transistor MN17 is provided instead. Inverters INV1 and INV2 that operate using voltages VEE and VDL as power supply voltages are replaced with inverters INV1A and INV2A that operate using voltages VEE and VDD as power supply voltages. Other configurations are the same as those of the level conversion circuit shown in FIG.
The n-type MOS transistor MN17 is an embodiment of the third transistor of the present invention.
[0053]
The n-type MOS transistor MN17 is inserted on the path of the current I8 that flows from the node N2 through the p-type MOS transistor MP12 to the supply line of the voltage VEE.
In the example of FIG. 3, it is inserted on the connection line between the drain of the p-type MOS transistor MP12 and the supply line of the voltage VEE. The gate of the n-type MOS transistor MN17 is connected to the node N1.
[0054]
The operation of the level conversion circuit shown in FIG. 3 having the above-described configuration will be described.
// When the input signal Sin is low //
When the input signal Sin is at a low level (voltage VSS), the p-type MOS transistor MP13 is turned on, the p-type MOS transistor MP14 is turned off, and the current I of the constant current circuit CC1 flows to the node N2 as the current I2. The n-type MOS transistors MN13 and MN12 are turned on by the current I3 shunted from the current I2 at the node N2, and the voltage at the node N2 becomes a voltage obtained by adding the gate-source voltages of these transistors.
[0055]
Since the current I3 is input to the current mirror circuit CM1, the impedance between the output node Nout and the supply line of the voltage VEE decreases so that the current I4 corresponding to the current I3 flows.
On the other hand, since the p-type MOS transistor MP14 is in the off state, the current I1 output from the node N1 is very small. Therefore, when the p-type MOS transistor MP11 is turned on, the voltage at the node N1 decreases toward the voltage VEE, and the voltage at which the p-type MOS transistor MP11 is turned off, that is, the potential difference between the node N1 and the node N2 is p-type. This voltage drop stops at a voltage lower than the threshold voltage of the MOS transistor MP11.
Since the p-type MOS transistor MP11 is turned off, the output node Nout decreases to near the voltage VEE, and the output signal Sout of the inverter INV2A becomes a low level (voltage VEE).
[0056]
Since the output node Nout decreases to near the voltage VEE, a voltage corresponding to the threshold voltage of the n-type MOS transistors MN12 and MN13 is applied between the gate and source of the p-type MOS transistor MP12, and the p-type MOS transistor MP12. Is turned on.
Further, since the voltage of the node N1 higher than the node N2 is applied between the gate and the source of the n-type MOS transistor MN17, the n-type MOS transistor MN17 is turned on.
Therefore, a current I8 flows between the node N2 and the supply line of the voltage VEE via the p-type MOS transistor MP12 and the n-type MOS transistor MN17.
[0057]
// When input signal Sin changes from low level to high level //
When the input signal Sin changes from a low level (voltage VSS) to a high level (voltage VDD), the p-type MOS transistor MP13 changes to an off state and the p-type MOS transistor MP14 changes to an on state. As a result, the current I1 increases to increase the voltage at the node N1, and the current I2 decreases to decrease the voltage at the node N2.
[0058]
At this time, since the voltage at the node N1 rises, the n-type MOS transistor MN17 continues to be in the on state, and since the output node Nout is still near the voltage VEE, the p-type MOS transistor MP12 is also in the on state. Therefore, the current I8 is still flowing, and the voltage at the node N2 rapidly decreases due to the current I8.
[0059]
Since the voltage at the node N2 decreases and the voltage at the node N1 increases, the p-type MOS transistor MP11 rapidly changes from the off state to the on state, and the current I1 flows to the output node Nout via the p-type MOS transistor MP11. Flows in. On the other hand, since the current I3 decreases due to the decrease in the current I2, the impedance of the n-type MOS transistor MN11 rapidly increases. As a result, the voltage of the output node Nout rapidly rises, and the output signal Sout of the inverter INV2A changes from the low level (voltage VEE) to the high level (voltage VDD).
As the voltage at the output node Nout increases, the p-type MOS transistor MP12 changes from the on state to the off state.
[0060]
// When the input signal Sin is high //
When the input signal Sin is at a high level (voltage VDD), the p-type MOS transistor MP13 is turned off and the p-type MOS transistor MP14 is turned on, and most of the current I of the constant current circuit CC1 is output from the node N1 as the current I1. Is done. Therefore, the voltage at the node N1 rises to near the voltage VDD, the voltage at the node N2 falls to near the voltage VEE, and the p-type MOS transistor MP11 is turned on.
On the other hand, since the current I3 is very small, the n-type MOS transistor MN11 of the current mirror circuit CM1 is turned off.
Since the p-type MOS transistor MP11 is turned on and the n-type MOS transistor MN11 is turned off, the voltage of the output node Nout becomes a high level voltage near the voltage VDD, and the output signal Sout of the inverter INV2A is high level (voltage VDD )become.
[0061]
// When input signal Sin changes from high level to low level //
When the input signal Sin changes from the high level (voltage VDD) to the low level (voltage VSS), the p-type MOS transistor MP14 changes to the off state and the p-type MOS transistor MP13 changes to the on state, and the voltage at the node N2 Rises. When the current I3 increases as the voltage of the node N2 increases, the impedance of the n-type MOS transistor MN11 of the current mirror circuit CM1 is controlled to decrease, and the output node Nout decreases toward the voltage VEE.
Furthermore, since the p-type MOS transistor MP11 changes to the OFF state in accordance with the voltage rise at the node N2, the current flowing from the node N1 to the output node Nout is reduced, and the voltage drop at the output node Nout is further accelerated.
[0062]
As described above, according to the level conversion circuit shown in FIG. 3, when the input signal Sin changes from the low level to the high level, the p-type MOS transistor MP12 changes from the on state to the off state. The voltage drop at the node N2 is accelerated by the flowing current I8. As a result, the increase in the impedance of the n-type MOS transistor MN11 and the decrease in the impedance of the p-type MOS transistor MP11 are accelerated, so that the voltage rising speed of the output node Nout can be increased.
[0063]
Further, according to the level conversion circuit shown in FIG. 3, when the input signal Sin changes from the high level to the low level, the p-type MOS transistor MP11 changes from the on state to the off state, and the node N1 and the output node Nout Impedance increases between. As a result, the through current flowing from the node N1 to the supply line of the voltage VEE via the n-type MOS transistor MN11 can be reduced, so that the voltage at the output node Nout falls compared to the level conversion circuit shown in FIG. The speed can be increased.
[0064]
<Fourth Embodiment>
FIG. 4 is a circuit diagram showing an example of the configuration of a level conversion circuit according to the fourth embodiment of the present invention. The same reference numerals in FIG. 4, FIG. 1 and FIG. 3 denote the same components.
In the level conversion circuit shown in FIG. 4, inverters INV1A and INV2A of the level conversion circuit shown in FIG. 3 are replaced with inverters INV1 and INV2 used in the level conversion circuit shown in FIG. Further, the voltage limiting circuit VL1 is connected between the output node Nout and the supply line of the voltage VEE. Other configurations are the same as those of the level conversion circuit shown in FIG.
The voltage limiting circuit VL1 is an embodiment of the first voltage limiting circuit of the present invention.
[0065]
In the example of FIG. 4, the voltage limiting circuit VL1 includes a p-type MOS transistor MP16 and n-type MOS transistors MN17 and MN18.
These transistors (MP16, MN17, MN18) are connected in series with each other, and this series circuit is connected between the output node Nout and the supply line of the voltage VEE. The gates of the transistors (MP16, MN17, MN18) are connected to their own drains.
[0066]
According to the voltage limiting circuit VL shown in FIG. 4 having the above-described configuration, the voltage at the high level of the output node Nout can be set to a predetermined voltage determined by the voltage limiting circuit VL1. In the example of FIG. 4, the voltage is obtained by adding the gate-source voltages in the on state of the p-type MOS transistor MP16, the n-type MOS transistors MN17, and MN18.
Other operations are the same as those of the level conversion circuit shown in FIG. 3, and the same effects can be obtained.
[0067]
<Fifth Embodiment>
FIG. 5 is a circuit diagram showing an example of the configuration of a level conversion circuit according to the fifth embodiment of the present invention. The same reference numerals in FIG. 5, FIG. 1 and FIG. 4 indicate the same components.
In the level conversion circuit shown in FIG. 5, the p-type MOS transistor MP12, the voltage limiting circuit VL2, and the current mirror circuit CM2 in the level conversion circuit shown in FIG. 1 are deleted. Further, a voltage limiting circuit VL1 used in the level conversion circuit shown in FIG. 4 is connected between the node N1 and the supply line of the voltage VEE. Other configurations are the same as those of the level conversion circuit shown in FIG.
[0068]
In the level conversion circuit shown in FIG. 5, since there is no current I8 flowing from the node N2 to the supply line of the voltage VEE, the node when the input signal Sin changes from the low level (voltage VSS) to the high level (voltage VDD). There is no function to accelerate the voltage drop of N2. Therefore, the voltage rising speed of the output node Nout is slower than that of the level conversion circuit shown in FIG.
However, when the input signal Sin changes from the high level (voltage VDD) to the low level (voltage VSS), the impedance between the node N1 and the output node Nout is increased as in the level conversion circuit shown in FIG. By this function, the through current flowing from the node N1 to the supply line of the voltage VEE via the n-type MOS transistor MN11 can be reduced. Therefore, the voltage falling speed of the output node Nout can be increased as compared with the level conversion circuit shown in FIG.
[0069]
<Sixth Embodiment>
FIG. 6 is a circuit diagram showing an example of the configuration of the level conversion circuit according to the sixth embodiment of the present invention. The same reference numerals in FIG. 6 and FIG. 5 indicate the same components.
The level conversion circuit shown in FIG. 6 has the same configuration as the level conversion circuit shown in FIG. 5, and the difference between the two is the connection position of the voltage limiting circuit VL1. That is, in the level conversion circuit shown in FIG. 6, the voltage limiting circuit VL1 is connected between the output node Nout and the supply line of the voltage VEE.
[0070]
The level conversion circuit shown in FIG. 6 operates in the same manner as the level conversion circuit shown in FIG.
That is, when the input signal Sin changes from a high level (voltage VDD) to a low level (voltage VSS), the impedance between the node N1 and the output node Nout increases, so that it is compared with the level conversion circuit shown in FIG. The falling speed of the voltage at the output node Nout can be increased.
[0071]
When the input signal Sin is at a low level (voltage VSS), in the level conversion circuit shown in FIG. 5, since the current I1 is a minute current, the gates of the transistors (MP16, MN17, MN18) of the voltage limiting circuit VL1 The source-to-source voltage decreases, and the voltage at the node N1 decreases to near the voltage VEE. Therefore, when the input signal Sin changes from the low level (voltage VSS) to the high level (voltage VDD), the p-type MOS transistor MP11 is in the off state until the voltage at the node N1 is raised to a voltage higher than the voltage at the node N2. become.
On the other hand, in the level conversion circuit shown in FIG. 6, when the input signal Sin is at a low level (voltage VSS), the node N1 is in a floating state, and the voltage at the node N1 is held near the voltage at the node N2. Therefore, when the input signal Sin changes from the low level (voltage VSS) to the high level (voltage VDD), the p-type MOS transistor MP11 is quickly turned on in response to a slight increase in the voltage difference between the node N1 and the node N2. Change. Thereby, the rising speed of the voltage of the output node Nout can be increased.
[0072]
<Seventh Embodiment>
FIG. 7 is a circuit diagram showing an example of the configuration of the level conversion circuit according to the seventh embodiment of the present invention. The same reference numerals in FIG. 7 and FIG. 5 indicate the same components.
The level conversion circuit shown in FIG. 7 has the same configuration as the level conversion circuit shown in FIG. 5, and further includes a p-type MOS transistor MP12.
The p-type MOS transistor MP12 is an embodiment of the second transistor of the present invention.
[0073]
The p-type MOS transistor MP12 is connected between the node N2 and the supply line of the voltage VEE, and its gate is connected to the output node Nout.
[0074]
The operation of the level conversion circuit shown in FIG. 7 having the above-described configuration will be described.
// When the input signal Sin is low //
When the input signal Sin is at a low level (voltage VSS), the p-type MOS transistor MP13 is turned on and the p-type MOS transistor MP14 is turned off, and most of the current I supplied from the constant current circuit CC1 is a node as current I2. N2 is output.
[0075]
A current I3 shunted from the current I2 at the node N2 flows to the current mirror circuit CM1 via the n-type MOS transistor MN13. The voltage of the node N2 is a voltage obtained by adding the gate-source voltages of the n-type MOS transistors MN13 and MN12 in the on state.
On the other hand, since the current I1 output from the node N1 is very small compared to the current I2, the gate-source voltages generated in the p-type MOS transistor MP16, the n-type MOS transistors MN17 and MN18 are small, and the node N1 Is a voltage in the vicinity of the voltage VEE.
Therefore, the gate of the p-type MOS transistor MP11 has a higher potential than its source, and the p-type MOS transistor MP11 is turned off.
[0076]
While the p-type MOS transistor MP11 is turned off, the current mirror circuit CM1 reduces the impedance between the output node Nout and the supply line of the voltage VEE so that the current I4 corresponding to the current I3 flows. Nout decreases to near the voltage VEE. For this reason, the output signal Sout of the inverter INV2 becomes a low level (voltage VEE).
[0077]
Since the output node Nout drops to the voltage VEE, a voltage corresponding to the threshold voltage of the n-type MOS transistors MN12 and MN13 is applied between the gate and source of the p-type MOS transistor MP12, and the p-type MOS transistor MP12 is Turns on. Therefore, a current I8 shunted from the current I2 flows between the node N2 and the supply line of the voltage VEE.
[0078]
// When input signal Sin changes from low level to high level //
When the input signal Sin changes from a low level (voltage VSS) to a high level (voltage VDD), the p-type MOS transistor MP13 changes to an off state and the p-type MOS transistor MP14 changes to an on state. As a result, the current I1 increases to increase the voltage at the node N1, and the current I2 decreases to decrease the voltage at the node N2.
[0079]
At this time, since the output node Nout is still in the vicinity of the voltage VEE, the p-type MOS transistor MP12 is also in the on state. Therefore, the current I8 continues to flow, and the voltage of the node N2 rapidly decreases due to the current I8.
[0080]
Since the voltage at the node N2 decreases and the voltage at the node N1 increases, the p-type MOS transistor MP11 rapidly changes from the off state to the on state, and the current I1 flows to the output node Nout via the p-type MOS transistor MP11. Flows in. On the other hand, since the current I3 decreases due to the decrease in the current I2, the impedance of the n-type MOS transistor MN11 rapidly increases. As a result, the voltage at the output node Nout rapidly rises, and the output signal Sout of the inverter INV2 changes from the low level (voltage VEE) to the high level (voltage VDL).
As the voltage at the output node Nout increases, the p-type MOS transistor MP12 changes from the on state to the off state.
[0081]
// When the input signal Sin is high //
When the input signal Sin is at a high level (voltage VDD), the p-type MOS transistor MP13 is turned off and the p-type MOS transistor MP14 is turned on, and most of the current I of the constant current circuit CC1 is output from the node N1 as the current I1. Is done. For this reason, the voltage at the node N1 rises to the voltage (clamp voltage) limited by the voltage limiting circuit VL1, the voltage at the node N2 drops to near the voltage VEE, and the p-type MOS transistor MP11 is turned on.
On the other hand, since the current I3 is very small, the n-type MOS transistor MN11 of the current mirror circuit CM1 is turned off.
Since the p-type MOS transistor MP11 is turned on and the n-type MOS transistor MN11 is turned off, the voltage of the output node Nout becomes the clamp voltage of the voltage limiting circuit VL1, and the output signal Sout of the inverter INV2 is at a high level (voltage VDL )become.
[0082]
Further, the voltage at the node N2 decreases to near the voltage VEE, and the voltage at the output node Nout increases to the clamp voltage of the voltage limiting circuit VL1, so that the p-type MOS transistor MP12 is turned off.
[0083]
// When input signal Sin changes from high level to low level //
When the input signal Sin changes from the high level (voltage VDD) to the low level (voltage VSS), the p-type MOS transistor MP14 changes to the off state and the p-type MOS transistor MP13 changes to the on state, and the voltage at the node N2 Rises. When the current I3 increases as the voltage of the node N2 increases, the impedance of the n-type MOS transistor MN11 of the current mirror circuit CM1 is controlled to decrease, and the output node Nout decreases toward the voltage VEE.
Furthermore, since the p-type MOS transistor MP11 changes to the OFF state in accordance with the voltage rise at the node N2, the current flowing from the node N1 to the output node Nout is reduced, and the voltage drop at the output node Nout is further accelerated.
[0084]
As described above, according to the level conversion circuit shown in FIG. 7, when the input signal Sin changes from the low level to the high level, the p-type MOS transistor MP12 changes from the on state to the off state. The voltage drop at the node N2 is accelerated by the flowing current I8. Thereby, the rising speed of the voltage of the output node Nout can be increased.
Further, according to the level conversion circuit shown in FIG. 7, when the input signal Sin changes from the high level to the low level, the p-type MOS transistor MP11 changes from the on state to the off state, and the node N1 and the output node Nout Impedance increases between. As a result, the through current flowing from the node N1 to the supply line of the voltage VEE via the n-type MOS transistor MN11 can be reduced, so that the voltage at the output node Nout falls compared to the level conversion circuit shown in FIG. The speed can be increased.
[0085]
<Eighth Embodiment>
FIG. 8 is a circuit diagram showing an example of the configuration of the level conversion circuit according to the eighth embodiment of the present invention. The same reference numerals in FIG. 8 and FIG. 7 indicate the same components.
The level conversion circuit shown in FIG. 8 has the same configuration as the level conversion circuit shown in FIG. 7, and the difference between the two is the connection position of the voltage limiting circuit VL1. That is, in the level conversion circuit shown in FIG. 8, the voltage limiting circuit VL1 is connected between the output node Nout and the supply line of the voltage VEE.
[0086]
The level conversion circuit shown in FIG. 8 operates in the same manner as the level conversion circuit shown in FIG.
That is, when the input signal Sin changes from a high level (voltage VDD) to a low level (voltage VSS), the impedance between the node N1 and the output node Nout increases, so that it is compared with the level conversion circuit shown in FIG. The falling speed of the voltage at the output node Nout can be increased. In the case of changing from the low level to the high level, the voltage drop at the node N2 is accelerated by the current I8 flowing until the p-type MOS transistor MP12 changes from the on state to the off state. The rising speed of the can be increased.
[0087]
Further, when the input signal Sin is at a low level (voltage VSS), in the level conversion circuit shown in FIG. 7, the voltage at the node N1 decreases to near the voltage VEE. However, in the level conversion circuit shown in FIG. In this state, the voltage at the node N1 is held near the voltage at the node N2. Therefore, when the input signal Sin changes from the low level (voltage VSS) to the high level (voltage VDD), the level conversion circuit shown in FIG. 8 is in the off state of the p-type MOS transistor MP11 compared to the level conversion circuit shown in FIG. The change from the ON state to the ON state becomes faster, whereby the rising speed of the voltage at the output node Nout can be increased.
[0088]
<Ninth Embodiment>
FIG. 9 is a block diagram showing an example of the configuration of the level conversion circuit according to the ninth embodiment of the present invention. The same reference numerals in FIGS. 5 and 9 denote the same components.
The level conversion circuit shown in FIG. 9 has the same configuration as the circuit in which the voltage limiting circuit VL1 is deleted from the level conversion circuit shown in FIG. 5, and has a series circuit of diodes D1 and D2.
Diodes D1 and D2 are one embodiment of the diode of the present invention.
[0089]
The series circuit of the diodes D1 and D2 has an anode side terminal connected to the output node Nout and a cathode side terminal connected to the node N2.
[0090]
The operation of the level conversion circuit shown in FIG. 9 having the above-described configuration will be described.
// When the input signal Sin is low //
When the input signal Sin is at a low level (voltage VSS), the p-type MOS transistor MP13 is turned on, the p-type MOS transistor MP14 is turned off, and the current I of the constant current circuit CC1 flows to the node N2 as the current I2. The n-type MOS transistors MN13 and MN12 are turned on by the current I3 shunted from the current I2 at the node N2, and the voltage at the node N2 becomes a voltage obtained by adding the gate-source voltages of these transistors.
[0091]
Since the current I3 is input to the current mirror circuit CM1, the impedance between the output node Nout and the supply line of the voltage VEE decreases so that the current I4 corresponding to the current I3 flows.
On the other hand, since the p-type MOS transistor MP14 is turned off and the current I1 output from the node N1 is very small, when the p-type MOS transistor MP11 is turned on, the voltage at the node N1 decreases toward the voltage VEE, The voltage drop stops at the voltage at which the p-type MOS transistor MP11 is turned off, that is, the voltage at which the potential difference between the node N1 and the node N2 is smaller than the threshold voltage of the p-type MOS transistor MP11.
Since the p-type MOS transistor MP11 is turned off, the output node Nout decreases to near the voltage VEE, and the output signal Sout of the inverter INV2 becomes a low level (voltage VEE).
[0092]
Since output node Nout decreases to near voltage VEE, a reverse voltage corresponding to the threshold voltage of n-type MOS transistors MN12 and MN13 is applied to the series circuit of diodes D1 and D2, and diodes D1 and D2 are turned off. It becomes a state.
[0093]
// When input signal Sin changes from low level to high level //
When the input signal Sin changes from a low level (voltage VSS) to a high level (voltage VDD), the p-type MOS transistor MP13 changes to an off state and the p-type MOS transistor MP14 changes to an on state. As a result, the current I1 increases to increase the voltage at the node N1, and the current I2 decreases to decrease the voltage at the node N2.
[0094]
When the potential difference between the node N1 and the node N2 becomes larger than the threshold voltage of the p-type MOS transistor MP11, the p-type MOS transistor MP11 changes from the off state to the on state. At this time, since the n-type MOS transistor MN11 of the current mirror circuit CM1 is in the on state, a current I4 flows through the p-type MOS transistor MP11 and the n-type MOS transistor MN11.
[0095]
When the current I3 decreases as the current I2 decreases and the current I4 increases as the current I1 increases, the current ratio between the current I3 and the current I4 becomes a predetermined current ratio controlled in the current mirror circuit CM1. The current control function of the current mirror circuit CM1 becomes effective. As a result, the impedance of the n-type MOS transistor MN11 increases so that this predetermined current ratio is maintained. For example, when the n-type MOS transistors MN11 and MN12 have the same size, the impedance of the n-type MOS transistor MN11 increases so that the currents I3 and I4 are equal. As the impedance of the n-type MOS transistor MN11 increases, the voltage at the output node Nout increases.
[0096]
When the voltage difference between the output node Nout and the node N2 becomes larger than the on-voltage of the series circuit of the diodes D1 and D2 due to the voltage rise at the output node Nout and the voltage drop at the node N2, the diodes D1 and D2 are turned on. Part of the current I1 flows into the node N2 and is added to the current I2.
[0097]
// When the input signal Sin is high //
When the input signal Sin is at a high level (voltage VDD), the p-type MOS transistor MP13 is turned off and the p-type MOS transistor MP14 is turned on, and most of the current I of the constant current circuit CC1 is output from the node N1 as the current I1. Is done. Due to the current difference between the current I1 and the current I2, a voltage difference is generated between the node N1 and the node N2, and the p-type MOS transistor MP11 is turned on.
[0098]
The current I1 output from the p-type MOS transistor MP11 is split at the output node Nout into a current I9 that flows through the series circuit of the diodes D1 and D2 and a current I4 that flows through the current mirror circuit CM1. Since the current I2 output from the p-type MOS transistor MP13 is very small, the current I3 flowing through the current mirror circuit CM1 is substantially equal to the current I9. The impedance between the output node Nout and the supply line of the voltage VEE is adjusted by the current mirror circuit CM1 so that the currents I3 and I4 have a predetermined current ratio.
[0099]
In this case, the voltage of the output node Nout is clamped to a voltage obtained by adding the forward ON voltage of the diodes D1 and D2 and the threshold voltage of the n-type MOS transistor MN13 and the n-type MOS transistor MN12. In response to this clamp voltage, the output signal of the inverter INV1 becomes low level (VEE), and the output signal Sout of the inverter INV2 becomes high level (voltage VDL).
[0100]
// When input signal Sin changes from high level to low level //
When the input signal Sin changes from the high level (voltage VDD) to the low level (voltage VSS), the p-type MOS transistor MP14 changes to the off state, the p-type MOS transistor MP13 changes to the on state, and the current I2 is changed. To increase. When the current I3 increases due to the increase in the current I2, the control of the current mirror circuit CM1 works to increase the current I4 according to the increase in the current I3, and the impedance between the output node Nout and the supply line of the voltage VEE decreases. To do. As the impedance decreases, the voltage at the output node Nout decreases.
Further, when the current difference of the current I1 and the current I2 increase, the potential difference between the node N1 and the node N2 decreases, and when this voltage difference becomes smaller than the threshold voltage of the p-type MOS transistor MP11, the p-type MOS transistor MP11. Changes to the off state. As a result, the current flowing from node N1 to output node Nout decreases, and the voltage drop at output node Nout is further accelerated.
[0101]
As described above, according to the level conversion circuit shown in FIG. 9, when the input signal Sin changes from the high level to the low level, the p-type MOS transistor MP11 changes from the on state to the off state, and the node N1 The impedance between the output node Nout increases. As a result, the through current flowing from the node N1 to the supply line of the voltage VEE via the n-type MOS transistor MN11 can be reduced, so that the voltage at the output node Nout falls compared to the level conversion circuit shown in FIG. The speed can be increased.
[0102]
When the input signal Sin is at a low level (voltage VSS), the node N1 is in a floating state, and the voltage at the node N1 is held near the voltage at the node N2. Therefore, when the input signal Sin changes from the low level (voltage VSS) to the high level (voltage VDD), the p-type MOS transistor MP11 is quickly turned on by a slight increase in the voltage difference between the node N1 and the node N2. Change. Thereby, the rising speed of the voltage of the output node Nout can be increased.
[0103]
In addition, since the high-level clamp voltage of the output node Nout is generated by using the ON voltage of the diodes D1 and D2 and the gate-source voltage of the n-type MOS transistors MN13 and MN12, an equivalent clamp voltage is generated. In this case, the number of parts can be reduced as compared with the level conversion circuit shown in FIG.
[0104]
<Tenth Embodiment>
FIG. 10 is a circuit diagram showing an example of the configuration of the level conversion circuit according to the tenth embodiment of the present invention. The same reference numerals in FIG. 10 and FIG. 9 indicate the same components.
The level conversion circuit shown in FIG. 10 has the same configuration as the level conversion circuit shown in FIG. 9, and has a p-type MOS transistor MP12.
The p-type MOS transistor MP12 is an embodiment of the second transistor of the present invention.
[0105]
The p-type MOS transistor MP12 is connected between the node N2 and the supply line of the voltage VEE, and its gate is connected to the output node Nout.
[0106]
The on / off operation of each transistor of the level conversion circuit shown in FIG. 10 having the above-described configuration is substantially the same as that of the level conversion circuit shown in FIG. 9 except for the p-type MOS transistor MP12. The operation of the level conversion circuit shown in FIG. 10 will be described focusing on the operation of the MOS transistor MP12.
[0107]
// When the input signal Sin is low //
When the input signal Sin is at a low level (voltage VSS), the voltage at the node N2 is a voltage obtained by adding the gate-source voltages of the n-type MOS transistors MN13 and MN14, and the output node Nout is a voltage near the voltage VEE. . For this reason, the p-type MOS transistor MP12 is turned on.
[0108]
// When input signal Sin changes from low level to high level //
When the input signal Sin changes from the low level (voltage VSS) to the high level (voltage VDD), the p-type MOS transistor MP12 is in the on state in the initial state, and the voltage of the output node Nout increases and the voltage of the node N2 decreases. Along with this, the on state changes to the off state. While the p-type MOS transistor MP12 is in the on state, the current I8 continues to flow, and the voltage at the node N2 rapidly decreases due to the current I8.
[0109]
// When the input signal Sin is high //
When the input signal Sin is at a high level (voltage VDD), the gate of the p-type MOS transistor MP12 is higher than the source by the on-voltage of the diodes D1 and D2, so the p-type MOS transistor MP12 is in the off state. Become.
[0110]
// When input signal Sin changes from high level to low level //
When the input signal Sin changes from the high level (voltage VDD) to the low level (voltage VSS), the p-type MOS transistor MP12 changes from the off state to the on state in accordance with the voltage drop at the output node Nout and the voltage rise at the node N2. To do.
[0111]
Thus, according to the level conversion circuit shown in FIG. 10, when the input signal Sin changes from the low level to the high level, the current flowing until the p-type MOS transistor MP12 changes from the on state to the off state. The voltage drop at the node N2 is accelerated by I8. Thereby, compared with the level conversion circuit shown in FIG. 9, the rising speed of the voltage of the output node Nout can be increased.
[0112]
Further, according to the level conversion circuit shown in FIG. 10, the same effect can be obtained by the same operation as the level conversion circuit shown in FIG.
That is, when the input signal Sin changes from the high level to the low level, the p-type MOS transistor MP11 changes from the on state to the off state, and the impedance between the node N1 and the output node Nout increases, so that the node A through current flowing from N1 to the supply line of the voltage VEE via the n-type MOS transistor MN11 can be reduced. Therefore, the voltage falling speed of the output node Nout can be increased as compared with the level conversion circuit shown in FIG.
When the input signal Sin is at a low level (voltage VSS), the node N1 is in a floating state, and the voltage at the node N1 is held near the voltage at the node N2. Therefore, the input signal Sin is changed from a low level (voltage VSS) to a high level ( In the case of changing to the voltage VDD), the p-type MOS transistor MP11 is quickly turned on by a slight increase in the voltage difference between the node N1 and the node N2. Thereby, the rising speed of the voltage of the output node Nout can be increased.
Since the high level clamp voltage of the output node Nout is generated by using the ON voltage of the diodes D1 and D2 and the gate-source voltage of the n-type MOS transistors MN13 and MN12, the equivalent clamp voltage is generated. The number of parts can be reduced as compared with the level conversion circuit shown in FIG.
[0113]
In addition, this invention is not limited to embodiment mentioned above.
For example, in the above-described embodiment, a p-type MOS transistor and an n-type MOS transistor are used as the transistors. However, the present invention is not limited to this, and other various transistors such as bipolar transistors are used. Thus, the level conversion circuit of the present invention can be configured.
[0114]
The configuration of circuit blocks such as the differential current output unit, the voltage limiting circuit, and the current mirror circuit used in the above-described embodiments is arbitrary, and any circuit configuration having other circuit configurations having the same functions as these. It can be replaced with a circuit block.
[0115]
In the level conversion circuit shown in FIGS. 9 and 10, the connection position of the diode is an example, and the present invention is not limited to this. For example, the cathode terminal of the diode D2 may be connected to the input terminal of the current I3 of the current mirror circuit CM1.
Further, the number of diodes in series is arbitrary, and the number of diodes may be one or three or more according to the high level voltage of the output node Nout.
[0116]
【The invention's effect】
According to the level conversion circuit of the present invention, the operation speed can be increased without increasing the power consumption. In addition, when compared at the same operation speed, power consumption can be further reduced.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an example of a configuration of a level conversion circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing an example of a configuration of a level conversion circuit according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram showing an example of a configuration of a level conversion circuit according to a third embodiment of the present invention.
FIG. 4 is a circuit diagram showing an example of a configuration of a level conversion circuit according to a fourth embodiment of the present invention.
FIG. 5 is a circuit diagram showing an example of a configuration of a level conversion circuit according to a fifth embodiment of the present invention.
FIG. 6 is a circuit diagram showing an example of a configuration of a level conversion circuit according to a sixth embodiment of the present invention.
FIG. 7 is a circuit diagram showing an example of a configuration of a level conversion circuit according to a seventh embodiment of the present invention.
FIG. 8 is a circuit diagram showing an example of a configuration of a level conversion circuit according to an eighth embodiment of the present invention.
FIG. 9 is a circuit diagram showing an example of a configuration of a level conversion circuit according to a ninth embodiment of the present invention.
FIG. 10 is a circuit diagram showing an example of a configuration of a level conversion circuit according to a tenth embodiment of the present invention.
FIG. 11 is a diagram illustrating an example of signal levels handled in a liquid crystal driving IC.
FIG. 12 is a circuit diagram illustrating an example of a configuration of a general level conversion circuit used in an input unit of a liquid crystal driving IC.
[Explanation of symbols]
MN1-4, MN11-18 ... n-type MOS transistors, MP1-4, MP11-MP16 ... p-type MOS transistors, CC1 ... constant current circuit, DIF ... differential current output unit, CM1, CM2 ... current mirror circuit, VL1, VL2: Voltage limiting circuit, INV1, INV1A, INV2, INV2A: Inverter

Claims (9)

第１の電圧を基準とした入力信号を、第２の電圧を基準とした出力信号に変換するレベル変換回路であって、
上記入力信号と上記第１の電圧との電圧差に応じた電流差を有する第１の電流および第２の電流を生成し、上記第１の電流を第１のノードから出力し、上記第２の電流を第２のノードから出力する差動電流出力手段と、
上記出力信号が出力される出力ノードと、
上記第２の電流の増加に応じて、上記出力ノードと上記第１のノードとの間のインピーダンスを増加させ、上記第２の電流の減少に応じて当該インピーダンスを減少させる第１のインピーダンス調節手段と、
上記第２の電流の増加に応じて、上記出力ノードと上記第２の電圧の供給ラインとの間のインピーダンスを減少させ、上記第２の電流の減少に応じて当該インピーダンスを増加させる第２のインピーダンス調節手段と
を有するレベル変換回路。A level conversion circuit that converts an input signal based on a first voltage into an output signal based on a second voltage,
A first current and a second current having a current difference according to a voltage difference between the input signal and the first voltage are generated, the first current is output from a first node, and the second current is output. Differential current output means for outputting the current of the current from the second node;
An output node from which the output signal is output;
First impedance adjusting means for increasing an impedance between the output node and the first node according to an increase in the second current and decreasing the impedance according to a decrease in the second current. When,
A second impedance that decreases the impedance between the output node and the second voltage supply line in response to the increase in the second current and increases the impedance in response to the decrease in the second current. A level conversion circuit having impedance adjustment means; 上記第１のインピーダンス調節手段は、上記第１のノードと上記出力ノードとの間に接続され、上記第２のノードの電圧に応じてインピーダンスが変化する第１のトランジスタを含み、
上記第２のインピーダンス調節手段は、上記第２のノードから上記第２の電圧の供給ラインへ流れる第３の電流に応じて、上記出力ノードから上記第２の電圧の供給ラインへ流れる第４の電流を制御する第１のカレントミラー回路を含む、
請求項１に記載のレベル変換回路。The first impedance adjusting means includes a first transistor connected between the first node and the output node, the impedance of which changes according to the voltage of the second node,
The second impedance adjusting means includes a fourth current flowing from the output node to the second voltage supply line in response to a third current flowing from the second node to the second voltage supply line. Including a first current mirror circuit for controlling the current;
The level conversion circuit according to claim 1. 上記第２のノードと上記第２の電圧の供給ラインとの間に接続され、上記出力ノードの電圧に応じてインピーダンスが変化する第２のトランジスタを有する、
請求項１または２に記載のレベル変換回路。A second transistor connected between the second node and the second voltage supply line, the impedance of which varies according to the voltage of the output node;
The level conversion circuit according to claim 1 or 2. 上記第１のノードから上記第２の電圧の供給ラインへ流れる第６の電流、または、上記出力ノードから上記第２の電圧の供給ラインへ流れる第７の電流に応じて、上記第２のトランジスタに流れる第８の電流を制御する第２のカレントミラー回路を有する、
請求項３に記載のレベル変換回路。The second transistor in response to a sixth current flowing from the first node to the second voltage supply line or a seventh current flowing from the output node to the second voltage supply line. A second current mirror circuit for controlling an eighth current flowing through
The level conversion circuit according to claim 3. 上記第２のトランジスタに流れる第８の電流の経路上に挿入され、上記第１のノードの電圧に応じてインピーダンスが変化する第３のトランジスタを有する、
請求項３に記載のレベル変換回路。A third transistor that is inserted on a path of an eighth current flowing through the second transistor and has an impedance that changes in accordance with the voltage of the first node;
The level conversion circuit according to claim 3. 上記第１のノードまたは上記出力ノードと上記第２の電圧の供給ラインとの電圧差を所定範囲に制限する第１の電圧制限回路を有する、
請求項１、２、３、４または５に記載のレベル変換回路。A first voltage limiting circuit that limits a voltage difference between the first node or the output node and the second voltage supply line to a predetermined range;
6. The level conversion circuit according to claim 1, 2, 3, 4 or 5. 上記第６の電流または上記第７の電流の経路上に挿入され、上記第１のノードまたは上記出力ノードと上記第２の電圧の供給ラインとの電圧差を所定範囲に制限する第２の電圧制限回路を有する、
請求項４に記載のレベル変換回路。A second voltage that is inserted on the path of the sixth current or the seventh current and limits a voltage difference between the first node or the output node and the supply line of the second voltage to a predetermined range. Having a limiting circuit,
The level conversion circuit according to claim 4. 上記第３の電流を入力する上記第１の電流制限回路の入力ノードと上記出力ノードとの間に直列に接続された１つまたは複数のダイオードを有する、
請求項２に記載のレベル変換回路。Having one or more diodes connected in series between an input node of the first current limiting circuit for inputting the third current and the output node;
The level conversion circuit according to claim 2. 上記第２のノードと上記第２の電圧の供給ラインとの間に接続され、上記出力ノードの電圧に応じてインピーダンスが変化する第２のトランジスタを有する、
請求項８に記載のレベル変換回路。A second transistor connected between the second node and the second voltage supply line, the impedance of which varies according to the voltage of the output node;
The level conversion circuit according to claim 8.

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