JP2006279765A - Hysteresis comparator - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a hysteresis comparator which does not malfunction even if the operation speed is increased. <P>SOLUTION: The hysteresis comparator has a comparator 4 which compares an input voltage Va with the standard voltage Vb; and a hysteresis circuit 5 which generates a first constant electric current I1, maintains the standard voltage Vb if the input voltage Va is lower than the standard voltage Vb, and decreases the standard voltage Vb corresponding to the first constant electric current I1 if the input voltage Va exceeds the standard voltage Vb. In addition, the hysteresis comparator also has a current supply circuit 6 which adds an electric current to the first constant electric current I1 in a fixed period after the input voltage Va exceeded the standard voltage Vb. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、定電流型のヒステリシス回路を具備するヒステリシスコンパレータに関する。   The present invention relates to a hysteresis comparator including a constant current type hysteresis circuit.

通常のコンパレータは、入力電圧を基準電圧と比較して、比較結果に応じて２値電圧を出力する。これに対してヒステリシスコンパレータは、入力電圧がロウレベルからハイレベルに変化するときは高い基準電圧（以下において「第１基準電圧」という。）を有し、ハイレベルからロウレベルに変化するときは低い基準電圧（以下において「第２基準電圧」という。）を有している。ヒステリシスコンパレータは、主にコンパレータ及びヒステリシス回路により構成される。ヒステリシス回路としては、定電流源を具備する定電流型のヒステリシス回路が知られている（例えば、特許文献１参照。）。定電流型のヒステリシス回路においては、コンパレータの出力信号を分岐し、分岐した信号に応じて定電流源からの電流をオン・オフ制御することにより、基準電圧にヒステリシス幅を持たせている。   A normal comparator compares an input voltage with a reference voltage and outputs a binary voltage according to the comparison result. In contrast, the hysteresis comparator has a high reference voltage (hereinafter referred to as “first reference voltage”) when the input voltage changes from the low level to the high level, and a low reference when the input voltage changes from the high level to the low level. Voltage (hereinafter referred to as “second reference voltage”). The hysteresis comparator is mainly composed of a comparator and a hysteresis circuit. As a hysteresis circuit, a constant current type hysteresis circuit including a constant current source is known (for example, see Patent Document 1). In the constant current type hysteresis circuit, the reference voltage has a hysteresis width by branching the output signal of the comparator and performing on / off control of the current from the constant current source in accordance with the branched signal.

上述した定電流型のヒステリシス回路においては、定電流源の立ち上りに一定時間を要するため、ヒステリシス回路の動作が安定するまでに一定時間を要する。この結果、高速動作時において、ヒステリシス回路の動作が安定する前にコンパレータの出力が切り替わる事態が生じる。このため、定電流型のヒステリシス回路を具備するヒステリシスコンパレータを高速動作させた場合、誤動作の生じる可能性が高い。
特開平７−１３００８２号公報 In the above-described constant current type hysteresis circuit, a certain time is required for the rising of the constant current source, and therefore a certain time is required until the operation of the hysteresis circuit is stabilized. As a result, during high-speed operation, a situation occurs in which the output of the comparator is switched before the operation of the hysteresis circuit is stabilized. For this reason, when a hysteresis comparator including a constant current type hysteresis circuit is operated at high speed, there is a high possibility of malfunction.
Japanese Patent Laid-Open No. 7-130082

本発明は、動作速度を高速化させても誤動作を生じないヒステリシスコンパレータを提供する。   The present invention provides a hysteresis comparator that does not cause malfunction even when the operation speed is increased.

本発明の一態様は、入力電圧と基準電圧を比較するコンパレータと、第１定電流を生成し、入力電圧が基準電圧よりも小さい場合には基準電圧を維持し、入力電圧が基準電圧を超えた場合に第１定電流に応じて基準電圧を減少させるヒステリシス回路と、入力電圧が基準電圧を超えてから一定期間において第１定電流に電流を付加する電流供給回路とを備えるヒステリシスコンパレータであることを要旨とする。   One aspect of the present invention is a comparator that compares an input voltage with a reference voltage, generates a first constant current, maintains the reference voltage when the input voltage is smaller than the reference voltage, and the input voltage exceeds the reference voltage. The hysteresis comparator includes a hysteresis circuit that decreases the reference voltage according to the first constant current when the input voltage exceeds the reference voltage and a current supply circuit that adds current to the first constant current for a certain period after the input voltage exceeds the reference voltage. This is the gist.

本発明によれば、動作速度を高速化させても誤動作を生じないヒステリシスコンパレータを提供できる。   According to the present invention, it is possible to provide a hysteresis comparator that does not cause malfunction even when the operation speed is increased.

次に、図面を参照して、本発明の実施形態を説明する。以下の実施形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。   Next, an embodiment of the present invention will be described with reference to the drawings. In the description of the drawings in the following embodiments, the same or similar parts are denoted by the same or similar reference numerals.

本発明の実施形態に係るヒステリシスコンパレータは、図１に示すように、コンパレータ４、ヒステリシス回路５、電流供給回路６、出力電圧生成回路７、及び電流供給制御回路８を備える。コンパレータ４は、入力電圧Ｖａと基準電圧Ｖｂを比較する。図１に示す例において、コンパレータ４は、入力電圧Ｖａが基準電圧Ｖｂよりも小さい場合にはハイレベルの信号を出力し、入力電圧Ｖａが基準電圧Ｖｂを超えた場合にロウレベルの信号を出力する。ヒステリシス回路５は、第１定電流Ｉ１を生成し、入力電圧Ｖａが基準電圧Ｖｂよりも小さい場合には基準電圧Ｖｂを維持し、入力電圧Ｖａが基準電圧Ｖｂを超えた場合に第１定電流Ｉ１に応じて基準電圧Ｖｂを減少させる。電流供給回路６は、入力電圧Ｖａが基準電圧Ｖｂを超えてから一定期間において第１定電流Ｉ１に電流Ｉ５を付加する。   As shown in FIG. 1, the hysteresis comparator according to the embodiment of the present invention includes a comparator 4, a hysteresis circuit 5, a current supply circuit 6, an output voltage generation circuit 7, and a current supply control circuit 8. The comparator 4 compares the input voltage Va with the reference voltage Vb. In the example shown in FIG. 1, the comparator 4 outputs a high level signal when the input voltage Va is smaller than the reference voltage Vb, and outputs a low level signal when the input voltage Va exceeds the reference voltage Vb. . The hysteresis circuit 5 generates the first constant current I1, maintains the reference voltage Vb when the input voltage Va is smaller than the reference voltage Vb, and the first constant current when the input voltage Va exceeds the reference voltage Vb. The reference voltage Vb is decreased according to I1. The current supply circuit 6 adds the current I5 to the first constant current I1 in a certain period after the input voltage Va exceeds the reference voltage Vb.

更に、出力電圧生成回路７は、基準電圧Ｖｂが変化するタイミングで出力電圧ＯＵＴを切り替える。電流供給制御回路８は、出力電圧ＯＵＴの切り替わりに応答して電流供給回路６の動作を停止させる。   Further, the output voltage generation circuit 7 switches the output voltage OUT at the timing when the reference voltage Vb changes. The current supply control circuit 8 stops the operation of the current supply circuit 6 in response to switching of the output voltage OUT.

電圧値可変の第１入力電圧Ｖ１が印加される第１入力端子１と、コンパレータ４の負入力端子（−）との間には、第１抵抗Ｒ１が接続される。コンパレータ４の負入力端子（−）と、低位電源ＧＮＤとの間には、第２抵抗Ｒ２及び定電流源１２が並列に接続される。第１抵抗Ｒ１からの電流は、第２抵抗Ｒ２及び定電流源１２を介して低位電源ＧＮＤに流れる。電圧値固定の第２入力電圧Ｖ２が印加される第２入力端子２と、コンパレータ４の正入力端子（＋）との間には、第３抵抗Ｒ３が接続される。尚、第１抵抗Ｒ１、第２抵抗Ｒ２、及び定電流源１２を備えずに、第１入力電圧Ｖ１を直接コンパレータ４の負入力端子（−）に入力する構成でも良い。第３抵抗Ｒ３と第２入力電圧Ｖ２を備えない構成でも良い。   A first resistor R <b> 1 is connected between the first input terminal 1 to which the variable voltage value first input voltage V <b> 1 is applied and the negative input terminal (−) of the comparator 4. A second resistor R2 and a constant current source 12 are connected in parallel between the negative input terminal (−) of the comparator 4 and the low-level power supply GND. The current from the first resistor R1 flows to the low power supply GND through the second resistor R2 and the constant current source 12. A third resistor R3 is connected between the second input terminal 2 to which the second input voltage V2 having a fixed voltage value is applied and the positive input terminal (+) of the comparator 4. The first input voltage V1 may be directly input to the negative input terminal (−) of the comparator 4 without providing the first resistor R1, the second resistor R2, and the constant current source 12. A configuration without the third resistor R3 and the second input voltage V2 may be employed.

コンパレータ４の出力には、第１インバータ１３及び第２インバータ１４が順に接続される。第２インバータ１４の出力には、抵抗Ｒ８の一端が接続される。第１インバータ１３は、コンパレータ４の出力信号を反転する。第２インバータ１４は、第１インバータ１３の出力信号を更に反転する。   A first inverter 13 and a second inverter 14 are sequentially connected to the output of the comparator 4. One end of a resistor R8 is connected to the output of the second inverter 14. The first inverter 13 inverts the output signal of the comparator 4. The second inverter 14 further inverts the output signal of the first inverter 13.

更に、ヒステリシス回路５は、抵抗Ｒ４、第１定電流源５１、第２定電流源１１、第１カレントミラー回路５０、及び第１スイッチ用トランジスタＭ３を備える。第１定電流源５１は第１定電流Ｉ１を生成する。第２定電流源１１は第２定電流Ｉ２を生成する。抵抗Ｒ４は、第２定電流Ｉ２に比例した電圧を発生して基準電圧Ｖｂを変化させる。第１カレントミラー回路５０は、第１定電流Ｉ１に応じて、抵抗Ｒ４に流れる第２定電流Ｉ２を減少させる。第１スイッチ用トランジスタＭ３は、入力電圧Ｖａが基準電圧Ｖｂを超えた場合に第１カレントミラー回路５０を動作させる。   The hysteresis circuit 5 further includes a resistor R4, a first constant current source 51, a second constant current source 11, a first current mirror circuit 50, and a first switch transistor M3. The first constant current source 51 generates a first constant current I1. The second constant current source 11 generates a second constant current I2. The resistor R4 changes the reference voltage Vb by generating a voltage proportional to the second constant current I2. The first current mirror circuit 50 reduces the second constant current I2 flowing through the resistor R4 according to the first constant current I1. The first switch transistor M3 operates the first current mirror circuit 50 when the input voltage Va exceeds the reference voltage Vb.

第１カレントミラー回路５０は、第１ミラートランジスタＭ１及び第２ミラートランジスタＭ２を備える。第１スイッチ用トランジスタＭ３、第１ミラートランジスタＭ１、及び第２ミラートランジスタＭ２のそれぞれとしては、例えばｎ型チャネルのＭＯＳトランジスタ（以下において「ｎＭＯＳトランジスタ」という。）が使用できる。   The first current mirror circuit 50 includes a first mirror transistor M1 and a second mirror transistor M2. As each of the first switch transistor M3, the first mirror transistor M1, and the second mirror transistor M2, for example, an n-type channel MOS transistor (hereinafter referred to as “nMOS transistor”) can be used.

また、抵抗Ｒ４は、コンパレータ４の正入力端子（＋）と低位電源ＧＮＤとの間に接続される。第１スイッチ用トランジスタＭ３は、第１定電流源５１にドレインが接続され、抵抗Ｒ８の他端にゲートが接続され、低位電源ＧＮＤにソースが接続される。第１ミラートランジスタＭ１は、第２定電流源１１にドレインが接続され、低位電源ＧＮＤにソースが接続される。第２ミラートランジスタＭ２は、第１定電流源５１にドレインが接続され、第１ミラートランジスタＭ１のゲート及び自己のドレインにゲートが接続され、低位電源ＧＮＤにソースが接続される。   The resistor R4 is connected between the positive input terminal (+) of the comparator 4 and the low-level power supply GND. The first switch transistor M3 has a drain connected to the first constant current source 51, a gate connected to the other end of the resistor R8, and a source connected to the low potential power supply GND. The first mirror transistor M1 has a drain connected to the second constant current source 11 and a source connected to the low potential power supply GND. The second mirror transistor M2 has a drain connected to the first constant current source 51, a gate connected to the gate of the first mirror transistor M1 and its own drain, and a source connected to the lower power supply GND.

第２インバータ１４の出力信号ＣＳ、即ちコンパレータ４の出力信号がハイレベル時には第１スイッチ用トランジスタＭ３は導通状態となり、第１定電流源５１からの第１定電流Ｉ１は、第１スイッチ用トランジスタＭ３を介して低位電源ＧＮＤに流れる。コンパレータ４の出力信号がハイレベルからロウレベルに切り替わると、第１スイッチ用トランジスタＭ３は非導通状態となり、第１定電流源５１からの第１定電流Ｉ１は、第２ミラートランジスタＭ２を介して低位電源ＧＮＤに流れる。   When the output signal CS of the second inverter 14, that is, the output signal of the comparator 4, is at a high level, the first switch transistor M3 is in a conducting state, and the first constant current I1 from the first constant current source 51 is the first switch transistor. It flows to the lower power supply GND via M3. When the output signal of the comparator 4 is switched from the high level to the low level, the first switching transistor M3 becomes non-conductive, and the first constant current I1 from the first constant current source 51 is low through the second mirror transistor M2. It flows to the power supply GND.

また、第１定電流Ｉ１に対応する電流Ｉ２の一部が第１ミラートランジスタＭ１に流れる。よって、抵抗Ｒ４に流れる電流Ｉ２が減少し、基準電圧Ｖｂが低下する。この結果、基準電圧Ｖｂを変化させることができる。   A part of the current I2 corresponding to the first constant current I1 flows through the first mirror transistor M1. Therefore, the current I2 flowing through the resistor R4 decreases and the reference voltage Vb decreases. As a result, the reference voltage Vb can be changed.

更に、電流供給回路６は、第１電流供給用トランジスタＭ４及び第１電流調整用抵抗Ｒ５を備える。第１電流供給用トランジスタＭ４としては、例えばｐ型チャネルのＭＯＳトランジスタ（以下において「ｐＭＯＳトランジスタ」という。）が使用できる。   The current supply circuit 6 further includes a first current supply transistor M4 and a first current adjustment resistor R5. As the first current supply transistor M4, for example, a p-type channel MOS transistor (hereinafter referred to as “pMOS transistor”) can be used.

第１電流供給用トランジスタＭ４は、高位電源ＶＣＣにソースが接続され、電流供給制御回路８にゲートが接続され、第１電流調整用抵抗Ｒ５の一端にドレインが接続される。第１電流調整用抵抗Ｒ５の他端は、第１スイッチ用トランジスタＭ３及び第２ミラートランジスタＭ２のそれぞれのドレインに接続される。   The first current supply transistor M4 has a source connected to the high-level power supply VCC, a gate connected to the current supply control circuit 8, and a drain connected to one end of the first current adjustment resistor R5. The other end of the first current adjusting resistor R5 is connected to the respective drains of the first switch transistor M3 and the second mirror transistor M2.

また、出力電圧生成回路７は、第３定電流源７２、第４定電流源７１、第２カレントミラー回路７０、第２スイッチ用トランジスタＭ７、第２電流供給用トランジスタＭ８、第２電流調整用抵抗Ｒ６、第３電流供給用トランジスタＭ９、及び第３電流調整用抵抗Ｒ７を備える。即ち、出力電圧生成回路７は、第３電流供給用トランジスタＭ９及び第３電流調整用抵抗Ｒ７を備える点以外は、ヒステリシス回路５と同様に構成される。   The output voltage generation circuit 7 includes a third constant current source 72, a fourth constant current source 71, a second current mirror circuit 70, a second switch transistor M7, a second current supply transistor M8, and a second current adjustment transistor. A resistor R6, a third current supply transistor M9, and a third current adjustment resistor R7 are provided. That is, the output voltage generation circuit 7 is configured in the same manner as the hysteresis circuit 5 except that the output voltage generation circuit 7 includes a third current supply transistor M9 and a third current adjustment resistor R7.

また、第３定電流源７２は第３定電流Ｉ３を生成する。第４定電流源７１は第４定電流Ｉ４を生成する。第２カレントミラー回路７０は、第３定電流Ｉ３及び第４定電流Ｉ４を用いて出力電圧ＯＵＴを切り替える。第２スイッチ用トランジスタＭ７は、コンパレータ４の出力信号の切り替わりに応答して第２カレントミラー回路７０を動作させる。   The third constant current source 72 generates a third constant current I3. The fourth constant current source 71 generates a fourth constant current I4. The second current mirror circuit 70 switches the output voltage OUT using the third constant current I3 and the fourth constant current I4. The second switch transistor M7 operates the second current mirror circuit 70 in response to switching of the output signal of the comparator 4.

第２インバータ１４の出力信号ＣＳ、即ちコンパレータ４の出力信号がハイレベル時には第２スイッチ用トランジスタＭ７は導通状態となり、第３定電流源７２からの第３定電流Ｉ３は、第２スイッチ用トランジスタＭ７を介して低位電源ＧＮＤに流れる。   When the output signal CS of the second inverter 14, that is, the output signal of the comparator 4, is at a high level, the second switch transistor M7 becomes conductive, and the third constant current I3 from the third constant current source 72 is the second switch transistor. It flows to the lower power supply GND via M7.

コンパレータ４の出力信号がハイレベルからロウレベルに切り替わると、第２スイッチ用トランジスタＭ７は非導通状態となり、第３定電流源７２からの第３定電流Ｉ３は、第４ミラートランジスタＭ６を介して低位電源ＧＮＤに流れる。また、第３定電流Ｉ３に対応する電流Ｉ４が第３ミラートランジスタＭ５に流れ、第３ミラートランジスタＭ５及び第４定電流源７１の接続ノードｎ1の電位が低下する。 When the output signal of the comparator 4 is switched from the high level to the low level, the second switch transistor M7 becomes non-conductive, and the third constant current I3 from the third constant current source 72 is low through the fourth mirror transistor M6. It flows to the power supply GND. The current I4 corresponding to the third constant current I3 flows through the third mirror transistor M5, the potential of the connection node n 1 of the third mirror transistor M5 and the fourth constant current source 71 is reduced.

第２カレントミラー回路７０は、第３ミラートランジスタＭ５及び第４ミラートランジスタＭ６を備える。ここで、第２スイッチ用トランジスタＭ７、第３ミラートランジスタＭ５、及び第４ミラートランジスタＭ６のそれぞれとしては、例えばｎＭＯＳトランジスタが使用できる。第２電流供給用トランジスタＭ８及び第３電流供給用トランジスタＭ９のそれぞれとしては、例えばｐＭＯＳトランジスタが使用できる。   The second current mirror circuit 70 includes a third mirror transistor M5 and a fourth mirror transistor M6. Here, as each of the second switch transistor M7, the third mirror transistor M5, and the fourth mirror transistor M6, for example, an nMOS transistor can be used. As each of the second current supply transistor M8 and the third current supply transistor M9, for example, a pMOS transistor can be used.

第２スイッチ用トランジスタＭ７は、第３定電流源７２にドレインが接続され、抵抗Ｒ８の他端にゲートが接続され、低位電源ＧＮＤにソースが接続される。第３ミラートランジスタＭ５は、第４定電流源７１にドレインが接続され、低位電源ＧＮＤにソースが接続される。第４ミラートランジスタＭ６は、第３定電流源７２にドレインが接続され、第３ミラートランジスタＭ５のゲート及び自己のドレインにゲートが接続され、低位電源ＧＮＤにソースが接続される。   In the second switch transistor M7, the drain is connected to the third constant current source 72, the gate is connected to the other end of the resistor R8, and the source is connected to the low potential power supply GND. The third mirror transistor M5 has a drain connected to the fourth constant current source 71 and a source connected to the low potential power supply GND. The fourth mirror transistor M6 has a drain connected to the third constant current source 72, a gate connected to the gate of the third mirror transistor M5 and its own drain, and a source connected to the low potential power supply GND.

第２電流供給用トランジスタＭ８は、高位電源ＶＣＣにソースが接続され、電流供給制御回路８にゲートが接続され、第２電流調整用抵抗Ｒ６の一端にドレインが接続される。第２電流調整用抵抗Ｒ６の他端は、第２スイッチ用トランジスタＭ７及び第４ミラートランジスタＭ６のそれぞれのドレインに接続される。   The second current supply transistor M8 has a source connected to the high-level power supply VCC, a gate connected to the current supply control circuit 8, and a drain connected to one end of the second current adjustment resistor R6. The other end of the second current adjusting resistor R6 is connected to the drains of the second switch transistor M7 and the fourth mirror transistor M6.

第３電流供給用トランジスタＭ９は、高位電源ＶＣＣにソースが接続され、第１インバータ１３の出力にゲートが接続され、第３電流調整用抵抗Ｒ７の一端にドレインが接続される。第３電流調整用抵抗Ｒ７の他端は、第３ミラートランジスタＭ５のドレインに接続される。   The third current supply transistor M9 has a source connected to the high-level power supply VCC, a gate connected to the output of the first inverter 13, and a drain connected to one end of the third current adjustment resistor R7. The other end of the third current adjustment resistor R7 is connected to the drain of the third mirror transistor M5.

尚、抵抗Ｒ８は、第１スイッチ用トランジスタＭ３及び第２スイッチ用トランジスタＭ７のゲート容量を利用したＲＣフィルタを構成するために使用しているが、抵抗Ｒ８を備えない構成でも良い。   The resistor R8 is used to configure an RC filter using the gate capacitances of the first switch transistor M3 and the second switch transistor M7, but may be configured without the resistor R8.

更に、電流供給制御回路８は、シュミットインバータ８１、インバータ８２、ＮＡＮＤ回路８３、及びインバータ８４を備える。但し、シュミットインバータ８１に代えて通常のインバータを使用しても良い。シュミットインバータ８１の入力は、第３ミラートランジスタＭ５及び第４定電流源７１の接続ノードｎ1に接続される。インバータ８２の入力はシュミットインバータ８１の出力に接続される。インバータ８４は、シュミットインバータ８１の出力に入力が接続され、出力端子３に出力が接続される。ＮＡＮＤ回路８３は、インバータ８２及び第１インバータ１３のそれぞれの出力に入力が接続され、第１電流供給用トランジスタＭ４及び第２電流供給用トランジスタＭ８のそれぞれのゲートに出力が接続される。 Further, the current supply control circuit 8 includes a Schmitt inverter 81, an inverter 82, a NAND circuit 83, and an inverter 84. However, a normal inverter may be used instead of the Schmitt inverter 81. The input of the Schmitt inverter 81 is connected to the connection node n 1 of the third mirror transistor M 5 and the fourth constant current source 71. The input of the inverter 82 is connected to the output of the Schmitt inverter 81. The inverter 84 has an input connected to the output of the Schmitt inverter 81 and an output connected to the output terminal 3. The NAND circuit 83 has inputs connected to the outputs of the inverter 82 and the first inverter 13, and outputs connected to the gates of the first current supply transistor M4 and the second current supply transistor M8.

シュミットインバータ８１は、第２カレントミラー回路７０及び第４定電流源７１の接続ノードｎ1に生じる電位を反転する。インバータ８２は、シュミットインバータ８１の出力信号を反転してＮＡＮＤ回路８３に伝達する。インバータ８４は、シュミットインバータ８１の出力信号を反転して出力端子３に伝達する。ＮＡＮＤ回路８３は、インバータ８２及び第１インバータ１３のそれぞれの出力信号をＮＡＮＤ演算して、演算結果を第１電流供給用トランジスタＭ４及び第２電流供給用トランジスタＭ８のそれぞれのゲートに供給する。 The Schmitt inverter 81 inverts the potential generated at the connection node n 1 of the second current mirror circuit 70 and the fourth constant current source 71. The inverter 82 inverts the output signal of the Schmitt inverter 81 and transmits it to the NAND circuit 83. The inverter 84 inverts the output signal of the Schmitt inverter 81 and transmits it to the output terminal 3. The NAND circuit 83 performs an NAND operation on the output signals of the inverter 82 and the first inverter 13, and supplies the operation result to the gates of the first current supply transistor M4 and the second current supply transistor M8.

更に、図１に示すヒステリシスコンパレータは、図２に示すように、第１入力電圧Ｖ１及び第２入力電圧Ｖ２に応じて出力電圧ＯＵＴを切り替える。以下に、図３に示す波形図を参照して、図２の時刻Ｔ１付近における図１に示すヒステリシスコンパレータの詳細な動作について説明する。   Further, as shown in FIG. 2, the hysteresis comparator shown in FIG. 1 switches the output voltage OUT according to the first input voltage V1 and the second input voltage V2. The detailed operation of the hysteresis comparator shown in FIG. 1 near time T1 in FIG. 2 will be described below with reference to the waveform diagram shown in FIG.

（Ａ）図２の時刻Ｔ１付近である図３の時刻ｔ０〜ｔ１の期間においては、図１に示す第２インバータ１４の出力信号ＣＳがハイレベルに維持されている。このため、図１に示す第１スイッチ用トランジスタＭ３及び第２スイッチ用トランジスタＭ７は導通状態に保たれる。よって、第１定電流源５１及び第３定電流源７２が生成する定電流Ｉ１及びＩ３は、第１スイッチ用トランジスタＭ３及び第２スイッチ用トランジスタＭ７を介して低位電源ＧＮＤにそれぞれ流れ、第１カレントミラー回路５０及び第２カレントミラー回路７０は動作しない。この時点では、出力電圧ＯＵＴがハイレベルであり、インバータ８２の出力信号はハイレベルに保たれている。   (A) The output signal CS of the second inverter 14 shown in FIG. 1 is maintained at a high level during the period from time t0 to time t1 in FIG. 3, which is in the vicinity of time T1 in FIG. Therefore, the first switch transistor M3 and the second switch transistor M7 shown in FIG. 1 are kept in a conductive state. Therefore, the constant currents I1 and I3 generated by the first constant current source 51 and the third constant current source 72 flow to the lower power supply GND through the first switch transistor M3 and the second switch transistor M7, respectively. The current mirror circuit 50 and the second current mirror circuit 70 do not operate. At this time, the output voltage OUT is at a high level, and the output signal of the inverter 82 is kept at a high level.

（Ｂ）時刻ｔ１において、第２インバータ１４の出力信号ＣＳがハイレベルからロウレベルに切り替わる。即ち、第１インバータ１３の出力信号がロウレベルからハイレベルに切り替わる。この結果、ＮＡＮＤ回路８３の出力信号がハイレベルからロウレベルに切り替わる。ＮＡＮＤ回路８３の出力信号がロウレベルになると、第１電流供給用トランジスタＭ４及び第２電流供給用トランジスタＭ８が導通状態となる。この結果、第１電流供給用トランジスタＭ４及び第１電流調整用抵抗Ｒ５により電流経路が構成される。第２電流供給用トランジスタＭ８及び第２電流調整用抵抗Ｒ６により電流経路が構成される。   (B) At time t1, the output signal CS of the second inverter 14 is switched from the high level to the low level. That is, the output signal of the first inverter 13 is switched from the low level to the high level. As a result, the output signal of the NAND circuit 83 is switched from the high level to the low level. When the output signal of the NAND circuit 83 becomes a low level, the first current supply transistor M4 and the second current supply transistor M8 are turned on. As a result, a current path is formed by the first current supply transistor M4 and the first current adjustment resistor R5. A current path is constituted by the second current supply transistor M8 and the second current adjustment resistor R6.

第２インバータ１４の出力信号ＣＳがハイレベルからロウレベルに立ち下がると、第１スイッチ用トランジスタＭ３及び第２スイッチ用トランジスタＭ７は非導通状態となる。よって、第１カレントミラー回路５０及び第２カレントミラー回路７０が動作する。ここで、第１カレントミラー回路５０には、第１定電流源５１からの第１定電流Ｉ１に加えて、第１電流供給用トランジスタＭ４及び第１電流調整用抵抗Ｒ５を介して電流Ｉ５が供給されているため、第２ミラートランジスタＭ２のゲート電位は急峻に立ち上がる。同様に、第２カレントミラー回路７０の第４ミラートランジスタＭ６には、第３定電流源７２からの第３定電流Ｉ３に加えて、第２電流供給用トランジスタＭ８及び第２電流調整用抵抗Ｒ６を介して電流Ｉ６が供給されているため、第４ミラートランジスタＭ６のゲート電位は急峻に立ち上がる。   When the output signal CS of the second inverter 14 falls from the high level to the low level, the first switch transistor M3 and the second switch transistor M7 are turned off. Therefore, the first current mirror circuit 50 and the second current mirror circuit 70 operate. Here, in addition to the first constant current I1 from the first constant current source 51, the current I5 is supplied to the first current mirror circuit 50 via the first current supply transistor M4 and the first current adjustment resistor R5. Since it is supplied, the gate potential of the second mirror transistor M2 rises sharply. Similarly, the fourth mirror transistor M6 of the second current mirror circuit 70 includes a second current supply transistor M8 and a second current adjustment resistor R6 in addition to the third constant current I3 from the third constant current source 72. Since the current I6 is supplied via, the gate potential of the fourth mirror transistor M6 rises steeply.

第１カレントミラー回路５０が動作すると、第２定電流源１１が抵抗Ｒ４に供給していた定電流Ｉ２の一部が、第１ミラートランジスタＭ１を介して低位電源ＧＮＤに流れることとなる。したがって、抵抗Ｒ４で発生する電圧が低下し、コンパレータ４に印加される基準電圧Ｖｂも低下する。第２インバータ１４の出力信号ＣＳが切り替わる時刻ｔ１から、基準電圧Ｖｂが低下する時刻ｔ２までの時間は、例えば５ｎｓ程度とすることができる。   When the first current mirror circuit 50 is operated, a part of the constant current I2 supplied from the second constant current source 11 to the resistor R4 flows to the lower power supply GND via the first mirror transistor M1. Therefore, the voltage generated at the resistor R4 is lowered, and the reference voltage Vb applied to the comparator 4 is also lowered. The time from the time t1 when the output signal CS of the second inverter 14 switches to the time t2 when the reference voltage Vb decreases can be set to about 5 ns, for example.

（Ｃ）更に、第２カレントミラー回路７０が動作すると、第３ミラートランジスタＭ５及び第４定電流源７１の接続ノードｎ1の電位が低位電源ＧＮＤ側に移行し、接続ノードn1の電位が低下する。したがって、シュミットインバータ８１の出力信号がハイレベルとなり、インバータ８４の出力信号、即ち出力電圧ＯＵＴが時刻ｔ３付近においてロウレベルとなる。時刻ｔ２から時刻ｔ３までの時間は、１３ｎｓ程度とすることができる。 (C) Further, when the second current mirror circuit 70 is operated, the potential of the connection node n 1 of the third mirror transistor M5 and the fourth constant current source 71 is shifted to the low potential power supply GND side, and the potential of the connection node n 1 is descend. Therefore, the output signal of the Schmitt inverter 81 becomes high level, and the output signal of the inverter 84, that is, the output voltage OUT becomes low level near the time t3. The time from time t2 to time t3 can be about 13 ns.

（Ｄ）出力電圧ＯＵＴがロウレベルに切り替わると、インバータ８２の出力信号がロウレベルとなり、ＮＡＮＤ回路８３の出力信号がロウレベルからハイレベルに切り替わる。よって、第１電流供給用トランジスタＭ４及び第２電流供給用トランジスタＭ８が非導通状態となり、第１電流供給用トランジスタＭ４及び第２電流供給用トランジスタＭ８からの第１カレントミラー回路５０及び第２カレントミラー回路７０に対する電流Ｉ５及びＩ６の供給が停止する。   (D) When the output voltage OUT is switched to the low level, the output signal of the inverter 82 becomes the low level, and the output signal of the NAND circuit 83 is switched from the low level to the high level. Therefore, the first current supply transistor M4 and the second current supply transistor M8 are turned off, and the first current mirror circuit 50 and the second current from the first current supply transistor M4 and the second current supply transistor M8. Supply of the currents I5 and I6 to the mirror circuit 70 is stopped.

次に、図４に示す波形図を参照して、本発明の実施形態に係るヒステリシスコンパレータの比較例を簡単に説明する。比較例としては、電流供給回路６、出力電圧生成回路７、及び電流供給制御回路８を備えない構成について説明する。   Next, a comparative example of the hysteresis comparator according to the embodiment of the present invention will be briefly described with reference to the waveform diagram shown in FIG. As a comparative example, a configuration that does not include the current supply circuit 6, the output voltage generation circuit 7, and the current supply control circuit 8 will be described.

（ａ）図４の時刻ｔ０〜ｔ１の期間においては、第２インバータ１４の出力信号ＣＳがハイレベル（５Ｖ）であり、第２ミラートランジスタＭ２のゲート電位、即ち第２ミラートランジスタＭ２のゲート電位はロウレベル（０Ｖ）である。第１スイッチ用トランジスタＭ３のゲート・ドレイン間寄生容量と第１ミラートランジスタＭ１のゲート・ドレイン間寄生容量とは、容量結合している。よって、第１スイッチ用トランジスタＭ３のゲートがハイレベル（５Ｖ）からロウレベル（０Ｖ）へと過渡的に変化した場合、第１ミラートランジスタＭ１と第２ミラートランジスタＭ２のゲートが影響を受ける。   (A) During the period from time t0 to time t1 in FIG. 4, the output signal CS of the second inverter 14 is at a high level (5 V), and the gate potential of the second mirror transistor M2, that is, the gate potential of the second mirror transistor M2. Is at a low level (0 V). The gate-drain parasitic capacitance of the first switch transistor M3 and the gate-drain parasitic capacitance of the first mirror transistor M1 are capacitively coupled. Therefore, when the gate of the first switch transistor M3 changes transiently from the high level (5V) to the low level (0V), the gates of the first mirror transistor M1 and the second mirror transistor M2 are affected.

（ｂ）図４の時刻ｔ１付近において、第２インバータ１４の出力信号ＣＳがハイレベル（５Ｖ）からロウレベル（０Ｖ）に立ち下がると、第１ミラートランジスタＭ１のゲート電位が影響を受けて、ゲート電位が負側に遷移する反転現象が生じる。   (B) When the output signal CS of the second inverter 14 falls from the high level (5V) to the low level (0V) around time t1 in FIG. 4, the gate potential of the first mirror transistor M1 is affected and the gate An inversion phenomenon occurs in which the potential transitions to the negative side.

（ｃ）時刻ｔ２において出力電圧ＯＵＴが切り替わるが、基準電圧Ｖｂが減少する時刻ｔ３は、出力電圧ＯＵＴの切り替わり後となる。尚、時刻ｔ１から時刻ｔ３までの時間は、例えば４９ｎｓ程度を要する。   (C) Although the output voltage OUT is switched at time t2, the time t3 when the reference voltage Vb is decreased is after the switching of the output voltage OUT. Note that the time from time t1 to time t3 requires, for example, about 49 ns.

以下に、図５に示す波形図を参照して、本発明の実施形態に係るヒステリシスコンパレータの復帰時の動作、即ち図２の時刻Ｔ２付近における詳細な動作について説明する。   Hereinafter, with reference to the waveform diagram shown in FIG. 5, the operation at the time of return of the hysteresis comparator according to the embodiment of the present invention, that is, the detailed operation in the vicinity of time T2 in FIG.

（Ａ）時刻ｔ１において、第２インバータ１４の出力信号ＣＳがロウレベルからハイレベルに切り替わる。第２インバータ１４の出力信号ＣＳがロウレベルからハイレベルに切り替わると、第１スイッチ用トランジスタＭ３及び第２スイッチ用トランジスタＭ７が導通状態となり、時刻ｔ２において第１カレントミラー回路５０及び第２カレントミラー回路７０の動作が停止する。   (A) At time t1, the output signal CS of the second inverter 14 is switched from the low level to the high level. When the output signal CS of the second inverter 14 is switched from the low level to the high level, the first switch transistor M3 and the second switch transistor M7 are turned on, and the first current mirror circuit 50 and the second current mirror circuit at time t2. The operation of 70 stops.

（Ｂ）第１カレントミラー回路５０の動作が停止すると、基準電圧Ｖｂが増加する。第２カレントミラー回路７０の動作が停止すると、第４定電流源７１及び第３ミラートランジスタＭ５の接続ノードｎ1の電位が増加する。ここで、第１インバータ１３の出力信号がハイレベルからロウレベルに切り替わるため、第３電流供給用トランジスタＭ９が導通状態となる。第３電流供給用トランジスタＭ９が導通状態となると、よって、第４定電流源７１及び第３ミラートランジスタＭ５の接続ノードｎ1の電位が増加するのを促進することができる。 (B) When the operation of the first current mirror circuit 50 stops, the reference voltage Vb increases. When the operation of the second current mirror circuit 70 is stopped, the potential of the connection node n 1 of the fourth constant current source 71 and the third mirror transistor M5 increases. Here, since the output signal of the first inverter 13 is switched from the high level to the low level, the third current supply transistor M9 becomes conductive. When the third current supply transistor M9 becomes conductive, it can be promoted that the potential of the connection node n 1 of the fourth constant current source 71 and the third mirror transistor M5 increases.

（Ｃ）時刻ｔ３付近において、出力電圧ＯＵＴがハイレベルに切り替わる。時刻ｔ２から時刻ｔ３までに要する時間は、例えば１７ｎｓ程度である。   (C) In the vicinity of time t3, the output voltage OUT switches to a high level. The time required from time t2 to time t3 is, for example, about 17 ns.

次に、図６に示す波形図を参照して、本発明の実施形態に係るヒステリシスコンパレータの比較例を簡単に説明する。比較例としては、電流供給回路６、出力電圧生成回路７、及び電流供給制御回路８を備えない構成について説明する。   Next, a comparative example of the hysteresis comparator according to the embodiment of the present invention will be briefly described with reference to the waveform diagram shown in FIG. As a comparative example, a configuration that does not include the current supply circuit 6, the output voltage generation circuit 7, and the current supply control circuit 8 will be described.

（ａ）出力電圧生成回路７により出力電圧ＯＵＴを生成しない場合、基準電圧Ｖｂが増加する時刻ｔ２から、出力電圧ＯＵＴがハイレベルに切り替わる時刻ｔ３までに要する時間は、例えば１０．７ｎｓ程度である。   (A) When the output voltage OUT is not generated by the output voltage generation circuit 7, the time required from the time t2 when the reference voltage Vb increases until the time t3 when the output voltage OUT switches to the high level is, for example, about 10.7 ns. .

このように、本発明の実施形態に係るヒステリシスコンパレータによれば、電流供給回路６を備えることにより、第２ミラートランジスタＭ２のゲート電位が負側に遷移することを防止し、基準電圧Ｖｂを減少させるのに要する時間を大幅に短縮できる。更に、出力電圧ＯＵＴを生成する出力電圧生成回路７をコンパレータ４と個別に設けることで、検出時に電流供給回路６の第１電流供給用トランジスタＭ４から供給される電流Ｉ５を高速に供給停止させて、検出後安定状態へ移行する時間を短縮することができる。また、電流供給制御回路８を備えることにより、電流供給回路６を自動的に動作停止させることができる。したがって、動作速度を高速化させても誤動作を生じないヒステリシスコンパレータを提供できる。   Thus, according to the hysteresis comparator according to the embodiment of the present invention, by providing the current supply circuit 6, the gate potential of the second mirror transistor M2 is prevented from transitioning to the negative side, and the reference voltage Vb is reduced. The time required for this can be greatly reduced. Further, by providing an output voltage generation circuit 7 for generating the output voltage OUT separately from the comparator 4, the supply of the current I5 supplied from the first current supply transistor M4 of the current supply circuit 6 at the time of detection is stopped at high speed. The time for shifting to a stable state after detection can be shortened. Further, by providing the current supply control circuit 8, the current supply circuit 6 can be automatically stopped. Therefore, it is possible to provide a hysteresis comparator that does not cause malfunction even when the operation speed is increased.

（第１変形例）
本発明の実施形態の第１変形例として、図７に示すように、出力電圧生成回路７ｂが、第４定電流源７１、第３定電流源７２、第２カレントミラー回路７０、第２スイッチ用トランジスタＭ７、第２電流供給用トランジスタＭ８、及び第２電流調整用抵抗Ｒ６を備える構成でも良い。即ち、図７に示す出力電圧生成回路７ｂは、図１に示した第３電流供給用トランジスタＭ９及び第３電流調整用抵抗Ｒ７を備えていない。 (First modification)
As a first modification of the embodiment of the present invention, as shown in FIG. 7, an output voltage generation circuit 7b includes a fourth constant current source 71, a third constant current source 72, a second current mirror circuit 70, a second switch. The configuration may include a transistor for transistor M7, a second current supply transistor M8, and a second current adjustment resistor R6. That is, the output voltage generation circuit 7b shown in FIG. 7 does not include the third current supply transistor M9 and the third current adjustment resistor R7 shown in FIG.

第３電流供給用トランジスタＭ９及び第３電流調整用抵抗Ｒ７を備えていない場合、復帰時において出力電圧ＯＵＴが切り替わるのに要する時間が増大するが、検出時の動作は図３に示す波形図と同じ動作となる。   When the third current supply transistor M9 and the third current adjustment resistor R7 are not provided, the time required for switching the output voltage OUT at the time of recovery increases, but the operation at the time of detection is the same as the waveform diagram shown in FIG. Same operation.

（第２変形例）
本発明の実施形態の第２変形例として、図８に示すように、出力電圧生成回路７ｃが、第４定電流源７１、第３定電流源７２、第２カレントミラー回路７０、及び第２スイッチ用トランジスタＭ７を備える構成でも良い。即ち、図７に示す出力電圧生成回路７ｃは、図１に示した第２電流供給用トランジスタＭ８、第２電流調整用抵抗Ｒ６、第３電流供給用トランジスタＭ９、及び第３電流調整用抵抗Ｒ７を備えていない。 (Second modification)
As a second modification of the embodiment of the present invention, as shown in FIG. 8, an output voltage generation circuit 7c includes a fourth constant current source 71, a third constant current source 72, a second current mirror circuit 70, and a second current mirror circuit 70. A configuration including a switching transistor M7 may also be used. That is, the output voltage generation circuit 7c shown in FIG. 7 includes the second current supply transistor M8, the second current adjustment resistor R6, the third current supply transistor M9, and the third current adjustment resistor R7 shown in FIG. Not equipped.

第２電流供給用トランジスタＭ８、第２電流調整用抵抗Ｒ６、第３電流供給用トランジスタＭ９、及び第３電流調整用抵抗Ｒ７を備えていない場合、検出後に電流供給回路６の第1電流供給用トランジスタＭ４の供給停止させる時間が増大し、復帰時において出力電圧ＯＵＴが切り替わるのに要する時間が増大するが、基準電圧Ｖｂを減少させる動作は、図３に示す波形図と同じ動作となる。   When the second current supply transistor M8, the second current adjustment resistor R6, the third current supply transistor M9, and the third current adjustment resistor R7 are not provided, the first current supply for the current supply circuit 6 after detection is provided. Although the time for stopping the supply of the transistor M4 increases and the time required for switching the output voltage OUT at the time of recovery increases, the operation for decreasing the reference voltage Vb is the same as the waveform diagram shown in FIG.

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As mentioned above, although this invention was described by embodiment, it should not be understood that the description and drawing which form a part of this indication limit this invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

その他の実施形態に係るヒステリシスコンパレータとして、図１に示す第２抵抗Ｒ２及び第４抵抗Ｒ４と、低位電源ＧＮＤとの間に任意電源を追加しても良い。   As a hysteresis comparator according to another embodiment, an arbitrary power supply may be added between the second resistor R2 and the fourth resistor R4 shown in FIG. 1 and the low potential power supply GND.

上述した実施形態においては、第１電流供給用トランジスタＭ４、第２電流供給用トランジスタＭ８、及び第３電流供給用トランジスタＭ９としてｐＭＯＳトランジスタを使用する一例を説明したが、ｐＭＯＳトランジスタに代えて例えばｐｎｐ型のバイポーラトランジスタ等を利用しても良い。更に、第１電流調整用抵抗Ｒ５、第２電流調整用抵抗Ｒ６、及び第３電流調整用抵抗Ｒ７を備えない構成も可能である。   In the above-described embodiment, an example in which pMOS transistors are used as the first current supply transistor M4, the second current supply transistor M8, and the third current supply transistor M9 has been described. However, instead of the pMOS transistor, for example, pnp A type bipolar transistor or the like may be used. Furthermore, a configuration without the first current adjusting resistor R5, the second current adjusting resistor R6, and the third current adjusting resistor R7 is also possible.

また、電流供給制御回路８にＮＡＮＤ回路８３を使用する一例を説明したが、同様の論理を実現可能であれば良く、ＮＡＮＤ回路８３に限定されるものではない。   In addition, although an example in which the NAND circuit 83 is used for the current supply control circuit 8 has been described, the NAND circuit 83 is not limited to the NAND circuit 83 as long as similar logic can be realized.

このように本発明は、ここでは記載していない様々な実施形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。   Thus, it should be understood that the present invention includes various embodiments and the like not described herein. Therefore, the present invention is limited only by the invention specifying matters in the scope of claims reasonable from this disclosure.

本発明の実施形態に係るヒステリシスコンパレータの構成例を示す回路図である。It is a circuit diagram which shows the structural example of the hysteresis comparator which concerns on embodiment of this invention. 本発明の実施形態に係るヒステリシスコンパレータの動作の概要を示す波形図である。It is a wave form diagram which shows the outline | summary of operation | movement of the hysteresis comparator which concerns on embodiment of this invention. 本発明の実施形態に係るヒステリシスコンパレータの検出時の詳細な動作例を示す波形図である。It is a wave form diagram which shows the detailed operation example at the time of the detection of the hysteresis comparator which concerns on embodiment of this invention. 本発明の実施形態に係るヒステリシスコンパレータの検出時の効果を説明するための比較例を示す波形図である。It is a wave form diagram which shows the comparative example for demonstrating the effect at the time of the detection of the hysteresis comparator which concerns on embodiment of this invention. 本発明の実施形態に係るヒステリシスコンパレータの復帰時の詳細な動作例を示す波形図である。It is a wave form diagram which shows the detailed operation example at the time of the reset of the hysteresis comparator which concerns on embodiment of this invention. 本発明の実施形態に係るヒステリシスコンパレータの復帰時の効果を説明するための比較例を示す波形図である。It is a wave form diagram which shows the comparative example for demonstrating the effect at the time of the reset of the hysteresis comparator which concerns on embodiment of this invention. 本発明の実施形態の第１変形例に係るヒステリシスコンパレータの構成例を示す回路図である。It is a circuit diagram which shows the structural example of the hysteresis comparator which concerns on the 1st modification of embodiment of this invention. 本発明の実施形態の第２変形例に係るヒステリシスコンパレータの構成例を示す回路図である。It is a circuit diagram which shows the structural example of the hysteresis comparator which concerns on the 2nd modification of embodiment of this invention.

符号の説明Explanation of symbols

４…コンパレータ
５…ヒステリシス回路
６…電流供給回路
７，７ｂ，７ｃ…出力電圧生成回路
８…電流供給制御回路 DESCRIPTION OF SYMBOLS 4 ... Comparator 5 ... Hysteresis circuit 6 ... Current supply circuit 7, 7b, 7c ... Output voltage generation circuit 8 ... Current supply control circuit

Claims (5)

入力電圧と基準電圧を比較するコンパレータと、
第１定電流を生成し、前記入力電圧が前記基準電圧よりも小さい場合には前記基準電圧を維持し、前記入力電圧が前記基準電圧を超えた場合に前記第１定電流に応じて前記基準電圧を減少させるヒステリシス回路と、
前記入力電圧が前記基準電圧を超えてから一定期間において前記第１定電流に電流を付加する電流供給回路
とを備えることを特徴とするヒステリシスコンパレータ。 A comparator that compares the input voltage with a reference voltage;
A first constant current is generated, the reference voltage is maintained when the input voltage is smaller than the reference voltage, and the reference according to the first constant current when the input voltage exceeds the reference voltage A hysteresis circuit to reduce the voltage;
And a current supply circuit for adding a current to the first constant current for a predetermined period after the input voltage exceeds the reference voltage. 前記ヒステリシス回路は、
前記第１定電流を生成する第１定電流源と、
第２定電流を生成する第２定電流源と、
前記第２定電流の一部又は全部が流れることにより前記基準電圧を変化させる抵抗と、
前記第１定電流に応じて、前記抵抗に流れる前記第２定電流を減少させる第１カレントミラー回路と、
前記入力電圧が前記基準電圧を超えた場合に前記第１カレントミラー回路を動作させる第１スイッチ用トランジスタ
とを備えることを特徴とする請求項１に記載のヒステリシスコンパレータ。 The hysteresis circuit is:
A first constant current source for generating the first constant current;
A second constant current source for generating a second constant current;
A resistor that changes the reference voltage when part or all of the second constant current flows;
A first current mirror circuit for reducing the second constant current flowing through the resistor in response to the first constant current;
The hysteresis comparator according to claim 1, further comprising: a first switching transistor that operates the first current mirror circuit when the input voltage exceeds the reference voltage. 前記基準電圧が変化するタイミングで出力電圧を切り替える出力電圧生成回路を更に備えることを特徴とする請求項１又は２に記載のヒステリシスコンパレータ。   The hysteresis comparator according to claim 1, further comprising an output voltage generation circuit that switches an output voltage at a timing at which the reference voltage changes. 前記出力電圧の切り替わりに応答して前記電流供給回路の動作を停止させる電流供給制御回路を更に備えることを特徴とする請求項３に記載のヒステリシスコンパレータ。   The hysteresis comparator according to claim 3, further comprising a current supply control circuit that stops the operation of the current supply circuit in response to switching of the output voltage. 前記電流供給回路は、前記入力電圧が前記基準電圧を超えた場合に前記第１定電流に前記電流を付加する電流供給用トランジスタを備えることを特徴とする請求項１に記載のヒステリシスコンパレータ。




















The hysteresis comparator according to claim 1, wherein the current supply circuit includes a current supply transistor that adds the current to the first constant current when the input voltage exceeds the reference voltage.




















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