JP3706548B2 - 不揮発性メモリ・セル及びこれを形成する方法 - Google Patents
不揮発性メモリ・セル及びこれを形成する方法 Download PDFInfo
- Publication number
- JP3706548B2 JP3706548B2 JP2001065605A JP2001065605A JP3706548B2 JP 3706548 B2 JP3706548 B2 JP 3706548B2 JP 2001065605 A JP2001065605 A JP 2001065605A JP 2001065605 A JP2001065605 A JP 2001065605A JP 3706548 B2 JP3706548 B2 JP 3706548B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- floating gate
- oxide
- polysilicon
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 86
- 229920005591 polysilicon Polymers 0.000 claims description 86
- 125000006850 spacer group Chemical group 0.000 claims description 46
- 150000004767 nitrides Chemical class 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 31
- 239000003990 capacitor Substances 0.000 claims description 24
- 238000005137 deposition process Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 5
- 238000002294 plasma sputter deposition Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000001459 lithography Methods 0.000 claims description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 2
- 230000004913 activation Effects 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- 238000000227 grinding Methods 0.000 claims description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 2
- 238000010884 ion-beam technique Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 230000005855 radiation Effects 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 238000003486 chemical etching Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 130
- 230000008569 process Effects 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 8
- 239000002784 hot electron Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の属する技術分野】
本発明は不揮発性メモリ・セルに関し、詳細には、ソースの浮動ゲートに対する結合を強化するために、ポリシリコン・ストラップと組み合わせた酸化物−窒化物−酸化物(ОNО)を絶縁層とするキャパシタを拡散領域と一体化された構成を有する不揮発性メモリ・セルを形成する方法に関する。一体化とは、ONO絶縁層に接するポリシリコン・スペーサ、ポリシリコン・ストラップ及び拡散領域とが電気的に接続されていることをいう。本発明は、他の要素の内、ポリシリコン・ストラップで拡散領域に組み合わされたОNОを絶縁層とするキャパシタを含み、これによりソースから浮動ゲートまでの強化された結合が得られる新規の不揮発性メモリ・セルをも提供する。
【0002】
【従来の技術】
当分野の技術者に知られているように、不揮発性メモリ・セルは電源が除去された後で格納された情報を保持できるタイプのメモリ・デバイスである。このタイプのメモリ・セルとしては:消去可能にプログラミングできる読み取り専用メモリ(EPRОM)と電子的に消去可能にプログラミングできる読み取り専用メモリ(EEPRОM)がある。EEPRОMメモリ・セルにおいて、プログラミングまたは書き込みは、高い印加ドレン電圧に応答して基板から酸化物層を通してホット・エレクトロンを注入させることによって実現される。これに対し、消去は、浮動ゲートから制御ゲートおよび基板へのホット・エレクトロンの放出によって実現される。
【0003】
EEPRОMは、一般に2つのトランジスタを備えた2つの要素セルを使用する。プログラミングおよび消去は、シリコン・シリコン酸化物界面でのエネルギ障壁を通って酸化物伝導帯へトンネリングする電子を使用したファウラー・ノードハイム効果(Fowlwer-Nordheim effect)手段によって実現される。メモリ・セルの「読み取り」中に、EEPRОMの状態は電流を検知することによって決定される。
【0004】
従来の不揮発性スプリット・ゲート・メモリ・セルにおいて、自己整合ソース/ドレン注入が30μm2以下にセル・サイズを縮小するために使用される。このようなセルにおいて、プログラミングは、ホット・エレクトロンをチャネル注入させることによって実現され、消去は浮動ゲートからのファウラー・ノードハイム・トンネリングまたは光電子放出によって実現される。
【0005】
従来技術のプロセスにより作られられた従来のスプリット・ゲート・メモリ・セルは、トランジスタのチャネル領域からホット・エレクトロンの注入によって充電される浮動ゲートを含む。スプリット・ゲート動作を実現するために、浮動ゲートとソース領域の間にあるチャネル領域の一部を制御する制御ゲートが浮動ゲート上に形成される。
【0006】
さらに、スプリット・ゲート・メモリ・デバイスにおいて、書き込みおよびプログラミングが実施できるように、浮動ゲートはデバイスのドレン領域に重なるように形成される。重なりがないか、実際にはアンダラップがある時に、書き込みはホット・エレクトロンの注入によって行うことができず、これによって、メモリ・デバイスのプログラミング効率が下がる。さらに、スプリット・ゲート・メモリ・デバイスにおいて、「オン」になって、メモリ・セルを駆動できるようにするために、制御ゲートは浮動ゲートに重なり、かつチャネル上に延びてソース領域に重ならなければならない。従来のスプリット・ゲート処理においては、通常、ソース/ドレン領域が形成されてから、すなわち注入および活性化されてから、ポリ・ゲートが形成される。このような従来技術の処理は完全な自己整合のソース/ドレン領域を使用しておらず、したがって、セルの面積が広がり、トランジスタのチャネル長さが増加する。
【0007】
従来技術のスプリット・ゲート・メモリ・セルにおいて、浮動ゲートに対するソースのあらゆる不整合は読み取り電流の均一性に影響する。不整合を回避するため、従来技術の不揮発性メモリ・デバイスは制御ゲートのソースへの重なり部を含む。また、幾つかの不揮発性メモリ・デバイスにおいては、ドレインが浮動ゲートに対して自己整合であるが、ソース領域は浮動ゲートに対して自己整合ではなく、したがって、チャンネル長は確定しない。これが、動作中のメモリ・デバイスにおける電流のばらつきに悪影響を及ぼす。
【0008】
全チャネル長が一定距離でない場合、プログラミングにも悪影響がある。全チャネル長が変動する場合、メモリ・セルを形成するのに使用される層の寸法をスケーリングするのが困難になり、したがって、高いプログラミング効率とセルの高い再現性が得られなくなる。他方、長さ方向の寸法が大き過ぎる場合、プログラミング効率は十分にならず、セルの読み取り電流が低減して、デバイスの動作が損なわれる。さらに、重なり部を設けると、セルのかなりの部分が無駄になり、セルのサイズが不必要に大きくなる。
【0009】
従来技術の不揮発性メモリ・デバイスに関する欠点に鑑み、浮動ゲートとソース領域の間に十分な重なりを維持し、ならびに浮動ゲート・チャネルが機能することを維持しながら、非常に小さい幾何形状までスケーリングできるスプリット・ゲート不揮発性メモリ・セルを製造する新規の改善された方法を開発することが、継続的に必要とされている。
【0010】
【発明が解決しようとする課題】
本発明の一目的は、それに関連した約0.5μmまたはそれ以下の幾何形状を有する浮動ゲート不揮発性メモリ・セルを製造する方法を提供することである。
【0011】
本発明の他の目的は浮動ゲートとソース拡散の間に十分な重なり領域を有しており、浮動ゲート・チャネルが機能することを維持する不揮発性メモリ・セルを製造する方法を提供することである。
【0012】
本発明のさらなる目的は、組み合わされたОNОを絶縁層とするキャパシタと拡散領域に一体化されたポリシリコン・ストラップを含む不揮発性メモリ・セルを製造する方法を提供することである。
【0013】
【課題を解決するための手段】
上記目的および利点は、ポリシリコン・スペーサを使用して、酸化半導体基板上の浮動ゲート・ポリシリコン上で定義された窒化物トレンチ内に浮動ゲートのソース縁部を画定することによって、本発明において実現される。詳細にいうと、上記目的および利益は、組み合わされたОNОを絶縁層とするキャパシタとポリシリコン・ストラップをデバイスの拡散領域に一体化することによって実現される。これらの要素を一体化することによって、浮動ゲートに対するソースの強化された結合が得られる。
【0014】
酸化物−窒化物−酸化物(ОNО)を絶縁層とするキャパシタを有する不揮発性メモリ・セルを形成する本発明の方法は、
(a)半導体基板の表面の上に浮動ゲート酸化物層を形成し、該浮動ゲート酸化物層の上に浮動ゲート・ポリシリコン層を形成し、該浮動ゲート・ポリシリコン層の上に酸化物層を形成し、該酸化物層の上に第1窒化物層を形成することにより、前記浮動ゲート酸化物層、前記浮動ゲート・ポリシリコン層、前記酸化物層および前記第1窒化物層を有する膜スタックを形成するステップと、
(b)前記膜スタックに開口を形成して、前記浮動ゲート・ポリシリコン層の一部を露出させるステップと、
(c)前記開口の側壁に第1酸化物スペーサを形成するステップと、
(d)前記開口の側壁及び底部に底部酸化物層を形成し、該底部酸化物層の上に第2窒化物層を形成し、該第2窒化物層の上に上部酸化物層を形成するステップと、
(e)前記開口の底部にある前記上部酸化物層の一部分を露出するように、前記上部酸化物層に接するポリシリコン・スペーサを形成するステップと、
(f)前記露出された上部酸化物層の一部分と、該上部酸化物層の一部分の下側にそれぞれ位置する前記第2窒化物層、前記底部酸化物層、前記浮動ゲート・ポリシリコン層及び前記不動ゲート酸化物層とを除去してコンタクト・ホールを形成することにより、前記基板の一部を露出させるステップと、
(g)前記コンタクト・ホールの側壁を覆うと共に前記第1窒化物層の表面を覆う酸化物ライナを形成するステップと、
(h)前記コンタクト・ホールを介して、前記基板内に、前記浮動ゲート・ポリシリコン層の下側まで延びて重なるソース領域を形成するステップと、
(i)前記ポリシリコン・スペーサの上部及び前記第1窒化物層を露出するように前記酸化物ライナを除去することにより第2酸化物スペーサを形成するステップと、
(j)前記露出されたポリシリコン・スペーサの上部に接するように、前記開口及び前記コンタクト・ホールをドーピングされたポリシリコンで充填するステップと、
(k)前記ドーピングされたポリシリコンを前記第1窒化物層が露出するまで除去することにより平坦化するステップとをこの順番に含む。
【0015】
本発明の方法は更に、前記ステップ(k)の後に、
(l)前記第1酸化物スペーサ及び前記浮動ゲート酸化物層が露出するまで前記第1窒化物層、前記酸化物層及び前記浮動ゲート・ポリシリコン層とを除去するステップと、
(m)前記露出した第1酸化物スペーサ、残存する浮動ゲート・ポリシリコン層及び前記露出した浮動ゲート酸化物層の上にワード線ゲート酸化物を形成するステップと、
(n)前記第1酸化物スペーサ及び前記露出した浮動ゲート・ポリシリコン層上の前記ワード線ゲート酸化物に接してワード線スペーサを形成するステップとをこの順番に含む。
【0016】
上記方法によって、基板と、前記基板に形成されたソース領域とを含み、前記ソース領域が上にある浮動ゲート領域に対し自己整合され、前記浮動ゲート領域がポリシリコン・ストラップと組み合わされたОNОを絶縁層とするキャパシタを含み、前記ОNОを絶縁層とするキャパシタと前記ポリシリコン・ストラップが構造内で前記ソース領域と一体化されている不揮発性メモリ・セルがもたらされる。
【0017】
【発明の実施の形態】
自己整合ポリシリコン・ストラップと組み合わせたОNОを絶縁層とするキャパシタを拡散領域に一体化することによって、スプリット・ゲート不揮発性メモリ・セルを製造する方法を提供する本発明を、本出願に添付の図面を参照して詳細に説明する。添付図面において、同様な参照番号が、同様の、または対応する、あるいはその両方の要素を説明するのに使用されることに留意されたい。
【0018】
本発明に使用された各種処理ステップ中の本発明の不揮発性メモリ・セルの断面図を示す図1〜図9を参照する。詳細には、図1は、本発明で使用される初期構造を含む。図示のように、初期構造は、基板10と基板の表面の上に形成された膜スタック12とを含む。膜スタック12は、基板10の表面の上に形成された浮動ゲート酸化物層14と、前記浮動ゲート酸化物層の上に形成された浮動ゲート・ポリシリコン層16と、前記浮動ゲート・ポリシリコン層上の酸化物層18と、酸化物層18の上に形成された窒化物層20とを含む。
【0019】
図1に示す初期構造は当技術で公知の従来材料で構成されており、また、この構造は、当技術で公知の技法を利用して形成される。図1に示した構造を形成するのに使用される方法および材料の簡単な説明をここで与える。
【0020】
基板10は、Si、Ge、SiGe、GaAs、InAs、InPおよび他のすべてのIII/V属の半導体化合物を含むが、これらに限定されない任意の従来型半導体材料で構成できる。基板はSi/SiGeのような層状半導体でも構成できる。基板は製造されるデバイスのタイプに応じn型またはp型である。基板は、任意選択で、様々な活性領域、または絶縁領域、あるいはその両方を含む。これらは、基板の表面上に形成されるか、あるいは、基板上に膜スタックが形成される前に基板内に形成される。
【0021】
膜スタック12の浮動ゲート酸化物層14は従来の熱成長プロセスを使用して基板10の上に形成されるか、あるいは、酸化物層14を化学的気相付着(CVD)、プラズマ補助CVD、スパッタ、蒸着およびその他の類似付着プロセスなどの、ただしこれらに限定されない従来の付着プロセスによって形成できる。浮動ゲート酸化物層14の厚さは変えてよいが、酸化物層14は典型的には、約6nmから約15nmの厚さを持っており、約8nmから約10nmの厚さがより強く好まれる。SiО2などの任意の酸化物含有材料を浮動ゲート酸化物層14として使用できる。
【0022】
浮動ゲート・ポリシリコン層16に関する限り、この層はCVD、プラズマ補助CVDおよびスパッタなどの従来の付着プロセスを利用して浮動ゲート酸化物層の上に形成される。浮動ゲート・ポリシリコン層16の厚さは変えてよいが、ポリシリコン層は典型的には、約10nmから約500nmの厚さを持っており、約60nmから約80nmの厚さがより強く好まれる。
【0023】
膜スタック12の酸化物層18は浮動ゲート酸化物層14に関連して上述した技法の何れかを利用して形成されるが、酸化物層18の厚さは典型的には、約6nmから約12nmであり、約8nmから約10nmの厚さがより強く好まれる。
【0024】
膜スタックの窒化物層、すなわち窒化物層20は窒化物層を形成できる当技術の技術者に公知の従来の付着プロセスを利用して酸化物層18上に形成される。窒化物層20を形成するのに使用される典型的な付着プロセスの例示的な例はCVD、プラズマ補助CVD、スパッタ、蒸着およびその他類似の付着プロセスを含むが、これらに限定されない。窒化物層20の厚さは変えてよいが、典型的には、約250nmから約450nmの厚さを持っており、約300nmから約350nmの厚さがより強く好まれる。窒化物層を形成できるSi3N4などの任意の材料を本発明で使用できる。
【0025】
次に、図2に示すように、開口22を膜スタックに形成し、浮動ゲート・ポリシリコン16の一部を露出させる。本発明の図面にはたった1つの開口しか示していないが、本発明は膜スタックに複数の開口を形成しても同様にうまく動作することに留意されたい。詳細には、図面に示されていない、フォトレジストを従来の付着プロセスを利用して窒化物層20の露出表面層の上に形成される。フォトレジスト層が従来のリソグラフィを利用してパターン化され、開口が形成される膜スタックの選択領域を露出させる。本発明で使用されるリソグラフィ・ステップは、放射線に対してフォトレジストを露光させ、フォトレジストにパターンを形成し、パターンを現像することを含む。このようなステップは当技術の技術者にとって公知であるから、その詳細な説明は本明細書では必要ない。
【0026】
開口の形成を、RIE、イオン・ビーム・エッチング、プラズマ・エッチングまたはその他のドライ・エッチング・プロセスなどの従来ドライ・エッチング・プロセスを利用して、膜スタックの窒化物層および酸化物層の露出領域をエッチングすることによって行う。上述のドライ・エッチング・プロセスの組合せも、浮動ゲート・ポリシリコン層に対する開口を設けるのに使用できる。トレンチ・エッチングに引き続き、パターン化されたフォトレジストを従来の剥離プロセスによって除去して、図2に示す構造を設ける。
【0027】
本発明における次の2つの処理ステップ、すなわち前記開口に酸化物スペーサを形成すること、および前記開口に酸化物−窒化物−酸化物(ОNО)を形成することを図3に示す。詳細には、構造に開口を設け、浮動ゲート・ポリシリコンの一部を露出させた後、薄い(50nm以下)酸化物スペーサ24を開口における露出側壁の上に形成する。酸化物スペーサ24を当技術で公知の従来プロセスを利用して形成する。たとえば、酸化物スペーサの形成は、開口の露出側壁に薄い酸化物層を付着させ、次いで、薄い酸化物層をエッチングして、酸化物スペーサを形成することによって行うことができる。薄い酸化物層を形成するのに使用された付着プロセスはCVDおよびプラズマ補助CVDなどの任意の従来の付着プロセスを含み、エッチングはRIEなどの従来のドライ・エッチング・プロセスによって行うことができる。
【0028】
酸化物スペーサの形成に引き続き、ОNОが開口に形成される。ОNО(図3参照)は底部酸化物層26、窒化物層28、および上部酸化物層30を含む。底部および上部酸化物層は、浮動ゲート酸化物層を形成するのに以前使用されたものと同じあるいは異なる処理技法、すなわち熱成長または付着を利用して形成される。上部酸化物層だけの場合、酸化物層は窒化物層の一部を酸化することによって形成される。キャパシタの窒化物層に関して、この層は、膜スタック12の窒化物層20を形成するのに以前使用されたものと同じまたは異なる付着プロセスを利用して形成される。
【0029】
キャパシタの底部酸化物層の厚さは典型的には、約5nmから約15nmであり、約6nmから約8nmの厚さがより強く好まれる。ОNОの上部酸化物層に関する限り、上部酸化物層は典型的には、約1nmから約10nmの厚さを持っており、約6nmから約8nmの厚さがより強く好まれる。キャパシタの窒化物層は典型的には、約4nmから約10nmの厚さを持っており、約6nmから約8nmの厚さがより強く好まれる。
【0030】
本発明における次の幾つかの処理ステップを図4に示す。詳細には、図4では、前記酸化物−窒化物−酸化物上にポリシリコン・スペーサを形成し、前記開口内にコンタクト・ホールを設けて、前記基板の一部が露出された後で形成される構造を示している。
【0031】
開口内にОNОが形成された後、ポリシリコン・スペーサ32が、従来の付着プロセスおよびエッチングを利用してОNОの上部酸化物層、すなわち、酸化物層30上に形成される。図4に示すように、ポリシリコン・スペーサは、ОNОの側壁ならびに開口の底部上にあるОNОの部分に対して形成され、開口の底部の上にあるОNОの部分は露出されたままである。
【0032】
ポリシリコン・スペーサの形成に引き続き、コンタクト・ホール34が、ОNО、浮動ゲート・ポリシリコン層16、および浮動ゲート酸化物層14の露出部分を通して形成され、基板10の一部を露出させる。コンタクト・ホール34は上述の各種層を除去できる任意の技法またはその組合せを利用して形成される。たとえば、コンタクト・ホールをドライ・エッチング・プロセス、化学的ウエット・エッチング・プロセスまたはその任意の組合せを利用して形成できる。コンタクト・ホールを形成するのに本発明において使用される1つの好ましい技法はフッ素ベースのエッチャントによって、キャパシタの酸化物−窒化物−酸化物層を先ずエッチングし、次いで塩素ベースのエッチャントによって浮動ゲート・ポリシリコン層を除去し、フッ素ベースのエッチャントによって浮動ゲート酸化物層をその後除去することである。
【0033】
本発明方法における次の2つの処理ステップを図5および図6に示す。詳細には、図5はコンタクト・ホールの底部領域に酸化物ライナ36を形成し、次いで基板にソース領域38を形成した後の構造を示す。図示のように、酸化物ライナ36は、コンタクト・ホールを含む開口、ならびに窒化物層20の表面に形成される。
【0034】
酸化物ライナ36はCVDなどの従来の共形付着プロセスを利用して形成される。本発明で使用される酸化物ライナの厚さは典型的には、約15nmから約35nmであり、約20nmから約25nmの厚さがより強く好まれる。
【0035】
ソース領域38は従来イオン注入および活性化アニールによって形成される。この処理ステップが当技術の技術者に公知であるから、その詳細な説明は本明細書では与えない。
【0036】
ソース領域の形成に引き続き、更に別の酸化物ライナを、以前形成した酸化物ライナ上に形成できる。この別の酸化物ライナは図示していない。
【0037】
次に、図6に示すように、酸化物スペーサ40が前記酸化物ライナ36から形成され、形成ステップ中に、前記基板の一部が再露出される。酸化物スペーサが、RIEなどの従来のエッチング・プロセスを利用して以前形成された酸化物層をエッチングして形成される。
【0038】
図7はポリシリコン充填および平坦化後の構造を示す。詳細には、酸化物スペーサがコンタクト・ホールに形成された後、コンタクト・ホールならびに開口がドーピングされたポリシリコン42で充填される。ドーピングされたポリシリコン領域42はポリシリコンを先ず付着し、次いでイオン注入およびアニールによる適切なドーピング原子でポリシリコンをドーピングして形成されるか、あるいは、ドーピングされたポリシリコン領域42を従来のインシチュ(in-situ)のドーピング付着プロセスを利用して形成する。平坦化は化学・機械的研磨(CMP)や研削などの任意の従来平坦化プロセスを利用することによって本発明で実現される。
【0039】
図7に示した不揮発性メモリ・セル構造が、ポリシリコン・ストラップ領域42と組み合わされたОNО(酸化物層26、窒化物層28、酸化物層30)を絶縁層とするキャパシタ含むことに留意されたい。これら2つの領域、すなわち、ОNОを絶縁層とするキャパシタとポリシリコン・ストラップはソース領域38に一体化される。ソース領域38が、デバイスの浮動ゲート領域に自己整合し、かつ浮動ゲート・チャネル領域へ浮動ゲートの下を延びる拡散領域であることにも留意されたい。
【0040】
次いで、不揮発性メモリ・デバイスは、従来の処理技法を使用することによって完成する。この技法は、前記膜スタックの窒化物層20と浮動ゲート・ポリシリコン層16の一部を除去するステップと(このステップにおいて、酸化物層18が完全に除去される)、ワード線ゲート酸化物44を形成するステップと、前記ワード線ゲート酸化物の周りにワード線スペーサ46を形成するステップとを含むこれら各種処理ステップによって形成される構造を図8と図9に示す。
【0041】
窒化物層とポリシリコン層は緩衝HFのような化学的エッチャントが使用された従来のダマシーン・エッチ・バック処理ステップを利用して除去される。ワード線ゲート酸化物は従来の付着プロセスを利用して(あるいは、熱成長によって)形成され、ワード線スペーサは従来付着プロセスおよびエッチングによって形成される。
【図面の簡単な説明】
【図1】 自己整合ポリシリコン・ストラップと組み合わされたОNОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図2】 自己整合ポリシリコン・ストラップと組み合わされたОNОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図3】 自己整合ポリシリコン・ストラップと組み合わされたОNОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図4】 自己整合ポリシリコン・ストラップと組み合わされたОNОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図5】 自己整合ポリシリコン・ストラップと組み合わされたОNОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図6】 自己整合ポリシリコン・ストラップと組み合わされたОNОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図7】 自己整合ポリシリコン・ストラップと組み合わされたОNОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図8】 自己整合ポリシリコン・ストラップと組み合わされたОNОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図9】 自己整合ポリシリコン・ストラップと組み合わされたОNОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【符号の説明】
10 基板
12 膜スタック
14 浮動ゲート酸化物層
16 浮動ゲート・ポリシリコン層
18 酸化物層
20 窒化物層
22 開口
24 酸化物スペーサ
26 底部酸化物層
28 窒化物層
30 上部酸化物層
32 ポリシリコン・スペーサ
34 コンタクト・ホール
36 酸化物ライナ
38 ソース領域
40 酸化物スペーサ
42 ドーピングされたポリシリコン
44 ワード線ゲート酸化物
46 ワード線スペーサ
Claims (24)
- 酸化物−窒化物−酸化物(ОNО)を絶縁層とするキャパシタを有する不揮発性メモリ・セルを形成する方法であって、
(a)半導体基板の表面の上に浮動ゲート酸化物層を形成し、該浮動ゲート酸化物層の上に浮動ゲート・ポリシリコン層を形成し、該浮動ゲート・ポリシリコン層の上に酸化物層を形成し、該酸化物層の上に第1窒化物層を形成することにより、前記浮動ゲート酸化物層、前記浮動ゲート・ポリシリコン層、前記酸化物層および前記第1窒化物層を有する膜スタックを形成するステップと、
(b)前記膜スタックに開口を形成して、前記浮動ゲート・ポリシリコン層の一部を露出させるステップと、
(c)前記開口の側壁に第1酸化物スペーサを形成するステップと、
(d)前記開口の側壁及び底部に底部酸化物層を形成し、該底部酸化物層の上に第2窒化物層を形成し、該第2窒化物層の上に上部酸化物層を形成するステップと、
(e)前記開口の底部にある前記上部酸化物層の一部分を露出するように、前記上部酸化物層に接するポリシリコン・スペーサを形成するステップと、
(f)前記露出された上部酸化物層の一部分と、該上部酸化物層の一部分の下側にそれぞれ位置する前記第2窒化物層、前記底部酸化物層、前記浮動ゲート・ポリシリコン層及び前記浮動ゲート酸化物層とを除去してコンタクト・ホールを形成することにより、前記基板の一部を露出させるステップと、
(g)前記コンタクト・ホールの側壁を覆うと共に前記第1窒化物層の表面を覆う酸化物ライナを形成するステップと、
(h)前記コンタクト・ホールを介して、前記基板内に、前記浮動ゲート・ポリシリコン層の下側まで延びて重なるソース領域を形成するステップと、
(i)前記ポリシリコン・スペーサの上部及び前記第1窒化物層を露出するように前記酸化物ライナを除去することにより第2酸化物スペーサを形成するステップと、
(j)前記露出されたポリシリコン・スペーサの上部に接するように、前記開口及び前記コンタクト・ホールをドーピングされたポリシリコンで充填するステップと、
(k)前記ドーピングされたポリシリコンを前記第1窒化物層が露出するまで除去することにより平坦化するステップとをこの順番に含む方法。 - 前記ステップ(k)の後に、
(l)前記第1酸化物スペーサ及び前記浮動ゲート酸化物層が露出するまで前記第1窒化物層、前記酸化物層及び前記浮動ゲート・ポリシリコン層とを除去するステップと、
(m)前記露出した第1酸化物スペーサ、残存する浮動ゲート・ポリシリコン層及び前記露出した浮動ゲート酸化物層の上にワード線ゲート酸化物を形成するステップと、
(n)前記第1酸化物スペーサ及び前記露出した浮動ゲート・ポリシリコン層上の前記ワード線ゲート酸化物に接してワード線スペーサを形成するステップとをこの順番に含む請求項1に記載の方法。 - 前記浮動ゲート酸化物層が熱成長によって、あるいは化学的気相付着(CVD)、プラズマ補助CVD、スパッタおよび蒸着からなる群から選ばれた付着プロセスによって形成されている請求項1に記載の方法。
- 前記浮動ゲート酸化物層が6nmから15nmの厚さを有する請求項1に記載の方法。
- 前記浮動ゲート酸化物層が8nmから10nmの厚さを有する請求項4に記載の方法。
- 前記浮動ゲート・ポリシリコン層がCVD、プラズマ補助CVDおよびスパッタからなる群から選ばれた付着プロセスによって形成される請求項1に記載の方法。
- 前記浮動ゲート・ポリシリコン層が10nmから500nmの厚さを有する請求項1に記載の方法。
- 前記浮動ゲート・ポリシリコン層が60nmから80nmの厚さを有する請求項7に記載の方法。
- 前記開口がリソグラフィおよびエッチングによって形成される請求項1に記載の方法。
- 前記リソグラフィ・ステップが前記膜スタックの上にフォトレジストを形成し、前記フォトレジストを放射線に対して露光させて前記フォトレジストにパターンを形成し、前記パターン化されたフォトレジストを現像することを含む請求項9に記載の方法。
- 前記エッチングが反応性イオン・エッチング(RIE)、イオン・ビーム・エッチングまたはプラズマ・エッチングを含む請求項9に記載の方法。
- ステップ(c)が酸化物層を形成すること、および前記酸化物層をエッチングすることを含む請求項1に記載の方法。
- 前記底部酸化物層、前記第2窒化物層及び前記上部酸化物層がCVD、プラズマ補助CVD、スパッタおよび蒸着からなる群から選ばれた同じあるいは異なる付着プロセスを使用して酸化物、窒化物、酸化物の層を付着させることによって形成される請求項1に記載の方法。
- 前記底部酸化物層が熱的に形成される請求項1に記載の方法。
- 前記ポリシリコン・スペーサがポリシリコンの層を付着し、ポリシリコンの前記層をエッチングして形成される請求項1に記載の方法。
- 前記コンタクト・ホールがドライ・エッチング、化学的エッチングまたはその任意の組合せによって与えられる請求項1に記載の方法。
- 前記酸化物ライナが熱的に形成されるか、CVD、プラズマ補助CVD、スパッタおよび蒸着からなる群から選ばれた付着プロセスによって形成される請求項1に記載の方法。
- 前記ソース領域がイオン注入および活性化アニールによって形成される請求項1に記載の方法。
- ステップ(j)がポリシリコンを付着し、次いでドーピングすることを含むか、インシチュ(in-situ)のドーピング付着プロセスを含む請求項1に記載の方法。
- ステップ(k)が化学機械的研磨または研削を含む請求項1に記載の方法。
- (イ)半導体基板と、
(ロ)該半導体基板内に設けられたソース領域と、
(ハ)該ソース領域の幅よりも大きい幅を有し、該ソース領域の上側に重なるように設けられ、該ソース領域の中央部へのコンタクト・ホールを有する浮動ゲート領域であって、前記ソース領域の端部に重なるように設けられた前記浮動ゲート領域と、
(ニ)前記浮動ゲート領域の上面に接し該浮動ゲート領域の端部にまで延びる第1部分及び前記浮動ゲート領域の端部の前記第1部分から上方に延びる第2部分を有する底部酸化物層と、該底部酸化物層の内面に接して設けられた窒化物層と、該窒化物層の内面に接して設けられた上部酸化物層とを有するONO絶縁層と、
(ホ)前記上部酸化物層の内面に接して設けられ、前記ONO絶縁層を通って前記コンタクト・ホールに連通する開口を有するポリシリコン・スペーサと、
(ヘ)前記開口の内面及び前記コンタクト・ホールの内面に設けられ、前記ポリシリコン・スペーサの上部を露出するように設けられた第1酸化物スペーサと、
(ト)前記ソース領域、前記ポリシリコン・スペーサ及び前記第1酸化物スペーサに接するように、前記開口及び前記コンタクト・ホール内に設けられた、ドープされたポリシリコンとを有することを特徴とする不揮発性メモリ・セル。 - 前記基板がSi、Ge、SiGe、GaAs、InAs、InPまたは層状半導体を含む請求項21に記載の不揮発性メモリ・セル。
- 前記浮動ゲート領域と前記半導体基板との間に浮動ゲート酸化物層が設けられている請求項21に記載の不揮発性メモリ・セル。
- 前記浮動ゲート領域に隣接してワード線ゲート酸化物が設けられ、該ワード線ゲート酸化物に接してワード線スペーサが設けられている請求項21に記載の不揮発性メモリ・セル。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/525,973 US6352895B1 (en) | 2000-03-15 | 2000-03-15 | Method of forming merged self-aligned source and ONO capacitor for split gate non-volatile memory |
US09/525973 | 2000-03-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001291785A JP2001291785A (ja) | 2001-10-19 |
JP3706548B2 true JP3706548B2 (ja) | 2005-10-12 |
Family
ID=24095383
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001065605A Expired - Fee Related JP3706548B2 (ja) | 2000-03-15 | 2001-03-08 | 不揮発性メモリ・セル及びこれを形成する方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6352895B1 (ja) |
JP (1) | JP3706548B2 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW480680B (en) * | 2001-04-03 | 2002-03-21 | Nanya Technology Corp | Method for producing self-aligned separated gate-type flash memory cell |
KR100455379B1 (ko) * | 2002-02-21 | 2004-11-06 | 삼성전자주식회사 | 플래시 메모리 장치의 제조방법 |
DE10219107B4 (de) * | 2002-04-29 | 2011-03-31 | Globalfoundries Inc. | SOI-Transistorelement mit einem verbesserten Rückseitenkontakt und ein Verfahren zur Herstellung desselben und Verfahren zur Herstellung eines Ohmschen Kontaktes auf einem Substrat |
US6952042B2 (en) * | 2002-06-17 | 2005-10-04 | Honeywell International, Inc. | Microelectromechanical device with integrated conductive shield |
DE10238784A1 (de) * | 2002-08-23 | 2004-03-11 | Infineon Technologies Ag | Nichtflüchtiges Halbleiterspeicherelement sowie zugehöriges Herstellungs- und Ansteuerverfahren |
KR100487547B1 (ko) * | 2002-09-12 | 2005-05-03 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
KR100520681B1 (ko) * | 2002-12-23 | 2005-10-11 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 플로팅 게이트 형성방법 |
KR20040056839A (ko) * | 2002-12-24 | 2004-07-01 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
KR100480645B1 (ko) * | 2003-04-01 | 2005-03-31 | 삼성전자주식회사 | 역자기 정합 방식을 이용한 트윈―ono 형태의sonos 메모리 소자 제조 방법 |
US7196372B1 (en) | 2003-07-08 | 2007-03-27 | Spansion Llc | Flash memory device |
US7060627B2 (en) * | 2003-09-09 | 2006-06-13 | Tower Semiconductor Ltd. | Method of decreasing charging effects in oxide-nitride-oxide (ONO) memory arrays |
US6958512B1 (en) | 2004-02-03 | 2005-10-25 | Advanced Micro Devices, Inc. | Non-volatile memory device |
KR100642898B1 (ko) * | 2004-07-21 | 2006-11-03 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 장치의 트랜지스터 및 그 제조방법 |
US7064030B2 (en) * | 2004-10-08 | 2006-06-20 | Freescale Semiconductor, Inc. | Method for forming a multi-bit non-volatile memory device |
US7518179B2 (en) * | 2004-10-08 | 2009-04-14 | Freescale Semiconductor, Inc. | Virtual ground memory array and method therefor |
US7476926B2 (en) * | 2005-01-06 | 2009-01-13 | International Business Machines Corporation | Eraseable nonvolatile memory with sidewall storage |
TWI255017B (en) * | 2005-02-04 | 2006-05-11 | Powerchip Semiconductor Corp | Flash memory and fabricating method thereof |
DE102005020132B4 (de) * | 2005-04-29 | 2011-01-27 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Herstellung selbstjustierter Durchführungen in einer Metallisierungsschicht |
TW200843121A (en) * | 2007-04-24 | 2008-11-01 | Nanya Technology Corp | Two-bit flash memory cell and method for manufacturing the same |
JP6416595B2 (ja) * | 2014-11-14 | 2018-10-31 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
CN108807396A (zh) * | 2018-05-17 | 2018-11-13 | 上海华虹宏力半导体制造有限公司 | 二比特分栅sonos闪存存储器的制造方法 |
CN109712981B (zh) * | 2019-01-02 | 2020-08-25 | 上海华虹宏力半导体制造有限公司 | 存储器及其形成方法 |
CN109712982B (zh) * | 2019-01-02 | 2021-04-20 | 上海华虹宏力半导体制造有限公司 | 快闪存储器及其形成方法 |
CN113488478A (zh) * | 2021-06-09 | 2021-10-08 | 华虹半导体(无锡)有限公司 | NORD Flash器件及其制作方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4861730A (en) | 1988-01-25 | 1989-08-29 | Catalyst Semiconductor, Inc. | Process for making a high density split gate nonvolatile memory cell |
US5223448A (en) * | 1991-07-18 | 1993-06-29 | Industrial Technology Research Institute | Method for producing a layered capacitor structure for a dynamic random access memory device |
US5274588A (en) | 1991-07-25 | 1993-12-28 | Texas Instruments Incorporated | Split-gate cell for an EEPROM |
US5412238A (en) | 1992-09-08 | 1995-05-02 | National Semiconductor Corporation | Source-coupling, split-gate, virtual ground flash EEPROM array |
US5408115A (en) | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
US5467308A (en) | 1994-04-05 | 1995-11-14 | Motorola Inc. | Cross-point eeprom memory array |
US5414287A (en) | 1994-04-25 | 1995-05-09 | United Microelectronics Corporation | Process for high density split-gate memory cell for flash or EPROM |
KR0150048B1 (ko) | 1994-12-23 | 1998-10-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
US5482879A (en) | 1995-05-12 | 1996-01-09 | United Microelectronics Corporation | Process of fabricating split gate flash memory cell |
US5578516A (en) * | 1995-07-07 | 1996-11-26 | Vanguard International Semiconductor Corporation | High capacitance dynamic random access memory manufacturing process |
US5595928A (en) * | 1995-09-18 | 1997-01-21 | Vanguard International Semiconductor Corporation | High density dynamic random access memory cell structure having a polysilicon pillar capacitor |
US5597751A (en) | 1995-12-20 | 1997-01-28 | Winbond Electronics Corp. | Single-side oxide sealed salicide process for EPROMs |
US6083970A (en) * | 1996-04-26 | 2000-07-04 | Basf Aktiengesellschaft | Fungicidal mixtures |
US5888863A (en) * | 1996-05-16 | 1999-03-30 | Vanguard International Semiconductor Corporation | Method to fabricate capacitors in memory circuits |
US5723374A (en) * | 1996-12-27 | 1998-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming dielectric spacer to prevent poly stringer in stacked capacitor DRAM technology |
US5851881A (en) | 1997-10-06 | 1998-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making monos flash memory for multi-level logic |
US6291293B1 (en) * | 1998-08-31 | 2001-09-18 | Texas Instruments Incorporated | Method for fabricating an open can-type stacked capacitor on an uneven surface |
US6225160B1 (en) * | 1999-04-20 | 2001-05-01 | United Microelectronics, Corp. | Method of manufacturing bottom electrode of capacitor |
-
2000
- 2000-03-15 US US09/525,973 patent/US6352895B1/en not_active Expired - Fee Related
-
2001
- 2001-03-08 JP JP2001065605A patent/JP3706548B2/ja not_active Expired - Fee Related
-
2002
- 2002-01-08 US US10/041,120 patent/US6570209B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001291785A (ja) | 2001-10-19 |
US6352895B1 (en) | 2002-03-05 |
US6570209B2 (en) | 2003-05-27 |
US20020072170A1 (en) | 2002-06-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3706548B2 (ja) | 不揮発性メモリ・セル及びこれを形成する方法 | |
JP4116428B2 (ja) | マルチビットメモリセルを作製する方法 | |
JP3159850B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US6509232B1 (en) | Formation of STI (shallow trench isolation) structures within core and periphery areas of flash memory device | |
US7652322B2 (en) | Split gate flash memory device having self-aligned control gate and method of manufacturing the same | |
US6153472A (en) | Method for fabricating a flash memory | |
US6780785B2 (en) | Self-aligned structure with unique erasing gate in split gate flash | |
US7192830B2 (en) | Method for fabricating a memory cell | |
US6962851B2 (en) | Nonvolatile memories and methods of fabrication | |
US20070096200A1 (en) | Self-aligned conductive spacer process for sidewall control gate of high-speed random access memory | |
US7338860B2 (en) | Methods of forming non-volatile memory device having floating gate | |
JP2008503080A (ja) | 分離領域上に消去ゲートを有する不揮発性メモリ | |
WO2007014034A2 (en) | Programmable structure including nanocrystal storage elements in a trench | |
KR100480619B1 (ko) | 프로그램 및 소거 특성이 개선된 sonos eeprom및 그 제조방법 | |
JP3544308B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
US6897115B2 (en) | Method of fabricating non-volatile memory device | |
US20050112821A1 (en) | Method of manufacturing split-gate memory | |
JP4080485B2 (ja) | ビット線構造およびその製造方法 | |
US7714376B2 (en) | Non-volatile memory device with polysilicon spacer and method of forming the same | |
US7148110B2 (en) | Local-length nitride SONOS device having self-aligned ONO structure and method of manufacturing the same | |
JP2000049244A (ja) | 半導体記憶装置及びその製造方法 | |
US6071777A (en) | Method for a self-aligned select gate for a split-gate flash memory structure | |
US7528047B2 (en) | Self-aligned split gate memory cell and method of forming | |
KR100351051B1 (ko) | 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법 | |
CN113471206A (zh) | 一种多次可编程存储器结构及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040622 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041105 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041110 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050329 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050624 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050726 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050729 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |