JP3706548B2 - 不揮発性メモリ・セル及びこれを形成する方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ・セルに関し、詳細には、ソースの浮動ゲートに対する結合を強化するために、ポリシリコン・ストラップと組み合わせた酸化物−窒化物−酸化物（ОＮО）を絶縁層とするキャパシタを拡散領域と一体化された構成を有する不揮発性メモリ・セルを形成する方法に関する。一体化とは、ＯＮＯ絶縁層に接するポリシリコン・スペーサ、ポリシリコン・ストラップ及び拡散領域とが電気的に接続されていることをいう。本発明は、他の要素の内、ポリシリコン・ストラップで拡散領域に組み合わされたОＮОを絶縁層とするキャパシタを含み、これによりソースから浮動ゲートまでの強化された結合が得られる新規の不揮発性メモリ・セルをも提供する。
【０００２】
【従来の技術】
当分野の技術者に知られているように、不揮発性メモリ・セルは電源が除去された後で格納された情報を保持できるタイプのメモリ・デバイスである。このタイプのメモリ・セルとしては：消去可能にプログラミングできる読み取り専用メモリ（ＥＰＲОＭ）と電子的に消去可能にプログラミングできる読み取り専用メモリ（ＥＥＰＲОＭ）がある。ＥＥＰＲОＭメモリ・セルにおいて、プログラミングまたは書き込みは、高い印加ドレン電圧に応答して基板から酸化物層を通してホット・エレクトロンを注入させることによって実現される。これに対し、消去は、浮動ゲートから制御ゲートおよび基板へのホット・エレクトロンの放出によって実現される。
【０００３】
ＥＥＰＲОＭは、一般に２つのトランジスタを備えた２つの要素セルを使用する。プログラミングおよび消去は、シリコン・シリコン酸化物界面でのエネルギ障壁を通って酸化物伝導帯へトンネリングする電子を使用したファウラー・ノードハイム効果（Fowlwer-Nordheim effect）手段によって実現される。メモリ・セルの「読み取り」中に、ＥＥＰＲОＭの状態は電流を検知することによって決定される。
【０００４】
従来の不揮発性スプリット・ゲート・メモリ・セルにおいて、自己整合ソース／ドレン注入が３０μｍ２以下にセル・サイズを縮小するために使用される。このようなセルにおいて、プログラミングは、ホット・エレクトロンをチャネル注入させることによって実現され、消去は浮動ゲートからのファウラー・ノードハイム・トンネリングまたは光電子放出によって実現される。
【０００５】
従来技術のプロセスにより作られられた従来のスプリット・ゲート・メモリ・セルは、トランジスタのチャネル領域からホット・エレクトロンの注入によって充電される浮動ゲートを含む。スプリット・ゲート動作を実現するために、浮動ゲートとソース領域の間にあるチャネル領域の一部を制御する制御ゲートが浮動ゲート上に形成される。
【０００６】
さらに、スプリット・ゲート・メモリ・デバイスにおいて、書き込みおよびプログラミングが実施できるように、浮動ゲートはデバイスのドレン領域に重なるように形成される。重なりがないか、実際にはアンダラップがある時に、書き込みはホット・エレクトロンの注入によって行うことができず、これによって、メモリ・デバイスのプログラミング効率が下がる。さらに、スプリット・ゲート・メモリ・デバイスにおいて、「オン」になって、メモリ・セルを駆動できるようにするために、制御ゲートは浮動ゲートに重なり、かつチャネル上に延びてソース領域に重ならなければならない。従来のスプリット・ゲート処理においては、通常、ソース／ドレン領域が形成されてから、すなわち注入および活性化されてから、ポリ・ゲートが形成される。このような従来技術の処理は完全な自己整合のソース／ドレン領域を使用しておらず、したがって、セルの面積が広がり、トランジスタのチャネル長さが増加する。
【０００７】
従来技術のスプリット・ゲート・メモリ・セルにおいて、浮動ゲートに対するソースのあらゆる不整合は読み取り電流の均一性に影響する。不整合を回避するため、従来技術の不揮発性メモリ・デバイスは制御ゲートのソースへの重なり部を含む。また、幾つかの不揮発性メモリ・デバイスにおいては、ドレインが浮動ゲートに対して自己整合であるが、ソース領域は浮動ゲートに対して自己整合ではなく、したがって、チャンネル長は確定しない。これが、動作中のメモリ・デバイスにおける電流のばらつきに悪影響を及ぼす。
【０００８】
全チャネル長が一定距離でない場合、プログラミングにも悪影響がある。全チャネル長が変動する場合、メモリ・セルを形成するのに使用される層の寸法をスケーリングするのが困難になり、したがって、高いプログラミング効率とセルの高い再現性が得られなくなる。他方、長さ方向の寸法が大き過ぎる場合、プログラミング効率は十分にならず、セルの読み取り電流が低減して、デバイスの動作が損なわれる。さらに、重なり部を設けると、セルのかなりの部分が無駄になり、セルのサイズが不必要に大きくなる。
【０００９】
従来技術の不揮発性メモリ・デバイスに関する欠点に鑑み、浮動ゲートとソース領域の間に十分な重なりを維持し、ならびに浮動ゲート・チャネルが機能することを維持しながら、非常に小さい幾何形状までスケーリングできるスプリット・ゲート不揮発性メモリ・セルを製造する新規の改善された方法を開発することが、継続的に必要とされている。
【００１０】
【発明が解決しようとする課題】
本発明の一目的は、それに関連した約０．５μｍまたはそれ以下の幾何形状を有する浮動ゲート不揮発性メモリ・セルを製造する方法を提供することである。
【００１１】
本発明の他の目的は浮動ゲートとソース拡散の間に十分な重なり領域を有しており、浮動ゲート・チャネルが機能することを維持する不揮発性メモリ・セルを製造する方法を提供することである。
【００１２】
本発明のさらなる目的は、組み合わされたОＮОを絶縁層とするキャパシタと拡散領域に一体化されたポリシリコン・ストラップを含む不揮発性メモリ・セルを製造する方法を提供することである。
【００１３】
【課題を解決するための手段】
上記目的および利点は、ポリシリコン・スペーサを使用して、酸化半導体基板上の浮動ゲート・ポリシリコン上で定義された窒化物トレンチ内に浮動ゲートのソース縁部を画定することによって、本発明において実現される。詳細にいうと、上記目的および利益は、組み合わされたОＮОを絶縁層とするキャパシタとポリシリコン・ストラップをデバイスの拡散領域に一体化することによって実現される。これらの要素を一体化することによって、浮動ゲートに対するソースの強化された結合が得られる。
【００１４】
酸化物−窒化物−酸化物（ОＮО）を絶縁層とするキャパシタを有する不揮発性メモリ・セルを形成する本発明の方法は、
（ａ）半導体基板の表面の上に浮動ゲート酸化物層を形成し、該浮動ゲート酸化物層の上に浮動ゲート・ポリシリコン層を形成し、該浮動ゲート・ポリシリコン層の上に酸化物層を形成し、該酸化物層の上に第１窒化物層を形成することにより、前記浮動ゲート酸化物層、前記浮動ゲート・ポリシリコン層、前記酸化物層および前記第１窒化物層を有する膜スタックを形成するステップと、
（ｂ）前記膜スタックに開口を形成して、前記浮動ゲート・ポリシリコン層の一部を露出させるステップと、
（ｃ）前記開口の側壁に第１酸化物スペーサを形成するステップと、
（ｄ）前記開口の側壁及び底部に底部酸化物層を形成し、該底部酸化物層の上に第２窒化物層を形成し、該第２窒化物層の上に上部酸化物層を形成するステップと、
（ｅ）前記開口の底部にある前記上部酸化物層の一部分を露出するように、前記上部酸化物層に接するポリシリコン・スペーサを形成するステップと、
（ｆ）前記露出された上部酸化物層の一部分と、該上部酸化物層の一部分の下側にそれぞれ位置する前記第２窒化物層、前記底部酸化物層、前記浮動ゲート・ポリシリコン層及び前記不動ゲート酸化物層とを除去してコンタクト・ホールを形成することにより、前記基板の一部を露出させるステップと、
（ｇ）前記コンタクト・ホールの側壁を覆うと共に前記第１窒化物層の表面を覆う酸化物ライナを形成するステップと、
（ｈ）前記コンタクト・ホールを介して、前記基板内に、前記浮動ゲート・ポリシリコン層の下側まで延びて重なるソース領域を形成するステップと、
（ｉ）前記ポリシリコン・スペーサの上部及び前記第１窒化物層を露出するように前記酸化物ライナを除去することにより第２酸化物スペーサを形成するステップと、
（ｊ）前記露出されたポリシリコン・スペーサの上部に接するように、前記開口及び前記コンタクト・ホールをドーピングされたポリシリコンで充填するステップと、
（ｋ）前記ドーピングされたポリシリコンを前記第１窒化物層が露出するまで除去することにより平坦化するステップとをこの順番に含む。
【００１５】
本発明の方法は更に、前記ステップ（ｋ）の後に、
（ｌ）前記第１酸化物スペーサ及び前記浮動ゲート酸化物層が露出するまで前記第１窒化物層、前記酸化物層及び前記浮動ゲート・ポリシリコン層とを除去するステップと、
（ｍ）前記露出した第１酸化物スペーサ、残存する浮動ゲート・ポリシリコン層及び前記露出した浮動ゲート酸化物層の上にワード線ゲート酸化物を形成するステップと、
（ｎ）前記第１酸化物スペーサ及び前記露出した浮動ゲート・ポリシリコン層上の前記ワード線ゲート酸化物に接してワード線スペーサを形成するステップとをこの順番に含む。
【００１６】
上記方法によって、基板と、前記基板に形成されたソース領域とを含み、前記ソース領域が上にある浮動ゲート領域に対し自己整合され、前記浮動ゲート領域がポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを含み、前記ОＮОを絶縁層とするキャパシタと前記ポリシリコン・ストラップが構造内で前記ソース領域と一体化されている不揮発性メモリ・セルがもたらされる。
【００１７】
【発明の実施の形態】
自己整合ポリシリコン・ストラップと組み合わせたОＮОを絶縁層とするキャパシタを拡散領域に一体化することによって、スプリット・ゲート不揮発性メモリ・セルを製造する方法を提供する本発明を、本出願に添付の図面を参照して詳細に説明する。添付図面において、同様な参照番号が、同様の、または対応する、あるいはその両方の要素を説明するのに使用されることに留意されたい。
【００１８】
本発明に使用された各種処理ステップ中の本発明の不揮発性メモリ・セルの断面図を示す図１〜図９を参照する。詳細には、図１は、本発明で使用される初期構造を含む。図示のように、初期構造は、基板１０と基板の表面の上に形成された膜スタック１２とを含む。膜スタック１２は、基板１０の表面の上に形成された浮動ゲート酸化物層１４と、前記浮動ゲート酸化物層の上に形成された浮動ゲート・ポリシリコン層１６と、前記浮動ゲート・ポリシリコン層上の酸化物層１８と、酸化物層１８の上に形成された窒化物層２０とを含む。
【００１９】
図１に示す初期構造は当技術で公知の従来材料で構成されており、また、この構造は、当技術で公知の技法を利用して形成される。図１に示した構造を形成するのに使用される方法および材料の簡単な説明をここで与える。
【００２０】
基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび他のすべてのＩＩＩ／Ｖ属の半導体化合物を含むが、これらに限定されない任意の従来型半導体材料で構成できる。基板はＳｉ／ＳｉＧｅのような層状半導体でも構成できる。基板は製造されるデバイスのタイプに応じｎ型またはｐ型である。基板は、任意選択で、様々な活性領域、または絶縁領域、あるいはその両方を含む。これらは、基板の表面上に形成されるか、あるいは、基板上に膜スタックが形成される前に基板内に形成される。
【００２１】
膜スタック１２の浮動ゲート酸化物層１４は従来の熱成長プロセスを使用して基板１０の上に形成されるか、あるいは、酸化物層１４を化学的気相付着（ＣＶＤ）、プラズマ補助ＣＶＤ、スパッタ、蒸着およびその他の類似付着プロセスなどの、ただしこれらに限定されない従来の付着プロセスによって形成できる。浮動ゲート酸化物層１４の厚さは変えてよいが、酸化物層１４は典型的には、約６ｎｍから約１５ｎｍの厚さを持っており、約８ｎｍから約１０ｎｍの厚さがより強く好まれる。ＳｉО２などの任意の酸化物含有材料を浮動ゲート酸化物層１４として使用できる。
【００２２】
浮動ゲート・ポリシリコン層１６に関する限り、この層はＣＶＤ、プラズマ補助ＣＶＤおよびスパッタなどの従来の付着プロセスを利用して浮動ゲート酸化物層の上に形成される。浮動ゲート・ポリシリコン層１６の厚さは変えてよいが、ポリシリコン層は典型的には、約１０ｎｍから約５００ｎｍの厚さを持っており、約６０ｎｍから約８０ｎｍの厚さがより強く好まれる。
【００２３】
膜スタック１２の酸化物層１８は浮動ゲート酸化物層１４に関連して上述した技法の何れかを利用して形成されるが、酸化物層１８の厚さは典型的には、約６ｎｍから約１２ｎｍであり、約８ｎｍから約１０ｎｍの厚さがより強く好まれる。
【００２４】
膜スタックの窒化物層、すなわち窒化物層２０は窒化物層を形成できる当技術の技術者に公知の従来の付着プロセスを利用して酸化物層１８上に形成される。窒化物層２０を形成するのに使用される典型的な付着プロセスの例示的な例はＣＶＤ、プラズマ補助ＣＶＤ、スパッタ、蒸着およびその他類似の付着プロセスを含むが、これらに限定されない。窒化物層２０の厚さは変えてよいが、典型的には、約２５０ｎｍから約４５０ｎｍの厚さを持っており、約３００ｎｍから約３５０ｎｍの厚さがより強く好まれる。窒化物層を形成できるＳｉ３Ｎ４などの任意の材料を本発明で使用できる。
【００２５】
次に、図２に示すように、開口２２を膜スタックに形成し、浮動ゲート・ポリシリコン１６の一部を露出させる。本発明の図面にはたった１つの開口しか示していないが、本発明は膜スタックに複数の開口を形成しても同様にうまく動作することに留意されたい。詳細には、図面に示されていない、フォトレジストを従来の付着プロセスを利用して窒化物層２０の露出表面層の上に形成される。フォトレジスト層が従来のリソグラフィを利用してパターン化され、開口が形成される膜スタックの選択領域を露出させる。本発明で使用されるリソグラフィ・ステップは、放射線に対してフォトレジストを露光させ、フォトレジストにパターンを形成し、パターンを現像することを含む。このようなステップは当技術の技術者にとって公知であるから、その詳細な説明は本明細書では必要ない。
【００２６】
開口の形成を、ＲＩＥ、イオン・ビーム・エッチング、プラズマ・エッチングまたはその他のドライ・エッチング・プロセスなどの従来ドライ・エッチング・プロセスを利用して、膜スタックの窒化物層および酸化物層の露出領域をエッチングすることによって行う。上述のドライ・エッチング・プロセスの組合せも、浮動ゲート・ポリシリコン層に対する開口を設けるのに使用できる。トレンチ・エッチングに引き続き、パターン化されたフォトレジストを従来の剥離プロセスによって除去して、図２に示す構造を設ける。
【００２７】
本発明における次の２つの処理ステップ、すなわち前記開口に酸化物スペーサを形成すること、および前記開口に酸化物−窒化物−酸化物（ОＮО）を形成することを図３に示す。詳細には、構造に開口を設け、浮動ゲート・ポリシリコンの一部を露出させた後、薄い（５０ｎｍ以下）酸化物スペーサ２４を開口における露出側壁の上に形成する。酸化物スペーサ２４を当技術で公知の従来プロセスを利用して形成する。たとえば、酸化物スペーサの形成は、開口の露出側壁に薄い酸化物層を付着させ、次いで、薄い酸化物層をエッチングして、酸化物スペーサを形成することによって行うことができる。薄い酸化物層を形成するのに使用された付着プロセスはＣＶＤおよびプラズマ補助ＣＶＤなどの任意の従来の付着プロセスを含み、エッチングはＲＩＥなどの従来のドライ・エッチング・プロセスによって行うことができる。
【００２８】
酸化物スペーサの形成に引き続き、ОＮОが開口に形成される。ОＮО（図３参照）は底部酸化物層２６、窒化物層２８、および上部酸化物層３０を含む。底部および上部酸化物層は、浮動ゲート酸化物層を形成するのに以前使用されたものと同じあるいは異なる処理技法、すなわち熱成長または付着を利用して形成される。上部酸化物層だけの場合、酸化物層は窒化物層の一部を酸化することによって形成される。キャパシタの窒化物層に関して、この層は、膜スタック１２の窒化物層２０を形成するのに以前使用されたものと同じまたは異なる付着プロセスを利用して形成される。
【００２９】
キャパシタの底部酸化物層の厚さは典型的には、約５ｎｍから約１５ｎｍであり、約６ｎｍから約８ｎｍの厚さがより強く好まれる。ОＮОの上部酸化物層に関する限り、上部酸化物層は典型的には、約１ｎｍから約１０ｎｍの厚さを持っており、約６ｎｍから約８ｎｍの厚さがより強く好まれる。キャパシタの窒化物層は典型的には、約４ｎｍから約１０ｎｍの厚さを持っており、約６ｎｍから約８ｎｍの厚さがより強く好まれる。
【００３０】
本発明における次の幾つかの処理ステップを図４に示す。詳細には、図４では、前記酸化物−窒化物−酸化物上にポリシリコン・スペーサを形成し、前記開口内にコンタクト・ホールを設けて、前記基板の一部が露出された後で形成される構造を示している。
【００３１】
開口内にОＮОが形成された後、ポリシリコン・スペーサ３２が、従来の付着プロセスおよびエッチングを利用してОＮОの上部酸化物層、すなわち、酸化物層３０上に形成される。図４に示すように、ポリシリコン・スペーサは、ОＮОの側壁ならびに開口の底部上にあるОＮОの部分に対して形成され、開口の底部の上にあるОＮОの部分は露出されたままである。
【００３２】
ポリシリコン・スペーサの形成に引き続き、コンタクト・ホール３４が、ОＮО、浮動ゲート・ポリシリコン層１６、および浮動ゲート酸化物層１４の露出部分を通して形成され、基板１０の一部を露出させる。コンタクト・ホール３４は上述の各種層を除去できる任意の技法またはその組合せを利用して形成される。たとえば、コンタクト・ホールをドライ・エッチング・プロセス、化学的ウエット・エッチング・プロセスまたはその任意の組合せを利用して形成できる。コンタクト・ホールを形成するのに本発明において使用される１つの好ましい技法はフッ素ベースのエッチャントによって、キャパシタの酸化物−窒化物−酸化物層を先ずエッチングし、次いで塩素ベースのエッチャントによって浮動ゲート・ポリシリコン層を除去し、フッ素ベースのエッチャントによって浮動ゲート酸化物層をその後除去することである。
【００３３】
本発明方法における次の２つの処理ステップを図５および図６に示す。詳細には、図５はコンタクト・ホールの底部領域に酸化物ライナ３６を形成し、次いで基板にソース領域３８を形成した後の構造を示す。図示のように、酸化物ライナ３６は、コンタクト・ホールを含む開口、ならびに窒化物層２０の表面に形成される。
【００３４】
酸化物ライナ３６はＣＶＤなどの従来の共形付着プロセスを利用して形成される。本発明で使用される酸化物ライナの厚さは典型的には、約１５ｎｍから約３５ｎｍであり、約２０ｎｍから約２５ｎｍの厚さがより強く好まれる。
【００３５】
ソース領域３８は従来イオン注入および活性化アニールによって形成される。この処理ステップが当技術の技術者に公知であるから、その詳細な説明は本明細書では与えない。
【００３６】
ソース領域の形成に引き続き、更に別の酸化物ライナを、以前形成した酸化物ライナ上に形成できる。この別の酸化物ライナは図示していない。
【００３７】
次に、図６に示すように、酸化物スペーサ４０が前記酸化物ライナ３６から形成され、形成ステップ中に、前記基板の一部が再露出される。酸化物スペーサが、ＲＩＥなどの従来のエッチング・プロセスを利用して以前形成された酸化物層をエッチングして形成される。
【００３８】
図７はポリシリコン充填および平坦化後の構造を示す。詳細には、酸化物スペーサがコンタクト・ホールに形成された後、コンタクト・ホールならびに開口がドーピングされたポリシリコン４２で充填される。ドーピングされたポリシリコン領域４２はポリシリコンを先ず付着し、次いでイオン注入およびアニールによる適切なドーピング原子でポリシリコンをドーピングして形成されるか、あるいは、ドーピングされたポリシリコン領域４２を従来のインシチュ（in-situ）のドーピング付着プロセスを利用して形成する。平坦化は化学・機械的研磨（ＣＭＰ）や研削などの任意の従来平坦化プロセスを利用することによって本発明で実現される。
【００３９】
図７に示した不揮発性メモリ・セル構造が、ポリシリコン・ストラップ領域４２と組み合わされたОＮО（酸化物層２６、窒化物層２８、酸化物層３０）を絶縁層とするキャパシタ含むことに留意されたい。これら２つの領域、すなわち、ОＮОを絶縁層とするキャパシタとポリシリコン・ストラップはソース領域３８に一体化される。ソース領域３８が、デバイスの浮動ゲート領域に自己整合し、かつ浮動ゲート・チャネル領域へ浮動ゲートの下を延びる拡散領域であることにも留意されたい。
【００４０】
次いで、不揮発性メモリ・デバイスは、従来の処理技法を使用することによって完成する。この技法は、前記膜スタックの窒化物層２０と浮動ゲート・ポリシリコン層１６の一部を除去するステップと（このステップにおいて、酸化物層１８が完全に除去される）、ワード線ゲート酸化物４４を形成するステップと、前記ワード線ゲート酸化物の周りにワード線スペーサ４６を形成するステップとを含むこれら各種処理ステップによって形成される構造を図８と図９に示す。
【００４１】
窒化物層とポリシリコン層は緩衝ＨＦのような化学的エッチャントが使用された従来のダマシーン・エッチ・バック処理ステップを利用して除去される。ワード線ゲート酸化物は従来の付着プロセスを利用して（あるいは、熱成長によって）形成され、ワード線スペーサは従来付着プロセスおよびエッチングによって形成される。
【図面の簡単な説明】
【図１】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図２】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図３】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図４】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図５】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図６】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図７】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図８】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図９】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【符号の説明】
１０ 基板
１２ 膜スタック
１４ 浮動ゲート酸化物層
１６ 浮動ゲート・ポリシリコン層
１８ 酸化物層
２０ 窒化物層
２２ 開口
２４ 酸化物スペーサ
２６ 底部酸化物層
２８ 窒化物層
３０ 上部酸化物層
３２ ポリシリコン・スペーサ
３４ コンタクト・ホール
３６ 酸化物ライナ
３８ ソース領域
４０ 酸化物スペーサ
４２ ドーピングされたポリシリコン
４４ ワード線ゲート酸化物
４６ ワード線スペーサ
【発明の属する技術分野】
本発明は不揮発性メモリ・セルに関し、詳細には、ソースの浮動ゲートに対する結合を強化するために、ポリシリコン・ストラップと組み合わせた酸化物−窒化物−酸化物（ОＮО）を絶縁層とするキャパシタを拡散領域と一体化された構成を有する不揮発性メモリ・セルを形成する方法に関する。一体化とは、ＯＮＯ絶縁層に接するポリシリコン・スペーサ、ポリシリコン・ストラップ及び拡散領域とが電気的に接続されていることをいう。本発明は、他の要素の内、ポリシリコン・ストラップで拡散領域に組み合わされたОＮОを絶縁層とするキャパシタを含み、これによりソースから浮動ゲートまでの強化された結合が得られる新規の不揮発性メモリ・セルをも提供する。
【０００２】
【従来の技術】
当分野の技術者に知られているように、不揮発性メモリ・セルは電源が除去された後で格納された情報を保持できるタイプのメモリ・デバイスである。このタイプのメモリ・セルとしては：消去可能にプログラミングできる読み取り専用メモリ（ＥＰＲОＭ）と電子的に消去可能にプログラミングできる読み取り専用メモリ（ＥＥＰＲОＭ）がある。ＥＥＰＲОＭメモリ・セルにおいて、プログラミングまたは書き込みは、高い印加ドレン電圧に応答して基板から酸化物層を通してホット・エレクトロンを注入させることによって実現される。これに対し、消去は、浮動ゲートから制御ゲートおよび基板へのホット・エレクトロンの放出によって実現される。
【０００３】
ＥＥＰＲОＭは、一般に２つのトランジスタを備えた２つの要素セルを使用する。プログラミングおよび消去は、シリコン・シリコン酸化物界面でのエネルギ障壁を通って酸化物伝導帯へトンネリングする電子を使用したファウラー・ノードハイム効果（Fowlwer-Nordheim effect）手段によって実現される。メモリ・セルの「読み取り」中に、ＥＥＰＲОＭの状態は電流を検知することによって決定される。
【０００４】
従来の不揮発性スプリット・ゲート・メモリ・セルにおいて、自己整合ソース／ドレン注入が３０μｍ２以下にセル・サイズを縮小するために使用される。このようなセルにおいて、プログラミングは、ホット・エレクトロンをチャネル注入させることによって実現され、消去は浮動ゲートからのファウラー・ノードハイム・トンネリングまたは光電子放出によって実現される。
【０００５】
従来技術のプロセスにより作られられた従来のスプリット・ゲート・メモリ・セルは、トランジスタのチャネル領域からホット・エレクトロンの注入によって充電される浮動ゲートを含む。スプリット・ゲート動作を実現するために、浮動ゲートとソース領域の間にあるチャネル領域の一部を制御する制御ゲートが浮動ゲート上に形成される。
【０００６】
さらに、スプリット・ゲート・メモリ・デバイスにおいて、書き込みおよびプログラミングが実施できるように、浮動ゲートはデバイスのドレン領域に重なるように形成される。重なりがないか、実際にはアンダラップがある時に、書き込みはホット・エレクトロンの注入によって行うことができず、これによって、メモリ・デバイスのプログラミング効率が下がる。さらに、スプリット・ゲート・メモリ・デバイスにおいて、「オン」になって、メモリ・セルを駆動できるようにするために、制御ゲートは浮動ゲートに重なり、かつチャネル上に延びてソース領域に重ならなければならない。従来のスプリット・ゲート処理においては、通常、ソース／ドレン領域が形成されてから、すなわち注入および活性化されてから、ポリ・ゲートが形成される。このような従来技術の処理は完全な自己整合のソース／ドレン領域を使用しておらず、したがって、セルの面積が広がり、トランジスタのチャネル長さが増加する。
【０００７】
従来技術のスプリット・ゲート・メモリ・セルにおいて、浮動ゲートに対するソースのあらゆる不整合は読み取り電流の均一性に影響する。不整合を回避するため、従来技術の不揮発性メモリ・デバイスは制御ゲートのソースへの重なり部を含む。また、幾つかの不揮発性メモリ・デバイスにおいては、ドレインが浮動ゲートに対して自己整合であるが、ソース領域は浮動ゲートに対して自己整合ではなく、したがって、チャンネル長は確定しない。これが、動作中のメモリ・デバイスにおける電流のばらつきに悪影響を及ぼす。
【０００８】
全チャネル長が一定距離でない場合、プログラミングにも悪影響がある。全チャネル長が変動する場合、メモリ・セルを形成するのに使用される層の寸法をスケーリングするのが困難になり、したがって、高いプログラミング効率とセルの高い再現性が得られなくなる。他方、長さ方向の寸法が大き過ぎる場合、プログラミング効率は十分にならず、セルの読み取り電流が低減して、デバイスの動作が損なわれる。さらに、重なり部を設けると、セルのかなりの部分が無駄になり、セルのサイズが不必要に大きくなる。
【０００９】
従来技術の不揮発性メモリ・デバイスに関する欠点に鑑み、浮動ゲートとソース領域の間に十分な重なりを維持し、ならびに浮動ゲート・チャネルが機能することを維持しながら、非常に小さい幾何形状までスケーリングできるスプリット・ゲート不揮発性メモリ・セルを製造する新規の改善された方法を開発することが、継続的に必要とされている。
【００１０】
【発明が解決しようとする課題】
本発明の一目的は、それに関連した約０．５μｍまたはそれ以下の幾何形状を有する浮動ゲート不揮発性メモリ・セルを製造する方法を提供することである。
【００１１】
本発明の他の目的は浮動ゲートとソース拡散の間に十分な重なり領域を有しており、浮動ゲート・チャネルが機能することを維持する不揮発性メモリ・セルを製造する方法を提供することである。
【００１２】
本発明のさらなる目的は、組み合わされたОＮОを絶縁層とするキャパシタと拡散領域に一体化されたポリシリコン・ストラップを含む不揮発性メモリ・セルを製造する方法を提供することである。
【００１３】
【課題を解決するための手段】
上記目的および利点は、ポリシリコン・スペーサを使用して、酸化半導体基板上の浮動ゲート・ポリシリコン上で定義された窒化物トレンチ内に浮動ゲートのソース縁部を画定することによって、本発明において実現される。詳細にいうと、上記目的および利益は、組み合わされたОＮОを絶縁層とするキャパシタとポリシリコン・ストラップをデバイスの拡散領域に一体化することによって実現される。これらの要素を一体化することによって、浮動ゲートに対するソースの強化された結合が得られる。
【００１４】
酸化物−窒化物−酸化物（ОＮО）を絶縁層とするキャパシタを有する不揮発性メモリ・セルを形成する本発明の方法は、
（ａ）半導体基板の表面の上に浮動ゲート酸化物層を形成し、該浮動ゲート酸化物層の上に浮動ゲート・ポリシリコン層を形成し、該浮動ゲート・ポリシリコン層の上に酸化物層を形成し、該酸化物層の上に第１窒化物層を形成することにより、前記浮動ゲート酸化物層、前記浮動ゲート・ポリシリコン層、前記酸化物層および前記第１窒化物層を有する膜スタックを形成するステップと、
（ｂ）前記膜スタックに開口を形成して、前記浮動ゲート・ポリシリコン層の一部を露出させるステップと、
（ｃ）前記開口の側壁に第１酸化物スペーサを形成するステップと、
（ｄ）前記開口の側壁及び底部に底部酸化物層を形成し、該底部酸化物層の上に第２窒化物層を形成し、該第２窒化物層の上に上部酸化物層を形成するステップと、
（ｅ）前記開口の底部にある前記上部酸化物層の一部分を露出するように、前記上部酸化物層に接するポリシリコン・スペーサを形成するステップと、
（ｆ）前記露出された上部酸化物層の一部分と、該上部酸化物層の一部分の下側にそれぞれ位置する前記第２窒化物層、前記底部酸化物層、前記浮動ゲート・ポリシリコン層及び前記不動ゲート酸化物層とを除去してコンタクト・ホールを形成することにより、前記基板の一部を露出させるステップと、
（ｇ）前記コンタクト・ホールの側壁を覆うと共に前記第１窒化物層の表面を覆う酸化物ライナを形成するステップと、
（ｈ）前記コンタクト・ホールを介して、前記基板内に、前記浮動ゲート・ポリシリコン層の下側まで延びて重なるソース領域を形成するステップと、
（ｉ）前記ポリシリコン・スペーサの上部及び前記第１窒化物層を露出するように前記酸化物ライナを除去することにより第２酸化物スペーサを形成するステップと、
（ｊ）前記露出されたポリシリコン・スペーサの上部に接するように、前記開口及び前記コンタクト・ホールをドーピングされたポリシリコンで充填するステップと、
（ｋ）前記ドーピングされたポリシリコンを前記第１窒化物層が露出するまで除去することにより平坦化するステップとをこの順番に含む。
【００１５】
本発明の方法は更に、前記ステップ（ｋ）の後に、
（ｌ）前記第１酸化物スペーサ及び前記浮動ゲート酸化物層が露出するまで前記第１窒化物層、前記酸化物層及び前記浮動ゲート・ポリシリコン層とを除去するステップと、
（ｍ）前記露出した第１酸化物スペーサ、残存する浮動ゲート・ポリシリコン層及び前記露出した浮動ゲート酸化物層の上にワード線ゲート酸化物を形成するステップと、
（ｎ）前記第１酸化物スペーサ及び前記露出した浮動ゲート・ポリシリコン層上の前記ワード線ゲート酸化物に接してワード線スペーサを形成するステップとをこの順番に含む。
【００１６】
上記方法によって、基板と、前記基板に形成されたソース領域とを含み、前記ソース領域が上にある浮動ゲート領域に対し自己整合され、前記浮動ゲート領域がポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを含み、前記ОＮОを絶縁層とするキャパシタと前記ポリシリコン・ストラップが構造内で前記ソース領域と一体化されている不揮発性メモリ・セルがもたらされる。
【００１７】
【発明の実施の形態】
自己整合ポリシリコン・ストラップと組み合わせたОＮОを絶縁層とするキャパシタを拡散領域に一体化することによって、スプリット・ゲート不揮発性メモリ・セルを製造する方法を提供する本発明を、本出願に添付の図面を参照して詳細に説明する。添付図面において、同様な参照番号が、同様の、または対応する、あるいはその両方の要素を説明するのに使用されることに留意されたい。
【００１８】
本発明に使用された各種処理ステップ中の本発明の不揮発性メモリ・セルの断面図を示す図１〜図９を参照する。詳細には、図１は、本発明で使用される初期構造を含む。図示のように、初期構造は、基板１０と基板の表面の上に形成された膜スタック１２とを含む。膜スタック１２は、基板１０の表面の上に形成された浮動ゲート酸化物層１４と、前記浮動ゲート酸化物層の上に形成された浮動ゲート・ポリシリコン層１６と、前記浮動ゲート・ポリシリコン層上の酸化物層１８と、酸化物層１８の上に形成された窒化物層２０とを含む。
【００１９】
図１に示す初期構造は当技術で公知の従来材料で構成されており、また、この構造は、当技術で公知の技法を利用して形成される。図１に示した構造を形成するのに使用される方法および材料の簡単な説明をここで与える。
【００２０】
基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび他のすべてのＩＩＩ／Ｖ属の半導体化合物を含むが、これらに限定されない任意の従来型半導体材料で構成できる。基板はＳｉ／ＳｉＧｅのような層状半導体でも構成できる。基板は製造されるデバイスのタイプに応じｎ型またはｐ型である。基板は、任意選択で、様々な活性領域、または絶縁領域、あるいはその両方を含む。これらは、基板の表面上に形成されるか、あるいは、基板上に膜スタックが形成される前に基板内に形成される。
【００２１】
膜スタック１２の浮動ゲート酸化物層１４は従来の熱成長プロセスを使用して基板１０の上に形成されるか、あるいは、酸化物層１４を化学的気相付着（ＣＶＤ）、プラズマ補助ＣＶＤ、スパッタ、蒸着およびその他の類似付着プロセスなどの、ただしこれらに限定されない従来の付着プロセスによって形成できる。浮動ゲート酸化物層１４の厚さは変えてよいが、酸化物層１４は典型的には、約６ｎｍから約１５ｎｍの厚さを持っており、約８ｎｍから約１０ｎｍの厚さがより強く好まれる。ＳｉО２などの任意の酸化物含有材料を浮動ゲート酸化物層１４として使用できる。
【００２２】
浮動ゲート・ポリシリコン層１６に関する限り、この層はＣＶＤ、プラズマ補助ＣＶＤおよびスパッタなどの従来の付着プロセスを利用して浮動ゲート酸化物層の上に形成される。浮動ゲート・ポリシリコン層１６の厚さは変えてよいが、ポリシリコン層は典型的には、約１０ｎｍから約５００ｎｍの厚さを持っており、約６０ｎｍから約８０ｎｍの厚さがより強く好まれる。
【００２３】
膜スタック１２の酸化物層１８は浮動ゲート酸化物層１４に関連して上述した技法の何れかを利用して形成されるが、酸化物層１８の厚さは典型的には、約６ｎｍから約１２ｎｍであり、約８ｎｍから約１０ｎｍの厚さがより強く好まれる。
【００２４】
膜スタックの窒化物層、すなわち窒化物層２０は窒化物層を形成できる当技術の技術者に公知の従来の付着プロセスを利用して酸化物層１８上に形成される。窒化物層２０を形成するのに使用される典型的な付着プロセスの例示的な例はＣＶＤ、プラズマ補助ＣＶＤ、スパッタ、蒸着およびその他類似の付着プロセスを含むが、これらに限定されない。窒化物層２０の厚さは変えてよいが、典型的には、約２５０ｎｍから約４５０ｎｍの厚さを持っており、約３００ｎｍから約３５０ｎｍの厚さがより強く好まれる。窒化物層を形成できるＳｉ３Ｎ４などの任意の材料を本発明で使用できる。
【００２５】
次に、図２に示すように、開口２２を膜スタックに形成し、浮動ゲート・ポリシリコン１６の一部を露出させる。本発明の図面にはたった１つの開口しか示していないが、本発明は膜スタックに複数の開口を形成しても同様にうまく動作することに留意されたい。詳細には、図面に示されていない、フォトレジストを従来の付着プロセスを利用して窒化物層２０の露出表面層の上に形成される。フォトレジスト層が従来のリソグラフィを利用してパターン化され、開口が形成される膜スタックの選択領域を露出させる。本発明で使用されるリソグラフィ・ステップは、放射線に対してフォトレジストを露光させ、フォトレジストにパターンを形成し、パターンを現像することを含む。このようなステップは当技術の技術者にとって公知であるから、その詳細な説明は本明細書では必要ない。
【００２６】
開口の形成を、ＲＩＥ、イオン・ビーム・エッチング、プラズマ・エッチングまたはその他のドライ・エッチング・プロセスなどの従来ドライ・エッチング・プロセスを利用して、膜スタックの窒化物層および酸化物層の露出領域をエッチングすることによって行う。上述のドライ・エッチング・プロセスの組合せも、浮動ゲート・ポリシリコン層に対する開口を設けるのに使用できる。トレンチ・エッチングに引き続き、パターン化されたフォトレジストを従来の剥離プロセスによって除去して、図２に示す構造を設ける。
【００２７】
本発明における次の２つの処理ステップ、すなわち前記開口に酸化物スペーサを形成すること、および前記開口に酸化物−窒化物−酸化物（ОＮО）を形成することを図３に示す。詳細には、構造に開口を設け、浮動ゲート・ポリシリコンの一部を露出させた後、薄い（５０ｎｍ以下）酸化物スペーサ２４を開口における露出側壁の上に形成する。酸化物スペーサ２４を当技術で公知の従来プロセスを利用して形成する。たとえば、酸化物スペーサの形成は、開口の露出側壁に薄い酸化物層を付着させ、次いで、薄い酸化物層をエッチングして、酸化物スペーサを形成することによって行うことができる。薄い酸化物層を形成するのに使用された付着プロセスはＣＶＤおよびプラズマ補助ＣＶＤなどの任意の従来の付着プロセスを含み、エッチングはＲＩＥなどの従来のドライ・エッチング・プロセスによって行うことができる。
【００２８】
酸化物スペーサの形成に引き続き、ОＮОが開口に形成される。ОＮО（図３参照）は底部酸化物層２６、窒化物層２８、および上部酸化物層３０を含む。底部および上部酸化物層は、浮動ゲート酸化物層を形成するのに以前使用されたものと同じあるいは異なる処理技法、すなわち熱成長または付着を利用して形成される。上部酸化物層だけの場合、酸化物層は窒化物層の一部を酸化することによって形成される。キャパシタの窒化物層に関して、この層は、膜スタック１２の窒化物層２０を形成するのに以前使用されたものと同じまたは異なる付着プロセスを利用して形成される。
【００２９】
キャパシタの底部酸化物層の厚さは典型的には、約５ｎｍから約１５ｎｍであり、約６ｎｍから約８ｎｍの厚さがより強く好まれる。ОＮОの上部酸化物層に関する限り、上部酸化物層は典型的には、約１ｎｍから約１０ｎｍの厚さを持っており、約６ｎｍから約８ｎｍの厚さがより強く好まれる。キャパシタの窒化物層は典型的には、約４ｎｍから約１０ｎｍの厚さを持っており、約６ｎｍから約８ｎｍの厚さがより強く好まれる。
【００３０】
本発明における次の幾つかの処理ステップを図４に示す。詳細には、図４では、前記酸化物−窒化物−酸化物上にポリシリコン・スペーサを形成し、前記開口内にコンタクト・ホールを設けて、前記基板の一部が露出された後で形成される構造を示している。
【００３１】
開口内にОＮОが形成された後、ポリシリコン・スペーサ３２が、従来の付着プロセスおよびエッチングを利用してОＮОの上部酸化物層、すなわち、酸化物層３０上に形成される。図４に示すように、ポリシリコン・スペーサは、ОＮОの側壁ならびに開口の底部上にあるОＮОの部分に対して形成され、開口の底部の上にあるОＮОの部分は露出されたままである。
【００３２】
ポリシリコン・スペーサの形成に引き続き、コンタクト・ホール３４が、ОＮО、浮動ゲート・ポリシリコン層１６、および浮動ゲート酸化物層１４の露出部分を通して形成され、基板１０の一部を露出させる。コンタクト・ホール３４は上述の各種層を除去できる任意の技法またはその組合せを利用して形成される。たとえば、コンタクト・ホールをドライ・エッチング・プロセス、化学的ウエット・エッチング・プロセスまたはその任意の組合せを利用して形成できる。コンタクト・ホールを形成するのに本発明において使用される１つの好ましい技法はフッ素ベースのエッチャントによって、キャパシタの酸化物−窒化物−酸化物層を先ずエッチングし、次いで塩素ベースのエッチャントによって浮動ゲート・ポリシリコン層を除去し、フッ素ベースのエッチャントによって浮動ゲート酸化物層をその後除去することである。
【００３３】
本発明方法における次の２つの処理ステップを図５および図６に示す。詳細には、図５はコンタクト・ホールの底部領域に酸化物ライナ３６を形成し、次いで基板にソース領域３８を形成した後の構造を示す。図示のように、酸化物ライナ３６は、コンタクト・ホールを含む開口、ならびに窒化物層２０の表面に形成される。
【００３４】
酸化物ライナ３６はＣＶＤなどの従来の共形付着プロセスを利用して形成される。本発明で使用される酸化物ライナの厚さは典型的には、約１５ｎｍから約３５ｎｍであり、約２０ｎｍから約２５ｎｍの厚さがより強く好まれる。
【００３５】
ソース領域３８は従来イオン注入および活性化アニールによって形成される。この処理ステップが当技術の技術者に公知であるから、その詳細な説明は本明細書では与えない。
【００３６】
ソース領域の形成に引き続き、更に別の酸化物ライナを、以前形成した酸化物ライナ上に形成できる。この別の酸化物ライナは図示していない。
【００３７】
次に、図６に示すように、酸化物スペーサ４０が前記酸化物ライナ３６から形成され、形成ステップ中に、前記基板の一部が再露出される。酸化物スペーサが、ＲＩＥなどの従来のエッチング・プロセスを利用して以前形成された酸化物層をエッチングして形成される。
【００３８】
図７はポリシリコン充填および平坦化後の構造を示す。詳細には、酸化物スペーサがコンタクト・ホールに形成された後、コンタクト・ホールならびに開口がドーピングされたポリシリコン４２で充填される。ドーピングされたポリシリコン領域４２はポリシリコンを先ず付着し、次いでイオン注入およびアニールによる適切なドーピング原子でポリシリコンをドーピングして形成されるか、あるいは、ドーピングされたポリシリコン領域４２を従来のインシチュ（in-situ）のドーピング付着プロセスを利用して形成する。平坦化は化学・機械的研磨（ＣＭＰ）や研削などの任意の従来平坦化プロセスを利用することによって本発明で実現される。
【００３９】
図７に示した不揮発性メモリ・セル構造が、ポリシリコン・ストラップ領域４２と組み合わされたОＮО（酸化物層２６、窒化物層２８、酸化物層３０）を絶縁層とするキャパシタ含むことに留意されたい。これら２つの領域、すなわち、ОＮОを絶縁層とするキャパシタとポリシリコン・ストラップはソース領域３８に一体化される。ソース領域３８が、デバイスの浮動ゲート領域に自己整合し、かつ浮動ゲート・チャネル領域へ浮動ゲートの下を延びる拡散領域であることにも留意されたい。
【００４０】
次いで、不揮発性メモリ・デバイスは、従来の処理技法を使用することによって完成する。この技法は、前記膜スタックの窒化物層２０と浮動ゲート・ポリシリコン層１６の一部を除去するステップと（このステップにおいて、酸化物層１８が完全に除去される）、ワード線ゲート酸化物４４を形成するステップと、前記ワード線ゲート酸化物の周りにワード線スペーサ４６を形成するステップとを含むこれら各種処理ステップによって形成される構造を図８と図９に示す。
【００４１】
窒化物層とポリシリコン層は緩衝ＨＦのような化学的エッチャントが使用された従来のダマシーン・エッチ・バック処理ステップを利用して除去される。ワード線ゲート酸化物は従来の付着プロセスを利用して（あるいは、熱成長によって）形成され、ワード線スペーサは従来付着プロセスおよびエッチングによって形成される。
【図面の簡単な説明】
【図１】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図２】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図３】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図４】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図５】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図６】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図７】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図８】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【図９】 自己整合ポリシリコン・ストラップと組み合わされたОＮОを絶縁層とするキャパシタを有する不揮発性浮動ゲート・メモリ・セルを形成するのに使用される本発明の各種処理ステップを示す断面図である。
【符号の説明】
１０ 基板
１２ 膜スタック
１４ 浮動ゲート酸化物層
１６ 浮動ゲート・ポリシリコン層
１８ 酸化物層
２０ 窒化物層
２２ 開口
２４ 酸化物スペーサ
２６ 底部酸化物層
２８ 窒化物層
３０ 上部酸化物層
３２ ポリシリコン・スペーサ
３４ コンタクト・ホール
３６ 酸化物ライナ
３８ ソース領域
４０ 酸化物スペーサ
４２ ドーピングされたポリシリコン
４４ ワード線ゲート酸化物
４６ ワード線スペーサ
Claims (24)
- 酸化物−窒化物−酸化物（ОＮО）を絶縁層とするキャパシタを有する不揮発性メモリ・セルを形成する方法であって、
（ａ）半導体基板の表面の上に浮動ゲート酸化物層を形成し、該浮動ゲート酸化物層の上に浮動ゲート・ポリシリコン層を形成し、該浮動ゲート・ポリシリコン層の上に酸化物層を形成し、該酸化物層の上に第１窒化物層を形成することにより、前記浮動ゲート酸化物層、前記浮動ゲート・ポリシリコン層、前記酸化物層および前記第１窒化物層を有する膜スタックを形成するステップと、
（ｂ）前記膜スタックに開口を形成して、前記浮動ゲート・ポリシリコン層の一部を露出させるステップと、
（ｃ）前記開口の側壁に第１酸化物スペーサを形成するステップと、
（ｄ）前記開口の側壁及び底部に底部酸化物層を形成し、該底部酸化物層の上に第２窒化物層を形成し、該第２窒化物層の上に上部酸化物層を形成するステップと、
（ｅ）前記開口の底部にある前記上部酸化物層の一部分を露出するように、前記上部酸化物層に接するポリシリコン・スペーサを形成するステップと、
（ｆ）前記露出された上部酸化物層の一部分と、該上部酸化物層の一部分の下側にそれぞれ位置する前記第２窒化物層、前記底部酸化物層、前記浮動ゲート・ポリシリコン層及び前記浮動ゲート酸化物層とを除去してコンタクト・ホールを形成することにより、前記基板の一部を露出させるステップと、
（ｇ）前記コンタクト・ホールの側壁を覆うと共に前記第１窒化物層の表面を覆う酸化物ライナを形成するステップと、
（ｈ）前記コンタクト・ホールを介して、前記基板内に、前記浮動ゲート・ポリシリコン層の下側まで延びて重なるソース領域を形成するステップと、
（ｉ）前記ポリシリコン・スペーサの上部及び前記第１窒化物層を露出するように前記酸化物ライナを除去することにより第２酸化物スペーサを形成するステップと、
（ｊ）前記露出されたポリシリコン・スペーサの上部に接するように、前記開口及び前記コンタクト・ホールをドーピングされたポリシリコンで充填するステップと、
（ｋ）前記ドーピングされたポリシリコンを前記第１窒化物層が露出するまで除去することにより平坦化するステップとをこの順番に含む方法。 - 前記ステップ（ｋ）の後に、
（ｌ）前記第１酸化物スペーサ及び前記浮動ゲート酸化物層が露出するまで前記第１窒化物層、前記酸化物層及び前記浮動ゲート・ポリシリコン層とを除去するステップと、
（ｍ）前記露出した第１酸化物スペーサ、残存する浮動ゲート・ポリシリコン層及び前記露出した浮動ゲート酸化物層の上にワード線ゲート酸化物を形成するステップと、
（ｎ）前記第１酸化物スペーサ及び前記露出した浮動ゲート・ポリシリコン層上の前記ワード線ゲート酸化物に接してワード線スペーサを形成するステップとをこの順番に含む請求項１に記載の方法。 - 前記浮動ゲート酸化物層が熱成長によって、あるいは化学的気相付着（ＣＶＤ）、プラズマ補助ＣＶＤ、スパッタおよび蒸着からなる群から選ばれた付着プロセスによって形成されている請求項１に記載の方法。
- 前記浮動ゲート酸化物層が６ｎｍから１５ｎｍの厚さを有する請求項１に記載の方法。
- 前記浮動ゲート酸化物層が８ｎｍから１０ｎｍの厚さを有する請求項４に記載の方法。
- 前記浮動ゲート・ポリシリコン層がＣＶＤ、プラズマ補助ＣＶＤおよびスパッタからなる群から選ばれた付着プロセスによって形成される請求項１に記載の方法。
- 前記浮動ゲート・ポリシリコン層が１０ｎｍから５００ｎｍの厚さを有する請求項１に記載の方法。
- 前記浮動ゲート・ポリシリコン層が６０ｎｍから８０ｎｍの厚さを有する請求項７に記載の方法。
- 前記開口がリソグラフィおよびエッチングによって形成される請求項１に記載の方法。
- 前記リソグラフィ・ステップが前記膜スタックの上にフォトレジストを形成し、前記フォトレジストを放射線に対して露光させて前記フォトレジストにパターンを形成し、前記パターン化されたフォトレジストを現像することを含む請求項９に記載の方法。
- 前記エッチングが反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチングまたはプラズマ・エッチングを含む請求項９に記載の方法。
- ステップ（ｃ）が酸化物層を形成すること、および前記酸化物層をエッチングすることを含む請求項１に記載の方法。
- 前記底部酸化物層、前記第２窒化物層及び前記上部酸化物層がＣＶＤ、プラズマ補助ＣＶＤ、スパッタおよび蒸着からなる群から選ばれた同じあるいは異なる付着プロセスを使用して酸化物、窒化物、酸化物の層を付着させることによって形成される請求項１に記載の方法。
- 前記底部酸化物層が熱的に形成される請求項１に記載の方法。
- 前記ポリシリコン・スペーサがポリシリコンの層を付着し、ポリシリコンの前記層をエッチングして形成される請求項１に記載の方法。
- 前記コンタクト・ホールがドライ・エッチング、化学的エッチングまたはその任意の組合せによって与えられる請求項１に記載の方法。
- 前記酸化物ライナが熱的に形成されるか、ＣＶＤ、プラズマ補助ＣＶＤ、スパッタおよび蒸着からなる群から選ばれた付着プロセスによって形成される請求項１に記載の方法。
- 前記ソース領域がイオン注入および活性化アニールによって形成される請求項１に記載の方法。
- ステップ（ｊ）がポリシリコンを付着し、次いでドーピングすることを含むか、インシチュ（in-situ）のドーピング付着プロセスを含む請求項１に記載の方法。
- ステップ（ｋ）が化学機械的研磨または研削を含む請求項１に記載の方法。
- （イ）半導体基板と、
（ロ）該半導体基板内に設けられたソース領域と、
（ハ）該ソース領域の幅よりも大きい幅を有し、該ソース領域の上側に重なるように設けられ、該ソース領域の中央部へのコンタクト・ホールを有する浮動ゲート領域であって、前記ソース領域の端部に重なるように設けられた前記浮動ゲート領域と、
（ニ）前記浮動ゲート領域の上面に接し該浮動ゲート領域の端部にまで延びる第１部分及び前記浮動ゲート領域の端部の前記第１部分から上方に延びる第２部分を有する底部酸化物層と、該底部酸化物層の内面に接して設けられた窒化物層と、該窒化物層の内面に接して設けられた上部酸化物層とを有するＯＮＯ絶縁層と、
（ホ）前記上部酸化物層の内面に接して設けられ、前記ＯＮＯ絶縁層を通って前記コンタクト・ホールに連通する開口を有するポリシリコン・スペーサと、
（ヘ）前記開口の内面及び前記コンタクト・ホールの内面に設けられ、前記ポリシリコン・スペーサの上部を露出するように設けられた第１酸化物スペーサと、
（ト）前記ソース領域、前記ポリシリコン・スペーサ及び前記第１酸化物スペーサに接するように、前記開口及び前記コンタクト・ホール内に設けられた、ドープされたポリシリコンとを有することを特徴とする不揮発性メモリ・セル。 - 前記基板がＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰまたは層状半導体を含む請求項２１に記載の不揮発性メモリ・セル。
- 前記浮動ゲート領域と前記半導体基板との間に浮動ゲート酸化物層が設けられている請求項２１に記載の不揮発性メモリ・セル。
- 前記浮動ゲート領域に隣接してワード線ゲート酸化物が設けられ、該ワード線ゲート酸化物に接してワード線スペーサが設けられている請求項２１に記載の不揮発性メモリ・セル。
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