JP3703083B2 - 波形発生装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、移動体通信端末装置に設けられ、デジタル信号を変調するための変調装置において、複数の帯域制限特性に対応して動作可能な波形発生装置に関する。
【０００２】
【従来の技術】
近年、通信や放送のデジタル化が進められているなかで、デジタル変調技術はより多くの情報を正確に伝送する上で必要不可欠な技術である。また、ＬＳＩ（大規模集積回路）技術の進歩によって、これまで複数のチップで構成されていた機能・システムが、１チップに集積される傾向にある。このような背景の下、移動体通信分野においては、１台の端末装置で複数の通信方式に対応することが可能な共用端末装置が求められている。一般的に変調装置において必要不可欠な帯域制限フィルタの特性は各通信方式の規格で定められているが、それぞれ異なるため、共用端末装置には複数の帯域制限特性を有する波形発生装置を設ける必要がある。
【０００３】
ところで、デジタル信号を帯域制限して伝送する場合、その帯域制限フィルタによって生じるデジタル信号間の干渉（符号間干渉）を防ぐために、ロールオフフィルタが使用される。ここで、帯域制限特性の異なる場合とは、遮断特性を決定するロールオフ率が異なる場合や、ナイキストフィルタとルートナイキストフィルタのように特性関数自体が異なる場合である。図２（ａ）は、ロールオフ率（α）が０．５と０．２５のナイキストフィルタのインパルス応答波形（±３シンボル周期分）を示しており、図２（ｂ）は、ロールオフ率がともに０．５のナイキストフィルタとルートナイキストフィルタのインパルス応答波形（±３シンボル周期分）を示している。同図から明らかなように、ロールオフフィルタには、共通してインパルス応答波形の中心振幅が１付近で、残りのシンボル点では、振幅が０付近となるという性質がある。この性質によって、入力信号系列に対する符号間干渉を抑えて情報を正確に伝送することが可能となる。図３（ａ）および（ｂ）は、図２（ａ）および（ｂ）に示された帯域制限特性で２値信号系列｛−１，−１，−１，−１，＋１，＋１，＋１｝の計７シンボルをそれぞれ帯域制限した場合の各出力波形と出力波形間の振幅値の差分（差分信号）を示している。同図から明らかなように、いずれの帯域制限特性で帯域制限した場合の出力波形においても、各シンボル点において入力されたシンボル値の振幅値付近を通過している。その結果、帯域制限特性が多少異なっていても、差分信号は各出力波形の振幅値よりも遥かに小さいものである。
【０００４】
上述したようなロールオフフィルタはデジタルフィルタで実現可能であるが、複数のデジタル乗算器を使用するため回路規模が大きくなる。従って、小さい回路規模で実現する手段としては、ＲＯＭ（読み出し専用メモリ）を使用した構成が一般的である。
【０００５】
ＲＯＭを用いたロールオフフィルタでは、帯域制限特性に応じたインパルス応答と入力信号系列とのたたみ込み演算を予め行い、その結果をＲＯＭに格納しておく。そして、入力信号系列に応じてＲＯＭからデータ（たたみ込み演算の結果）を読み出し、帯域制限された信号として出力する。帯域制限特性に応じた演算結果をＲＯＭに格納するため、複数の帯域制限特性を有するロールオフフィルタが必要な場合には、複数のＲＯＭを設ける必要がある。
【０００６】
図９は、複数の帯域制限特性に対応して動作可能な従来の波形発生装置の一例を示すブロック図である。同図において、この波形発生装置には、第１の帯域制限特性を有する波形発生装置９２と、第２の帯域制限特性を有する波形発生装置９３とが設けられている。そして、第１の帯域制限特性が要求される場合には、入力端子９１から入力された信号系列は切換えスイッチ９４を介して波形発生装置９２に供給され、この波形発生装置９２からの出力が切換えスイッチ９５および出力端子９６を介して、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。一方、第２の帯域制限特性が要求される場合には、切換えスイッチ９４および９５が切換えられる。そして、入力端子９１から入力された信号系列は切換えスイッチ９４を介して波形発生装置９３に供給され、この波形発生装置９３からの出力が切換えスイッチ９５および出力端子９６を介して、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【０００７】
図１０は、図９に示した波形発生装置の具体的な構成例を示すブロック図である。なお、この構成例は、第１の帯域制限フィルタと第２の帯域制限フィルタとで、帯域制限特性、演算時のデータ補間率、演算結果のビット精度が異なる場合のものである。図１０において、波形発生装置９２は、カウンタ１０１ａと、アドレス発生装置１０２ａと、第１の帯域制限フィルタとしてのＲＯＭ１０３ａと、Ｄ／Ａ（デジタル／アナログ）変換器１０４ａと、ポストフィルタ１０５ａとから構成されており、波形発生装置９３は、カウンタ１０１ｂと、アドレス発生装置１０２ｂと、第２の帯域制限フィルタとしてのＲＯＭ１０３ｂと、Ｄ／Ａ変換器１０４ｂと、ポストフィルタ１０５ｂとから構成されている。
【０００８】
次に、第１の帯域制限特性が要求される場合の動作について説明する。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１（１／Ｔの周波数）に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が切換えスイッチ９４を介して供給されるとともに、第１の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビット（ｎは自然数）のデジタルデータとして出力される。従って、ＲＯＭ１０３ａには、（２のｎ乗）通りの波形データを格納しておく必要がある。分解能ｎビットのＤ／Ａ変換器１０４ａには、ＲＯＭ１０３ａからのデジタルデータが供給されるとともに、クロック信号ＣＬＫ２が供給される。このＤ／Ａ変換器１０４ａでは、ＲＯＭ１０３ａから供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が切換えスイッチ９５および出力端子９６を介して、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。
【０００９】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、切換えスイッチ９４および９５が切換えられる。そして、アドレス発生装置１０２ｂには、シフトレジスタ１００からの出力が切換えスイッチ９４を介して供給されるとともに、第２の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ３（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ｂからの出力が供給される。アドレス発生装置１０２ｂでは、シフトレジスタ１００からの出力およびカウンタ１０１ｂからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ｂに供給される。ＲＯＭ１０３ｂからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｍビット（ｍは自然数）のデジタルデータとして出力される。従って、ＲＯＭ１０３ｂには、（２のｍ乗）通りの波形データを格納しておく必要がある。分解能ｍビットのＤ／Ａ変換器１０４ｂには、ＲＯＭ１０３ｂからのデジタルデータが供給されるとともに、クロック信号ＣＬＫ３が供給される。このＤ／Ａ変換器１０４ｂでは、ＲＯＭ１０３ｂから供給されたデジタルデータがクロック信号ＣＬＫ３の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ｂに供給される。ポストフィルタ１０５ｂでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が切換えスイッチ９５および出力端子９６を介して、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００１０】
図１１は、図９に示した波形発生装置の他の具体的な構成例を示すブロック図である。なお、この構成例は、第１の帯域制限フィルタと第２の帯域制限フィルタとで、演算時のデータ補間率、演算結果のビット精度は等しく、帯域制限特性のみが異なる場合のものである。図１１において、波形発生装置９２は、カウンタ１０１ａと、アドレス発生装置１０２ａと、第１の帯域制限フィルタとしてのＲＯＭ１０３ａと、Ｄ／Ａ変換器１０４ａと、ポストフィルタ１０５ａとから構成されており、波形発生装置９３は、カウンタ１０１ａと、アドレス発生装置１０２ａと、第２の帯域制限フィルタとしてのＲＯＭ１０３ｂと、Ｄ／Ａ変換器１０４ａと、ポストフィルタ１０５ａとから構成されている。すなわち、カウンタ１０１ａ、アドレス発生装置１０２ａ、Ｄ／Ａ変換器１０４ａ、ポストフィルタ１０５ａは、波形発生装置９２および９３に共通の構成要素となっている。
【００１１】
次に、第１の帯域制限特性が要求される場合の動作について説明する。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１（１／Ｔの周波数）に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、データ補間率に対応したクロック信号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これが切換えスイッチ９４を介してＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビット（ｎは自然数）のデジタルデータとして出力される。分解能ｎビットのＤ／Ａ変換器１０４ａには、ＲＯＭ１０３ａからのデジタルデータが切換えスイッチ９５を介して供給されるとともに、クロック信号ＣＬＫ２が供給される。このＤ／Ａ変換器１０４ａでは、ＲＯＭ１０３ａから供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が出力端子９６から、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００１２】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、切換えスイッチ９４および９５が切換えられる。そして、アドレス発生装置１０２ａからのアドレスデータが、切換えスイッチ９４を介してＲＯＭ１０３ｂに供給される。ＲＯＭ１０３ｂからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。Ｄ／Ａ変換器１０４ａには、ＲＯＭ１０３ｂからのデジタルデータが切換えスイッチ９５を介して供給されるとともに、クロック信号ＣＬＫ２が供給される。このＤ／Ａ変換器１０４ａでは、ＲＯＭ１０３ｂから供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が出力端子９６から、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００１３】
【発明が解決しようとする課題】
上述したように、第１の帯域制限フィルタと第２の帯域制限フィルタとで、演算時のデータ補間率、演算結果のビット精度は等しく、帯域制限特性のみが異なる場合には、図１１に示したような構成を採用することにより、図１０に示したものより多少は回路規模を小さくすることができる。しかしながら、いずれにしても帯域制限フィルタは２個設けることが必要であり、これらのフィルタをＲＯＭで実現したとしても、あまり回路規模を小さくすることはできない。
【００１４】
本発明は、このような従来の問題点に鑑みて為されたものであり、複数の帯域制限特性に対応して動作可能な、回路規模の小さい波形発生装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
上述した目的を達成するため、第１に、本発明の波形発生装置は、複数の帯域制限特性に対応して動作可能な波形発生装置において、入力信号系列に応じて第１の帯域制限特性で帯域制限された波形信号を発生させる波形発生手段と、前記入力信号系列に対する第１の帯域制限特性で帯域制限された波形信号と、前記入力信号系列に対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め格納されており、前記入力信号系列に応じて前記差分信号を出力するメモリ手段と、前記波形発生手段からの波形信号と前記メモリ手段からの差分信号との加算処理を行い、第２の帯域制限特性で帯域制限された波形信号を出力する加算手段と、前記波形発生手段からの波形信号および前記加算手段からの波形信号のいずれか一方を選択的に出力する切換えスイッチ手段と、を備えてなることを特徴としている。
【００１６】
第２に、本発明の波形発生装置は、複数の帯域制限特性に対応して動作可能な波形発生装置において、入力信号系列に応じてアドレスデータを発生させる第１のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データが予め格納されており、前記第１のアドレス発生手段からのアドレスデータに応じて前記波形データを出力する第１のメモリ手段と、前記入力信号系列に応じてアドレスデータを発生させる第２のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データが予め格納されており、前記第２のアドレス発生手段からのアドレスデータに応じて前記差分データを出力する第２のメモリ手段と、前記第１のメモリ手段からの波形データと前記第２のメモリ手段からの差分データとの加算処理を行い、第２の帯域制限特性で帯域制限された結果を示す波形データを出力するデジタル加算手段と、前記第１のメモリ手段からの波形データおよび前記デジタル加算手段からの波形データのいずれか一方をアナログ信号に変換するデジタル／アナログ変換手段と、前記デジタル／アナログ変換手段からのアナログ信号から折り返しノイズを除去して出力するフィルタ手段と、を備えてなることを特徴としている。
【００１７】
第３に、本発明の波形発生装置は、複数の帯域制限特性に対応して動作可能な波形発生装置において、入力信号系列に応じてアドレスデータを発生させる第１のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データが予め格納されており、前記第１のアドレス発生手段からのアドレスデータに応じて前記波形データを出力する第１のメモリ手段と、前記第１のメモリ手段からの波形データをアナログ信号に変換する第１のデジタル／アナログ変換手段と、前記入力信号系列に応じてアドレスデータを発生させる第２のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データが予め格納されており、前記第２のアドレス発生手段からのアドレスデータに応じて前記差分データを出力する第２のメモリ手段と、前記第２のメモリ手段からの差分データをアナログ信号に変換する第２のデジタル／アナログ変換手段と、前記第１のデジタル／アナログ変換手段からの波形データに基づくアナログ信号と前記第２のデジタル／アナログ変換手段からの差分データに基づくアナログ信号との加算処理を行い、第２の帯域制限特性で帯域制限された結果を示す波形データに相当するアナログ信号を出力するアナログ加算手段と、前記第１のデジタル／アナログ変換手段からのアナログ信号および前記アナログ加算手段からのアナログ信号のいずれか一方から折り返しノイズを除去して出力するフィルタ手段と、を備えてなることを特徴としている。
【００１８】
第４に、本発明の波形発生装置は、複数の帯域制限特性に対応して動作可能な波形発生装置において、入力信号系列に応じてアドレスデータを発生させる第１のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データが第１のデータ補間率で予め格納されており、前記第１のアドレス発生手段からのアドレスデータに応じて前記波形データを出力する第１のメモリ手段と、前記第１のメモリ手段からの波形データを第１のデータ補間率に対応した第１のクロック信号の周期でアナログ信号に変換する第１のデジタル／アナログ変換手段と、前記入力信号系列に応じてアドレスデータを発生させる第２のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データが第２のデータ補間率で予め格納されており、前記第２のアドレス発生手段からのアドレスデータに応じて前記差分データを出力する第２のメモリ手段と、前記第２のメモリ手段からの差分データを第２のデータ補間率に対応した第２のクロック信号の周期でアナログ信号に変換する第２のデジタル／アナログ変換手段と、前記第１のデジタル／アナログ変換手段からの波形データに基づくアナログ信号と前記第２のデジタル／アナログ変換手段からの差分データに基づくアナログ信号との加算処理を行い、第２の帯域制限特性で帯域制限された結果を示す波形データに相当するアナログ信号を出力するアナログ加算手段と、前記第１のデジタル／アナログ変換手段からのアナログ信号から折り返しノイズを除去する第１のフィルタ手段と、前記アナログ加算手段からのアナログ信号から折り返しノイズを除去する第２のフィルタ手段と、前記第１のフィルタ手段からの信号および前記第２のフィルタ手段からの信号のいずれか一方を選択的に出力する切換えスイッチ手段と、を備えてなることを特徴としている。
【００１９】
第５に、本発明の波形発生装置は、複数の帯域制限特性に対応して動作可能な波形発生装置において、入力信号系列に応じてアドレスデータを発生させる第１のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データが第１のデータ補間率で予め格納されており、前記第１のアドレス発生手段からのアドレスデータに応じて前記波形データを出力する第１のメモリ手段と、前記入力信号系列に応じてアドレスデータを発生させる第２のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データが第２のデータ補間率で予め格納されており、前記第２のアドレス発生手段からのアドレスデータに応じて前記差分データを出力する第２のメモリ手段と、前記第１のメモリ手段から出力される波形データの第１のデータ補間率を第２のデータ補間率に変換する補間フィルタ手段と、前記補間フィルタ手段からの第２のデータ補間率に変換された波形データと前記第２のメモリ手段からの差分データとの加算処理を行い、第２の帯域制限特性で帯域制限された結果を示す波形データを出力するデジタル加算手段と、前記第１のメモリ手段からの波形データおよび前記デジタル加算手段からの波形データのいずれか一方をデータ補間率に対応したクロック信号の周期でアナログ信号に変換するデジタル／アナログ変換手段と、前記デジタル／アナログ変換手段からのアナログ信号が第１のデータ補間率のデータに基づくものである時、該アナログ信号から折り返しノイズを除去する第１のフィルタ手段と、前記デジタル／アナログ変換手段からのアナログ信号が第２のデータ補間率のデータに基づくものである時、該アナログ信号から折り返しノイズを除去する第２のフィルタ手段と、前記第１のフィルタ手段からの信号および前記第２のフィルタ手段からの信号のいずれか一方を選択的に出力する切換えスイッチ手段と、を備えてなることを特徴としている。
【００２０】
第６に、本発明の波形発生装置は、複数の帯域制限特性に対応して動作可能な直交変調用波形発生装置において、シリアル送信データをパラレルデータに変換するシリアル／パラレル変換手段と、前記シリアル／パラレル変換手段からのパラレルデータを振幅位相情報に変換し、ＩチャネルのシンボルデータおよびＱチャネルのシンボルデータとして出力するマッピング手段と、前記マッピング手段からのＩチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号を発生させる第１の波形発生手段と、前記Ｉチャネルのシンボルデータに対する第１の帯域制限特性で帯域制限された波形信号と、前記シンボルデータに対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め格納されており、前記シンボルデータに応じて前記差分信号を出力する第１のメモリ手段と、前記第１の波形発生手段からの波形信号と前記第１のメモリ手段からの差分信号との加算処理を行い、第２の帯域制限特性で帯域制限された波形信号を出力する第１の加算手段と、前記第１の波形発生手段からの波形信号および前記第１の加算手段からの波形信号のいずれか一方を選択的に出力する第１の切換えスイッチ手段と、前記マッピング手段からのＱチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号を発生させる第２の波形発生手段と、前記Ｑチャネルのシンボルデータに対する第１の帯域制限特性で帯域制限された波形信号と、前記シンボルデータに対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め格納されており、前記シンボルデータに応じて前記差分信号を出力する第２のメモリ手段と、前記第２の波形発生手段からの波形信号と前記第２のメモリ手段からの差分信号との加算処理を行い、第２の帯域制限特性で帯域制限された波形信号を出力する第２の加算手段と、前記第２の波形発生手段からの波形信号および前記第２の加算手段からの波形信号のいずれか一方を選択的に出力する第２の切換えスイッチ手段と、を備えてなることを特徴としている。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら詳細に説明する。
【００２２】
（第１実施形態）
図１は、本発明の第１実施形態に係る波形発生装置の構成を示すブロック図である。図１において、信号系列が入力される入力端子９１は、第１の帯域制限特性を有する波形発生装置２に接続されているとともに、スイッチ３を介してメモリ１に接続されている。波形発生装置２は、供給された信号系列に応じて第１の帯域制限特性で帯域制限された波形信号を発生させるものである。また、メモリ１には、供給された信号系列に対する第１の帯域制限特性で帯域制限された波形信号と、該信号系列に対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め演算により求められ、この差分信号が格納されている。波形発生装置２は、切換えスイッチ５の一方の被選択端子に接続されているとともに、スイッチ４を介して加算器６に接続されている。メモリ１はこの加算器６に接続されており、該加算器６は切換えスイッチ５の他方の被選択端子に接続されている。切換えスイッチ５の選択端子は出力端子９６に接続されている。ここで、波形発生装置２、メモリ１、スイッチ４、および加算器６により第２の帯域制限特性を有する波形発生装置７が構成されている。
【００２３】
次に、第１の帯域制限特性が要求される場合の動作について説明する。入力端子９１から入力された信号系列は波形発生装置２に供給される。波形発生装置２では、供給された信号系列に応じて第１の帯域制限特性で帯域制限された波形信号が発生され、これが切換えスイッチ５を介して出力端子９６から出力されるようになっている。なお、スイッチ３および４は開かれたままである。
【００２４】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、スイッチ３および４が閉じられる。また、切換えスイッチ５が図中下側の被選択端子側に切換えられる。入力端子９１から入力された信号系列は波形発生装置２に供給されるとともに、スイッチ３を介してメモリ１に供給される。波形発生装置２では、供給された信号系列に応じて第１の帯域制限特性で帯域制限された波形信号が発生され、これがスイッチ４を介して加算器６に供給される。メモリ１からは、供給された信号系列に応じて予め格納された差分信号（第１の帯域制限特性で帯域制限された波形信号と第２の帯域制限特性で帯域制限された波形信号との差分信号）が読み出され、これが加算器６に供給される。加算器６では、波形発生装置２からの波形信号とメモリ１からの差分信号との加算処理が行われ、この結果得られた第２の帯域制限特性で帯域制限された波形信号が切換えスイッチ５を介して出力端子９６から出力されるようになっている。
【００２５】
本実施形態の波形発生装置によれば、図３を参照しながら説明したように、メモリ１に格納する差分信号は帯域制限された出力波形の振幅値よりも遥かに小さいため、第２の帯域制限特性に対応した波形信号を格納する場合と比較してメモリ１の容量を大幅に削減することができ、同一機能を小さい回路規模で実現することができる。
【００２６】
（第２実施形態）
図４は、本発明の第２実施形態に係る波形発生装置の構成を示すブロック図である。図４において、シンボル周期Ｔの信号系列が入力される入力端子９１は、シフトレジスタ１００に接続されている。シフトレジスタ１００は、入力されたシンボル周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周波数）に応じて順次シフトするものである。このシフトレジスタ１００は、アドレス発生装置１０２ａに接続されているとともに、スイッチ３ａを介してアドレス発生装置１０２ｂに接続されている。また、第１および第２の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ａは、アドレス発生装置１０２ａに接続されているとともに、スイッチ３ｂを介してアドレス発生装置１０２ｂに接続されている。アドレス発生装置１０２ａおよび１０２ｂは、それぞれシフトレジスタ１００の出力およびカウンタ１０１ａの出力に応じてアドレスデータを発生させるものである。アドレス発生装置１０２ａは、第１の帯域制限特性を有する第１の帯域制限フィルタとしてのＲＯＭ１０３ａに接続されている。ＲＯＭ１０３ａには、第１の帯域制限特性で帯域制限された結果を示す波形データがｎビット（ｎは自然数）精度で格納されている。このＲＯＭ１０３ａは、切換えスイッチ５の一方の被選択端子に接続されているとともに、スイッチ４を介してデジタル加算器４１に接続されている。一方、アドレス発生装置１０２ｂは、ＲＯＭ４０に接続されている。ＲＯＭ４０には、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データがｋビット（ｋは自然数であり、ｋ＜＜ｎ）精度で格納されている。このＲＯＭ４０はデジタル加算器４１に接続されており、該デジタル加算器４１は切換えスイッチ５の他方の被選択端子に接続されている。切換えスイッチ５の選択端子は、供給されたデジタルデータをクロック信号ＣＬＫ２の周期でアナログ信号に変換するＤ／Ａ変換器１０４ａに接続されている。Ｄ／Ａ変換器１０４ａは折り返しノイズを除去するためのポストフィルタ１０５ａに接続されており、該ポストフィルタ１０５ａは出力端子９６に接続されている。
【００２７】
次に、第１の帯域制限特性が要求される場合の動作について説明する。この場合には、アドレス発生装置１０２ｂ、ＲＯＭ４０、およびデジタル加算器４１は動作させない。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、切換えスイッチ５を介してＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が出力端子９６から、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。なお、スイッチ３ａ、３ｂおよび４は開かれたままである。
【００２８】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、スイッチ３ａ、３ｂおよび４が閉じられる。また、切換えスイッチ５が図中下側の被選択端子側に切換えられる。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、スイッチ４を介してデジタル加算器４１に供給される。一方、アドレス発生装置１０２ｂには、シフトレジスタ１００からの出力がスイッチ３ａを介して供給されるとともに、カウンタ１０１ａからの出力がスイッチ３ｂを介して供給される。アドレス発生装置１０２ｂでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ４０に供給される。ＲＯＭ４０からは、供給されたアドレスデータに応じて、予め格納された差分データが読み出され、ｋビットのデジタルデータとして出力される。このデジタルデータは、デジタル加算器４１に供給される。デジタル加算器４１では、ＲＯＭ１０３ａからの波形データとＲＯＭ４０からの差分データとの加算処理が行われ、この加算結果が切換えスイッチ５を介してＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給された加算結果（デジタルデータ）がクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が出力端子９６から、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００２９】
本実施形態の波形発生装置によれば、ＲＯＭ４０には差分データを格納しており、第２の帯域制限特性に対応した波形データを格納する場合と比較してＲＯＭ４０の容量を大幅に削減することができ、同一機能を小さい回路規模で実現することができる。
【００３０】
（第３実施形態）
図５は、本発明の第３実施形態に係る波形発生装置の構成を示すブロック図である。図５において、シンボル周期Ｔの信号系列が入力される入力端子９１は、シフトレジスタ１００に接続されている。シフトレジスタ１００は、入力されたシンボル周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周波数）に応じて順次シフトするものである。このシフトレジスタ１００は、アドレス発生装置１０２ａに接続されているとともに、スイッチ３ａを介してアドレス発生装置１０２ｂに接続されている。また、第１および第２の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ａは、アドレス発生装置１０２ａに接続されているとともに、スイッチ３ｂを介してアドレス発生装置１０２ｂに接続されている。アドレス発生装置１０２ａおよび１０２ｂは、それぞれシフトレジスタ１００の出力およびカウンタ１０１ａの出力に応じてアドレスデータを発生させるものである。アドレス発生装置１０２ａは、第１の帯域制限特性を有する第１の帯域制限フィルタとしてのＲＯＭ１０３ａに接続されている。ＲＯＭ１０３ａには、第１の帯域制限特性で帯域制限された結果を示す波形データがｎビット（ｎは自然数）精度で格納されている。このＲＯＭ１０３ａは、供給されたデジタルデータをクロック信号ＣＬＫ２の周期でアナログ信号に変換するＤ／Ａ変換器１０４ａに接続されている。Ｄ／Ａ変換器１０４ａは、切換えスイッチ５の一方の被選択端子に接続されているとともに、スイッチ４を介してアナログ加算器５１に接続されている。一方、アドレス発生装置１０２ｂは、ＲＯＭ４０に接続されている。ＲＯＭ４０には、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データがｋビット（ｋは自然数であり、ｋ＜＜ｎ）精度で格納されている。このＲＯＭ４０は、供給されたデジタルデータをクロック信号ＣＬＫ２の周期でアナログ信号に変換するＤ／Ａ変換器５０に接続されている。Ｄ／Ａ変換器５０はアナログ加算器５１に接続されており、該アナログ加算器５１は切換えスイッチ５の他方の被選択端子に接続されている。切換えスイッチ５の選択端子は、折り返しノイズを除去するためのポストフィルタ１０５ａに接続されており、該ポストフィルタ１０５ａは出力端子９６に接続されている。
【００３１】
次に、第１の帯域制限特性が要求される場合の動作について説明する。この場合には、アドレス発生装置１０２ｂ、ＲＯＭ４０、Ｄ／Ａ変換器５０、およびアナログ加算器５１は動作させない。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、Ｄ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号が切換えスイッチ５を介してポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が出力端子９６から、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。なお、スイッチ３ａ、３ｂおよび４は開かれたままである。
【００３２】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、スイッチ３ａ、３ｂおよび４が閉じられる。また、切換えスイッチ５が図中下側の被選択端子側に切換えられる。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、Ｄ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がスイッチ４を介してアナログ加算器５１に供給される。一方、アドレス発生装置１０２ｂには、シフトレジスタ１００からの出力がスイッチ３ａを介して供給されるとともに、カウンタ１０１ａからの出力がスイッチ３ｂを介して供給される。アドレス発生装置１０２ｂでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ４０に供給される。ＲＯＭ４０からは、供給されたアドレスデータに応じて、予め格納された差分データが読み出され、ｋビットのデジタルデータとして出力される。このデジタルデータは、Ｄ／Ａ変換器５０に供給される。Ｄ／Ａ変換器５０では、供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がアナログ加算器５１に供給される。アナログ加算器５１では、Ｄ／Ａ変換器１０４ａからの波形データに基づくアナログ信号とＤ／Ａ変換器５０からの差分データに基づくアナログ信号との加算処理が行われ、この加算結果が切換えスイッチ５を介してポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給された加算結果から折り返しノイズが除去され、その結果得られた信号が出力端子９６から、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００３３】
本実施形態の波形発生装置によれば、ＲＯＭ４０には差分データを格納しており、第２の帯域制限特性に対応した波形データを格納する場合と比較してＲＯＭ４０の容量を大幅に削減することができ、同一機能を小さい回路規模で実現することができる。
【００３４】
また、本実施形態の波形発生装置によれば、ＲＯＭ１０３ａからの波形データとＲＯＭ４０からの差分データをそれぞれアナログ信号に変換してから加算するようにしているため、ＲＯＭ４０に格納する差分データのビット精度とＤ／Ａ変換器５０の分解能を調整することができる。従って、第２の帯域制限特性を有する波形発生装置を独立に設ける場合に比べて、Ｄ／Ａ変換器５０の分解能を小さくすることができ、更に回路規模を小さくすることができる。
【００３５】
（第４実施形態）
図６は、本発明の第４実施形態に係る波形発生装置の構成を示すブロック図である。図６において、シンボル周期Ｔの信号系列が入力される入力端子９１は、シフトレジスタ１００に接続されている。シフトレジスタ１００は、入力されたシンボル周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周波数）に応じて順次シフトするものである。このシフトレジスタ１００は、アドレス発生装置１０２ａに接続されているとともに、スイッチ３を介してアドレス発生装置６１に接続されている。また、第１の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ａは、アドレス発生装置１０２ａに接続されている。アドレス発生装置１０２ａは、シフトレジスタ１００の出力およびカウンタ１０１ａの出力に応じてアドレスデータを発生させるものである。アドレス発生装置１０２ａは、第１の帯域制限特性を有する第１の帯域制限フィルタとしてのＲＯＭ１０３ａに接続されている。ＲＯＭ１０３ａには、第１の帯域制限特性で帯域制限された結果を示す波形データがｎビット（ｎは自然数）精度で、クロック信号ＣＬＫ２に対応したデータ補間率で格納されている。このＲＯＭ１０３ａは、供給されたデジタルデータをクロック信号ＣＬＫ２の周期でアナログ信号に変換するＤ／Ａ変換器１０４ａに接続されている。Ｄ／Ａ変換器１０４ａは、折り返しノイズを除去するためのポストフィルタ１０５ａに接続されているとともに、スイッチ４を介してアナログ加算器５１に接続されている。ポストフィルタ１０５ａは、切換えスイッチ５の一方の被選択端子に接続されている。一方、第２の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ３（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ６０は、アドレス発生装置６１に接続されている。アドレス発生装置６１は、シフトレジスタ１００の出力およびカウンタ６０の出力に応じてアドレスデータを発生させるものである。アドレス発生装置６１は、ＲＯＭ６２に接続されている。ＲＯＭ６２には、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データがｋビット（ｋは自然数であり、ｋ＜＜ｎ）精度で、クロック信号ＣＬＫ３に対応したデータ補間率で格納されている。このＲＯＭ６２は、供給されたデジタルデータをクロック信号ＣＬＫ３の周期でアナログ信号に変換するＤ／Ａ変換器５０に接続されている。Ｄ／Ａ変換器５０はアナログ加算器５１に接続されており、該アナログ加算器５１は、折り返しノイズを除去するためのポストフィルタ６３に接続されている。ポストフィルタ６３は、切換えスイッチ５の他方の被選択端子に接続されている。切換えスイッチ５の選択端子は、出力端子９６に接続されている。
【００３６】
次に、第１の帯域制限特性が要求される場合の動作について説明する。この場合には、カウンタ６０、アドレス発生装置６１、ＲＯＭ６２、Ｄ／Ａ変換器５０、アナログ加算器５１およびポストフィルタ６３は動作させない。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、Ｄ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が切換えスイッチ５を介して出力端子９６から、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。なお、スイッチ３および４は開かれたままである。
【００３７】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、スイッチ３および４が閉じられる。また、切換えスイッチ５が図中下側の被選択端子側に切換えられる。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、Ｄ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がスイッチ４を介してアナログ加算器５１に供給される。一方、アドレス発生装置６１には、シフトレジスタ１００からの出力がスイッチ３を介して供給されるとともに、クロック信号ＣＬＫ３をカウントするカウンタ６０からの出力が供給される。アドレス発生装置６１では、シフトレジスタ１００からの出力およびカウンタ６０からの出力に応じてアドレスデータが発生され、これがＲＯＭ６２に供給される。ＲＯＭ６２からは、供給されたアドレスデータに応じて、予め格納された差分データが読み出され、ｋビットのデジタルデータとして出力される。このデジタルデータは、Ｄ／Ａ変換器５０に供給される。Ｄ／Ａ変換器５０では、供給されたデジタルデータがクロック信号ＣＬＫ３の周期でアナログ信号に変換され、このアナログ信号がアナログ加算器５１に供給される。アナログ加算器５１では、Ｄ／Ａ変換器１０４ａからの波形データに基づくアナログ信号とＤ／Ａ変換器５０からの差分データに基づくアナログ信号との加算処理が行われ、この加算結果がポストフィルタ６３に供給される。ポストフィルタ６３では、供給された加算結果から折り返しノイズが除去され、その結果得られた信号が切換えスイッチ５を介して出力端子９６から、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００３８】
本実施形態の波形発生装置によれば、ＲＯＭ６２には差分データを格納しており、第２の帯域制限特性に対応した波形データを格納する場合と比較してＲＯＭ６２の容量を大幅に削減することができ、同一機能を小さい回路規模で実現することができる。
【００３９】
また、本実施形態の波形発生装置によれば、ＲＯＭ１０３ａからの波形データとＲＯＭ６２からの差分データをそれぞれアナログ信号に変換してから加算するようにしているため、ＲＯＭ６２に格納する差分データのビット精度とデータ補間率、Ｄ／Ａ変換器５０の分解能と入力クロック信号を調整することができる。従って、第２の帯域制限特性を有する波形発生装置を独立に設ける場合に比べて、Ｄ／Ａ変換器５０の分解能を小さくすることができ、更に回路規模を小さくすることができる。
【００４０】
（第５実施形態）
図７は、本発明の第５実施形態に係る波形発生装置の構成を示すブロック図である。図７において、シンボル周期Ｔの信号系列が入力される入力端子９１は、シフトレジスタ１００に接続されている。シフトレジスタ１００は、入力されたシンボル周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周波数）に応じて順次シフトするものである。このシフトレジスタ１００は、アドレス発生装置１０２ａに接続されているとともに、スイッチ３を介してアドレス発生装置６１に接続されている。また、第１の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ａは、アドレス発生装置１０２ａに接続されている。アドレス発生装置１０２ａは、シフトレジスタ１００の出力およびカウンタ１０１ａの出力に応じてアドレスデータを発生させるものである。アドレス発生装置１０２ａは、第１の帯域制限特性を有する第１の帯域制限フィルタとしてのＲＯＭ１０３ａに接続されている。ＲＯＭ１０３ａには、第１の帯域制限特性で帯域制限された結果を示す波形データがｎビット（ｎは自然数）精度で、クロック信号ＣＬＫ２に対応したデータ補間率で格納されている。このＲＯＭ１０３ａは、切換えスイッチ７２の一方の被選択端子に接続されているとともに、スイッチ４を介して補間フィルタ７０に接続されている。補間フィルタ７０は、ＲＯＭ１０３ａから出力される波形データの、クロック信号ＣＬＫ２に対応したデータ補間率をクロック信号ＣＬＫ３に対応したデータ補間率に変換するフィルタである。この補間フィルタ７０は、デジタル加算器７１に接続されている。一方、第２の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ３（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ６０は、アドレス発生装置６１に接続されている。アドレス発生装置６１は、シフトレジスタ１００の出力およびカウンタ６０の出力に応じてアドレスデータを発生させるものである。アドレス発生装置６１は、ＲＯＭ６２に接続されている。ＲＯＭ６２には、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データがｋビット（ｋは自然数であり、ｋ＜＜ｎ）精度で、クロック信号ＣＬＫ３に対応したデータ補間率で格納されている。このＲＯＭ６２はデジタル加算器７１に接続されており、該デジタル加算器７１は切換えスイッチ７２の他方の被選択端子に接続されている。切換えスイッチ７２の選択端子はＤ／Ａ変換器１０４ａに接続されている。Ｄ／Ａ変換器１０４ａには、該Ｄ／Ａ変換器１０４ａにクロック信号ＣＬＫ２およびＣＬＫ３のいずれか一方を供給するための切換えスイッチ７３が接続されている。Ｄ／Ａ変換器１０４ａは、供給されたデジタルデータを切換えスイッチ７３からのクロック信号の周期でアナログ信号に変換するものである。このＤ／Ａ変換器１０４ａは、クロック信号ＣＬＫ２に対応したデータ補間率で発生する折り返しノイズを除去するためのポストフィルタ１０５ａに接続されているとともに、スイッチ７４を介してクロック信号ＣＬＫ３に対応したデータ補間率で発生する折り返しノイズを除去するためのポストフィルタ６３に接続されている。ポストフィルタ１０５ａは、切換えスイッチ５の一方の被選択端子に接続されており、ポストフィルタ６３は、切換えスイッチ５の他方の被選択端子に接続されている。切換えスイッチ５の選択端子は、出力端子９６に接続されている。
【００４１】
次に、第１の帯域制限特性が要求される場合の動作について説明する。この場合には、カウンタ６０、アドレス発生装置６１、ＲＯＭ６２、補間フィルタ７０、デジタル加算器７１およびポストフィルタ６３は動作させない。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、切換えスイッチ７２を介してＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給されたデジタルデータが切換えスイッチ７３からのクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が切換えスイッチ５を介して出力端子９６から、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。なお、スイッチ３、４および７４は開かれたままである。
【００４２】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、スイッチ３、４および７４が閉じられる。また、切換えスイッチ７２が図中下側の被選択端子側に切換えられ、切換えスイッチ７３が図中右側の被選択端子側に切換えられるとともに、切換えスイッチ５が図中下側の被選択端子側に切換えられる。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、スイッチ４を介して補間フィルタ７０に供給され、クロック信号ＣＬＫ２に対応したデータ補間率がクロック信号ＣＬＫ３に対応したデータ補間率に変換される。データ補間率が変換されたデータは、デジタル加算器７１に供給される。一方、アドレス発生装置６１には、シフトレジスタ１００からの出力がスイッチ３を介して供給されるとともに、クロック信号ＣＬＫ３をカウントするカウンタ６０からの出力が供給される。アドレス発生装置６１では、シフトレジスタ１００からの出力およびカウンタ６０からの出力に応じてアドレスデータが発生され、これがＲＯＭ６２に供給される。ＲＯＭ６２からは、供給されたアドレスデータに応じて、予め格納された差分データが読み出され、ｋビットのデジタルデータとして出力される。このデジタルデータはデジタル加算器７１に供給される。デジタル加算器７１では、補間フィルタ７０からのデータ補間率が変換された波形データとＲＯＭ６２からの差分データとの加算処理が行われ、この加算結果が切換えスイッチ７２を介してＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給された加算結果（デジタルデータ）が切換えスイッチ７３からのクロック信号ＣＬＫ３の周期でアナログ信号に変換され、このアナログ信号がスイッチ７４を介してポストフィルタ６３に供給される。ポストフィルタ６３では、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が切換えスイッチ５を介して出力端子９６から、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００４３】
本実施形態の波形発生装置によれば、ＲＯＭ６２には差分データを格納しており、第２の帯域制限特性に対応した波形データを格納する場合と比較してＲＯＭ６２の容量を大幅に削減することができ、同一機能を小さい回路規模で実現することができる。
【００４４】
また、本実施形態の波形発生装置によれば、補間フィルタ７０を挿入することにより、Ｄ／Ａ変換器１０４ａを共有できるようにしているため、第２の帯域制限特性を有する波形発生装置を独立に設ける場合に比べて、更に回路規模を小さくすることができる。
【００４５】
なお、本実施形態では、ＲＯＭ１０３ａから出力される波形データについて、クロック信号ＣＬＫ２に対応したデータ補間率をクロック信号ＣＬＫ３に対応したデータ補間率に変換する補間フィルタ７０が設けられているが、この補間フィルタ７０の替わりに、ＲＯＭ６２から出力される差分データについて、クロック信号ＣＬＫ３に対応したデータ補間率をクロック信号ＣＬＫ２に対応したデータ補間率に変換する補間フィルタを設けるようにしてもよい。
【００４６】
（第６実施形態）
図８は、本発明の第６実施形態に係る直交変調用波形発生装置の構成を示すブロック図である。図８において、シリアル送信データが入力される入力端子９１は、該シリアル送信データをパラレルデータに変換するシリアル／パラレル変換装置８０に接続されている。このシリアル／パラレル変換装置８０は、マッピング装置８１に接続されている。マッピング装置８１は、シリアル／パラレル変換装置８０からのパラレルデータを振幅位相情報に変換し、ＩチャネルのシンボルデータおよびＱチャネルのシンボルデータとして出力するものである。このマッピング装置８１は、第１の帯域制限特性を有する波形発生装置２ａに接続されているとともに、スイッチ３ａを介してメモリ１ａに接続されている。波形発生装置２ａは、供給されたＩチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号を発生させるものである。また、メモリ１ａには、供給されたＩチャネルのシンボルデータに対する第１の帯域制限特性で帯域制限された波形信号と、該シンボルデータに対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め演算により求められ、この差分信号が格納されている。波形発生装置２ａは、切換えスイッチ５ａの一方の被選択端子に接続されているとともに、スイッチ４ａを介して加算器６ａに接続されている。メモリ１ａはこの加算器６ａに接続されており、該加算器６ａは切換えスイッチ５ａの他方の被選択端子に接続されている。切換えスイッチ５ａの選択端子は出力端子９６ａに接続されている。ここで、波形発生装置２ａ、メモリ１ａ、スイッチ４ａ、および加算器６ａにより第２の帯域制限特性を有する波形発生装置７ａが構成されている。また、マッピング装置８１は、第１の帯域制限特性を有する波形発生装置２ｂに接続されているとともに、スイッチ３ｂを介してメモリ１ｂに接続されている。波形発生装置２ｂは、供給されたＱチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号を発生させるものである。また、メモリ１ｂには、供給されたＱチャネルのシンボルデータに対する第１の帯域制限特性で帯域制限された波形信号と、該シンボルデータに対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め演算により求められ、この差分信号が格納されている。波形発生装置２ｂは、切換えスイッチ５ｂの一方の被選択端子に接続されているとともに、スイッチ４ｂを介して加算器６ｂに接続されている。メモリ１ｂはこの加算器６ｂに接続されており、該加算器６ｂは切換えスイッチ５ｂの他方の被選択端子に接続されている。切換えスイッチ５ｂの選択端子は出力端子９６ｂに接続されている。ここで、波形発生装置２ｂ、メモリ１ｂ、スイッチ４ｂ、および加算器６ｂにより第２の帯域制限特性を有する波形発生装置７ｂが構成されている。
【００４７】
次に、第１の帯域制限特性が要求される場合の動作について説明する。この場合には、メモリ１ａ、１ｂおよび加算器６ａ、６ｂは動作させない。入力端子９１から入力されたシリアル送信データはシリアル／パラレル変換装置８０に供給される。シリアル／パラレル変換装置８０では、供給されたシリアル送信データがパラレルデータに変換されて、これがマッピング装置８１に供給される。マッピング装置８１では、供給されたパラレルデータが振幅位相情報に変換され、ＩチャネルのシンボルデータおよびＱチャネルのシンボルデータとして出力される。Ｉチャネルのシンボルデータは波形発生装置２ａに供給される。波形発生装置２ａでは、供給されたＩチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号が発生され、これが切換えスイッチ５ａを介して出力端子９６ａから出力されるようになっている。一方、マッピング装置８１からのＱチャネルのシンボルデータは波形発生装置２ｂに供給される。波形発生装置２ｂでは、供給されたＱチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号が発生され、これが切換えスイッチ５ｂを介して出力端子９６ｂから出力されるようになっている。なお、スイッチ３ａ、３ｂおよび４ａ、４ｂは開かれたままである。
【００４８】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、スイッチ３ａ、３ｂおよび４ａ、４ｂが閉じられる。また、切換えスイッチ５ａ、５ｂがそれぞれ図中下側の被選択端子側に切換えられる。入力端子９１から入力されたシリアル送信データはシリアル／パラレル変換装置８０に供給される。シリアル／パラレル変換装置８０では、供給されたシリアル送信データがパラレルデータに変換されて、これがマッピング装置８１に供給される。マッピング装置８１では、供給されたパラレルデータが振幅位相情報に変換され、ＩチャネルのシンボルデータおよびＱチャネルのシンボルデータとして出力される。Ｉチャネルのシンボルデータは波形発生装置２ａに供給されるとともに、スイッチ３ａを介してメモリ１ａに供給される。波形発生装置２ａでは、供給されたＩチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号が発生され、これがスイッチ４ａを介して加算器６ａに供給される。メモリ１ａからは、供給されたＩチャネルのシンボルデータに応じて予め格納された差分信号が読み出され、これが加算器６ａに供給される。加算器６ａでは、波形発生装置２ａからの波形信号とメモリ１ａからの差分信号との加算処理が行われ、この結果得られた第２の帯域制限特性で帯域制限された波形信号が切換えスイッチ５ａを介して出力端子９６ａから出力されるようになっている。一方、マッピング装置８１からのＱチャネルのシンボルデータは波形発生装置２ｂに供給されるとともに、スイッチ３ｂを介してメモリ１ｂに供給される。波形発生装置２ｂでは、供給されたＱチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号が発生され、これがスイッチ４ｂを介して加算器６ｂに供給される。メモリ１ｂからは、供給されたＱチャネルのシンボルデータに応じて予め格納された差分信号が読み出され、これが加算器６ｂ供給される。加算器６ｂでは、波形発生装置２ｂからの波形信号とメモリ１ｂからの差分信号との加算処理が行われ、この結果得られた第２の帯域制限特性で帯域制限された波形信号が切換えスイッチ５ｂを介して出力端子９６ｂから出力されるようになっている。
【００４９】
本実施形態の直交変調用波形発生装置によれば、メモリ１ａ、１ｂには差分信号を格納しており、第２の帯域制限特性に対応した波形信号を格納する場合と比較してメモリ１ａ、１ｂの容量を大幅に削減することができ、同一機能を小さい回路規模で実現することができる。
【００５０】
なお、本実施形態の構成において、Ｉチャネル用の波形発生装置とＱチャネル用の波形発生装置を時分割的に用いるようにすることも可能である。
【００５１】
【発明の効果】
上述した説明から明らかなように、本発明によれば、メモリ手段に格納する差分信号（差分データ）は帯域制限された出力波形の振幅値よりも遥かに小さいため、第２の帯域制限特性に対応した波形信号（波形データ）を格納する場合と比較してメモリ手段の容量を大幅に削減することができる。従って、複数の帯域制限特性に対応して動作可能な波形発生装置を小さい回路規模で実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る波形発生装置の構成を示すブロック図である。
【図２】ロールオフフィルタのインパルス応答を示す波形図である。
【図３】入力信号系列に対するロールオフフィルタの出力を示す波形図である。
【図４】本発明の第２実施形態に係る波形発生装置の構成を示すブロック図である。
【図５】本発明の第３実施形態に係る波形発生装置の構成を示すブロック図である。
【図６】本発明の第４実施形態に係る波形発生装置の構成を示すブロック図である。
【図７】本発明の第５実施形態に係る波形発生装置の構成を示すブロック図である。
【図８】本発明の第６実施形態に係る直交変調用波形発生装置の構成を示すブロック図である。
【図９】従来の波形発生装置の一例を示すブロック図である。
【図１０】図９に示した波形発生装置の具体的な構成例を示すブロック図である。
【図１１】図９に示した波形発生装置の他の具体的な構成例を示すブロック図である。
【符号の説明】
１、１ａ、１ｂ メモリ
２、２ａ、２ｂ、７、７ａ、７ｂ 波形発生装置
５、５ａ、５ｂ、７２、７３ 切換えスイッチ
６、６ａ、６ｂ 加算器
４０、６２ ＲＯＭ
４１、７１ デジタル加算器
５０、１０４ａ、１０４ｂ Ｄ／Ａ変換器
５１ アナログ加算器
６１、１０２ａ、１０２ｂ アドレス発生装置
６３、１０５ａ ポストフィルタ
７０ 補間フィルタ
８０ シリアル／パラレル変換装置
８１ マッピング装置
【発明の属する技術分野】
本発明は、移動体通信端末装置に設けられ、デジタル信号を変調するための変調装置において、複数の帯域制限特性に対応して動作可能な波形発生装置に関する。
【０００２】
【従来の技術】
近年、通信や放送のデジタル化が進められているなかで、デジタル変調技術はより多くの情報を正確に伝送する上で必要不可欠な技術である。また、ＬＳＩ（大規模集積回路）技術の進歩によって、これまで複数のチップで構成されていた機能・システムが、１チップに集積される傾向にある。このような背景の下、移動体通信分野においては、１台の端末装置で複数の通信方式に対応することが可能な共用端末装置が求められている。一般的に変調装置において必要不可欠な帯域制限フィルタの特性は各通信方式の規格で定められているが、それぞれ異なるため、共用端末装置には複数の帯域制限特性を有する波形発生装置を設ける必要がある。
【０００３】
ところで、デジタル信号を帯域制限して伝送する場合、その帯域制限フィルタによって生じるデジタル信号間の干渉（符号間干渉）を防ぐために、ロールオフフィルタが使用される。ここで、帯域制限特性の異なる場合とは、遮断特性を決定するロールオフ率が異なる場合や、ナイキストフィルタとルートナイキストフィルタのように特性関数自体が異なる場合である。図２（ａ）は、ロールオフ率（α）が０．５と０．２５のナイキストフィルタのインパルス応答波形（±３シンボル周期分）を示しており、図２（ｂ）は、ロールオフ率がともに０．５のナイキストフィルタとルートナイキストフィルタのインパルス応答波形（±３シンボル周期分）を示している。同図から明らかなように、ロールオフフィルタには、共通してインパルス応答波形の中心振幅が１付近で、残りのシンボル点では、振幅が０付近となるという性質がある。この性質によって、入力信号系列に対する符号間干渉を抑えて情報を正確に伝送することが可能となる。図３（ａ）および（ｂ）は、図２（ａ）および（ｂ）に示された帯域制限特性で２値信号系列｛−１，−１，−１，−１，＋１，＋１，＋１｝の計７シンボルをそれぞれ帯域制限した場合の各出力波形と出力波形間の振幅値の差分（差分信号）を示している。同図から明らかなように、いずれの帯域制限特性で帯域制限した場合の出力波形においても、各シンボル点において入力されたシンボル値の振幅値付近を通過している。その結果、帯域制限特性が多少異なっていても、差分信号は各出力波形の振幅値よりも遥かに小さいものである。
【０００４】
上述したようなロールオフフィルタはデジタルフィルタで実現可能であるが、複数のデジタル乗算器を使用するため回路規模が大きくなる。従って、小さい回路規模で実現する手段としては、ＲＯＭ（読み出し専用メモリ）を使用した構成が一般的である。
【０００５】
ＲＯＭを用いたロールオフフィルタでは、帯域制限特性に応じたインパルス応答と入力信号系列とのたたみ込み演算を予め行い、その結果をＲＯＭに格納しておく。そして、入力信号系列に応じてＲＯＭからデータ（たたみ込み演算の結果）を読み出し、帯域制限された信号として出力する。帯域制限特性に応じた演算結果をＲＯＭに格納するため、複数の帯域制限特性を有するロールオフフィルタが必要な場合には、複数のＲＯＭを設ける必要がある。
【０００６】
図９は、複数の帯域制限特性に対応して動作可能な従来の波形発生装置の一例を示すブロック図である。同図において、この波形発生装置には、第１の帯域制限特性を有する波形発生装置９２と、第２の帯域制限特性を有する波形発生装置９３とが設けられている。そして、第１の帯域制限特性が要求される場合には、入力端子９１から入力された信号系列は切換えスイッチ９４を介して波形発生装置９２に供給され、この波形発生装置９２からの出力が切換えスイッチ９５および出力端子９６を介して、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。一方、第２の帯域制限特性が要求される場合には、切換えスイッチ９４および９５が切換えられる。そして、入力端子９１から入力された信号系列は切換えスイッチ９４を介して波形発生装置９３に供給され、この波形発生装置９３からの出力が切換えスイッチ９５および出力端子９６を介して、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【０００７】
図１０は、図９に示した波形発生装置の具体的な構成例を示すブロック図である。なお、この構成例は、第１の帯域制限フィルタと第２の帯域制限フィルタとで、帯域制限特性、演算時のデータ補間率、演算結果のビット精度が異なる場合のものである。図１０において、波形発生装置９２は、カウンタ１０１ａと、アドレス発生装置１０２ａと、第１の帯域制限フィルタとしてのＲＯＭ１０３ａと、Ｄ／Ａ（デジタル／アナログ）変換器１０４ａと、ポストフィルタ１０５ａとから構成されており、波形発生装置９３は、カウンタ１０１ｂと、アドレス発生装置１０２ｂと、第２の帯域制限フィルタとしてのＲＯＭ１０３ｂと、Ｄ／Ａ変換器１０４ｂと、ポストフィルタ１０５ｂとから構成されている。
【０００８】
次に、第１の帯域制限特性が要求される場合の動作について説明する。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１（１／Ｔの周波数）に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が切換えスイッチ９４を介して供給されるとともに、第１の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビット（ｎは自然数）のデジタルデータとして出力される。従って、ＲＯＭ１０３ａには、（２のｎ乗）通りの波形データを格納しておく必要がある。分解能ｎビットのＤ／Ａ変換器１０４ａには、ＲＯＭ１０３ａからのデジタルデータが供給されるとともに、クロック信号ＣＬＫ２が供給される。このＤ／Ａ変換器１０４ａでは、ＲＯＭ１０３ａから供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が切換えスイッチ９５および出力端子９６を介して、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。
【０００９】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、切換えスイッチ９４および９５が切換えられる。そして、アドレス発生装置１０２ｂには、シフトレジスタ１００からの出力が切換えスイッチ９４を介して供給されるとともに、第２の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ３（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ｂからの出力が供給される。アドレス発生装置１０２ｂでは、シフトレジスタ１００からの出力およびカウンタ１０１ｂからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ｂに供給される。ＲＯＭ１０３ｂからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｍビット（ｍは自然数）のデジタルデータとして出力される。従って、ＲＯＭ１０３ｂには、（２のｍ乗）通りの波形データを格納しておく必要がある。分解能ｍビットのＤ／Ａ変換器１０４ｂには、ＲＯＭ１０３ｂからのデジタルデータが供給されるとともに、クロック信号ＣＬＫ３が供給される。このＤ／Ａ変換器１０４ｂでは、ＲＯＭ１０３ｂから供給されたデジタルデータがクロック信号ＣＬＫ３の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ｂに供給される。ポストフィルタ１０５ｂでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が切換えスイッチ９５および出力端子９６を介して、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００１０】
図１１は、図９に示した波形発生装置の他の具体的な構成例を示すブロック図である。なお、この構成例は、第１の帯域制限フィルタと第２の帯域制限フィルタとで、演算時のデータ補間率、演算結果のビット精度は等しく、帯域制限特性のみが異なる場合のものである。図１１において、波形発生装置９２は、カウンタ１０１ａと、アドレス発生装置１０２ａと、第１の帯域制限フィルタとしてのＲＯＭ１０３ａと、Ｄ／Ａ変換器１０４ａと、ポストフィルタ１０５ａとから構成されており、波形発生装置９３は、カウンタ１０１ａと、アドレス発生装置１０２ａと、第２の帯域制限フィルタとしてのＲＯＭ１０３ｂと、Ｄ／Ａ変換器１０４ａと、ポストフィルタ１０５ａとから構成されている。すなわち、カウンタ１０１ａ、アドレス発生装置１０２ａ、Ｄ／Ａ変換器１０４ａ、ポストフィルタ１０５ａは、波形発生装置９２および９３に共通の構成要素となっている。
【００１１】
次に、第１の帯域制限特性が要求される場合の動作について説明する。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１（１／Ｔの周波数）に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、データ補間率に対応したクロック信号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これが切換えスイッチ９４を介してＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビット（ｎは自然数）のデジタルデータとして出力される。分解能ｎビットのＤ／Ａ変換器１０４ａには、ＲＯＭ１０３ａからのデジタルデータが切換えスイッチ９５を介して供給されるとともに、クロック信号ＣＬＫ２が供給される。このＤ／Ａ変換器１０４ａでは、ＲＯＭ１０３ａから供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が出力端子９６から、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００１２】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、切換えスイッチ９４および９５が切換えられる。そして、アドレス発生装置１０２ａからのアドレスデータが、切換えスイッチ９４を介してＲＯＭ１０３ｂに供給される。ＲＯＭ１０３ｂからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。Ｄ／Ａ変換器１０４ａには、ＲＯＭ１０３ｂからのデジタルデータが切換えスイッチ９５を介して供給されるとともに、クロック信号ＣＬＫ２が供給される。このＤ／Ａ変換器１０４ａでは、ＲＯＭ１０３ｂから供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が出力端子９６から、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００１３】
【発明が解決しようとする課題】
上述したように、第１の帯域制限フィルタと第２の帯域制限フィルタとで、演算時のデータ補間率、演算結果のビット精度は等しく、帯域制限特性のみが異なる場合には、図１１に示したような構成を採用することにより、図１０に示したものより多少は回路規模を小さくすることができる。しかしながら、いずれにしても帯域制限フィルタは２個設けることが必要であり、これらのフィルタをＲＯＭで実現したとしても、あまり回路規模を小さくすることはできない。
【００１４】
本発明は、このような従来の問題点に鑑みて為されたものであり、複数の帯域制限特性に対応して動作可能な、回路規模の小さい波形発生装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
上述した目的を達成するため、第１に、本発明の波形発生装置は、複数の帯域制限特性に対応して動作可能な波形発生装置において、入力信号系列に応じて第１の帯域制限特性で帯域制限された波形信号を発生させる波形発生手段と、前記入力信号系列に対する第１の帯域制限特性で帯域制限された波形信号と、前記入力信号系列に対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め格納されており、前記入力信号系列に応じて前記差分信号を出力するメモリ手段と、前記波形発生手段からの波形信号と前記メモリ手段からの差分信号との加算処理を行い、第２の帯域制限特性で帯域制限された波形信号を出力する加算手段と、前記波形発生手段からの波形信号および前記加算手段からの波形信号のいずれか一方を選択的に出力する切換えスイッチ手段と、を備えてなることを特徴としている。
【００１６】
第２に、本発明の波形発生装置は、複数の帯域制限特性に対応して動作可能な波形発生装置において、入力信号系列に応じてアドレスデータを発生させる第１のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データが予め格納されており、前記第１のアドレス発生手段からのアドレスデータに応じて前記波形データを出力する第１のメモリ手段と、前記入力信号系列に応じてアドレスデータを発生させる第２のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データが予め格納されており、前記第２のアドレス発生手段からのアドレスデータに応じて前記差分データを出力する第２のメモリ手段と、前記第１のメモリ手段からの波形データと前記第２のメモリ手段からの差分データとの加算処理を行い、第２の帯域制限特性で帯域制限された結果を示す波形データを出力するデジタル加算手段と、前記第１のメモリ手段からの波形データおよび前記デジタル加算手段からの波形データのいずれか一方をアナログ信号に変換するデジタル／アナログ変換手段と、前記デジタル／アナログ変換手段からのアナログ信号から折り返しノイズを除去して出力するフィルタ手段と、を備えてなることを特徴としている。
【００１７】
第３に、本発明の波形発生装置は、複数の帯域制限特性に対応して動作可能な波形発生装置において、入力信号系列に応じてアドレスデータを発生させる第１のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データが予め格納されており、前記第１のアドレス発生手段からのアドレスデータに応じて前記波形データを出力する第１のメモリ手段と、前記第１のメモリ手段からの波形データをアナログ信号に変換する第１のデジタル／アナログ変換手段と、前記入力信号系列に応じてアドレスデータを発生させる第２のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データが予め格納されており、前記第２のアドレス発生手段からのアドレスデータに応じて前記差分データを出力する第２のメモリ手段と、前記第２のメモリ手段からの差分データをアナログ信号に変換する第２のデジタル／アナログ変換手段と、前記第１のデジタル／アナログ変換手段からの波形データに基づくアナログ信号と前記第２のデジタル／アナログ変換手段からの差分データに基づくアナログ信号との加算処理を行い、第２の帯域制限特性で帯域制限された結果を示す波形データに相当するアナログ信号を出力するアナログ加算手段と、前記第１のデジタル／アナログ変換手段からのアナログ信号および前記アナログ加算手段からのアナログ信号のいずれか一方から折り返しノイズを除去して出力するフィルタ手段と、を備えてなることを特徴としている。
【００１８】
第４に、本発明の波形発生装置は、複数の帯域制限特性に対応して動作可能な波形発生装置において、入力信号系列に応じてアドレスデータを発生させる第１のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データが第１のデータ補間率で予め格納されており、前記第１のアドレス発生手段からのアドレスデータに応じて前記波形データを出力する第１のメモリ手段と、前記第１のメモリ手段からの波形データを第１のデータ補間率に対応した第１のクロック信号の周期でアナログ信号に変換する第１のデジタル／アナログ変換手段と、前記入力信号系列に応じてアドレスデータを発生させる第２のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データが第２のデータ補間率で予め格納されており、前記第２のアドレス発生手段からのアドレスデータに応じて前記差分データを出力する第２のメモリ手段と、前記第２のメモリ手段からの差分データを第２のデータ補間率に対応した第２のクロック信号の周期でアナログ信号に変換する第２のデジタル／アナログ変換手段と、前記第１のデジタル／アナログ変換手段からの波形データに基づくアナログ信号と前記第２のデジタル／アナログ変換手段からの差分データに基づくアナログ信号との加算処理を行い、第２の帯域制限特性で帯域制限された結果を示す波形データに相当するアナログ信号を出力するアナログ加算手段と、前記第１のデジタル／アナログ変換手段からのアナログ信号から折り返しノイズを除去する第１のフィルタ手段と、前記アナログ加算手段からのアナログ信号から折り返しノイズを除去する第２のフィルタ手段と、前記第１のフィルタ手段からの信号および前記第２のフィルタ手段からの信号のいずれか一方を選択的に出力する切換えスイッチ手段と、を備えてなることを特徴としている。
【００１９】
第５に、本発明の波形発生装置は、複数の帯域制限特性に対応して動作可能な波形発生装置において、入力信号系列に応じてアドレスデータを発生させる第１のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データが第１のデータ補間率で予め格納されており、前記第１のアドレス発生手段からのアドレスデータに応じて前記波形データを出力する第１のメモリ手段と、前記入力信号系列に応じてアドレスデータを発生させる第２のアドレス発生手段と、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データが第２のデータ補間率で予め格納されており、前記第２のアドレス発生手段からのアドレスデータに応じて前記差分データを出力する第２のメモリ手段と、前記第１のメモリ手段から出力される波形データの第１のデータ補間率を第２のデータ補間率に変換する補間フィルタ手段と、前記補間フィルタ手段からの第２のデータ補間率に変換された波形データと前記第２のメモリ手段からの差分データとの加算処理を行い、第２の帯域制限特性で帯域制限された結果を示す波形データを出力するデジタル加算手段と、前記第１のメモリ手段からの波形データおよび前記デジタル加算手段からの波形データのいずれか一方をデータ補間率に対応したクロック信号の周期でアナログ信号に変換するデジタル／アナログ変換手段と、前記デジタル／アナログ変換手段からのアナログ信号が第１のデータ補間率のデータに基づくものである時、該アナログ信号から折り返しノイズを除去する第１のフィルタ手段と、前記デジタル／アナログ変換手段からのアナログ信号が第２のデータ補間率のデータに基づくものである時、該アナログ信号から折り返しノイズを除去する第２のフィルタ手段と、前記第１のフィルタ手段からの信号および前記第２のフィルタ手段からの信号のいずれか一方を選択的に出力する切換えスイッチ手段と、を備えてなることを特徴としている。
【００２０】
第６に、本発明の波形発生装置は、複数の帯域制限特性に対応して動作可能な直交変調用波形発生装置において、シリアル送信データをパラレルデータに変換するシリアル／パラレル変換手段と、前記シリアル／パラレル変換手段からのパラレルデータを振幅位相情報に変換し、ＩチャネルのシンボルデータおよびＱチャネルのシンボルデータとして出力するマッピング手段と、前記マッピング手段からのＩチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号を発生させる第１の波形発生手段と、前記Ｉチャネルのシンボルデータに対する第１の帯域制限特性で帯域制限された波形信号と、前記シンボルデータに対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め格納されており、前記シンボルデータに応じて前記差分信号を出力する第１のメモリ手段と、前記第１の波形発生手段からの波形信号と前記第１のメモリ手段からの差分信号との加算処理を行い、第２の帯域制限特性で帯域制限された波形信号を出力する第１の加算手段と、前記第１の波形発生手段からの波形信号および前記第１の加算手段からの波形信号のいずれか一方を選択的に出力する第１の切換えスイッチ手段と、前記マッピング手段からのＱチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号を発生させる第２の波形発生手段と、前記Ｑチャネルのシンボルデータに対する第１の帯域制限特性で帯域制限された波形信号と、前記シンボルデータに対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め格納されており、前記シンボルデータに応じて前記差分信号を出力する第２のメモリ手段と、前記第２の波形発生手段からの波形信号と前記第２のメモリ手段からの差分信号との加算処理を行い、第２の帯域制限特性で帯域制限された波形信号を出力する第２の加算手段と、前記第２の波形発生手段からの波形信号および前記第２の加算手段からの波形信号のいずれか一方を選択的に出力する第２の切換えスイッチ手段と、を備えてなることを特徴としている。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら詳細に説明する。
【００２２】
（第１実施形態）
図１は、本発明の第１実施形態に係る波形発生装置の構成を示すブロック図である。図１において、信号系列が入力される入力端子９１は、第１の帯域制限特性を有する波形発生装置２に接続されているとともに、スイッチ３を介してメモリ１に接続されている。波形発生装置２は、供給された信号系列に応じて第１の帯域制限特性で帯域制限された波形信号を発生させるものである。また、メモリ１には、供給された信号系列に対する第１の帯域制限特性で帯域制限された波形信号と、該信号系列に対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め演算により求められ、この差分信号が格納されている。波形発生装置２は、切換えスイッチ５の一方の被選択端子に接続されているとともに、スイッチ４を介して加算器６に接続されている。メモリ１はこの加算器６に接続されており、該加算器６は切換えスイッチ５の他方の被選択端子に接続されている。切換えスイッチ５の選択端子は出力端子９６に接続されている。ここで、波形発生装置２、メモリ１、スイッチ４、および加算器６により第２の帯域制限特性を有する波形発生装置７が構成されている。
【００２３】
次に、第１の帯域制限特性が要求される場合の動作について説明する。入力端子９１から入力された信号系列は波形発生装置２に供給される。波形発生装置２では、供給された信号系列に応じて第１の帯域制限特性で帯域制限された波形信号が発生され、これが切換えスイッチ５を介して出力端子９６から出力されるようになっている。なお、スイッチ３および４は開かれたままである。
【００２４】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、スイッチ３および４が閉じられる。また、切換えスイッチ５が図中下側の被選択端子側に切換えられる。入力端子９１から入力された信号系列は波形発生装置２に供給されるとともに、スイッチ３を介してメモリ１に供給される。波形発生装置２では、供給された信号系列に応じて第１の帯域制限特性で帯域制限された波形信号が発生され、これがスイッチ４を介して加算器６に供給される。メモリ１からは、供給された信号系列に応じて予め格納された差分信号（第１の帯域制限特性で帯域制限された波形信号と第２の帯域制限特性で帯域制限された波形信号との差分信号）が読み出され、これが加算器６に供給される。加算器６では、波形発生装置２からの波形信号とメモリ１からの差分信号との加算処理が行われ、この結果得られた第２の帯域制限特性で帯域制限された波形信号が切換えスイッチ５を介して出力端子９６から出力されるようになっている。
【００２５】
本実施形態の波形発生装置によれば、図３を参照しながら説明したように、メモリ１に格納する差分信号は帯域制限された出力波形の振幅値よりも遥かに小さいため、第２の帯域制限特性に対応した波形信号を格納する場合と比較してメモリ１の容量を大幅に削減することができ、同一機能を小さい回路規模で実現することができる。
【００２６】
（第２実施形態）
図４は、本発明の第２実施形態に係る波形発生装置の構成を示すブロック図である。図４において、シンボル周期Ｔの信号系列が入力される入力端子９１は、シフトレジスタ１００に接続されている。シフトレジスタ１００は、入力されたシンボル周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周波数）に応じて順次シフトするものである。このシフトレジスタ１００は、アドレス発生装置１０２ａに接続されているとともに、スイッチ３ａを介してアドレス発生装置１０２ｂに接続されている。また、第１および第２の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ａは、アドレス発生装置１０２ａに接続されているとともに、スイッチ３ｂを介してアドレス発生装置１０２ｂに接続されている。アドレス発生装置１０２ａおよび１０２ｂは、それぞれシフトレジスタ１００の出力およびカウンタ１０１ａの出力に応じてアドレスデータを発生させるものである。アドレス発生装置１０２ａは、第１の帯域制限特性を有する第１の帯域制限フィルタとしてのＲＯＭ１０３ａに接続されている。ＲＯＭ１０３ａには、第１の帯域制限特性で帯域制限された結果を示す波形データがｎビット（ｎは自然数）精度で格納されている。このＲＯＭ１０３ａは、切換えスイッチ５の一方の被選択端子に接続されているとともに、スイッチ４を介してデジタル加算器４１に接続されている。一方、アドレス発生装置１０２ｂは、ＲＯＭ４０に接続されている。ＲＯＭ４０には、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データがｋビット（ｋは自然数であり、ｋ＜＜ｎ）精度で格納されている。このＲＯＭ４０はデジタル加算器４１に接続されており、該デジタル加算器４１は切換えスイッチ５の他方の被選択端子に接続されている。切換えスイッチ５の選択端子は、供給されたデジタルデータをクロック信号ＣＬＫ２の周期でアナログ信号に変換するＤ／Ａ変換器１０４ａに接続されている。Ｄ／Ａ変換器１０４ａは折り返しノイズを除去するためのポストフィルタ１０５ａに接続されており、該ポストフィルタ１０５ａは出力端子９６に接続されている。
【００２７】
次に、第１の帯域制限特性が要求される場合の動作について説明する。この場合には、アドレス発生装置１０２ｂ、ＲＯＭ４０、およびデジタル加算器４１は動作させない。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、切換えスイッチ５を介してＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が出力端子９６から、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。なお、スイッチ３ａ、３ｂおよび４は開かれたままである。
【００２８】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、スイッチ３ａ、３ｂおよび４が閉じられる。また、切換えスイッチ５が図中下側の被選択端子側に切換えられる。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、スイッチ４を介してデジタル加算器４１に供給される。一方、アドレス発生装置１０２ｂには、シフトレジスタ１００からの出力がスイッチ３ａを介して供給されるとともに、カウンタ１０１ａからの出力がスイッチ３ｂを介して供給される。アドレス発生装置１０２ｂでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ４０に供給される。ＲＯＭ４０からは、供給されたアドレスデータに応じて、予め格納された差分データが読み出され、ｋビットのデジタルデータとして出力される。このデジタルデータは、デジタル加算器４１に供給される。デジタル加算器４１では、ＲＯＭ１０３ａからの波形データとＲＯＭ４０からの差分データとの加算処理が行われ、この加算結果が切換えスイッチ５を介してＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給された加算結果（デジタルデータ）がクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が出力端子９６から、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００２９】
本実施形態の波形発生装置によれば、ＲＯＭ４０には差分データを格納しており、第２の帯域制限特性に対応した波形データを格納する場合と比較してＲＯＭ４０の容量を大幅に削減することができ、同一機能を小さい回路規模で実現することができる。
【００３０】
（第３実施形態）
図５は、本発明の第３実施形態に係る波形発生装置の構成を示すブロック図である。図５において、シンボル周期Ｔの信号系列が入力される入力端子９１は、シフトレジスタ１００に接続されている。シフトレジスタ１００は、入力されたシンボル周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周波数）に応じて順次シフトするものである。このシフトレジスタ１００は、アドレス発生装置１０２ａに接続されているとともに、スイッチ３ａを介してアドレス発生装置１０２ｂに接続されている。また、第１および第２の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ａは、アドレス発生装置１０２ａに接続されているとともに、スイッチ３ｂを介してアドレス発生装置１０２ｂに接続されている。アドレス発生装置１０２ａおよび１０２ｂは、それぞれシフトレジスタ１００の出力およびカウンタ１０１ａの出力に応じてアドレスデータを発生させるものである。アドレス発生装置１０２ａは、第１の帯域制限特性を有する第１の帯域制限フィルタとしてのＲＯＭ１０３ａに接続されている。ＲＯＭ１０３ａには、第１の帯域制限特性で帯域制限された結果を示す波形データがｎビット（ｎは自然数）精度で格納されている。このＲＯＭ１０３ａは、供給されたデジタルデータをクロック信号ＣＬＫ２の周期でアナログ信号に変換するＤ／Ａ変換器１０４ａに接続されている。Ｄ／Ａ変換器１０４ａは、切換えスイッチ５の一方の被選択端子に接続されているとともに、スイッチ４を介してアナログ加算器５１に接続されている。一方、アドレス発生装置１０２ｂは、ＲＯＭ４０に接続されている。ＲＯＭ４０には、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データがｋビット（ｋは自然数であり、ｋ＜＜ｎ）精度で格納されている。このＲＯＭ４０は、供給されたデジタルデータをクロック信号ＣＬＫ２の周期でアナログ信号に変換するＤ／Ａ変換器５０に接続されている。Ｄ／Ａ変換器５０はアナログ加算器５１に接続されており、該アナログ加算器５１は切換えスイッチ５の他方の被選択端子に接続されている。切換えスイッチ５の選択端子は、折り返しノイズを除去するためのポストフィルタ１０５ａに接続されており、該ポストフィルタ１０５ａは出力端子９６に接続されている。
【００３１】
次に、第１の帯域制限特性が要求される場合の動作について説明する。この場合には、アドレス発生装置１０２ｂ、ＲＯＭ４０、Ｄ／Ａ変換器５０、およびアナログ加算器５１は動作させない。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、Ｄ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号が切換えスイッチ５を介してポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が出力端子９６から、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。なお、スイッチ３ａ、３ｂおよび４は開かれたままである。
【００３２】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、スイッチ３ａ、３ｂおよび４が閉じられる。また、切換えスイッチ５が図中下側の被選択端子側に切換えられる。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、Ｄ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がスイッチ４を介してアナログ加算器５１に供給される。一方、アドレス発生装置１０２ｂには、シフトレジスタ１００からの出力がスイッチ３ａを介して供給されるとともに、カウンタ１０１ａからの出力がスイッチ３ｂを介して供給される。アドレス発生装置１０２ｂでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ４０に供給される。ＲＯＭ４０からは、供給されたアドレスデータに応じて、予め格納された差分データが読み出され、ｋビットのデジタルデータとして出力される。このデジタルデータは、Ｄ／Ａ変換器５０に供給される。Ｄ／Ａ変換器５０では、供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がアナログ加算器５１に供給される。アナログ加算器５１では、Ｄ／Ａ変換器１０４ａからの波形データに基づくアナログ信号とＤ／Ａ変換器５０からの差分データに基づくアナログ信号との加算処理が行われ、この加算結果が切換えスイッチ５を介してポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給された加算結果から折り返しノイズが除去され、その結果得られた信号が出力端子９６から、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００３３】
本実施形態の波形発生装置によれば、ＲＯＭ４０には差分データを格納しており、第２の帯域制限特性に対応した波形データを格納する場合と比較してＲＯＭ４０の容量を大幅に削減することができ、同一機能を小さい回路規模で実現することができる。
【００３４】
また、本実施形態の波形発生装置によれば、ＲＯＭ１０３ａからの波形データとＲＯＭ４０からの差分データをそれぞれアナログ信号に変換してから加算するようにしているため、ＲＯＭ４０に格納する差分データのビット精度とＤ／Ａ変換器５０の分解能を調整することができる。従って、第２の帯域制限特性を有する波形発生装置を独立に設ける場合に比べて、Ｄ／Ａ変換器５０の分解能を小さくすることができ、更に回路規模を小さくすることができる。
【００３５】
（第４実施形態）
図６は、本発明の第４実施形態に係る波形発生装置の構成を示すブロック図である。図６において、シンボル周期Ｔの信号系列が入力される入力端子９１は、シフトレジスタ１００に接続されている。シフトレジスタ１００は、入力されたシンボル周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周波数）に応じて順次シフトするものである。このシフトレジスタ１００は、アドレス発生装置１０２ａに接続されているとともに、スイッチ３を介してアドレス発生装置６１に接続されている。また、第１の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ａは、アドレス発生装置１０２ａに接続されている。アドレス発生装置１０２ａは、シフトレジスタ１００の出力およびカウンタ１０１ａの出力に応じてアドレスデータを発生させるものである。アドレス発生装置１０２ａは、第１の帯域制限特性を有する第１の帯域制限フィルタとしてのＲＯＭ１０３ａに接続されている。ＲＯＭ１０３ａには、第１の帯域制限特性で帯域制限された結果を示す波形データがｎビット（ｎは自然数）精度で、クロック信号ＣＬＫ２に対応したデータ補間率で格納されている。このＲＯＭ１０３ａは、供給されたデジタルデータをクロック信号ＣＬＫ２の周期でアナログ信号に変換するＤ／Ａ変換器１０４ａに接続されている。Ｄ／Ａ変換器１０４ａは、折り返しノイズを除去するためのポストフィルタ１０５ａに接続されているとともに、スイッチ４を介してアナログ加算器５１に接続されている。ポストフィルタ１０５ａは、切換えスイッチ５の一方の被選択端子に接続されている。一方、第２の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ３（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ６０は、アドレス発生装置６１に接続されている。アドレス発生装置６１は、シフトレジスタ１００の出力およびカウンタ６０の出力に応じてアドレスデータを発生させるものである。アドレス発生装置６１は、ＲＯＭ６２に接続されている。ＲＯＭ６２には、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データがｋビット（ｋは自然数であり、ｋ＜＜ｎ）精度で、クロック信号ＣＬＫ３に対応したデータ補間率で格納されている。このＲＯＭ６２は、供給されたデジタルデータをクロック信号ＣＬＫ３の周期でアナログ信号に変換するＤ／Ａ変換器５０に接続されている。Ｄ／Ａ変換器５０はアナログ加算器５１に接続されており、該アナログ加算器５１は、折り返しノイズを除去するためのポストフィルタ６３に接続されている。ポストフィルタ６３は、切換えスイッチ５の他方の被選択端子に接続されている。切換えスイッチ５の選択端子は、出力端子９６に接続されている。
【００３６】
次に、第１の帯域制限特性が要求される場合の動作について説明する。この場合には、カウンタ６０、アドレス発生装置６１、ＲＯＭ６２、Ｄ／Ａ変換器５０、アナログ加算器５１およびポストフィルタ６３は動作させない。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、Ｄ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が切換えスイッチ５を介して出力端子９６から、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。なお、スイッチ３および４は開かれたままである。
【００３７】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、スイッチ３および４が閉じられる。また、切換えスイッチ５が図中下側の被選択端子側に切換えられる。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、Ｄ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給されたデジタルデータがクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がスイッチ４を介してアナログ加算器５１に供給される。一方、アドレス発生装置６１には、シフトレジスタ１００からの出力がスイッチ３を介して供給されるとともに、クロック信号ＣＬＫ３をカウントするカウンタ６０からの出力が供給される。アドレス発生装置６１では、シフトレジスタ１００からの出力およびカウンタ６０からの出力に応じてアドレスデータが発生され、これがＲＯＭ６２に供給される。ＲＯＭ６２からは、供給されたアドレスデータに応じて、予め格納された差分データが読み出され、ｋビットのデジタルデータとして出力される。このデジタルデータは、Ｄ／Ａ変換器５０に供給される。Ｄ／Ａ変換器５０では、供給されたデジタルデータがクロック信号ＣＬＫ３の周期でアナログ信号に変換され、このアナログ信号がアナログ加算器５１に供給される。アナログ加算器５１では、Ｄ／Ａ変換器１０４ａからの波形データに基づくアナログ信号とＤ／Ａ変換器５０からの差分データに基づくアナログ信号との加算処理が行われ、この加算結果がポストフィルタ６３に供給される。ポストフィルタ６３では、供給された加算結果から折り返しノイズが除去され、その結果得られた信号が切換えスイッチ５を介して出力端子９６から、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００３８】
本実施形態の波形発生装置によれば、ＲＯＭ６２には差分データを格納しており、第２の帯域制限特性に対応した波形データを格納する場合と比較してＲＯＭ６２の容量を大幅に削減することができ、同一機能を小さい回路規模で実現することができる。
【００３９】
また、本実施形態の波形発生装置によれば、ＲＯＭ１０３ａからの波形データとＲＯＭ６２からの差分データをそれぞれアナログ信号に変換してから加算するようにしているため、ＲＯＭ６２に格納する差分データのビット精度とデータ補間率、Ｄ／Ａ変換器５０の分解能と入力クロック信号を調整することができる。従って、第２の帯域制限特性を有する波形発生装置を独立に設ける場合に比べて、Ｄ／Ａ変換器５０の分解能を小さくすることができ、更に回路規模を小さくすることができる。
【００４０】
（第５実施形態）
図７は、本発明の第５実施形態に係る波形発生装置の構成を示すブロック図である。図７において、シンボル周期Ｔの信号系列が入力される入力端子９１は、シフトレジスタ１００に接続されている。シフトレジスタ１００は、入力されたシンボル周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周波数）に応じて順次シフトするものである。このシフトレジスタ１００は、アドレス発生装置１０２ａに接続されているとともに、スイッチ３を介してアドレス発生装置６１に接続されている。また、第１の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ１０１ａは、アドレス発生装置１０２ａに接続されている。アドレス発生装置１０２ａは、シフトレジスタ１００の出力およびカウンタ１０１ａの出力に応じてアドレスデータを発生させるものである。アドレス発生装置１０２ａは、第１の帯域制限特性を有する第１の帯域制限フィルタとしてのＲＯＭ１０３ａに接続されている。ＲＯＭ１０３ａには、第１の帯域制限特性で帯域制限された結果を示す波形データがｎビット（ｎは自然数）精度で、クロック信号ＣＬＫ２に対応したデータ補間率で格納されている。このＲＯＭ１０３ａは、切換えスイッチ７２の一方の被選択端子に接続されているとともに、スイッチ４を介して補間フィルタ７０に接続されている。補間フィルタ７０は、ＲＯＭ１０３ａから出力される波形データの、クロック信号ＣＬＫ２に対応したデータ補間率をクロック信号ＣＬＫ３に対応したデータ補間率に変換するフィルタである。この補間フィルタ７０は、デジタル加算器７１に接続されている。一方、第２の帯域制限特性でのデータ補間率に対応したクロック信号ＣＬＫ３（ＣＬＫ１の自然数倍の周波数）をカウントするカウンタ６０は、アドレス発生装置６１に接続されている。アドレス発生装置６１は、シフトレジスタ１００の出力およびカウンタ６０の出力に応じてアドレスデータを発生させるものである。アドレス発生装置６１は、ＲＯＭ６２に接続されている。ＲＯＭ６２には、第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データがｋビット（ｋは自然数であり、ｋ＜＜ｎ）精度で、クロック信号ＣＬＫ３に対応したデータ補間率で格納されている。このＲＯＭ６２はデジタル加算器７１に接続されており、該デジタル加算器７１は切換えスイッチ７２の他方の被選択端子に接続されている。切換えスイッチ７２の選択端子はＤ／Ａ変換器１０４ａに接続されている。Ｄ／Ａ変換器１０４ａには、該Ｄ／Ａ変換器１０４ａにクロック信号ＣＬＫ２およびＣＬＫ３のいずれか一方を供給するための切換えスイッチ７３が接続されている。Ｄ／Ａ変換器１０４ａは、供給されたデジタルデータを切換えスイッチ７３からのクロック信号の周期でアナログ信号に変換するものである。このＤ／Ａ変換器１０４ａは、クロック信号ＣＬＫ２に対応したデータ補間率で発生する折り返しノイズを除去するためのポストフィルタ１０５ａに接続されているとともに、スイッチ７４を介してクロック信号ＣＬＫ３に対応したデータ補間率で発生する折り返しノイズを除去するためのポストフィルタ６３に接続されている。ポストフィルタ１０５ａは、切換えスイッチ５の一方の被選択端子に接続されており、ポストフィルタ６３は、切換えスイッチ５の他方の被選択端子に接続されている。切換えスイッチ５の選択端子は、出力端子９６に接続されている。
【００４１】
次に、第１の帯域制限特性が要求される場合の動作について説明する。この場合には、カウンタ６０、アドレス発生装置６１、ＲＯＭ６２、補間フィルタ７０、デジタル加算器７１およびポストフィルタ６３は動作させない。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、切換えスイッチ７２を介してＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給されたデジタルデータが切換えスイッチ７３からのクロック信号ＣＬＫ２の周期でアナログ信号に変換され、このアナログ信号がポストフィルタ１０５ａに供給される。ポストフィルタ１０５ａでは、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が切換えスイッチ５を介して出力端子９６から、第１の帯域制限特性で帯域制限された信号として出力されるようになっている。なお、スイッチ３、４および７４は開かれたままである。
【００４２】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、スイッチ３、４および７４が閉じられる。また、切換えスイッチ７２が図中下側の被選択端子側に切換えられ、切換えスイッチ７３が図中右側の被選択端子側に切換えられるとともに、切換えスイッチ５が図中下側の被選択端子側に切換えられる。入力端子９１から入力されたシンボル周期Ｔの信号系列はシフトレジスタ１００に供給され、クロック信号ＣＬＫ１に応じて順次シフトされる。アドレス発生装置１０２ａには、このシフトレジスタ１００からの出力が供給されるとともに、クロック信号ＣＬＫ２をカウントするカウンタ１０１ａからの出力が供給される。アドレス発生装置１０２ａでは、シフトレジスタ１００からの出力およびカウンタ１０１ａからの出力に応じてアドレスデータが発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３ａからは、供給されたアドレスデータに応じて、予め格納された波形データが読み出され、ｎビットのデジタルデータとして出力される。このデジタルデータは、スイッチ４を介して補間フィルタ７０に供給され、クロック信号ＣＬＫ２に対応したデータ補間率がクロック信号ＣＬＫ３に対応したデータ補間率に変換される。データ補間率が変換されたデータは、デジタル加算器７１に供給される。一方、アドレス発生装置６１には、シフトレジスタ１００からの出力がスイッチ３を介して供給されるとともに、クロック信号ＣＬＫ３をカウントするカウンタ６０からの出力が供給される。アドレス発生装置６１では、シフトレジスタ１００からの出力およびカウンタ６０からの出力に応じてアドレスデータが発生され、これがＲＯＭ６２に供給される。ＲＯＭ６２からは、供給されたアドレスデータに応じて、予め格納された差分データが読み出され、ｋビットのデジタルデータとして出力される。このデジタルデータはデジタル加算器７１に供給される。デジタル加算器７１では、補間フィルタ７０からのデータ補間率が変換された波形データとＲＯＭ６２からの差分データとの加算処理が行われ、この加算結果が切換えスイッチ７２を介してＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａでは、供給された加算結果（デジタルデータ）が切換えスイッチ７３からのクロック信号ＣＬＫ３の周期でアナログ信号に変換され、このアナログ信号がスイッチ７４を介してポストフィルタ６３に供給される。ポストフィルタ６３では、供給されたアナログ信号から折り返しノイズが除去され、その結果得られた信号が切換えスイッチ５を介して出力端子９６から、第２の帯域制限特性で帯域制限された信号として出力されるようになっている。
【００４３】
本実施形態の波形発生装置によれば、ＲＯＭ６２には差分データを格納しており、第２の帯域制限特性に対応した波形データを格納する場合と比較してＲＯＭ６２の容量を大幅に削減することができ、同一機能を小さい回路規模で実現することができる。
【００４４】
また、本実施形態の波形発生装置によれば、補間フィルタ７０を挿入することにより、Ｄ／Ａ変換器１０４ａを共有できるようにしているため、第２の帯域制限特性を有する波形発生装置を独立に設ける場合に比べて、更に回路規模を小さくすることができる。
【００４５】
なお、本実施形態では、ＲＯＭ１０３ａから出力される波形データについて、クロック信号ＣＬＫ２に対応したデータ補間率をクロック信号ＣＬＫ３に対応したデータ補間率に変換する補間フィルタ７０が設けられているが、この補間フィルタ７０の替わりに、ＲＯＭ６２から出力される差分データについて、クロック信号ＣＬＫ３に対応したデータ補間率をクロック信号ＣＬＫ２に対応したデータ補間率に変換する補間フィルタを設けるようにしてもよい。
【００４６】
（第６実施形態）
図８は、本発明の第６実施形態に係る直交変調用波形発生装置の構成を示すブロック図である。図８において、シリアル送信データが入力される入力端子９１は、該シリアル送信データをパラレルデータに変換するシリアル／パラレル変換装置８０に接続されている。このシリアル／パラレル変換装置８０は、マッピング装置８１に接続されている。マッピング装置８１は、シリアル／パラレル変換装置８０からのパラレルデータを振幅位相情報に変換し、ＩチャネルのシンボルデータおよびＱチャネルのシンボルデータとして出力するものである。このマッピング装置８１は、第１の帯域制限特性を有する波形発生装置２ａに接続されているとともに、スイッチ３ａを介してメモリ１ａに接続されている。波形発生装置２ａは、供給されたＩチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号を発生させるものである。また、メモリ１ａには、供給されたＩチャネルのシンボルデータに対する第１の帯域制限特性で帯域制限された波形信号と、該シンボルデータに対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め演算により求められ、この差分信号が格納されている。波形発生装置２ａは、切換えスイッチ５ａの一方の被選択端子に接続されているとともに、スイッチ４ａを介して加算器６ａに接続されている。メモリ１ａはこの加算器６ａに接続されており、該加算器６ａは切換えスイッチ５ａの他方の被選択端子に接続されている。切換えスイッチ５ａの選択端子は出力端子９６ａに接続されている。ここで、波形発生装置２ａ、メモリ１ａ、スイッチ４ａ、および加算器６ａにより第２の帯域制限特性を有する波形発生装置７ａが構成されている。また、マッピング装置８１は、第１の帯域制限特性を有する波形発生装置２ｂに接続されているとともに、スイッチ３ｂを介してメモリ１ｂに接続されている。波形発生装置２ｂは、供給されたＱチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号を発生させるものである。また、メモリ１ｂには、供給されたＱチャネルのシンボルデータに対する第１の帯域制限特性で帯域制限された波形信号と、該シンボルデータに対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め演算により求められ、この差分信号が格納されている。波形発生装置２ｂは、切換えスイッチ５ｂの一方の被選択端子に接続されているとともに、スイッチ４ｂを介して加算器６ｂに接続されている。メモリ１ｂはこの加算器６ｂに接続されており、該加算器６ｂは切換えスイッチ５ｂの他方の被選択端子に接続されている。切換えスイッチ５ｂの選択端子は出力端子９６ｂに接続されている。ここで、波形発生装置２ｂ、メモリ１ｂ、スイッチ４ｂ、および加算器６ｂにより第２の帯域制限特性を有する波形発生装置７ｂが構成されている。
【００４７】
次に、第１の帯域制限特性が要求される場合の動作について説明する。この場合には、メモリ１ａ、１ｂおよび加算器６ａ、６ｂは動作させない。入力端子９１から入力されたシリアル送信データはシリアル／パラレル変換装置８０に供給される。シリアル／パラレル変換装置８０では、供給されたシリアル送信データがパラレルデータに変換されて、これがマッピング装置８１に供給される。マッピング装置８１では、供給されたパラレルデータが振幅位相情報に変換され、ＩチャネルのシンボルデータおよびＱチャネルのシンボルデータとして出力される。Ｉチャネルのシンボルデータは波形発生装置２ａに供給される。波形発生装置２ａでは、供給されたＩチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号が発生され、これが切換えスイッチ５ａを介して出力端子９６ａから出力されるようになっている。一方、マッピング装置８１からのＱチャネルのシンボルデータは波形発生装置２ｂに供給される。波形発生装置２ｂでは、供給されたＱチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号が発生され、これが切換えスイッチ５ｂを介して出力端子９６ｂから出力されるようになっている。なお、スイッチ３ａ、３ｂおよび４ａ、４ｂは開かれたままである。
【００４８】
続いて、第２の帯域制限特性が要求される場合の動作について説明する。この場合には、スイッチ３ａ、３ｂおよび４ａ、４ｂが閉じられる。また、切換えスイッチ５ａ、５ｂがそれぞれ図中下側の被選択端子側に切換えられる。入力端子９１から入力されたシリアル送信データはシリアル／パラレル変換装置８０に供給される。シリアル／パラレル変換装置８０では、供給されたシリアル送信データがパラレルデータに変換されて、これがマッピング装置８１に供給される。マッピング装置８１では、供給されたパラレルデータが振幅位相情報に変換され、ＩチャネルのシンボルデータおよびＱチャネルのシンボルデータとして出力される。Ｉチャネルのシンボルデータは波形発生装置２ａに供給されるとともに、スイッチ３ａを介してメモリ１ａに供給される。波形発生装置２ａでは、供給されたＩチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号が発生され、これがスイッチ４ａを介して加算器６ａに供給される。メモリ１ａからは、供給されたＩチャネルのシンボルデータに応じて予め格納された差分信号が読み出され、これが加算器６ａに供給される。加算器６ａでは、波形発生装置２ａからの波形信号とメモリ１ａからの差分信号との加算処理が行われ、この結果得られた第２の帯域制限特性で帯域制限された波形信号が切換えスイッチ５ａを介して出力端子９６ａから出力されるようになっている。一方、マッピング装置８１からのＱチャネルのシンボルデータは波形発生装置２ｂに供給されるとともに、スイッチ３ｂを介してメモリ１ｂに供給される。波形発生装置２ｂでは、供給されたＱチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号が発生され、これがスイッチ４ｂを介して加算器６ｂに供給される。メモリ１ｂからは、供給されたＱチャネルのシンボルデータに応じて予め格納された差分信号が読み出され、これが加算器６ｂ供給される。加算器６ｂでは、波形発生装置２ｂからの波形信号とメモリ１ｂからの差分信号との加算処理が行われ、この結果得られた第２の帯域制限特性で帯域制限された波形信号が切換えスイッチ５ｂを介して出力端子９６ｂから出力されるようになっている。
【００４９】
本実施形態の直交変調用波形発生装置によれば、メモリ１ａ、１ｂには差分信号を格納しており、第２の帯域制限特性に対応した波形信号を格納する場合と比較してメモリ１ａ、１ｂの容量を大幅に削減することができ、同一機能を小さい回路規模で実現することができる。
【００５０】
なお、本実施形態の構成において、Ｉチャネル用の波形発生装置とＱチャネル用の波形発生装置を時分割的に用いるようにすることも可能である。
【００５１】
【発明の効果】
上述した説明から明らかなように、本発明によれば、メモリ手段に格納する差分信号（差分データ）は帯域制限された出力波形の振幅値よりも遥かに小さいため、第２の帯域制限特性に対応した波形信号（波形データ）を格納する場合と比較してメモリ手段の容量を大幅に削減することができる。従って、複数の帯域制限特性に対応して動作可能な波形発生装置を小さい回路規模で実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る波形発生装置の構成を示すブロック図である。
【図２】ロールオフフィルタのインパルス応答を示す波形図である。
【図３】入力信号系列に対するロールオフフィルタの出力を示す波形図である。
【図４】本発明の第２実施形態に係る波形発生装置の構成を示すブロック図である。
【図５】本発明の第３実施形態に係る波形発生装置の構成を示すブロック図である。
【図６】本発明の第４実施形態に係る波形発生装置の構成を示すブロック図である。
【図７】本発明の第５実施形態に係る波形発生装置の構成を示すブロック図である。
【図８】本発明の第６実施形態に係る直交変調用波形発生装置の構成を示すブロック図である。
【図９】従来の波形発生装置の一例を示すブロック図である。
【図１０】図９に示した波形発生装置の具体的な構成例を示すブロック図である。
【図１１】図９に示した波形発生装置の他の具体的な構成例を示すブロック図である。
【符号の説明】
１、１ａ、１ｂ メモリ
２、２ａ、２ｂ、７、７ａ、７ｂ 波形発生装置
５、５ａ、５ｂ、７２、７３ 切換えスイッチ
６、６ａ、６ｂ 加算器
４０、６２ ＲＯＭ
４１、７１ デジタル加算器
５０、１０４ａ、１０４ｂ Ｄ／Ａ変換器
５１ アナログ加算器
６１、１０２ａ、１０２ｂ アドレス発生装置
６３、１０５ａ ポストフィルタ
７０ 補間フィルタ
８０ シリアル／パラレル変換装置
８１ マッピング装置
Claims (6)
- 複数の帯域制限特性に対応して動作可能な波形発生装置において、
入力信号系列に応じて第１の帯域制限特性で帯域制限された波形信号を発生させる波形発生手段と、
前記入力信号系列に対する第１の帯域制限特性で帯域制限された波形信号と、前記入力信号系列に対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め格納されており、前記入力信号系列に応じて前記差分信号を出力するメモリ手段と、
前記波形発生手段からの波形信号と前記メモリ手段からの差分信号との加算処理を行い、第２の帯域制限特性で帯域制限された波形信号を出力する加算手段と、
前記波形発生手段からの波形信号および前記加算手段からの波形信号のいずれか一方を選択的に出力する切換えスイッチ手段と、
を備えてなることを特徴とする波形発生装置。 - 複数の帯域制限特性に対応して動作可能な波形発生装置において、
入力信号系列に応じてアドレスデータを発生させる第１のアドレス発生手段と、
第１の帯域制限特性で帯域制限された結果を示す波形データが予め格納されており、前記第１のアドレス発生手段からのアドレスデータに応じて前記波形データを出力する第１のメモリ手段と、
前記入力信号系列に応じてアドレスデータを発生させる第２のアドレス発生手段と、
第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データが予め格納されており、前記第２のアドレス発生手段からのアドレスデータに応じて前記差分データを出力する第２のメモリ手段と、
前記第１のメモリ手段からの波形データと前記第２のメモリ手段からの差分データとの加算処理を行い、第２の帯域制限特性で帯域制限された結果を示す波形データを出力するデジタル加算手段と、
前記第１のメモリ手段からの波形データおよび前記デジタル加算手段からの波形データのいずれか一方をアナログ信号に変換するデジタル／アナログ変換手段と、
前記デジタル／アナログ変換手段からのアナログ信号から折り返しノイズを除去して出力するフィルタ手段と、
を備えてなることを特徴とする波形発生装置。 - 複数の帯域制限特性に対応して動作可能な波形発生装置において、
入力信号系列に応じてアドレスデータを発生させる第１のアドレス発生手段と、
第１の帯域制限特性で帯域制限された結果を示す波形データが予め格納されており、前記第１のアドレス発生手段からのアドレスデータに応じて前記波形データを出力する第１のメモリ手段と、
前記第１のメモリ手段からの波形データをアナログ信号に変換する第１のデジタル／アナログ変換手段と、
前記入力信号系列に応じてアドレスデータを発生させる第２のアドレス発生手段と、
第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データが予め格納されており、前記第２のアドレス発生手段からのアドレスデータに応じて前記差分データを出力する第２のメモリ手段と、
前記第２のメモリ手段からの差分データをアナログ信号に変換する第２のデジタル／アナログ変換手段と、
前記第１のデジタル／アナログ変換手段からの波形データに基づくアナログ信号と前記第２のデジタル／アナログ変換手段からの差分データに基づくアナログ信号との加算処理を行い、第２の帯域制限特性で帯域制限された結果を示す波形データに相当するアナログ信号を出力するアナログ加算手段と、
前記第１のデジタル／アナログ変換手段からのアナログ信号および前記アナログ加算手段からのアナログ信号のいずれか一方から折り返しノイズを除去して出力するフィルタ手段と、
を備えてなることを特徴とする波形発生装置。 - 複数の帯域制限特性に対応して動作可能な波形発生装置において、
入力信号系列に応じてアドレスデータを発生させる第１のアドレス発生手段と、
第１の帯域制限特性で帯域制限された結果を示す波形データが第１のデータ補間率で予め格納されており、前記第１のアドレス発生手段からのアドレスデータに応じて前記波形データを出力する第１のメモリ手段と、
前記第１のメモリ手段からの波形データを第１のデータ補間率に対応した第１のクロック信号の周期でアナログ信号に変換する第１のデジタル／アナログ変換手段と、
前記入力信号系列に応じてアドレスデータを発生させる第２のアドレス発生手段と、
第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データが第２のデータ補間率で予め格納されており、前記第２のアドレス発生手段からのアドレスデータに応じて前記差分データを出力する第２のメモリ手段と、
前記第２のメモリ手段からの差分データを第２のデータ補間率に対応した第２のクロック信号の周期でアナログ信号に変換する第２のデジタル／アナログ変換手段と、
前記第１のデジタル／アナログ変換手段からの波形データに基づくアナログ信号と前記第２のデジタル／アナログ変換手段からの差分データに基づくアナログ信号との加算処理を行い、第２の帯域制限特性で帯域制限された結果を示す波形データに相当するアナログ信号を出力するアナログ加算手段と、
前記第１のデジタル／アナログ変換手段からのアナログ信号から折り返しノイズを除去する第１のフィルタ手段と、
前記アナログ加算手段からのアナログ信号から折り返しノイズを除去する第２のフィルタ手段と、
前記第１のフィルタ手段からの信号および前記第２のフィルタ手段からの信号のいずれか一方を選択的に出力する切換えスイッチ手段と、
を備えてなることを特徴とする波形発生装置。 - 複数の帯域制限特性に対応して動作可能な波形発生装置において、
入力信号系列に応じてアドレスデータを発生させる第１のアドレス発生手段と、
第１の帯域制限特性で帯域制限された結果を示す波形データが第１のデータ補間率で予め格納されており、前記第１のアドレス発生手段からのアドレスデータに応じて前記波形データを出力する第１のメモリ手段と、
前記入力信号系列に応じてアドレスデータを発生させる第２のアドレス発生手段と、
第１の帯域制限特性で帯域制限された結果を示す波形データと第２の帯域制限特性で帯域制限された結果を示す波形データとの差分データが第２のデータ補間率で予め格納されており、前記第２のアドレス発生手段からのアドレスデータに応じて前記差分データを出力する第２のメモリ手段と、
前記第１のメモリ手段から出力される波形データの第１のデータ補間率を第２のデータ補間率に変換する補間フィルタ手段と、
前記補間フィルタ手段からの第２のデータ補間率に変換された波形データと前記第２のメモリ手段からの差分データとの加算処理を行い、第２の帯域制限特性で帯域制限された結果を示す波形データを出力するデジタル加算手段と、
前記第１のメモリ手段からの波形データおよび前記デジタル加算手段からの波形データのいずれか一方をデータ補間率に対応したクロック信号の周期でアナログ信号に変換するデジタル／アナログ変換手段と、
前記デジタル／アナログ変換手段からのアナログ信号が第１のデータ補間率のデータに基づくものである時、該アナログ信号から折り返しノイズを除去する第１のフィルタ手段と、
前記デジタル／アナログ変換手段からのアナログ信号が第２のデータ補間率のデータに基づくものである時、該アナログ信号から折り返しノイズを除去する第２のフィルタ手段と、
前記第１のフィルタ手段からの信号および前記第２のフィルタ手段からの信号のいずれか一方を選択的に出力する切換えスイッチ手段と、
を備えてなることを特徴とする波形発生装置。 - 複数の帯域制限特性に対応して動作可能な直交変調用波形発生装置において、
シリアル送信データをパラレルデータに変換するシリアル／パラレル変換手段と、
前記シリアル／パラレル変換手段からのパラレルデータを振幅位相情報に変換し、ＩチャネルのシンボルデータおよびＱチャネルのシンボルデータとして出力するマッピング手段と、
前記マッピング手段からのＩチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号を発生させる第１の波形発生手段と、
前記Ｉチャネルのシンボルデータに対する第１の帯域制限特性で帯域制限された波形信号と、前記シンボルデータに対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め格納されており、前記シンボルデータに応じて前記差分信号を出力する第１のメモリ手段と、
前記第１の波形発生手段からの波形信号と前記第１のメモリ手段からの差分信号との加算処理を行い、第２の帯域制限特性で帯域制限された波形信号を出力する第１の加算手段と、
前記第１の波形発生手段からの波形信号および前記第１の加算手段からの波形信号のいずれか一方を選択的に出力する第１の切換えスイッチ手段と、
前記マッピング手段からのＱチャネルのシンボルデータに応じて第１の帯域制限特性で帯域制限された波形信号を発生させる第２の波形発生手段と、
前記Ｑチャネルのシンボルデータに対する第１の帯域制限特性で帯域制限された波形信号と、前記シンボルデータに対する第２の帯域制限特性で帯域制限された波形信号との差分信号が予め格納されており、前記シンボルデータに応じて前記差分信号を出力する第２のメモリ手段と、
前記第２の波形発生手段からの波形信号と前記第２のメモリ手段からの差分信号との加算処理を行い、第２の帯域制限特性で帯域制限された波形信号を出力する第２の加算手段と、
前記第２の波形発生手段からの波形信号および前記第２の加算手段からの波形信号のいずれか一方を選択的に出力する第２の切換えスイッチ手段と、
を備えてなることを特徴とする直交変調用波形発生装置。
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