JP3696069B2 - 固体撮像素子の欠陥画素検出方法および装置 - Google Patents
固体撮像素子の欠陥画素検出方法および装置 Download PDFInfo
- Publication number
- JP3696069B2 JP3696069B2 JP2000273688A JP2000273688A JP3696069B2 JP 3696069 B2 JP3696069 B2 JP 3696069B2 JP 2000273688 A JP2000273688 A JP 2000273688A JP 2000273688 A JP2000273688 A JP 2000273688A JP 3696069 B2 JP3696069 B2 JP 3696069B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- defective pixel
- defective
- address
- pixels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Color Television Image Signal Generators (AREA)
Description
【発明の属する技術分野】
この発明は、固体撮像素子の欠陥画素検出方法および装置に関する。
【0002】
【従来の技術】
CCD(固体撮像素子)を構成する画素の中には、所定の信号レベルの電気信号を発生しない欠陥画素が製造段階で生じることがある。この欠陥画素には、入射光に対して所定以上の大きさの電気信号を出力する白点の欠陥画素と呼ばれるものと所定以下の電気信号しか出力しない黒点の欠陥画素と呼ばれるものとがある。特に、白点の欠陥画素が1つでもあると、よく目立ち、画質を著しく低下させるため、画素欠陥補正を行なう必要がある。
【0003】
画素欠陥補正方法としては、欠陥画素の位置を検出して記憶しておき、欠陥画素の隣接画素の信号を使って欠陥画素の信号を補正する方法が一般的である。CCD製造時に発生している画素欠陥に対しては、その位置を不揮発性の外部メモリに記憶させておき、その位置情報に基づいて画素欠陥補正を行なう。欠陥画素は経時変化によって発生することもあるため、CCD製造後も欠陥画素を検出して、補正できるようにしておく必要がある。
【0004】
図1は、画素欠陥検出・補正機能を備えた従来のCCD信号処理回路の構成を示している。
【0005】
CCD1の出力信号は、CDS(相関2重サンプリング回路)2およびAGC(自動利得制御回路)3で処理された後、A/D変換回路4でデジタル信号に変換される。A/D変換回路4の出力データは、画素欠陥検出・補正回路10に送られる。
【0006】
画素欠陥検出・補正回路10は、外部メモリ7の情報を元に、入力データに対して画素欠陥補正を行なう。画素欠陥検出・補正回路10の出力データは、カメラ信号処理回路5に送られ、通常のカメラ信号処理が行なわれる。なお、タイミング制御回路6は、各部のタイミングを制御する。
【0007】
画素欠陥検出・補正回路10は、欠陥画素検出回路11、画素欠陥補正回路12、選択回路13、アドレス比較回路14、水平アドレスカウンタ(Hアドレスカウンタ)15、垂直アドレスカウンタ(Vアドレスカウンタ)16および複数の欠陥画素アドレスメモリ17を備えている。
【0008】
図2は、欠陥画素検出回路11の構成を示している。この例では、白点の欠陥画素を検出する回路を示している。
【0009】
欠陥画素検出回路11は、欠陥画素検出モード時において、欠陥画素を検出する。欠陥画素検出回路11は、2つの遅延回路21、22と、判定回路23とからなる。各遅延回路21、22は、1画素分が伝送されるに要する時間と等しい時間だけ入力データを遅延させて出力する。
【0010】
判定回路23には、隣接する3つの画素の画素データD1、D2、D3が入力される。3つの画素のうち中央の画素を注目画素とすると、判定回路23は、注目画素の画素データD2と、その前後の画素の画素データD1、D3との差の絶対値(|D2−D1|、|D3−D2|)をそれぞれ求め、両絶対値がともに所定値Thより大きいときに、注目画素を白点の欠陥画素と見做して、注目画素に対する垂直アドレス(Vアドレス)と水平アドレス(Hアドレス)とを、欠陥画素アドレスデータとして欠陥画素アドレスメモリ17に格納する。欠陥画素アドレスメモリ17に格納された欠陥画素アドレスデータは、外部メモリ7に格納される。
【0011】
従来においては、奇数フィールドにおいて検出された欠陥画素アドレスデータと、偶数フィールドにおいて検出された欠陥画素アドレスデータとが区別されて外部メモリ7に格納される。そして、通常モード時において、奇数フィールドが入力されるときには、奇数フィールドにおいて検出された欠陥画素アドレスデータが欠陥画素アドレスメモリ17に設定され、偶数フィールドが入力されるときには、偶数フィールドにおいて検出された欠陥画素アドレスデータが欠陥画素アドレスメモリ17に設定される。
【0012】
図3は、画素欠陥補正回路12の構成を示している。
【0013】
画素欠陥補正回路12は、2つの遅延回路31、32と、加算平均回路33とからなる。各遅延回路31、32は、1画素分が伝送されるに要する時間と等しい時間だけ入力データを遅延させて出力する。
【0014】
加算平均回路33には、隣接する3つの画素の画素データD1、D2、D3のうち、両側の画素の画素データD1、D3が入力される。3つの画素のうち中央の画素が欠陥画素である場合には、中央の画素の補正後の画素データD2’は、その前後の画素の画素データD1、D3の加算平均値{(D1+D3)/2}として求められる。
【0015】
画素欠陥補正回路12の後段に設けられた選択回路13(図1参照)は、水平アドレスカウンタ15の水平アドレスおよび垂直アドレスカウンタ16の垂直アドレスが、欠陥画素アドレスメモリ17に記憶されている欠陥画素アドレスと一致したときに、欠陥補正回路12によって算出された当該欠陥画素アドレスに対応する補正値を選択して出力する。
【0016】
【発明が解決しようとする課題】
従来例では、製造後に発生する白点の欠陥画素を正確に検出して、補正することは困難であった。特に、AGCゲインが大きいときにのみ認知できるような画素欠陥を、ノイズと区別して正確に検出することが困難であった。
【0017】
また、従来では、欠陥画素アドレスを、奇数フィールド、偶数フィールドに分けて外部メモリ7に保持しているため、外部メモリ7としては、大きな容量のメモリが必要であった。
【0018】
この発明は、白点の欠陥画素を正確に検出することができる固体撮像素子の欠陥画素検出方法及び装置を提供することを目的とする。
【0019】
この発明は、欠陥画素の位置データを記憶する外部メモリの容量の低減化が図れる固体撮像素子の欠陥画素検出方法及び装置を提供することを目的とする。
【0021】
【課題を解決するための手段】
第1の発明による固体撮像素子の欠陥画素検出方法は、注目画素の周囲の画素データの平均値と、注目画素の画素データとを比較することによって、注目画素が欠陥画素である否かを判定することを特徴とする固体撮像素子の欠陥画素検出方法であって、所定フィールド数に相当する1セット分の欠陥画素判定処理を開始し、1フィールド毎に欠陥画素であると判定された画素のアドレスを欠陥画素アドレスメモリに記憶し、1フィールドに対する欠陥画素判定が終了する毎に、欠陥画素アドレスメモリに格納された欠陥画素アドレスを読み込んで、欠陥画素と判定された画素それぞれに対して、当該画素が欠陥画素であると判定された回数を算出するといった動作を繰り返して行い、1セット分の欠陥画素判定処理が終了したときに、欠陥画素であると判定された回数が所定値以上である画素を欠陥画素として検出し、第1セット目において、欠陥画素であると判定された画素の数が、欠陥画素アドレスメモリに記憶できる欠陥画素アドレスの個数よりも多い場合には、第1セットの各フィールド毎に欠陥画素アドレスメモリに記憶された欠陥画素アドレスの最大のアドレスのうち、第1セット目において最小のアドレスを欠陥画素判定の再開位置として第2セット目の欠陥画素判定処理を行なうようにし、第2セット目以降においても、欠陥画素であると判定された画素の数が、欠陥画素アドレスメモリに記憶できる欠陥画素アドレスの個数よりも多い場合には、同様にして次のセットの欠陥画素判定処理を行なうことを特徴とする。
【0024】
第2の発明による固体撮像素子の欠陥画素装置は、固体撮像素子と、該固体撮像素子の注目画素の周囲の画素データの平均値と、注目画素の画素データとを比較することによって、注目画素が欠陥画素である否かを判定する欠陥画素検出手段を備え、前記欠陥画素検出手段は、所定フィールド数に相当する1セット分の欠陥画素判定処理を開始し、1フィールド毎に欠陥画素であると判定された画素のアドレスを欠陥画素アドレスメモリに記憶し、1フィールドに対する欠陥画素判定が終了する毎に、欠陥画素アドレスメモリに格納された欠陥画素アドレスを読み込んで、欠陥画素と判定された画素それぞれに対して、当該画素が欠陥画素であると判定された回数を算出するといった動作を繰り返して行い、1セット分の欠陥画素判定処理が終了したときに、欠陥画素であると判定された回数が所定値以上である画素を欠陥画素として検出し、第1セット目において、欠陥画素であると判定された画素の数が、欠陥画素アドレスメモリに記憶できる欠陥画素アドレスの個数よりも多い場合には、第1セットの各フィールド毎に欠陥画素アドレスメモリに記憶された欠陥画素アドレスの最大のアドレスのうち、第1セット目において最小のアドレスを欠陥画素判定の再開位置として第2セット目の欠陥画素判定処理を行なうようにし、第2セット目以降においても、欠陥画素であると判定された画素の数が、欠陥画素アドレスメモリに記憶できる欠陥画素アドレスの個数よりも多い場合には、同様にして次のセットの欠陥画素判定処理を行なうことを特徴とする。
【0026】
【発明の実施の形態】
以下、図4〜図8を参照して、この発明の実施の形態について説明する。
【0027】
〔1〕全体構成の説明
【0028】
図4は、画素欠陥検出・補正機能を備えたCCD信号処理回路の構成を示している。
【0029】
図4において、図1と同じものには、同じ符号を付してその説明を省略する。
【0030】
CCD1は、図5に示すように、色フィルタアレイを備えている。この例では、奇数番目の行においては、シアン(Cy)の色フィルタと、黄色(Ye)の色フィルタとが水平方向に交互に配置されている。偶数番目の行においては、マゼンダ(Mg)の色フィルタと、緑(G)の色フィルタとが水平方向に交互に配置されている。
【0031】
このような色フィルタアレイを備えたCCD1からの信号の読み出し方式について説明する。
【0032】
奇数(ODD)フィールドにおいては、垂直方向奇数番目の行の画素値とその下側の偶数番目の行の画素値とが加算されて出力される。つまり、n番目の走査線では、D1(=Cy+Mg)、D2(=Ye+G)、D1、D2…の順番に、n+1番目の走査線ではD3(=Cy+G)、D4(=Ye+Mg)、D3、D4…の順番に、信号が出力されていく。
【0033】
偶数(EVEN)フィールドにおいては、垂直方向偶数番目の行の画素値とその下側の奇数番目の行の画素値とが加算されて出力される。つまり、m番目の走査線では、D1(=Mg+Cy)、D2(=G+Ye)、D1、D2…の順番に、m+1番目の走査線ではD3(=G+Cy)、D4(=Mg+Ye)、D3、D4…の順番に、信号が出力されていく。
【0034】
CCD1から出力された信号D1〜D4は、CDS(相関2重サンプリング回路)2およびAGC(自動利得制御回路)3で処理された後、A/D変換回路4でデジタル信号に変換される。A/D変換回路4の出力データは、画素欠陥検出・補正回路50に送られる。
【0035】
画素欠陥検出・補正回路50は、入力データに対して画素欠陥補正を行なう。画素欠陥検出・補正回路50の出力データは、カメラ信号処理回路5に送られ、通常のカメラ信号処理が行なわれる。なお、タイミング制御回路6は、各部のタイミングを制御する。
【0036】
画素欠陥検出・補正回路50は、欠陥画素検出回路51、画素欠陥補正回路52、選択回路53、アドレス比較回路54、水平アドレスカウンタ(Hアドレスカウンタ)55、垂直アドレスカウンタ(Vアドレスカウンタ)56、複数の欠陥画素アドレスメモリ57および複数の検出欠陥画素アドレスメモリ58を備えている。
【0037】
欠陥画素アドレスメモリ57および検出欠陥画素アドレスメモリ58は、CPU40に接続されている。CPU40は、外部メモリ7を備えている。
【0038】
〔2〕欠陥画素検出回路の説明
【0039】
図6は、欠陥画素検出回路51の構成を示している。この例では、白点の欠陥画素を検出する回路を示している。
【0040】
白点の画素欠陥検出は、真っ黒な画面を撮像している状態またはCCDカメラにレンズキャップが嵌められたまま撮像している状態で行なわれる。
【0041】
白点の欠陥画素を検出する回路は、2つのラインメモリ61、62、6つの遅延回路63、64、65、66、67、68と、判定回路69とからなる。各ラインメモリ61、62は、1水平ライン分が伝送されるに要する時間と等しい時間だけ入力データを遅延させて出力する。各遅延回路63〜68は、1画素分が伝送されるに要する時間と等しい時間だけ入力データを遅延させて出力する。
【0042】
したがって、判定回路69には、図7に示すように、3×3画素の大きさのブロック内の各画素の画素データD1〜D9が入力される。9つの画素のうち中央の画素を注目画素とすると、判定回路23は、次式(1)の条件を満たすか否かを判定する。
【0043】
{(D1+D2+D3+D4+D6+D7+D8+D9)/8}+Th<D5 …(1)
【0044】
つまり、判定回路69は、注目画素の画素データD5が、周辺の8画素の画素データの平均値に所定値Thを加えた値より大きいという条件を満たすか否かを判定する。そして、この条件を満たした場合には、判定回路69は、注目画素を白点の欠陥画素候補と判定して、注目画素に対する垂直アドレス(Vアドレス)と水平アドレス(Hアドレス)とを検出欠陥画素アドレスメモリ58に格納する。このような判定を行なうと、欠陥画素の周囲にノイズがあっても、欠陥画素を正確に検出できるようになる。
【0045】
〔2−1〕欠陥画素検出処理(その1)の説明
【0046】
欠陥画素検出回路51は、このような欠陥画素検出処理を複数フィールドにわたって繰り返し行なう。最初の1フィールドに対する欠陥画素検出処理が終了すると、CPU40は、検出欠陥画素アドレスメモリ58の内容を読み出して、欠陥画素アドレスとして内部メモリ(図示略)に記憶する。
【0047】
以後、1フィールドに対する欠陥画素検出処理が終了する毎に、CPU40は、検出欠陥画素アドレスメモリ58の内容を読み出して、既に欠陥画素アドレスとして記憶されているものと比較する。そして、新たな欠陥画素アドレスであれば、その欠陥画素アドレスを内部メモリに記憶する。既に記憶されている欠陥画素アドレスと同じ欠陥画素アドレスであれば、内部メモリに既に記憶されているその欠陥画素アドレスに関連して検出回数を記憶する。
【0048】
このようにして、CPU40による所定フィールド数に相当するN回分の欠陥画素アドレス記憶および検出回数カウント処理が終了すると、CPU40は、検出回数が予め定められた所定回数以上である欠陥画素アドレスのみを欠陥画素であると判定し、外部メモリ7に欠陥画素と判定した欠陥画素アドレスを格納する。
【0049】
〔2−2〕欠陥画素検出処理(その2)の説明
【0050】
1フィールドにおいて欠陥画素検出回路51によって検出される欠陥画素候補数が、検出欠陥画素アドレスメモリ58の欠陥画素アドレス記憶最大数kより多くなる場合も考えられる。そこで、このような場合には、次のようにして、欠陥画素検出を行なう。
【0051】
欠陥画素検出回路51による最初の1フィールドに対する欠陥画素検出処理において、検出欠陥画素アドレスメモリ58の欠陥画素アドレス記憶最大数k以上の欠陥画素候補が検出されたとすると、検出欠陥画素アドレスメモリ58には、図8(a)に示すように、1〜k番目に検出された欠陥画素候補に対応する欠陥画素アドレスが格納される。図8の例では、k=8としている。k+1番目移行に検出された欠陥画素候補に対応する欠陥画素アドレスは、検出欠陥画素アドレスメモリ58には格納されない。
【0052】
そして、欠陥画素検出回路51によるNフィールド分の欠陥画素検出処理およびそれに伴うCPU40による欠陥画素アドレス記憶および検出回数カウント処理が終了したとする。ここでは、N=4とし、2フィールド目、3フィールド目および4フィールド目において、検出欠陥画素アドレスメモリ58に、図8(b)、図8(c)および図8(d)に示すように、欠陥画素検出回路51によって検出された1〜k個目の欠陥画素候補に対応する欠陥画素アドレスが格納されたとする。なお、図8(a)〜(d)において、欠陥画素を示す四角内の数字は、当該画素が欠陥画素として検出された回数を示している。
【0053】
CPU40は、上記と同様に、欠陥画素アドレス記憶および検出回数カウント処理を1フィールド毎に行ない、N回分の欠陥画素アドレス記憶および検出回数カウント処理が終了すると、検出回数が予め定められた所定回数以上である欠陥画素アドレスのみを欠陥画素であると判定し、外部メモリ7に欠陥画素と判定した欠陥画素アドレスを格納する。
【0054】
この後、検出開始位置を変えて、Nフィールド分の欠陥画素検出処理を開始する。各フィールドにおいて検出された1〜k個目の欠陥画素候補は、全て一致しているとは限らないので、図8(a)〜(d)に示すように、各フィールドにおいてk番目に検出された欠陥画素候補のアドレスは、通常、一致しない。
【0055】
そこで、図8(e)に示すように、前回のNフィールド分の欠陥画素検出処理において、各フィールドで検出されたk番目の欠陥画素候補のうち、最も小さいアドレスを、検出開始位置として、欠陥画素検出処理を開始する。
【0056】
2回目のNフィールド分の欠陥画素検出処理においても、検出欠陥画素アドレスメモリ58の欠陥画素アドレス記憶最大数k以上の欠陥画素候補が検出された場合には、同様にして3回目のNフィールド分の欠陥画素検出処理を行なうことになる。
【0057】
そして、Nフィールド分の欠陥画素検出処理において、検出された欠陥画素候補数が、検出欠陥画素アドレスメモリ58の欠陥画素アドレス記憶最大数kより少ない数となった場合に、欠陥画素検出処理は終了する。
【0058】
上記方法によれば、検出欠陥画素アドレスメモリ58の容量が小さくても、画面全体の欠陥画素を検出できるようになる。
【0059】
〔2−3〕欠陥画素アドレスデータの改良についての説明
【0060】
ところで、図9に示すように、CCD1の欠陥画素は、欠陥画素の位置によって、奇数(ODD)フィールドと偶数(EVEN)フィールドとで、同じアドレスとなる場合(図9(a))と、奇数(ODD)フィールドと偶数(EVEN)フィールドとで、垂直アドレスが1ラインずれる場合(図9(b))とがある。
【0061】
そこで、1ビットの状態フラグFを用いて、この2つの状態を区別するようにするようにすることが好ましい。つまり、欠陥画素アドレスデータを、奇数フィールドでの水平および垂直アドレスと状態フラグFとで構成して、外部メモリ7に格納するようにする。もちろん、欠陥画素アドレスデータを、偶数フィールドでの水平および垂直アドレスと状態フラグFとで構成して、外部メモリ7に格納するようにしてもよい。
【0062】
このようにすると、図9(b)に示すように、同じ欠陥画素であっても、奇数フィールドと偶数フィールドとで、垂直アドレスが1ラインずれる場合にも、1つの欠陥画素アドレスデータのみを外部メモリ7に格納できるようになる。このため、外部メモリ7の容量の低減化が図れる。
【0063】
このようにした場合には、CPU40は、外部メモリ7内の欠陥画素アドレスデータに基づいて、入力フィールドに応じた欠陥画素アドレス(奇数フィールドでの欠陥画素アドレス、偶数フィールドでの欠陥画素アドレス)を求め、求めた欠陥画素アドレスをフィールド毎に欠陥画素アドレスメモリ57に設定する。
【0064】
〔2−4〕欠陥画素検出開始条件についての説明
【0065】
白点の欠陥画素は、画面一面が黒の画像を撮像している状態またはCCDカメラにキャップを嵌めて撮像している状態で、かつAGC回路3のゲインが大きくなければ、正確に検出することができない。したがって、このような検出条件下以外で、白点の欠陥画素検出が行なわれないように、欠陥画素検出開始時に検出条件を満たしているか否かを判定をし、検出条件を満たしている場合にのみ、欠陥画素検出を開始させるようにすることが好ましい。
【0066】
つまり、AGC回路3のゲインが最大でかつ画面内を数領域に分割したそのすべての領域の平均輝度レベルが所定レベル以下である場合に、画素欠陥検出指令が入力された場合にのみ、画素欠陥検出を開始させる。
【0067】
〔3〕画素欠陥補正回路の説明
【0068】
図10は、画素欠陥補正回路52の構成を示している。
【0069】
画素欠陥補正回路52は、4つの遅延回路71、72、73、74と、加算平均回路75と、加重加算回路76とからなる。各遅延回路71〜74は、1画素分が伝送されるに要する時間と等しい時間だけ入力データを遅延させて出力する。
【0070】
したがって、最新の入力データD5と4つの遅延回路71〜74とによって、隣接する5つの画素の画素データD1〜D5を得ることができる。隣接する5つの画素5つの画素のうち中央の画素が欠陥画素であるとする。
【0071】
加算平均回路75には、隣接する5つの画素の画素データD1〜D5のうち、両端の画素の画素データD1、D5が入力され、その加算平均値{(D1+D5)/2}が算出される。加重加算回路76には、加算平均回路75の出力と、5つの画素のうち中央の画素の画素データD3とが入力され、それらが加重加算される。
【0072】
加重加算回路76は、Kを0≦K≦1の範囲の係数とし、欠陥画素の画像データD3の補正後のデータをD3’とすると、次式(2)の演算を行なって、欠陥画素の画像データD3を補正する。
【0073】
D3’=K・{(D1+D5)/2}+(1−K)・D3 …(2)
【0074】
つまり、色再生しても欠陥画素が目立たないようにするために、欠陥画素の前後に存在しかつ欠陥画素と同色カラーフィルタの画素データD1,D5を用いて、欠陥画素を補正する。また、白点の欠陥画素は正常画素に比べてレベルが大きくなるが、映像信号も含んでいるので、欠陥画素の画素データD3と、D1およびD5の加算平均値とを加重加算することにより、白点ノイズを目立たなくしつつ、その画素情報も映像に再現させるようにしているのである。
【0075】
画素欠陥補正回路52の後段に設けられた選択回路53(図4参照)は、水平アドレスカウンタ55の水平アドレスおよび垂直アドレスカウンタ56の垂直アドレスが、欠陥画素アドレスメモリ57に記憶されている欠陥画素アドレスと一致したときに、画素欠陥補正回路52によって算出された当該欠陥画素アドレスに対応する補正値を選択して出力する。
【0076】
【発明の効果】
この発明によれば、白点の欠陥画素を正確に検出することができるようになる。
【0077】
また、この発明によれば、欠陥画素の位置データを記憶する外部メモリの容量の低減化が図れるようになる。
【0078】
また、この発明によれば、白点の欠陥画素の白点ノイズを目立たなくしつつ、その欠陥画素で検出された画素情報も映像に再現させることができるようになる。
【図面の簡単な説明】
【図1】画素欠陥検出・補正機能を備えた従来のCCD信号処理回路の構成を示すブロック図である。
【図2】図1の欠陥画素検出回路11の構成を示すブロック図である。
【図3】図1の画素欠陥補正回路12の構成を示すブロック図である。
【図4】画素欠陥検出・補正機能を備えたCCD信号処理回路の構成を示すブロック図である。
【図5】CCD1に設けられた色フィルタアレイの一部を示す模式図である。
【図6】図4の欠陥画素検出回路51の構成を示すブロック図である。
【図7】図6の判定回路69に入力される3×3画素分の画像データを示す模式図である。
【図8】欠陥画素検出処理を説明するための模式図である。
【図9】欠陥画素の位置によって、奇数フィールドと偶数フィールドとで、同じアドレスとなる場合と、垂直アドレスが1ラインずれる場合とがあることを示す模式図である。
【図10】図4の画素欠陥補正回路52の構成を示すブロック図である。
【符号の説明】
7 外部メモリ
40 CPU
50 画素欠陥検出・補正回路
51 欠陥画素検出回路
52 画素欠陥補正回路
53 選択回路
54 アドレス比較回路
55 水平アドレスカウンタ
56 垂直アドレスカウンタ
57 欠陥画素アドレスメモリ
58 検出欠陥画素アドレスメモリ
Claims (2)
- 注目画素の周囲の画素データの平均値と、注目画素の画素データとを比較することによって、注目画素が欠陥画素である否かを判定することを特徴とする固体撮像素子の欠陥画素検出方法であって、
所定フィールド数に相当する1セット分の欠陥画素判定処理を開始し、1フィールド毎に欠陥画素であると判定された画素のアドレスを欠陥画素アドレスメモリに記憶し、1フィールドに対する欠陥画素判定が終了する毎に、欠陥画素アドレスメモリに格納された欠陥画素アドレスを読み込んで、欠陥画素と判定された画素それぞれに対して、当該画素が欠陥画素であると判定された回数を算出するといった動作を繰り返して行い、1セット分の欠陥画素判定処理が終了したときに、欠陥画素であると判定された回数が所定値以上である画素を欠陥画素として検出し、
第1セット目において、欠陥画素であると判定された画素の数が、欠陥画素アドレスメモリに記憶できる欠陥画素アドレスの個数よりも多い場合には、第1セットの各フィールド毎に欠陥画素アドレスメモリに記憶された欠陥画素アドレスの最大のアドレスのうち、第1セット目において最小のアドレスを欠陥画素判定の再開位置として第2セット目の欠陥画素判定処理を行なうようにし、
第2セット目以降においても、欠陥画素であると判定された画素の数が、欠陥画素アドレスメモリに記憶できる欠陥画素アドレスの個数よりも多い場合には、同様にして次のセットの欠陥画素判定処理を行なうことを特徴とする固体撮像素子の欠陥画素検出方法。 - 固体撮像素子と、該固体撮像素子の注目画素の周囲の画素データの平均値と、注目画素の画素データとを比較することによって、注目画素が欠陥画素である否かを判定する欠陥画素検出手段を備え、
前記欠陥画素検出手段は、所定フィールド数に相当する1セット分の欠陥画素判定処理を開始し、1フィールド毎に欠陥画素であると判定された画素のアドレスを欠陥画素アドレスメモリに記憶し、1フィールドに対する欠陥画素判定が終了する毎に、欠陥画素アドレスメモリに格納された欠陥画素アドレスを読み込んで、欠陥画素と判定された画素それぞれに対して、当該画素が欠陥画素であると判定された回数を算出するといった動作を繰り返して行い、1セット分の欠陥画素判定処理が終了したときに、欠陥画素であると判定された回数が所定値以上である画素を欠陥画素として検出し、
第1セット目において、欠陥画素であると判定された画素の数が、欠陥画素アドレスメモリに記憶できる欠陥画素アドレスの個数よりも多い場合には、第1セットの各フィールド毎に欠陥画素アドレスメモリに記憶された欠陥画素アドレスの最大のアドレスのうち、第1セット目において最小のアドレスを欠陥画素判定の再開位置として第2セット目の欠陥画素判定処理を行なうようにし、
第2セット目以降においても、欠陥画素であると判定された画素の数が、欠陥画素アドレスメモリに記憶できる欠陥画素アドレスの個数よりも多い場合には、同様にして次のセットの欠陥画素判定処理を行なうことを特徴とする固体撮像素子の欠陥画素検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000273688A JP3696069B2 (ja) | 2000-09-08 | 2000-09-08 | 固体撮像素子の欠陥画素検出方法および装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000273688A JP3696069B2 (ja) | 2000-09-08 | 2000-09-08 | 固体撮像素子の欠陥画素検出方法および装置 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005035330A Division JP2005168057A (ja) | 2005-02-14 | 2005-02-14 | 固体撮像素子の画素欠陥補正方法および装置 |
JP2005142002A Division JP2005318642A (ja) | 2005-05-16 | 2005-05-16 | 固体撮像素子の欠陥画素検出方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002084464A JP2002084464A (ja) | 2002-03-22 |
JP3696069B2 true JP3696069B2 (ja) | 2005-09-14 |
Family
ID=18759587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000273688A Expired - Fee Related JP3696069B2 (ja) | 2000-09-08 | 2000-09-08 | 固体撮像素子の欠陥画素検出方法および装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3696069B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3995511B2 (ja) * | 2002-04-05 | 2007-10-24 | 三菱電機株式会社 | 点滅欠陥検出方法、映像補正方法及び固体撮像装置 |
JP2004320128A (ja) | 2003-04-11 | 2004-11-11 | Mega Chips Corp | 欠陥画素補正装置 |
JP4498086B2 (ja) * | 2004-09-28 | 2010-07-07 | キヤノン株式会社 | 画像処理装置および画像処理方法 |
JP2006211319A (ja) * | 2005-01-28 | 2006-08-10 | Matsushita Electric Ind Co Ltd | 画素欠陥補正装置および方法 |
JP2007251698A (ja) * | 2006-03-16 | 2007-09-27 | Sharp Corp | 欠陥画素補正方法、及び欠陥画素補正回路 |
JP2008054067A (ja) * | 2006-08-25 | 2008-03-06 | Pentax Corp | 撮像装置 |
JP5217833B2 (ja) * | 2008-09-19 | 2013-06-19 | コニカミノルタエムジー株式会社 | 異常画素判定方法、放射線画像検出器及び異常画素判定システム |
JP2014010859A (ja) * | 2012-06-29 | 2014-01-20 | Hitachi Consumer Electronics Co Ltd | 光情報記録再生方法、及び装置 |
JP2019153821A (ja) * | 2016-06-08 | 2019-09-12 | 株式会社日立製作所 | センサアレイデバイス |
-
2000
- 2000-09-08 JP JP2000273688A patent/JP3696069B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002084464A (ja) | 2002-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3984936B2 (ja) | 撮像装置および撮像方法 | |
US8013914B2 (en) | Imaging apparatus including noise suppression circuit | |
JP4374488B2 (ja) | デモザイク処理及び不良ピクセル補正を組み合わせるためのディジタル画像システム及び方法 | |
US20080278609A1 (en) | Imaging apparatus, defective pixel correcting apparatus, processing method in the apparatuses, and program | |
US7911514B2 (en) | Defective pixel correction device | |
JP4453332B2 (ja) | 欠陥画素検出方法、検出装置および撮像装置 | |
KR101001431B1 (ko) | 화소 결함 검출 보정 장치 및 화소 결함 검출 보정 방법 | |
EP2026563A1 (en) | System and method for detecting defective pixels | |
US8212899B2 (en) | Imaging apparatus capable of highly accurate defective pixel correction processing | |
US20050243181A1 (en) | Device and method of detection of erroneous image sample data of defective image samples | |
WO2003103275A1 (en) | Method and apparatus for real time identification and correction of pixel defects for image sensor arrays | |
JP2012044452A (ja) | 撮像装置及びその欠陥画素検出方法 | |
KR100986203B1 (ko) | 촬상 장치 및 이에 이용하는 결함 화소 보정 방법 | |
US20080273102A1 (en) | Detection device for defective pixel in photographic device | |
JP3544304B2 (ja) | 画素欠陥補正装置及び画素欠陥補正方法 | |
JP3696069B2 (ja) | 固体撮像素子の欠陥画素検出方法および装置 | |
JP2005328421A (ja) | 撮像装置および撮像方法 | |
JP2003023570A (ja) | 画像データの修正方法及び画像信号処理装置 | |
JP3257131B2 (ja) | 固体撮像装置の自動欠陥検出装置及び固体撮像装置 | |
JP2010068329A (ja) | 撮像装置 | |
JP2000217039A (ja) | 点欠陥検出方法および点欠陥画素値補正方法 | |
JP2002271806A (ja) | Ccd撮像素子の画素欠陥信号補正回路 | |
JPH07336605A (ja) | 画素欠陥補正装置 | |
JP2005318642A (ja) | 固体撮像素子の欠陥画素検出方法および装置 | |
JPH11355667A (ja) | 画素信号処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050214 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050316 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050516 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050615 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050628 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080708 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120708 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |