JP3676596B2 - メモリセル装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はメモリセル装置及びその製造方法に関する。
【０００２】
【従来の技術】
メモリセル装置、特にＤＲＡＭ装置では情報は電荷の形で個々のメモリセルに蓄積される。この場合電荷はしばしばメモリコンデンサ内に蓄積される。その際電荷は限られた時間だけメモリコンデンサ内に保持されている。最近のＤＲＡＭ装置ではメモリコンデンサ内における保持時間は約２〜３秒である。蓄積された情報を更に長く保持するには情報は周期的に更新（いわゆるリフレッシュ）される。
【０００３】
メモリセル装置内で個々のメモリセルが著しく変動する保持時間を有することが判明している。このことは、これらのメモリセルにおける保持時間が例えば１０ミリ秒間の極めて短い値と通常の２〜３秒の保持時間との間で変動することを意味する。可変保持時間誤差とも云われるこの誤差は予知できないものである。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、蓄積される電荷の保持時間の変動を低減させるメモリセル装置を提供することにある。更にこのようなメモリセル装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
この課題は本発明の請求項１に記載のメモリセル装置並びに請求項６に記載のその製造方法により解決される。本発明の実施態様は従属請求項から明らかにする。
【０００６】
コンデンサ電極の多結晶の半導体材料と単結晶の半導体領域との間に電気接続部が存在するメモリセルを有するメモリセル装置において、この多結晶の半導体材料と単結晶の半導体領域との間の電気接続部の範囲にアモルファス材料から成るアイランドが配設されている。これらのアモルファス材料から成るアイランドはコンデンサ電極の単結晶の半導体領域と多結晶の半導体材料との間の界面を安定化させる。それにより製造プロセス中、特に熱処理工程中に多結晶の半導体材料と単結晶の半導体領域との界面が変化し、一方ではエピタキシャル成長が単結晶の半導体領域の表面から出発して多結晶の半導体材料内へと、また他方では結晶成長が多結晶の半導体材料から単結晶の半導体領域内へと生じることが回避される。
【０００７】
アイランドが電気接続部の範囲で不規則な格子内に面状に配置されていると有利である。
【０００８】
アイランドの形状は多様なものにすることができる。例えばアイランドは球状、楕円体状、回転楕円体状又は不規則な形状を有している。特に種々のアイランドがそれぞれ異なって形成されていてもよい。
【０００９】
本発明は以下に記載する考察から出発するものである。可変保持時間の誤差作用はコンデンサ電極の単結晶の半導体領域と多結晶の半導体材料との間に電気接続部が存在するメモリセル内に認められる。この作用は特に、単結晶の半導体基板内に選択トランジスタが配設されそのソース／ドレイン領域の１つがトレンチ内に配設されている多結晶の半導体材料から成るコンデンサ電極と電気的に接続されているメモリセルの場合に観察される。この作用は積層コンデンサを有するメモリセルの場合にも発生する。
【００１０】
単結晶の半導体領域内に可変保持時間の誤差作用を有するメモリセルが単結晶の半導体領域と多結晶の半導体材料との間の界面から始まる結晶欠陥を示すことは研究されている。この欠陥は多結晶の半導体材料と単結晶の半導体領域との不安定な界面の結果として認められるものである。
【００１１】
本発明では多結晶の半導体材料と単結晶の半導体領域との間にアモルファス材料から成るアイランドが配置されている。これらのアイランドは単結晶の半導体領域の表面上にも多結晶の半導体材料の表面上にも機械的応力を生じさせる。これらの表面に対するこの機械的応力は熱処理中に単結晶の半導体領域の表面からエピタキシャル成長が、また多結晶の半導体材料から結晶成長が始まるのを阻止する。多結晶の半導体材料から始まる結晶成長により多結晶の半導体材料内に存在する結晶格子の欠陥は単結晶の半導体領域内に伝達される。単結晶の半導体領域の表面から始まり多結晶の半導体材料内へ進むエピタキシャル成長も単結晶の半導体領域内に結晶の欠陥を生じさせる。とりわけ転位を生じる可能性のあるこれらの欠陥は本発明によるメモリセル装置内にアモルファス材料から成るアイランドを備えることにより回避される。
【００１２】
同時に多結晶の半導体材料と単結晶の半導体領域との間のアモルファス材料から成るアイランドは、キャリアがアモルファス材料から成るアイランド間を通って多結晶の半導体材料から単結晶の半導体領域内に到達することができるので、電気的接触を保証する。更に多結晶の半導体材料と単結晶の半導体領域との間にドーパントの拡散が起こり得る。
【００１３】
アモルファス材料から成るアイランドには絶縁材料特にＳｉＯ2 又はＳｉ3 Ｎ4 も、また導電材料特にタングステン又は他の高融点金属も適している。
【００１４】
単結晶の半導体領域は、少なくとも電気接続部の範囲に単結晶のシリコンを有する特に半導体基板の部分である。半導体基板としてはとりわけ単結晶のシリコンウェハ又はＳＯＩ基板の単結晶のシリコン層が適している。
【００１５】
アモルファス材料から成るアイランドは酸化物、特に酸化シリコンから形成されると有利である。
【００１６】
メモリセル装置を製造する際に電気接続部の範囲の単結晶の半導体領域の表面上にアモルファス層が所定の厚さで施されると有利である。その上に多結晶の半導体材料が施される。その際アモルファス層は、多結晶の半導体材料が多結晶で成長することを保証する。アモルファス材料から成るアイランドの形成にはアモルファス層がアイランドに分解する熱処理を行うと有利である。
【００１７】
その前は１つにつながっている酸化物層から熱処理によりこのような酸化物アイランドを形成することは、バイポーラトランジスタに関連して既にシャバー （Ｈ．Ｓｃｈａｂｅｒ）その他による「ＩＥＤＭ１９８７」第１７０〜１７３頁から公知である。その場合このような熱処理は、露出するシリコン表面に無秩序に形成されまたバイポーラトランジスタではエミッタの表面にエミッタとエミッタ端子との間の抵抗値を高めることになるいわゆる自然の酸化物層又は堆積酸化物層を裂開するために使用される。バイポーラトランジスタの堆積酸化物層の熱による裂開によりエミッタ抵抗は改善される。しかしアモルファス材料から成るアイランドが単結晶の半導体材料中に欠陥を生じさせる作用についてはシェバーその他による「ＩＥＤＭ１９８７」第１７０〜１７３頁には言及されていない。
【００１８】
単結晶の半導体領域は特に選択トランジスタのソース／ドレイン領域である。コンデンサ電極は特に半導体基板内にエッチングされるトレンチ内に配設されており、コンデンサ電極の他にコンデンサ誘電体及び対向電極としてトレンチに隣接する半導体基板部分を有するいわゆるトレンチコンデンサの部分である。コンデンサ電極は選択トランジスタが配設されている半導体基板の表面にも配置可能であり、積層コンデンサの部分である。
【００１９】
隣接するアイランド間の間隔をアイランドの直径に対して最大で１０：１、有利には最大で２：１〜１：１の割合になるように配置すると有利である。この配置は、アイランドにより惹起される応力が一様に電気接続部の範囲の単結晶半導体領域の表面に分配され、従ってこの範囲全体にわたり欠陥の形成を阻止することを保証する。
【００２０】
アイランドは単結晶の半導体領域の表面に平行に０．５〜５０ｎｍの範囲の寸法を有する。隣接するアイランドとの間隔も同様に０．５〜５０ｎｍである。単結晶の領域の表面に垂直方向にアイランドは０．５〜１５ｎｍの厚さを有する。その際単結晶の半導体領域の表面とはアイランドが配置されている表面である。この表面は特にコンデンサ電極が配設されているトレンチの壁の上方部分にあり、半導体基板の主面に対し垂直に方向付けされている。
【００２１】
有利な一実施態様によれば、アイランドは単結晶の半導体領域の表面に平行に８〜２０ｎｍの範囲の寸法を有する。隣接するアイランドとの間隔は約１２ｎｍである。単結晶の半導体領域の表面に垂直方向にアイランドは約８ｎｍの厚さを有する。
【００２２】
メモリセル装置を製造する際にアモルファス層を熱酸化により形成すると有利である。アモルファス層を所定の厚さに調整して製造することを保証するために、その際酸化雰囲気中で所定の温度及び時間が維持される。その際この酸化雰囲気は、残留ガス中の酸素、大気中特に空気中の酸素によっても、又は適切に添加された酸素を有する反応ガスによっても形成することができる。その場合アモルファス層の層厚の制御のために、この熱酸化を比較的低温で、特に５００〜６２５℃の範囲の温度で行うと有利である。
【００２３】
アイランドを形成するための熱処理は９５０〜１１５０℃の範囲で行うと有利である。その際このように高温で自然にアイランドが形成されることを利用し、その直径及び間隔はアモルファス層の厚さにより予め規定される。
【００２４】
アモルファス材料から成るアイランドは別の方法でも、例えば統計的に形成されたマスク又は電子ビームリソグラフィにより構造化されるアモルファス層の析出により形成することもできる。
【００２５】
【発明の実施の形態】
本発明を図示の実施例に基づき以下に詳述する。
【００２６】
ＳＯＩ基板の埋封された絶縁層の表面に配設されている単結晶シリコンウェハ又は単結晶のシリコン層の部分である単結晶半導体領域１の表面上にアモルファス層２及びその上にポリシリコン層３を施す（図１参照）。アモルファス層２はＳｉＯ2 から０．５ｎｍの厚さに形成される。
【００２７】
アモルファス層２を形成するにはまず単結晶の半導体領域１の表面をフッ化水素酸でのエッチングにより洗浄する。その際露出する半導体表面に自然に形成されまた無秩序に成長する酸化物（堆積酸化物ともいう）は完全に除去される。引続きフリーエッチングされた表面を有する単結晶の半導体領域１を炉内に装入する。炉内に装入時に半導体の露出表面は周囲の空気に曝され、その際新たに自然の酸化物が形成される。形成された自然酸化物の厚さは単結晶半導体領域１のドーピング、結晶方位及び炉の装填時間により左右される。単結晶の半導体領域を１０17ｃｍ-3のヒ素のドーピング及び炉の装填時間が１時間であると、単結晶の半導体領域１が＜１００＞方位の場合自然酸化物は０．３ｎｍの層厚で形成される。炉内への装入は５００℃程度のできるだけ低温で行われる。
【００２８】
炉内に装入後に炉を閉鎖し、アモルファス層２を精確な温度調整及び時間設定によりその最終層厚に形成する。５００℃で６分間の酸化時間で全層厚が０．５ｎｍのアモルファス層２が形成される。アモルファス層２の一部は炉内に装入中に形成された自然酸化物である。
【００２９】
アモルファス層２を形成する際の炉内の酸化雰囲気としては、炉の閉鎖後に残留し酸素を含んでいる環境雰囲気を使用する。
【００３０】
所定の厚さのアモルファス層２を形成した後に炉内の酸化雰囲気を排気する。炉を以後のポリシリコン層３の析出に必要な６２５℃の析出温度に上げる。この析出はシリコンを含有するロセスガス、例えばシランを使用して行われる。この析出の際のプロセスガスは酸素を含んでいないので、アモルファス層２の厚さはそのまま維持される。ポリシリコン層３は３００ｎｍの厚さに析出される。
【００３１】
９５０℃〜１１５０℃の温度範囲での熱処理によりその時まで１つにつながっていたアモルファス層２は裂開され、この層からアモルファス材料から成るアイランド２′が形成される。アイランド２′は単結晶の半導体領域１の表面とポリシリコン層３との間に配列されている。個々のアイランド２′は球状、楕円体又は不規則な形状を有している。更にこの配列は一様でない被覆を有する。
【００３２】
アモルファス層を０．５ｎｍの層厚に形成し、１１００℃で５秒間熱処理すると単結晶の半導体領域１の表面に平行に８ｎｍ〜２０ｎｍのほぼ楕円体形のアイランド２′が形成され、その際隣接するアイランド２′との間隔は１２ｎｍとなる。アイランド２′の厚さは単結晶領域１の表面に垂直方向に８ｎｍとなる。このアイランド２′の配列は一方では単結晶の半導体領域１とポリシリコン３との間に熱力学的に安定な界面を保証する。また他方ではこの配列はポリシリコン層３と単結晶の半導体領域１との間に一定の電気的接触を有する電気接続を可能にする。
【００３３】
ポリシリコン層３の析出とアイランド２′を形成するための熱処理との間に通常多数の他の処理工程が行われる。アイランド２′を形成するための熱処理は特にドーパントの活性化及び／又は拡散のための熱処理と同時に行ってもよい。
【００３４】
アモルファス層２を形成するための酸化雰囲気は適切な酸素の供給によっても形成することができる。それには特に単結晶の半導体領域の装入後に酸素が供給される真空スルースを有する炉を使用する。更に無秩序に成長させた自然酸化物を除去するため単結晶の半導体領域１の表面をフリーエッチングする炉を使用することもできる。引続き適切な酸素の供給によりアモルファス層２を調整下に成長させる。炉としては、アモルファス層２とポリシリコン層３の形成を同一の室内で行う炉でも、複数の室を有する炉であってもよい。アモルファス層２はまたポリシリコン３を析出するのと同じ温度で形成してもよい。この場合もちろん酸化時間及び酸素の供給を極めて精確に調整する必要がある。
【００３５】
図３に示すように、それぞれ１つのトレンチコンデンサと１つの選択トランジスタを有するメモリセルを有するメモリセル装置の製造には、＜１００＞方位のｐドープされたシリコン基板１０内にマスクによる異方性エッチングにより深さ８μm のトレンチ１１を形成する。
【００３６】
トレンチ１１の表面にコンデンサ誘電体１２を形成する。このコンデンサ誘電体１２は、第１のＳｉＯ2 層、Ｓｉ3 Ｎ4 層及び第２のＳｉＯ2 層から成る全層厚が５ｎｍの三重層として形成される。
【００３７】
コンデンサ誘電体１２はそれぞれトレンチ１１の一方の側面の上方範囲１１′では除去され、従って一方の側面の上方範囲１１′では単結晶シリコン基板１０の表面は露出されている。側面上方範囲１１′の単結晶シリコン基板１０の露出表面上に図１及び２に基づき説明したように、ＳｉＯ2 から成る厚さ０．５ｎｍのアモルファス層が調整下に形成され、この層からその後の処理過程でアモルファス材料から成るアイランド１３が形成される。ＳｉＯ2 から成るアモルファス層の形成は図１及び２に関連して上述したようにして行われる。
【００３８】
ドープされたポリシリコン層の析出によりトレンチ１１をほぼ満たすポリシリコンから成るコンデンサ電極１４が形成される。多結晶シリコンから成るコンデンサ電極１４と単結晶のシリコン層１０との間には側面上方部分１１′に調整された厚さで成長させたアモルファス層が配設される。従ってコンデンサ電極１４を形成するポリシリコン層は調整下に多結晶性に成長する。
【００３９】
次にＬＯＣＯＳプロセス又はシャロートレンチ絶縁（ＳＴＩ）プロセスでそれぞれ２つの隣接するトレンチ１１の側面上方部分１１′を囲む絶縁構造１５を形成する。
【００４０】
次に単結晶シリコン基板１０の主面に熱酸化により１２．５ｎｍの層厚で形成されるゲート誘電体１６を設ける。
【００４１】
次にワード線１７を形成し、その際２つの隣接するトレンチ１１間に２つのワード線１７が配設される。ワード線１７は例えばＳｉＯ2 から成るワード線絶縁部１８で囲まれる。
【００４２】
リン及び／又はヒ素の注入によりワード線１７と隣接するトレンチ１１との間にはそれぞれソース／ドレイン領域１９を、２つのワード線１７間には共通のソース／ドをレイン領域２０を形成する。
【００４３】
次に１１００℃及び５秒間の熱処理が行われ、その際一方ではソース／ドレイン領域１９、２０のドーパントを活性化及び拡散させ、他方では側面上方部分１１′に配設されているアモルファス層の裂開によりアモルファス材料から成るアイランド１３が形成される。アモルファス材料から成るアイランド１３はほぼ楕円体形をしており、側面上方部分１１′に平行に８ｎｍ〜２０ｎｍの寸法を有する。側面上方部分１１′の垂直方向にアモルファス層は約８ｎｍの厚さを有する。隣接するアイランド１３との間隔は約１２ｎｍである。アイランド１３は、コンデンサ電極１４と単結晶のソース／ドレイン領域１９との界面がシリコン基板１０内で安定し、特にソース／ドレイン領域１９、２０及びシリコン基板１０内にこの界面から始まる何らの欠陥も形成しない。なお図３のアイランド１３は概略的なものであり、著しく拡大されて示されている。実際には図示のものより多数のアイランドが形成されている。
【００４４】
次にこのメモリセル装置を公知の方法で完成する。特にパッシベーション層２１を析出し、そこにビット線接触部２２を共通のソース／ドレイン領域２０に対して形成する。
【００４５】
メモリセル装置内の各メモリセルはそれぞれ１つのトレンチコンデンサと１つの選択トランジスタを有する。トレンチコンデンサはそれぞれコンデンサ電極１４、コンデンサ誘電体１２及びそれを囲むｐドープされている基板材料から構成される。選択トランジスタはそれぞれソース／ドレイン領域１９、２０及びその間に配設されるゲート誘電体１６及び相応するワード線１７から構成される。コンデンサ電極１４はソース／ドレイン領域１９の１つと電気的に接続され、その際これらの電気接続部の範囲にアモルファス材料から成るアイランド１３が配設される。
【図面の簡単な説明】
【図１】アモルファス層及び多結晶の半導体層を有する単結晶の半導体領域の断面図。
【図２】熱処理によりアイランドを形成した後の多結晶の半導体層を有する単結晶の半導体領域の断面図。
【図３】それぞれ選択トランジスタとトレンチコンデンサが設けられるメモリセルを有するメモリセル装置の断面図。
【符号の説明】
１ 単結晶の半導体領域
２、１２ アモルファス層（コンデンサ誘電体）
２′、１３ アイランド
３ ポリシリコン層
１０ 半導体（シリコン）基板
１１ トレンチ
１１′ トレンチの側面上方部分
１４ 多結晶半導体材料
１５ 絶縁構造
１６ ゲート誘電体
１７ ワード線
１８ ワード線絶縁部
１９ 単結晶半導体領域（ソース／ドレイン領域）
２０ 共通のソース／ドレイン領域
２１ パッシベーション層
２２ ビット線接触部
【発明の属する技術分野】
本発明はメモリセル装置及びその製造方法に関する。
【０００２】
【従来の技術】
メモリセル装置、特にＤＲＡＭ装置では情報は電荷の形で個々のメモリセルに蓄積される。この場合電荷はしばしばメモリコンデンサ内に蓄積される。その際電荷は限られた時間だけメモリコンデンサ内に保持されている。最近のＤＲＡＭ装置ではメモリコンデンサ内における保持時間は約２〜３秒である。蓄積された情報を更に長く保持するには情報は周期的に更新（いわゆるリフレッシュ）される。
【０００３】
メモリセル装置内で個々のメモリセルが著しく変動する保持時間を有することが判明している。このことは、これらのメモリセルにおける保持時間が例えば１０ミリ秒間の極めて短い値と通常の２〜３秒の保持時間との間で変動することを意味する。可変保持時間誤差とも云われるこの誤差は予知できないものである。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、蓄積される電荷の保持時間の変動を低減させるメモリセル装置を提供することにある。更にこのようなメモリセル装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
この課題は本発明の請求項１に記載のメモリセル装置並びに請求項６に記載のその製造方法により解決される。本発明の実施態様は従属請求項から明らかにする。
【０００６】
コンデンサ電極の多結晶の半導体材料と単結晶の半導体領域との間に電気接続部が存在するメモリセルを有するメモリセル装置において、この多結晶の半導体材料と単結晶の半導体領域との間の電気接続部の範囲にアモルファス材料から成るアイランドが配設されている。これらのアモルファス材料から成るアイランドはコンデンサ電極の単結晶の半導体領域と多結晶の半導体材料との間の界面を安定化させる。それにより製造プロセス中、特に熱処理工程中に多結晶の半導体材料と単結晶の半導体領域との界面が変化し、一方ではエピタキシャル成長が単結晶の半導体領域の表面から出発して多結晶の半導体材料内へと、また他方では結晶成長が多結晶の半導体材料から単結晶の半導体領域内へと生じることが回避される。
【０００７】
アイランドが電気接続部の範囲で不規則な格子内に面状に配置されていると有利である。
【０００８】
アイランドの形状は多様なものにすることができる。例えばアイランドは球状、楕円体状、回転楕円体状又は不規則な形状を有している。特に種々のアイランドがそれぞれ異なって形成されていてもよい。
【０００９】
本発明は以下に記載する考察から出発するものである。可変保持時間の誤差作用はコンデンサ電極の単結晶の半導体領域と多結晶の半導体材料との間に電気接続部が存在するメモリセル内に認められる。この作用は特に、単結晶の半導体基板内に選択トランジスタが配設されそのソース／ドレイン領域の１つがトレンチ内に配設されている多結晶の半導体材料から成るコンデンサ電極と電気的に接続されているメモリセルの場合に観察される。この作用は積層コンデンサを有するメモリセルの場合にも発生する。
【００１０】
単結晶の半導体領域内に可変保持時間の誤差作用を有するメモリセルが単結晶の半導体領域と多結晶の半導体材料との間の界面から始まる結晶欠陥を示すことは研究されている。この欠陥は多結晶の半導体材料と単結晶の半導体領域との不安定な界面の結果として認められるものである。
【００１１】
本発明では多結晶の半導体材料と単結晶の半導体領域との間にアモルファス材料から成るアイランドが配置されている。これらのアイランドは単結晶の半導体領域の表面上にも多結晶の半導体材料の表面上にも機械的応力を生じさせる。これらの表面に対するこの機械的応力は熱処理中に単結晶の半導体領域の表面からエピタキシャル成長が、また多結晶の半導体材料から結晶成長が始まるのを阻止する。多結晶の半導体材料から始まる結晶成長により多結晶の半導体材料内に存在する結晶格子の欠陥は単結晶の半導体領域内に伝達される。単結晶の半導体領域の表面から始まり多結晶の半導体材料内へ進むエピタキシャル成長も単結晶の半導体領域内に結晶の欠陥を生じさせる。とりわけ転位を生じる可能性のあるこれらの欠陥は本発明によるメモリセル装置内にアモルファス材料から成るアイランドを備えることにより回避される。
【００１２】
同時に多結晶の半導体材料と単結晶の半導体領域との間のアモルファス材料から成るアイランドは、キャリアがアモルファス材料から成るアイランド間を通って多結晶の半導体材料から単結晶の半導体領域内に到達することができるので、電気的接触を保証する。更に多結晶の半導体材料と単結晶の半導体領域との間にドーパントの拡散が起こり得る。
【００１３】
アモルファス材料から成るアイランドには絶縁材料特にＳｉＯ2 又はＳｉ3 Ｎ4 も、また導電材料特にタングステン又は他の高融点金属も適している。
【００１４】
単結晶の半導体領域は、少なくとも電気接続部の範囲に単結晶のシリコンを有する特に半導体基板の部分である。半導体基板としてはとりわけ単結晶のシリコンウェハ又はＳＯＩ基板の単結晶のシリコン層が適している。
【００１５】
アモルファス材料から成るアイランドは酸化物、特に酸化シリコンから形成されると有利である。
【００１６】
メモリセル装置を製造する際に電気接続部の範囲の単結晶の半導体領域の表面上にアモルファス層が所定の厚さで施されると有利である。その上に多結晶の半導体材料が施される。その際アモルファス層は、多結晶の半導体材料が多結晶で成長することを保証する。アモルファス材料から成るアイランドの形成にはアモルファス層がアイランドに分解する熱処理を行うと有利である。
【００１７】
その前は１つにつながっている酸化物層から熱処理によりこのような酸化物アイランドを形成することは、バイポーラトランジスタに関連して既にシャバー （Ｈ．Ｓｃｈａｂｅｒ）その他による「ＩＥＤＭ１９８７」第１７０〜１７３頁から公知である。その場合このような熱処理は、露出するシリコン表面に無秩序に形成されまたバイポーラトランジスタではエミッタの表面にエミッタとエミッタ端子との間の抵抗値を高めることになるいわゆる自然の酸化物層又は堆積酸化物層を裂開するために使用される。バイポーラトランジスタの堆積酸化物層の熱による裂開によりエミッタ抵抗は改善される。しかしアモルファス材料から成るアイランドが単結晶の半導体材料中に欠陥を生じさせる作用についてはシェバーその他による「ＩＥＤＭ１９８７」第１７０〜１７３頁には言及されていない。
【００１８】
単結晶の半導体領域は特に選択トランジスタのソース／ドレイン領域である。コンデンサ電極は特に半導体基板内にエッチングされるトレンチ内に配設されており、コンデンサ電極の他にコンデンサ誘電体及び対向電極としてトレンチに隣接する半導体基板部分を有するいわゆるトレンチコンデンサの部分である。コンデンサ電極は選択トランジスタが配設されている半導体基板の表面にも配置可能であり、積層コンデンサの部分である。
【００１９】
隣接するアイランド間の間隔をアイランドの直径に対して最大で１０：１、有利には最大で２：１〜１：１の割合になるように配置すると有利である。この配置は、アイランドにより惹起される応力が一様に電気接続部の範囲の単結晶半導体領域の表面に分配され、従ってこの範囲全体にわたり欠陥の形成を阻止することを保証する。
【００２０】
アイランドは単結晶の半導体領域の表面に平行に０．５〜５０ｎｍの範囲の寸法を有する。隣接するアイランドとの間隔も同様に０．５〜５０ｎｍである。単結晶の領域の表面に垂直方向にアイランドは０．５〜１５ｎｍの厚さを有する。その際単結晶の半導体領域の表面とはアイランドが配置されている表面である。この表面は特にコンデンサ電極が配設されているトレンチの壁の上方部分にあり、半導体基板の主面に対し垂直に方向付けされている。
【００２１】
有利な一実施態様によれば、アイランドは単結晶の半導体領域の表面に平行に８〜２０ｎｍの範囲の寸法を有する。隣接するアイランドとの間隔は約１２ｎｍである。単結晶の半導体領域の表面に垂直方向にアイランドは約８ｎｍの厚さを有する。
【００２２】
メモリセル装置を製造する際にアモルファス層を熱酸化により形成すると有利である。アモルファス層を所定の厚さに調整して製造することを保証するために、その際酸化雰囲気中で所定の温度及び時間が維持される。その際この酸化雰囲気は、残留ガス中の酸素、大気中特に空気中の酸素によっても、又は適切に添加された酸素を有する反応ガスによっても形成することができる。その場合アモルファス層の層厚の制御のために、この熱酸化を比較的低温で、特に５００〜６２５℃の範囲の温度で行うと有利である。
【００２３】
アイランドを形成するための熱処理は９５０〜１１５０℃の範囲で行うと有利である。その際このように高温で自然にアイランドが形成されることを利用し、その直径及び間隔はアモルファス層の厚さにより予め規定される。
【００２４】
アモルファス材料から成るアイランドは別の方法でも、例えば統計的に形成されたマスク又は電子ビームリソグラフィにより構造化されるアモルファス層の析出により形成することもできる。
【００２５】
【発明の実施の形態】
本発明を図示の実施例に基づき以下に詳述する。
【００２６】
ＳＯＩ基板の埋封された絶縁層の表面に配設されている単結晶シリコンウェハ又は単結晶のシリコン層の部分である単結晶半導体領域１の表面上にアモルファス層２及びその上にポリシリコン層３を施す（図１参照）。アモルファス層２はＳｉＯ2 から０．５ｎｍの厚さに形成される。
【００２７】
アモルファス層２を形成するにはまず単結晶の半導体領域１の表面をフッ化水素酸でのエッチングにより洗浄する。その際露出する半導体表面に自然に形成されまた無秩序に成長する酸化物（堆積酸化物ともいう）は完全に除去される。引続きフリーエッチングされた表面を有する単結晶の半導体領域１を炉内に装入する。炉内に装入時に半導体の露出表面は周囲の空気に曝され、その際新たに自然の酸化物が形成される。形成された自然酸化物の厚さは単結晶半導体領域１のドーピング、結晶方位及び炉の装填時間により左右される。単結晶の半導体領域を１０17ｃｍ-3のヒ素のドーピング及び炉の装填時間が１時間であると、単結晶の半導体領域１が＜１００＞方位の場合自然酸化物は０．３ｎｍの層厚で形成される。炉内への装入は５００℃程度のできるだけ低温で行われる。
【００２８】
炉内に装入後に炉を閉鎖し、アモルファス層２を精確な温度調整及び時間設定によりその最終層厚に形成する。５００℃で６分間の酸化時間で全層厚が０．５ｎｍのアモルファス層２が形成される。アモルファス層２の一部は炉内に装入中に形成された自然酸化物である。
【００２９】
アモルファス層２を形成する際の炉内の酸化雰囲気としては、炉の閉鎖後に残留し酸素を含んでいる環境雰囲気を使用する。
【００３０】
所定の厚さのアモルファス層２を形成した後に炉内の酸化雰囲気を排気する。炉を以後のポリシリコン層３の析出に必要な６２５℃の析出温度に上げる。この析出はシリコンを含有するロセスガス、例えばシランを使用して行われる。この析出の際のプロセスガスは酸素を含んでいないので、アモルファス層２の厚さはそのまま維持される。ポリシリコン層３は３００ｎｍの厚さに析出される。
【００３１】
９５０℃〜１１５０℃の温度範囲での熱処理によりその時まで１つにつながっていたアモルファス層２は裂開され、この層からアモルファス材料から成るアイランド２′が形成される。アイランド２′は単結晶の半導体領域１の表面とポリシリコン層３との間に配列されている。個々のアイランド２′は球状、楕円体又は不規則な形状を有している。更にこの配列は一様でない被覆を有する。
【００３２】
アモルファス層を０．５ｎｍの層厚に形成し、１１００℃で５秒間熱処理すると単結晶の半導体領域１の表面に平行に８ｎｍ〜２０ｎｍのほぼ楕円体形のアイランド２′が形成され、その際隣接するアイランド２′との間隔は１２ｎｍとなる。アイランド２′の厚さは単結晶領域１の表面に垂直方向に８ｎｍとなる。このアイランド２′の配列は一方では単結晶の半導体領域１とポリシリコン３との間に熱力学的に安定な界面を保証する。また他方ではこの配列はポリシリコン層３と単結晶の半導体領域１との間に一定の電気的接触を有する電気接続を可能にする。
【００３３】
ポリシリコン層３の析出とアイランド２′を形成するための熱処理との間に通常多数の他の処理工程が行われる。アイランド２′を形成するための熱処理は特にドーパントの活性化及び／又は拡散のための熱処理と同時に行ってもよい。
【００３４】
アモルファス層２を形成するための酸化雰囲気は適切な酸素の供給によっても形成することができる。それには特に単結晶の半導体領域の装入後に酸素が供給される真空スルースを有する炉を使用する。更に無秩序に成長させた自然酸化物を除去するため単結晶の半導体領域１の表面をフリーエッチングする炉を使用することもできる。引続き適切な酸素の供給によりアモルファス層２を調整下に成長させる。炉としては、アモルファス層２とポリシリコン層３の形成を同一の室内で行う炉でも、複数の室を有する炉であってもよい。アモルファス層２はまたポリシリコン３を析出するのと同じ温度で形成してもよい。この場合もちろん酸化時間及び酸素の供給を極めて精確に調整する必要がある。
【００３５】
図３に示すように、それぞれ１つのトレンチコンデンサと１つの選択トランジスタを有するメモリセルを有するメモリセル装置の製造には、＜１００＞方位のｐドープされたシリコン基板１０内にマスクによる異方性エッチングにより深さ８μm のトレンチ１１を形成する。
【００３６】
トレンチ１１の表面にコンデンサ誘電体１２を形成する。このコンデンサ誘電体１２は、第１のＳｉＯ2 層、Ｓｉ3 Ｎ4 層及び第２のＳｉＯ2 層から成る全層厚が５ｎｍの三重層として形成される。
【００３７】
コンデンサ誘電体１２はそれぞれトレンチ１１の一方の側面の上方範囲１１′では除去され、従って一方の側面の上方範囲１１′では単結晶シリコン基板１０の表面は露出されている。側面上方範囲１１′の単結晶シリコン基板１０の露出表面上に図１及び２に基づき説明したように、ＳｉＯ2 から成る厚さ０．５ｎｍのアモルファス層が調整下に形成され、この層からその後の処理過程でアモルファス材料から成るアイランド１３が形成される。ＳｉＯ2 から成るアモルファス層の形成は図１及び２に関連して上述したようにして行われる。
【００３８】
ドープされたポリシリコン層の析出によりトレンチ１１をほぼ満たすポリシリコンから成るコンデンサ電極１４が形成される。多結晶シリコンから成るコンデンサ電極１４と単結晶のシリコン層１０との間には側面上方部分１１′に調整された厚さで成長させたアモルファス層が配設される。従ってコンデンサ電極１４を形成するポリシリコン層は調整下に多結晶性に成長する。
【００３９】
次にＬＯＣＯＳプロセス又はシャロートレンチ絶縁（ＳＴＩ）プロセスでそれぞれ２つの隣接するトレンチ１１の側面上方部分１１′を囲む絶縁構造１５を形成する。
【００４０】
次に単結晶シリコン基板１０の主面に熱酸化により１２．５ｎｍの層厚で形成されるゲート誘電体１６を設ける。
【００４１】
次にワード線１７を形成し、その際２つの隣接するトレンチ１１間に２つのワード線１７が配設される。ワード線１７は例えばＳｉＯ2 から成るワード線絶縁部１８で囲まれる。
【００４２】
リン及び／又はヒ素の注入によりワード線１７と隣接するトレンチ１１との間にはそれぞれソース／ドレイン領域１９を、２つのワード線１７間には共通のソース／ドをレイン領域２０を形成する。
【００４３】
次に１１００℃及び５秒間の熱処理が行われ、その際一方ではソース／ドレイン領域１９、２０のドーパントを活性化及び拡散させ、他方では側面上方部分１１′に配設されているアモルファス層の裂開によりアモルファス材料から成るアイランド１３が形成される。アモルファス材料から成るアイランド１３はほぼ楕円体形をしており、側面上方部分１１′に平行に８ｎｍ〜２０ｎｍの寸法を有する。側面上方部分１１′の垂直方向にアモルファス層は約８ｎｍの厚さを有する。隣接するアイランド１３との間隔は約１２ｎｍである。アイランド１３は、コンデンサ電極１４と単結晶のソース／ドレイン領域１９との界面がシリコン基板１０内で安定し、特にソース／ドレイン領域１９、２０及びシリコン基板１０内にこの界面から始まる何らの欠陥も形成しない。なお図３のアイランド１３は概略的なものであり、著しく拡大されて示されている。実際には図示のものより多数のアイランドが形成されている。
【００４４】
次にこのメモリセル装置を公知の方法で完成する。特にパッシベーション層２１を析出し、そこにビット線接触部２２を共通のソース／ドレイン領域２０に対して形成する。
【００４５】
メモリセル装置内の各メモリセルはそれぞれ１つのトレンチコンデンサと１つの選択トランジスタを有する。トレンチコンデンサはそれぞれコンデンサ電極１４、コンデンサ誘電体１２及びそれを囲むｐドープされている基板材料から構成される。選択トランジスタはそれぞれソース／ドレイン領域１９、２０及びその間に配設されるゲート誘電体１６及び相応するワード線１７から構成される。コンデンサ電極１４はソース／ドレイン領域１９の１つと電気的に接続され、その際これらの電気接続部の範囲にアモルファス材料から成るアイランド１３が配設される。
【図面の簡単な説明】
【図１】アモルファス層及び多結晶の半導体層を有する単結晶の半導体領域の断面図。
【図２】熱処理によりアイランドを形成した後の多結晶の半導体層を有する単結晶の半導体領域の断面図。
【図３】それぞれ選択トランジスタとトレンチコンデンサが設けられるメモリセルを有するメモリセル装置の断面図。
【符号の説明】
１ 単結晶の半導体領域
２、１２ アモルファス層（コンデンサ誘電体）
２′、１３ アイランド
３ ポリシリコン層
１０ 半導体（シリコン）基板
１１ トレンチ
１１′ トレンチの側面上方部分
１４ 多結晶半導体材料
１５ 絶縁構造
１６ ゲート誘電体
１７ ワード線
１８ ワード線絶縁部
１９ 単結晶半導体領域（ソース／ドレイン領域）
２０ 共通のソース／ドレイン領域
２１ パッシベーション層
２２ ビット線接触部
Claims (12)
- コンデンサ電極（１４）の多結晶の半導体材料と単結晶の半導体領域（１９）とが接触する電気接続部が設けられるメモリセルを有するメモリセル装置において、電気接続部の範囲にアモルファス材料から成るアイランド（１３）が配設され、隣接するアイランド間の間隙を介して多結晶の半導体材料と単結晶の半導体領域（１９）とが直接接触することを特徴とするメモリセル装置。
- 隣接するアイランド（１３）との間隔とアイランド（１３）の直径との比が最大で１０：１となるようにアイランド（１３）が配列されていることを特徴とする請求項１記載の装置。
- コンデンサ電極（１４）がトレンチコンデンサとして形成されているメモリコンデンサの部分であり、単結晶の半導体領域（１９）が半導体基板（１０）内に配設されている選択トランジスタのソース／ドレイン領域であることを特徴とする請求項１又は２記載の装置。
- 単結晶の半導体領域（１９）が少なくとも電気接続部の範囲に単結晶シリコンを有しており、コンデンサ電極（１４）が少なくとも電気接続部の範囲に多結晶のシリコンを有しており、アイランド（１３）がＳｉＯ2 を有することを特徴とする請求項１乃至３のいずれか１つに記載の装置。
- アイランド（１３）が単結晶の半導体領域（１９）の表面に平行に０．５〜５０ｎｍの範囲の寸法と、隣接するアイランド（１３）との間に０．５〜５０ｎｍの間隔を有し、単結晶の半導体領域（１９）の表面に垂直方向に０．５ｎｍ〜１５ｎｍの厚さを有することを特徴とする請求項１乃至４のいずれか１つに記載の装置。
- コンデンサ電極の多結晶の半導体材料と単結晶の半導体領域との間に電気接続部が形成されているメモリセルを有するメモリセル装置の製造方法において、単結晶の半導体領域（１）の表面上の電気接続部の範囲にアモルファス層（２）を所定の厚さに形成し、アモルファス層（２）上にコンデンサ電極の多結晶の半導体材料（３）を施し、アモルファス層（２）からアモルファス材料から成るアイランド（２′）を形成する熱処理を行うことを特徴とするメモリセル装置の製造方法。
- 隣接するアイランド（２′）との間隔がアイランド（２′）の直径に対し最大で１０：１となるようにアイランド（２′）を形成することを特徴とする請求項６記載の方法。
- 単結晶の半導体領域（１）の表面をエッチングにより露出させ、該表面を炉内の酸化雰囲気中で所定の温度及び酸化時間で熱酸化してアモルファス層（２）を形成し、引き続き上記炉内でアモルファス層（２）上に多結晶半導体材料（３）を析出させることを特徴とする請求項６又は７記載の方法。
- 熱酸化を多結晶の半導体材料（３）の析出温度よりも低い温度で行うことを特徴とする請求項８記載の方法。
- 単結晶の半導体領域（１）が少なくとも電気接続部の範囲にシリコンを有し、コンデンサ電極が少なくとも電気接続部の範囲に多結晶のシリコンを有し、アモルファス層をＳｉＯ2 から形成し、アモルファス層を５００〜６２５℃の温度及び４〜８分の酸化時間での熱処理により形成し、アイランド（２′）を形成するための熱処理を９５０〜１１５０℃で行うことを特徴とする請求項８又は９のいずれか１つに記載の方法。
- アイランド（２′）が単結晶の半導体領域（１）の表面に平行に０．５〜５０ｎｍの範囲の寸法及び隣接するアイランド（２′）との間に０．５〜５０ｎｍの範囲の間隔を有し、単結晶の半導体領域（１）の表面に垂直方向に０．５ｎｍ〜１５ｎｍの範囲の厚さを有することを特徴とする請求項６乃至１０のいずれか１つに記載の方法。
- 請求項６乃至１１のいずれか１つに記載の方法により製造される、コンデンサ電極の多結晶の半導体材料と単結晶の半導体領域との間に電気接続部が設けられるメモリセルを特徴とするメモリセル装置。
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