JP3674520B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に外部電源から内部電源電圧を生成する内部電源回路と、スイッチング制御して内部電源電圧を容量性負荷に出力するスイッチング回路とを有する半導体集積回路装置に関する。
【0002】
【従来の技術】
従来のこの種の半導体集積回路装置の一例を図8を参照して説明する。図において、100は、半導体集積回路装置で、電源端子1に外部電源VCCが接続され、接地端子2が接地され、入力端子3に入力信号Vinが供給され、出力端子4に容量性負荷CLが接続される。半導体集積回路装置100は、外部電源電圧VCCから所望の内部電源電圧VHLを生成する内部電源回路10と、入力信号Vinによりスイッチング制御して内部電源電圧VHLを出力端子4に出力するスイッチング回路20とを具備している。
【0003】
内部電源回路10は、直列接続された抵抗11と抵抗12との接続点で外部電源電圧VCCが所望の電圧レベルに分割され、演算増幅器13を介して内部電源電圧VHLとしてスイッチング回路20に出力される構成としている。
演算増幅器13は、具体的な構成例を図9に示すように、直列接続されたPチャネル型MOSFET14とNチャネル型MOSFET15とを出力段に有し、MOSFET14のソースが電源端子1に接続され、MOSFET15のソースが接地端子2に接続され、MOSFET14とMOSFET15との接続点から内部電源電圧VHLが出力される構成としている。
【0004】
スイッチング回路20は、Pチャネル型MOSFET21とNチャネル型MOSFET22とからなるCMOS構成を有し、MOSFET21のソースに内部電源電圧VHLが供給され、MOSFET22のソースに接地端子2が接続され、入力端子3からの入力信号Vinがインバータ23を介してMOSFET21およびMOSFET22のゲートに供給されることにより、MOSFET21およびMOSFET22がオン/オフ制御されて、MOSFET21とMOSFET22との接続点から出力端子4に内部電源電圧VHLが出力電圧Voutとして出力される構成としている。
【0005】
上記構成の半導体集積回路装置100の動作は、電源端子1に外部電源電圧VCCが供給されると、抵抗11と抵抗12との接続点で外部電源電圧VCCが所望の電圧レベルに分割され、演算増幅器13を介して内部電源回路10から内部電源電圧VHLとして出力される。内部電源回路10から内部電源電圧VHLが出力されている状態で、図10に示すように、入力信号Vinが“L=0”レベルから“H=VCC”レベルになり、スイッチング回路20のMOSFET21がオンすると、内部電源回路10からMOSFET21を介して出力端子4に接続されている容量性負荷CLに電流が流れ、出力電圧Voutは、内部電源電圧VHLまで立ち上がる。
【0006】
【発明が解決しようとする課題】
ところで、上記の半導体集積回路装置において、出力電圧Voutが、内部電源電圧VHLまで立ち上がるとき、MOSFET21のゲートの電位は“L”レベルであり、MOSFET21はフルにオンしている。これに対して、内部電源回路10の演算増幅器13は、外部電源電圧VCCが抵抗11と抵抗12との接続点で分割されて非反転入力端に供給されている状態で、MOSFET14のゲートの電位は“L=0”レベルにはならないため、MOSFET14はオンしているもののフルにはオンしていない。このとき、例えば、MOSFET14のサイズがMOSFET21と同じサイズに設計されているとすると、MOSFET21はフルにオンしているのに対して、MOSFET14はフルにはオンしていないため、MOSFET21の電流能力に対してMOSFET14の電流能力は十分ではなく、演算増幅器13は、電流変化に対する動作速度が遅く、スイッチング時の高速な電流変化に追随できず、図10に示すように、内部電源電圧VHLが一旦低下した後、所望の電圧になるまでの立ち上がり波形の傾きが緩やかなため、出力電圧Voutの立ち上がり波形の傾きも緩やかになるという問題がある。演算増幅器13の電流変化に対する動作速度を速くするために演算増幅器13に含まれる出力トランジスタ14のサイズを大きくすればよいが、半導体集積回路装置のチップサイズが大きくなるという問題がある。
本発明は上記問題点に鑑み、スイッチング回路がスイッチングオンしたとき瞬時に内部電源回路の電流能力を上げることによりスイッチング速度を速くした半導体集積回路装置を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明の半導体集積回路装置は、入力信号に応答して容量性負荷への電圧供給をオン/オフ制御するスイッチング回路と、前記スイッチング回路の電源入力端に所望の電源電圧を供給するように制御される出力トランジスタを有する内部電源回路とを具備した半導体集積回路装置において、前記内部電源回路は、さらに、前記スイッチング回路がオン制御され前記出力トランジスタから前記容量性負荷に電流が流れるときに前記入力信号の前エッジを検出してワンショットパルスを生成するショット回路を有し、前記ワンショットパルスの期間に前記出力トランジスタの制御端子の電位を前記出力トランジスタの電流供給能力を増加させる方向にシフトさせることを特徴とする。
【0008】
【発明の実施の形態】
以下、この発明の第1実施例について図1を参照して説明する。尚、図8と同一のものについては同一符号を付してその説明を省略する。図において、200は、半導体集積回路装置で、電源端子1に外部電源VCCが接続され、接地端子2が接地され、入力端子3に入力信号Vinが供給され、出力端子4に容量性負荷CLが接続される。半導体集積回路装置200は、外部電源電圧VCCから所望の内部電源電圧VHLを生成する内部電源回路30と、入力信号Vinによりスイッチング制御して内部電源電圧VHLを出力端子4に出力する、図8に示したのと同一構成のスイッチング回路20とを具備している。
【0009】
内部電源回路30は、図8に示した内部電源回路10と同様に、直列接続された抵抗11と抵抗12との接続点で外部電源電圧VCCが所望の電圧レベルに分割され、演算増幅器13を介して内部電源電圧VHLとしてスイッチング回路20に出力される構成としているが、この他に本発明のポイントとなる以下の構成を有している。オンすることにより内部電源回路30の電流能力を上げるためのNチャネル型MOSFET31と、入力信号Vinの“H”レベルへの立ち上がりエッジで出力するワンショットパルスによりMOSFET31をオンさせるショット回路32とを有している。
【0010】
MOSFET31のドレインは、図2に示すように、演算増幅器13の出力段のハイサイド側を構成するPチャネル型MOSFET14のゲートに接続されている。MOSFET31のソースは、接地端子2に接続されている。ショット回路32は、図2に示すように、遅延回路33、インバータ34、2入力NAND回路35、およびインバータ36から構成されている。入力信号Vinは2入力NAND回路35の2入力の一方の入力端と遅延回路33の入力端に供給される。遅延回路33の出力はインバータ34を介して2入力NAND回路35の2入力の他方の入力端に供給される。2入力NAND回路35の出力はインバータ36を介して、ショット回路32の出力として、MOSFET31のゲートに供給される。
【0011】
上記構成の半導体集積回路装置200の動作は、電源端子1に外部電源電圧VCCが供給されると、抵抗11と抵抗12との接続点で外部電源電圧VCCが所望の電圧レベルに分割され、演算増幅器13を介して内部電源回路30から内部電源電圧VHLとして出力される。内部電源回路30から内部電源電圧VHLが出力されている状態で、図3に示すように、入力信号Vinが“L”レベルから“H”レベルになると、スイッチング回路20のMOSFET21がオンする。このとき入力信号Vinの“H”レベルへの立ち上がりエッジで内部電源回路30のショット回路32からワンショットパルスがMOSFET31のゲートに供給され、MOSFET31がオンする。MOSFET31がオンすると、内部電源回路30の演算増幅器13に含まれるMOSFET14のゲートの電位が“L”レベルになり、MOSFET14がフルにオンして外部電源VCCからMOSFET14およびMOSFET21を介して容量性負荷に急速に電流が流れ、内部電源回路30からの内部電源電圧VHLおよびスイッチング回路20からの出力電圧Voutは、急な傾きの立ち上がり波形で立ち上がる。
【0012】
以上説明したように、入力信号Vinの立ち上がりエッジで立ち上がるショット回路32からのワンショットパルスにより、MOSFET31をオンさせ、演算増幅器13に含まれるMOSFET14をフルにオンさせるので、ワンショットパルスの期間だけ演算増幅器13の電流能力が上がり、出力端子4からの出力電圧Voutの立ち上がり波形の傾きが急峻となる。
【0013】
次に、この発明の第2実施例について図4を参照して説明する。
図において、300は、半導体集積回路装置で、電源端子5に外部電源−VCCが接続され、接地端子6が接地され、入力端子7に入力信号−Vinが供給され、出力端子8に容量性負荷CLが接続される。半導体集積回路装置300は、外部電源電圧−VCCから所望の内部電源電圧−VHLを生成する内部電源回路40と、入力信号Vinによりスイッチング制御して内部電源電圧−VHLを出力端子8に出力するスイッチング回路60とを具備している。
【0014】
内部電源回路40は、図1に示した内部電源回路30と同様に、抵抗41、抵抗42、演算増幅器43、Pチャネル型MOSFET51およびショット回路52を有している。
演算増幅器43は、具体的な構成例を図5に示すように、直列接続されたNチャネル型MOSFET44とPチャネル型MOSFET45とを出力段に有し、MOSFET44のソースが電源端子5に接続され、MOSFET45のソースが接地端子6に接続され、MOSFET44とMOSFET45との接続点から内部電源電圧−VHLが出力される構成としている。
【0015】
MOSFET51のドレインは、図6に示すように、演算増幅器43の出力段のロウサイド側を構成するNチャネル型MOSFET44のゲートに接続されている。MOSFET51のソースは接地端子6に接続されている。ショット回路52は、図6に示すように、遅延回路53、インバータ54、2入力NOR回路55、およびインバータ56から構成されている。入力信号−Vinは2入力NOR回路55の2入力の一方の入力端と遅延回路53の入力端に供給される。遅延回路53の出力はインバータ54を介して2入力NOR回路55の2入力の他方の入力端に供給される。2入力NOR回路55の出力はインバータ56を介して、ショット回路52の出力として、MOSFET51のゲートに供給される。
【0016】
スイッチング回路60は、図8に示した内部電源回路20と同様に、Nチャネル型MOSFET61とPチャネル型MOSFET62とからなるCMOS構成を有し、MOSFET61のソースに内部電源電圧−VHLが供給され、MOSFET62のソースに接地端子6が接続され、入力端子7からの入力信号−Vinがインバータ63を介してMOSFET61およびMOSFET62のゲートに供給されることにより、MOSFET61およびMOSFET62がオン/オフ制御されて、MOSFET61とMOSFET62との接続点から出力端子8に内部電源電圧−VHLが出力電圧−Voutとして出力される構成としている。
【0017】
上記構成の半導体集積回路装置300の動作は、電源端子5に外部電源電圧−VCCが供給されると、抵抗41と抵抗42との接続点で外部電源電圧−VCCが所望の電圧レベルに分割され、演算増幅器43を介して内部電源回路40から内部電源電圧−VHLとして出力される。内部電源回路40から内部電源電圧−VHLが出力されている状態で、図7に示すように、入力信号−Vinが“H=0”レベルから“L=−VCC”レベルになると、スイッチング回路60のMOSFET61がオンする。このとき入力信号−Vinの“L”レベルへの立ち下がりエッジで内部電源回路40のショット回路52からワンショットパルスがMOSFET51のゲートに供給され、MOSFET51がオンする。MOSFET51がオンすると、内部電源回路40の演算増幅器43に含まれるMOSFET44のゲートの電位が“H”レベルになり、MOSFET44がフルにオンして外部電源−VCCからMOSFET44およびMOSFET61を介して容量性負荷に急速に電流が流れ、内部電源回路40からの内部電源電圧−VHLおよびスイッチング回路60からの出力電圧−Voutは、急な傾きの立ち下がり波形で立ち下がる。
【0018】
以上説明したように、入力信号−V inの立ち下がりエッジで立ち下がるショット回路52からのワンショットパルスにより、MOSFET51をオンさせ、演算増幅器43に含まれるMOSFET44をフルにオンさせるので、ワンショットパルスの期間だけ演算増幅器43の電流能力が上がり、出力端子8からの出力電圧−Voutの立ち下がり波形の傾きが急峻となる。
【0019】
【発明の効果】
以上に説明したように、本発明の半導体集積回路装置によれば、内部電源回路の回路規模をあまり大きくすることなく、例えば、演算増幅器に含まれる出力トランジスタのサイズを大きくすることなく、半導体集積回路装置のスイッチング速度を速くすることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例の半導体集積回路装置のブロック図。
【図2】 図1に示す半導体集積回路装置の内部電源回路の要部回路図。
【図3】図1に示す半導体集積回路装置の動作を説明するための波形図。
【図4】本発明の第2実施例の半導体集積回路装置のブロック図。
【図5】図4に示す半導体集積回路装置の内部電源回路に使用される一例の演算増幅器の回路図。
【図6】図4に示す半導体集積回路装置の内部電源回路の要部回路図。
【図7】図4に示す半導体集積回路装置の動作を説明するための波形図。
【図8】従来の半導体集積回路装置のブロック図。
【図9】図1および図8に示す半導体集積回路装置の内部電顕回路に使用される一例の演算増幅器の回路図。
【図10】 図8の半導体集積回路装置の動作を説明するための波形図。
【符号の説明】
13、43 演算増幅器
14 Pチャンネル型MOSFET
44 Nチャンネル型MOSFET
20、60 スイッチング回路
30、40 内部電源回路
31 Nチャンネル型MOSFET
51 Pチャンネル型MOSFET
32、52 ショット回路
Claims (6)
- 入力信号に応答して容量性負荷への電圧供給をオン/オフ制御するスイッチング回路と、前記スイッチング回路の電源入力端に所望の電源電圧を供給するように制御される出力トランジスタを有する内部電源回路とを具備した半導体集積回路装置において、
前記内部電源回路は、さらに、前記スイッチング回路がオン制御され前記出力トランジスタから前記容量性負荷に電流が流れるときに前記入力信号の前エッジを検出してワンショットパルスを生成するショット回路を有し、前記ワンショットパルスの期間に前記出力トランジスタの制御端子の電位を前記出力トランジスタの電流供給能力を増加させる方向にシフトさせることを特徴とする半導体集積回路装置。 - 前記ワンショットパルスにより前記出力トランジスタの制御端子の電位を前記出力トランジスタがフルにオンする電位にすることを特徴とする請求項1記載の半導体集積回路装置。
- 前記外部電源電圧および内部電源電圧が所定電位に対して正極性電圧であり、前記出力トランジスタがPチャネル型MOSトランジスタであることを特徴とする請求項1記載の半導体集積回路装置。
- 前記外部電源電圧および内部電源電圧が所定電位に対して負極性電圧であり、前記出力トランジスタがNチャネル型MOSトランジスタであることを特徴とする請求項1記載の半導体集積回路装置。
- 前記MOSトランジスタのゲートと前記所定電位間にNチャネル型MOSトランジスタを接続し、このゲートに前記ショット回路を接続したことを特徴とする請求項3記載の半導体集積回路装置。
- 前記MOSトランジスタのゲートと前記所定電位間にPチャネル型MOSトランジスタを接続し、このゲートに前記ショット回路を接続したことを特徴とする請求項4記載の半導体集積回路装置。
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