JP3669889B2 - 半導体集積回路装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、メモリを内蔵する半導体集積回路装置（以下「ＩＣ」という）のメモリの増設に関する。
【０００２】
【従来の技術】
図１３に示すように、従来のメモリ内蔵のＩＣ３０は、ＲＯＭブロック３１およびその他のブロックより構成され、ＲＯＭブロック３１の入出力端子は金属配線３２によりＩＣ３０の内部で他のブロックと接続されている。通常、ＲＯＭブロック３１の入出力信号は、直接ＩＣ３０の外部に出ることはない。
【０００３】
このようなメモリが内蔵されているＩＣにはマイクロコンピュータ（以下「マイコン」という）等があるが、通常マイコンは制御等のシステムを実現するために用いられる。例えば、１チップマイコンを用いて家電製品の制御を行う場合、内蔵されているＲＯＭにプログラムを、またＲＡＭにデータ等を格納している。このとき、それぞれのメモリ容量は、チップコストを抑えるためにシステムが必要とする最小限の容量に設定される。ところで、昨今の家電製品は新製品開発のサイクルが早く、その度に機能の向上や新機能の追加が要求されている。これらの機能の向上は、通常制御システムに組み込まれたマイコンのＲＯＭ内のプログラムを書き換えることで実現している。
【０００４】
【発明が解決しようとする課題】
しかしながら、製品の機能向上を図るためには、一般的に制御が複雑になり、機能追加を実現するためにはプログラムの追加が必要で、これによりプログラムの容量が増加し、従来から使用しているマイコンではメモリ容量が不足するという問題が生じる。このような場合には、マイコンのメモリ容量を増すか、システムボード上に増設メモリを搭載する必要があるが、前者では必要なメモリ容量を有するマイコンを、後者ではシステムボードを再設計しなければならず、いずれも開発コストの著しい増大を招いてしまう。
【０００５】
また、このようなことを当初から予想して、予めメモリ容量に余裕をもたせておけば、当初は不要であるメモリ分のコストを負担することになる。機能向上に伴ってプログラム容量が増えた場合も、不要なメモリ容量はコスト面で負担であり、逆に予想以上のメモリ容量が必要になれば、前述のようにマイコン本体やシステムボードの再設計という問題が生じてしまう。
【０００６】
特開平３−２６８４５０号公報に、補助ＩＣの積層によるＩＣの不良ブロックの救済方法が開示されている。この方法を用いると、ＩＣのチップサイズの増加やシステムボードの大型化を防ぐことができるが、ＩＣの不良ブロックからＩＣ内部への配線の切断や出力を外部に出さないという処理を施しているため、不良ブロックなので当然であるが、使用できないブロックが生じてしまう。
【０００７】
本発明は、このような問題を解決し、システムの機能向上等に伴い、メモリ容量の増加が必要な場合に、チップサイズを変えることなしにメモリ容量の増加を図ることのできるＩＣを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明では、半導体集積回路装置すなわちＩＣは、内蔵されたメモリブロックの選択または非選択信号の切り換え手段および増設メモリの選択または非選択信号の切り換え手段を有し、これらの切り換え手段として切り換えの制御を行うための選択信号生成回路を備え、また内部に増設メモリと内蔵されたメモリブロックとの接続用パッドを備え、上記のＩＣ上に増設メモリを積層し、接続用パッドと増設メモリの外部接続用パッドを電気的に接続し、増設メモリの電源パッドおよびグランドパッドとリードフレームの電源ピンおよびグランドピンをワイヤにより直接接続するものとする。
【０００９】
この構成によると、ＩＣのメモリ容量が適量であれば内蔵メモリのみを選択して使用できる。また、メモリ容量を増やしたい場合には、増設メモリを付加し、いずれかのメモリを選択することで、容易にメモリの増量が可能となる。ＩＣには接続用パッドが備えられているため、増設メモリの付加は容易である。また、増設メモリをＩＣ上に積層することにより、チップサイズの増大を避けることができる。また、電力をリードフレームから増設メモリに直接供給することができるため、増設メモリに必要な電流容量の確保が容易である。
【００１１】
上記のＩＣに、選択または非選択信号の切り換え手段の信号の種類に応じて、ＩＣ内部の接続用パッドと内蔵されたメモリブロックを電気的に切断する手段を備えるとよい。接続用パッドは寄生容量の原因になることがあるが、接続用パッドと内蔵されたメモリブロックを電気的に切断することで、メモリブロックが選択されているときの寄生容量の影響をなくすことができる。
【００１２】
本発明ではまた、上記のＩＣを用いて構築されたシステムにおいてプログラムの追加または修正が生じた場合、追加または修正したプログラムを搭載した増設メモリを積層することで、そのシステムのプログラムの追加または修正が行えるものとする。このようにすると、ＩＣ側のプログラムについては、例えばジャンプ先アドレスの変更等の必要最小限の変更を施すだけでよいため、プログラムの追加または修正を能率よく行うことができる。
【００１３】
本発明ではまた、ＩＣに増設メモリを積層して構築されたシステムにおいてプログラムの追加または修正が生じた場合、増設メモリ内のプログラムの追加または修正のみで、そのシステムのプログラムの追加または修正が行えるものとする。このようにすると、ＩＣ側のプログラムについては何の変更も施す必要がないため、きわめて能率よくプログラムの追加または修正をすることができる。
【００１４】
上記のＩＣは、増設メモリが選択されていない場合に、接続用パッドと内蔵されたメモリブロックを電気的に切断する手段を備えるものとすることもできる。増設メモリを使用しないときに、寄生容量の原因となる可能性のある接続用パッドをメモリブロックから切断することで、内蔵のメモリブロックを使用する際の寄生容量の影響を防止することが可能になる。
【００１６】
ここで、増設メモリに、リードフレームの電源ピンおよびグランドピンに直接接続するためのワイヤ専用のパッドを備えるとよい。同一のパッドに複数のワイヤを取り付けると、取り付け作業が難しくなるとともにパッドも損傷し易くなるが、専用のパッドを設けることで、容易にかつ損傷なくワイヤを取り付けることが可能になる。
【００１７】
【発明の実施の形態】
以下、本発明のＩＣの実施形態について図面を参照しながら説明する。ここではメモリとしてＲＯＭを使用する例について述べるが、本発明はＲＯＭ以外のメモリを使用する構成にも適用可能である。
【００１８】
図１に第１の実施形態のＩＣを示す。このＩＣは後に増設メモリを積層することを考慮して作製されており、以下、このＩＣをマザーチップ、増設メモリをドータチップと呼んで、両者を区別することにする。
【００１９】
マザーチップ１０は、図１３に示した従来のＩＣ３０と同様に、ＲＯＭブロック１１および他のブロックにより構成されているが、本実施形態におけるＲＯＭブロック１１の入出力端子は、パッド付き金属配線１２によってマザーチップ１０内の他のブロックと接続されている。配線１２には、アドレス、クロック等の入力信号を他のブロックからＲＯＭブロック１１に伝送するものや、プログラムコードやデータ等の出力信号をＲＯＭブロック１１から他のブロックに伝送するものが含まれている。
【００２０】
マザーチップ１０の各ブロックの構成はマザーチップ１０の用途に応じて大きく異なるが、配線１２にパッドが設けられていることは、ブロックの構成によらず不変である。このようなマザーチップ１０を使用するシステムにおいて、その機能向上の要請からメモリ容量を増加する必要が生じた場合、その増加分のメモリ容量を有するドータチップをマザーチップ１０に積層することで対応することができる。配線１２のパッドはドータチップをマザーチップ１０に電気的に接続するために用いられる。
【００２１】
マザーチップ１０内のＲＯＭブロック１１に接続された配線１２のパッド１３と、ドータチップ１４に設けられた入出力用のパッド１５の位置の例を図２に示す。ドータチップ１４のパッド１５はチップ内部に形成されているメモリの入出力端子に接続されている。ドータチップ１４はＲＯＭブロック１１と同程度の大きさ（面積）を有している。（ａ）に示すように、パッド１３はＲＯＭブロック１１が形成されている部位に近いマザーチップ１０の表面に設けられており、また、（ｂ）に示すように、パッド１５はドータチップ１４の表面の周辺部に設けられている。
【００２２】
この例において、ドータチップ１４をマザーチップ１０に積層する様子を図３に示す。また、積層後のマザーチップ１０とドータチップ１４の側面を図４に示す。ドータチップ１４は、パッド１５が設けられた面がマザーチップ１０の反対側を向くように、マザーチップ１０のＲＯＭブロック１１が設けられた部位の表面に載置されて、接着剤等により固定される。そして、パッド１３とパッド１５の対応するもの同士がワイヤ１６によって接続される。この場合、ドータチップ１４のパッド１５は、ワイヤの交差を避け、かつワイヤが長くなり過ぎるのを避けるために、マザーチップ１０のパッド１３と同じ順序で、かつ同程度の間隔で配設するのが好ましい。
【００２３】
マザーチップ１０のパッド１３と、ドータチップ１４のパッド１５の位置の他の例を図５に示す。この例では、ドータチップ１４はＲＯＭブロック１１よりもやや大きく設定されている。（ａ）に示すように、パッド１３はＲＯＭブロック１１が形成されている部位に近いマザーチップ１０の表面に設けられており、また、（ｂ）に示すように、パッド１５はドータチップ１４の表面の周辺部に設けられている。
【００２４】
この例において、ドータチップ１４をマザーチップ１０に積層する様子を図６に示し、積層後のマザーチップ１０とドータチップ１４の側面を図７に示す。ドータチップ１４は、パッド１５が設けられた面がマザーチップ１０に対面するように、マザーチップ１０の表面のＲＯＭブロック１１が設けられた部位全体を含む領域１７に載置される。マザーチップ１０のパッド１３とドータチップ１４のパッド１５は、図７に示すように、パッド１３上にあらかじめ設けておいたはんだバンプ１８によって接続される。この場合、ドータチップ１４のパッド１５は、マザーチップ１０のパッド１３に対して鏡面対称になるように配設しておく必要がある。
【００２５】
この積層方法では、積層後のドータチップ１４の表面にパッドやワイヤが存在しないため、ドータチップ１４の上により大きな別のチップをさらに積層することも可能である。なお、ここではドータチップ１４をＲＯＭブロック１１よりも大きくして、ＲＯＭブロック１１の全体がドータチップ１４に覆われるようにしているが、必ずしもこのようにする必要はない。例えば、ドータチップ１４をＲＯＭブロック１１と同程度の大きさとして、パッド１５がパッド１３に対向するように、やや位置をずらして積層するようにしてもよい。
【００２６】
マザーチップ１０のＲＯＭブロック１１およびドータチップ１４のメモリの制御に関する構成を図８に示す。マザーチップ１０には、選択信号生成回路２０、ＲＯＭブロック選択信号線２１、ＲＯＭブロック選択信号入力パッド２２、ドータチップ選択信号線２３、およびドータチップ選択信号出力パッド２４が設けられている。一方、ドータチップ１４には、ドータチップ選択信号入力パッド２５が設けられている。ドータチップ１４をマザーチップ１０に積層した状態では、マザーチップ１０のドータチップ選択信号出力パッド２４とドータチップ１４のドータチップ選択信号入力パッド２５が電気的に接続される。この接続は、パッド１３とパッド１５の接続と同様にして行う。
【００２７】
ＲＯＭブロック１１の選択信号およびドータチップ１４の選択信号は、選択信号生成回路２０により、それぞれのＲＯＭに割り当てられたメモリアドレスから生成される。ＲＯＭブロック１１を選択する場合は、選択信号生成回路２０で生成されたＲＯＭブロック選択信号が、ＲＯＭブロック選択信号線２１およびＲＯＭブロック選択信号入力パッド２２を介して、ＲＯＭブロック１１内部に伝搬される。これにより、ＲＯＭブロック１１は入出力可能な状態すなわちイネーブル状態となる。
【００２８】
ドータチップを選択する場合は、選択信号生成回路２０で生成されたドータチップ選択信号が、ドータチップ選択信号線２３、ドータチップ選択信号出力パッド２４、およびドータチップ選択信号入力パッド２５を介して、ドータチップ内部に伝搬される。これにより、ドータチップ１４はイネーブル状態となる。
【００２９】
ＲＯＭブロック１１とドータチップ１４は排他的に選択してもよいし、同時に選択してもよい。排他的に選択する場合は、ＲＯＭブロック選択信号を選択状態にするときにドータチップ選択信号を非選択状態とし、ドータチップ選択信号を選択状態にするときにＲＯＭブロック選択信号を非選択状態にする。非選択状態の選択信号を与えられたＲＯＭブロック１１またはドータチップ１４は、入出力を行わないディスエーブル状態となる。排他的選択は、ＲＯＭブロック１１とドータチップ１４のいずれか一方から継続して読み出しを行う場合に適する。一方、同時選択は、ＲＯＭブロック１１とドータチップ１４の双方から交互に読み出しを行う場合に適する。
【００３０】
マザーチップ１０にドータチップ１４を積層した状態のＩＣをパッケージングして完成部品とするときの、電源およびグランド電位への接続の方法の一例を図９に示す。マザーチップ１０は、電源ピン２９ａおよびグランドピン２９ｂをはじめとする種々の入出力ピンを有するリードフレームのアイランド（不図示）にダイボンディングされ、樹脂により封止される。電源ピン２９ａは完成部品としてのＩＣに電力を供給する電源に接続され、グランドピン２９ｂはグランド電位に接続される。
【００３１】
マザーチップ１０には電源パッド２６ａとグランドパッド２６ｂが設けられており、電源パッド２６ａおよびグランドパッド２６ｂは、ワイヤ２８ａ、２８ｂによってそれぞれ電源ピン２９ａおよびグランドピン２９ｂに接続される。ＲＯＭブロック１１を含めてマザーチップ１０の全ての回路は、電源パッド２６ａを介して供給される電力により動作する。マザーチップ１０には、それぞれ内部で電源パッド２６ａおよびグランドパッド２６ｂに接続されたパッド２６ｃおよび２６ｄも設けられている。
【００３２】
ドータチップ１４には電源パッド２７ａとグランドパッド２７ｂが設けられており、電源パッド２７ａおよびグランドパッド２７ｂは、ワイヤ２８ｃ、２８ｄによってそれぞれマザーチップ１０のパッド２６ｃおよび２６ｄに接続されている。電源パッド２７ａおよびグランドパッド２７ｂは、また、ワイヤ２８ｅ、２８ｆによってそれぞれ電源ピン２９ａおよびグランドピン２９ｂに接続される。したがって、ドータチップ１４は、マザーチップ１０を介して間接に、またマザーチップ１０を介することなく直接に、電源ピン２９ａとグランドピン２９ｂに接続されることになる。ドータチップ１４は、電源パッド２７ａを介して供給される電力により動作する。
【００３３】
ドータチップ１４を電源ピン２９ａとグランドピン２９ｂにマザーチップ１０を介して接続するのは、パッケージングの前に行うＩＣ全体としての動作の検査を容易にするためである。また、ドータチップ１４を電源ピン２９ａとグランドピン２９ｂに直接接続するのは、完成部品として使用するときに必要な電流容量を確保するためである。ドータチップ１４をマザーチップ１０を介してのみ電源ピン２９ａとグランドピン２９ｂに接続する構成とすることも可能であるが、その場合、電流容量確保のために、マザーチップ１０内の電源パッド２６ａとパッド２６ｃを接続する配線およびグランドパッド２６ｂとパッド２６ｄを接続する配線を太くする必要が生じる。
【００３４】
マザーチップ１０とドータチップ１４の電源ピン２９ａとグランドピン２９ｂへの接続の他の例を図１０に示す。この例は、上述の電源パッド２７ａとグランドパッド２７ｂのほかに、もう一組の電源パッド２７ｃとグランドパッド２７ｄをドータチップ１４に設けて、ワイヤ２８ｅと２８ｆの取り付け位置を電源パッド２７ｃとグランドパッド２７ｄに変更したものである。電源パッド２７ａ、２７ｃは互いに接続されており、グランドパッド２７ｂ、２７ｄも互いに接続されている。
【００３５】
このようにパッドをワイヤごとに設けるようにすると、ワイヤの取り付けの際にパッドに与える損傷を軽減して、電気的接続を一層確実にすることができる。また、取り付けに使用するツールが既設のワイヤに接触し難くなり、パッドへのワイヤの取り付けを容易に行うことが可能になる。
【００３６】
なお、ここではリードフレームを使用するパッケージングについて述べたが、上記の接続方法は、電源やグランド電位に接続される配線を有する絶縁基板にＩＣを載置してパッケージングする構成においても採用可能である。
【００３７】
図１１に第２の実施形態のＩＣを示す。このＩＣは第１の実施形態のＩＣに類似する構成であり、既述の構成要素は同一の符号で示して、重複する説明は省略する。第１の実施形態では金属配線１２上にパッド１３を形成していたが、本実施形態では、パッド１３を金属配線１２から分離して形成し、金属配線１２とパッド１３とをスイッチ回路１８を介して接続している。スイッチ回路１８は導通状態と非導通状態とをとり、前述のドータチップ選択信号によって状態を切り換えられる。スイッチ回路１８が導通状態にあるときに、金属配線１２とパッド１３は電気的に接続され、スイッチ回路１８が非導通状態にあるときに、金属配線１２とパッド１３の電気的接続は断たれる。
【００３８】
スイッチ回路１８の具体例を図１２に示す。このスイッチ回路１８は、Ｐチャンネルトランジスタ１８ｐ、Ｎチャンネルトランジスタ１８ｎ、およびインバータ１８ｊより成る。トランジスタ１８ｐおよび１８ｎのソース同士とドレイン同士は接続されており、一方の接続点１８ａが金属配線１２に、他方の接続点１８ｂがパッド１３に接続されている。Ｎチャンネルトランジスタ１８ｎのゲートはドータチップ選択信号線２３に直接接続されており、Ｐチャンネルトランジスタ１８ｐのゲートはインバータ１８ｊを介してドータチップ選択信号線２３に接続されている。
【００３９】
ドータチップ選択信号が選択状態であるハイレベルのとき、ハイレベルを与えられるＮチャンネルトランジスタ１８ｎおよびローレベルを与えられるＰチャンネルトランジスタ１８ｐは共に導通状態となって、金属配線１２とパッド１３が接続される。一方、ドータチップ選択信号が非選択状態であるローレベルのとき、ローレベルを与えられるＮチャンネルトランジスタ１８ｎおよびハイレベルを与えられるＰチャンネルトランジスタ１８ｐは共に非導通状態となり、金属配線１２とパッド１３の接続は断たれる。
【００４０】
ドータチップ選択信号およびＲＯＭブロック選択信号を生成する選択信号生成回路２０は、ＲＯＭブロック１１およびドータチップ１４からの読み出しを行うためのインターフェース回路１９の一部として構成されている。選択信号生成回路２０は、マザーチップ１０にドータチップ１４が積層されているときは、インターフェース回路１９がドータチップ１４からの読み出しを行うか否かに応じて、ドータチップ選択信号を選択状態または非選択状態にするが、マザーチップ１０にドータチップ１４が積層されていないときは、ドータチップ選択信号を常に非選択状態にする。
【００４１】
したがって、パッド１３が金属配線１２に接続されるのは、マザーチップ１０にドータチップ１４が積層されており、かつ、ドータチップ１４が選択されている時のみとなる。パッド１３はある程度の面積をもつため寄生容量の原因となる可能性があるが、パッド１３と金属配線１２の電気的接続を断つことにより、その寄生容量がＲＯＭブロックの入出力信号に影響を及ぼすことを避けることが可能になる。すなわち、ＲＯＭブロックの入出力信号の遅延や波形なまりが防止される。これによりＩＣの信頼性が確保される。
【００４２】
パッド１３をマザーチップ１０内の配線や回路から離れた位置に設ければ寄生容量の発生を避けることができるが、そのようにするとマザーチップ１０の大型化や設計の自由度の低下を招くことになる。本実施形態のＩＣのようにスイッチ回路を備える構成では、他の配線や回路との相対位置を特に考慮することなく、所望の位置にパッドを配設することができる。なお、ドータチップ１４の入出力はドータチップ１４内に設けられているバッファを介して行われるため、その入出力信号に寄生容量の影響が及ぶ心配はない。
【００４３】
【発明の効果】
内蔵のメモリブロックおよび増設メモリの選択または非選択を切り換える選択信号生成回路と、増設メモリと内蔵のメモリブロックとの接続用パッドを備え、ＩＣ上に増設メモリを積層し、接続用パッドと増設メモリの外部接続用パッドを電気的に接続し、増設メモリの電源パッドおよびグランドパッドとリードフレームの電源ピンおよびグランドピンをワイヤにより直接接続する本発明のＩＣでは、ＩＣのメモリ容量が適量であれば内蔵メモリのみを選択して使用し、メモリ容量を増やしたい場合には増設メモリを付加していずれかのメモリを選択することで、容易にメモリの増量が可能となる。しかも、ＩＣには接続用パッドが備えられているため、増設メモリの付加は容易である。また、ＩＣ側のメモリ内に不具合が生じた場合、増設メモリのみを選択することで、ＩＣの不良を救済することも可能になる。このように、各種変更に応じたＩＣやシステムボードの再設計が不要となり、開発コストおよび開発期間を大幅に削減することができる。
【００４４】
また、メモリ容量を増加させながらも、チップサイズの増大を避けることができ、増設メモリ上に別の増設メモリを積層することも可能であり、チップサイズの増大を伴うことなく、さらにメモリ容量を増加させることもできる。また、増設メモリが必要とする電流を容易に確保することができる。
【００４６】
選択または非選択信号の切り換え手段の信号の種類に応じて、ＩＣ内部の接続用パッドと内蔵のメモリブロックを電気的に切断する手段を備える構成では、接続用パッドに起因する寄生容量の影響をなくすことができる。これにより、メモリブロックの入出力信号の波形なまりや遅延が避けられて、信頼性の高いＩＣとなる。
【００４７】
ＩＣを用いて構築されたシステムにおいてプログラムの追加または修正が生じた場合、追加または修正したプログラムを搭載した増設メモリを積層することで、そのシステムのプログラムの追加または修正が行えるようにすると、ＩＣ側のプログラムについては必要最小限の変更を施すだけでよくなり、システム開発に要するコストの低減および期間の短縮を図ることができる。
【００４８】
ＩＣに増設メモリを積層して構築されたシステムにおいてプログラムの追加または修正が生じた場合、増設メモリ内のプログラムの追加または修正のみで、そのシステムのプログラムの追加または修正が行えるようにすると、ＩＣ側のプログラムについては何の変更も施す必要がなくなり、システム開発を一層効率よく行うことが可能になる。
【００４９】
増設メモリが選択されていない場合に、接続用パッドと内蔵されたメモリブロックを電気的に切断する手段を備える構成でも、接続用パッドに起因する寄生容量の影響をなくすことができるため、メモリブロックの入出力信号に波形なまりや遅延のない信頼性の高いＩＣとなる。
【００５１】
リードフレームの電源ピンおよびグランドピンに直接接続するためのワイヤ専用のパッドを増設メモリに備える構成では、ワイヤの取り付けが容易であり、しかも、パッドの損傷が避けられて、電気的接続を確実に行うことができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態のＩＣのマザーチップの構成を模式的に示す図。
【図２】 第１の実施形態のＩＣのマザーチップのパッドとドータチップのパッドの位置関係の例を示す図。
【図３】 図２の例のマザーチップとドータチップを積層する様子を示す斜視図。
【図４】 図２の例のマザーチップとドータチップの積層した状態での側面図。
【図５】 第１の実施形態のマザーチップのパッドとドータチップのパッドの位置関係の他の例を示す図。
【図６】 図５の例のマザーチップとドータチップを積層する様子を示す斜視図。
【図７】 図５の例のマザーチップとドータチップの積層した状態での側面図。
【図８】 第１の実施形態のＩＣのマザーチップのＲＯＭブロックおよびドータチップのメモリの制御に関する構成を模式的に示す図。
【図９】 第１の実施形態のＩＣを完成部品とするときの電源およびグランド電位への接続の方法の例を示す図。
【図１０】 第１の実施形態のＩＣを完成部品とするときの電源およびグランド電位への接続の方法の他の例を示す図。
【図１１】 本発明の第２の実施形態のＩＣの構成を模式的に示す図。
【図１２】 第２の実施形態のＩＣのマザーチップに備えるスイッチ回路の構成の例を示す図。
【図１３】 従来のＩＣの構成を模式的に示す図。
【符号の説明】
１０ マザーチップ
１１ ＲＯＭブロック
１２ 金属配線
１３ パッド
１４ ドータチップ
１５ パッド
１６ ワイヤ
１８ スイッチ回路
１９ インターフェース回路
２０ 選択信号生成回路
２１ ＲＯＭブロック選択信号線
２２ ＲＯＭブロック選択信号入力パッド
２３ ドータチップ選択信号線
２４ ドータチップ選択信号出力パッド
２５ ドータチップ選択信号入力パッド
２６ａ 電源パッド
２６ｂ グランドパッド
２６ｃ パッド
２６ｄ パッド
２７ａ 電源パッド
２７ｂ グランドパッド
２７ｃ 電源パッド
２７ｄ グランドパッド
２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ ワイヤ
２９ａ 電源ピン
２９ｂ グランドピン

Claims (6)

  1. 半導体集積回路装置において、内蔵されたメモリブロックの選択または非選択信号の切り換え手段および増設メモリの選択または非選択信号の切り換え手段を有し、
    上記切り換え手段として切り換えの制御を行うための選択信号生成回路を設け、
    また内部に増設メモリと内蔵されたメモリブロックとの接続用パッドを設け、
    上記半導体集積回路装置上に増設メモリを積層し、上記接続用パッドと上記増設メモリの外部接続用パッドを電気的に接続し、
    上記増設メモリの電源パッドおよびグランドパッドとリードフレームの電源ピンおよびグランドピンをワイヤにより直接接続したことを特徴とする半導体集積回路装置。
  2. 上記選択または非選択信号の切り換え手段の信号の種類に応じて、上記半導体集積回路装置内部の接続用パッドと内蔵されたメモリブロックを電気的に切断する手段を設けたことを特徴とする請求項１に記載の半導体集積回路装置。
  3. 上記半導体集積回路装置を用いて構築されたシステムにおいてプログラムの追加または修正が生じた場合、追加または修正したプログラムを搭載した増設メモリを積層することで、上記システムのプログラムの追加または修正が行えることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
  4. 上記半導体集積回路装置に増設メモリを積層して構築されたシステムにおいてプログラムの追加または修正が生じた場合、上記増設メモリ内のプログラムの追加または修正のみで、上記システムのプログラムの追加または修正が行えることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
  5. 上記増設メモリが選択されていない場合に、接続用パッドと内蔵されたメモリブロックを電気的に切断する手段を設けたことを特徴とする請求項１に記載の半導体集積回路装置。
  6. 上記増設メモリに、リードフレームの電源ピンおよびグランドピンに直接接続するためのワイヤ専用のパッドを設けたことを特徴とする請求項１に記載の半導体集積回路装置。
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