JP3666563B2 - 撮像装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、主として静止画撮影を行うための撮像装置に関するものである。
【0002】
【従来の技術】
従来、動画像信号処理方式を用いた高画質の静止画撮像装置については、特開平7−298140号公報(以下、従来例という)に記載されたものが知られている。
【0003】
以下、この従来例の撮像装置について説明する。
【0004】
この従来例の撮像装置は、行列状に配列された複数個の光電変換素子を持つ固体撮像素子(以下、CCDと表記する)と、光量調整手段と遮光手段を有する絞りを備え、CCDには、フィールド色差線順次方式のカラーフィルタを有している。
【0005】
この従来例の撮像装置における動作タイミングについて、さらに具体的に図16を参照して説明する。
【0006】
図16において、401は垂直方向の基準信号としてのVD信号、402は静止画撮影パルス、403は遮光動作、404、405はCCDの垂直転送部の駆動パルスである。なお、404は奇数ラインの光電変換素子の蓄積電荷読みだしゲートを兼ね、405は偶数ラインの光電変換素子の蓄積電荷読みだしゲートを兼ねている場合を示している。また、406は奇数ラインの光電変換素子の電荷蓄積時間、407は偶数ラインの光電変換素子の電荷蓄積時間、408はCCDの出力タイミング、409はメモリ書き込みタイミング、410はメモリからの読み出しと信号処理タイミングを表している。
【0007】
図16に示すように、CCDで1フィールド分の期間にわたって被写体を撮像した後、遮光手段により遮光し、次に、CCDの奇数ラインの光電変換素子で発生した電荷と、偶数ラインの光電変換素子で発生した電荷をそれぞれ時系列に読み出し、前記奇数ラインと偶数ラインの信号を一旦メモリに記憶する。続いて、このメモリに書き込まれた電荷を奇数ラインと偶数ライン各一行ずつ同時に読み出して両信号を加算処理する。
【0008】
【発明が解決しようとする課題】
このように、従来例では、1枚の静止画を撮影するためには、撮像素子の奇数ラインの信号の読み出し期間と、偶数ラインの信号の読み出し期間と、これら奇数ライン及び偶数ラインの各信号を用いて加算処理などを行う期間が必要である。
【0009】
ここで、撮像素子からの奇数ライン及び偶数ラインの出力信号が、動画撮影に使用するテレビジョン方式に対応したライン数(NTSC形式の場合は240ライン)をもつ場合、一般的には図16のように、1フィールド期間(NTSCの場合1/60秒)に奇数ライン及び偶数ラインの信号を読み出し、2フィールド期間にわたって信号処理を行うことになり、合計で4フィールド期間が必要となる。
【0010】
また、CCDが静止画撮影用に高画素数の場合、例えば1280H×960Vの画素のものを用いて動画撮影と同等程度の周波数で処理を行った場合、それぞれの処理に4倍の期間(例:奇数ライン信号の読み出し期間は約4フィールド)が必要になり、処理全体には合わせて16フィールド期間必要となる。
【0011】
つまり、従来は、フレーム静止画を得るための所要時間が比較的長いものとなっていた。
【0012】
本発明は、上記課題を解決するものであって、静止画撮影に必要な所要時間を従来よりも短縮化して、速やかなフレーム静止画像の形成ができる撮像装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
本発明の撮像装置は、この課題を解決するために、次のように構成している。
【0014】
請求項1記載の発明は、行列状に配列された複数個の光電変換素子を持つ固体撮像素子と、前記固体撮像素子の奇数ラインと偶数ラインの各々の光電変換素子で発生した電荷を撮像信号としてそれぞれ独立して時系列に出力する固体撮像素子駆動回路と、静止画撮影に応じて前記固体撮像素子に対する露光を遮断する遮光手段と、前記遮光手段が閉状態にある第1のタイミングで、前記固体撮像素子の奇数、偶数のいずれか一方のラインの撮像信号を記憶する第1の記憶手段と、前記遮光手段が閉状態にある第2のタイミングで、前記固体撮像素子の他方のラインの撮像信号を記憶する第2の記憶手段と、前記第2のタイミングにおいて、前記第1の記憶手段で記憶された撮像信号と前記固体撮像素子の出力信号とを同時に得て第1の映像信号を生成するとともに、前記第2のタイミングに続く第3のタイミングにおいて、前記第1の記憶手段で記憶された撮像信号と前記第2の記憶手段で記憶された撮像信号とを同時に得て第2の映像信号を生成する映像信号生成手段とを備える。
【0015】
これにより、インタレース駆動方式の撮像素子を有する静止画撮像装置において静止画作成所要時間を短縮したぶれのないフレーム静止画をインタレース信号形式で得ることができる。
【0016】
請求項3記載の発明は、請求項1または請求項2記載の撮像装置の構成に加えて、前記映像信号生成手段で生成された前記第1の映像信号と第2の映像信号とを共に記憶する映像信号記憶手段を設けている。
【0017】
これにより、インタレース駆動方式の撮像素子を有する静止画撮像装置において、静止画作成の所要時間を短縮したぶれのないフレーム静止画をプログレッシブ信号形式で得ることができる。
【0018】
請求項6記載の発明は、行列状に配列された複数個の光電変換素子を持つ固体撮像素子と、前記固体撮像素子の奇数ラインと偶数ラインの各々の光電変換素子で発生した電荷を撮像信号としてそれぞれ独立して時系列に出力する固体撮像素子駆動回路と、静止画撮影に応じて前記固体撮像素子に対する露光を遮断する遮光手段と、前記遮光手段が閉状態にある第1のタイミングで、前記固体撮像素子の奇数、偶数のいずれか一方のラインの撮像信号を記憶する第1の記憶手段と、前記遮光手段が閉状態にある第2のタイミングで、前記固体撮像素子の他方のラインの撮像信号を記憶する第2の記憶手段と、前記第2のタイミングにおいて、前記固体撮像素子の他方のラインの撮像信号と前記第1の記憶手段に記憶されている一方のラインの撮像信号とを同時に得て第1の映像信号を生成するる手段と、前記第2のタイミングの前記2つの撮像信号をそれぞれ2ライン期間にわたって補間する補間手段とを備える。
【0019】
これにより、インタレース駆動方式の撮像素子を有する静止画撮像装置において、必要メモリ容量を削減した上で、静止画作成の所要時間を短縮したぶれのないフレーム静止画をプログレッシブ信号形式で得ることができる。
【0020】
請求項8記載の発明は、請求項6または請求項7記載の撮像装置の構成に加えて、前記第2のタイミングにおいて、前記補間手段出力信号から生成した映像信号を記憶する映像信号記憶手段を設けている。
【0021】
これにより、インタレース駆動方式の撮像素子を有する静止画撮像装置において、必要メモリ容量を削減した上で、静止画作成の所要時間を短縮したぶれのないフレーム静止画をインタレース信号形式で得ることができる。
【0022】
請求項9記載の発明は、請求項8記載の撮像装置において、前記映像信号記憶手段は前記第1の記憶手段とメモリを共用するようにしている。
【0023】
これにより、インタレース駆動方式の撮像素子を有する静止画撮像装置において、必要メモリ容量を撮像素子の画素数サイズまで削減した上で、静止画作成の所要時間を短縮したぶれのないフレーム静止画をインタレース信号形式で得ることができる。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
(実施の形態1)
図1は、本発明の実施の形態1に係る撮像装置のブロック図である。
【0025】
この実施の形態1の撮像装置は、レンズ101、絞り102、撮像素子103、撮像素子駆動回路104、撮像素子駆動制御回路105、アナログ処理回路106、アナログ・デジタル変換回路(以下A/D)107、奇数ラインメモリ108、偶数ラインメモリ109、A/D107の出力と偶数ラインメモリ109の出力を選択して出力するセレクタ110、奇数ラインメモリ108の出力とセレクタ110の出力を加算する垂直加算回路111、およびカメラ部信号処理回路112を備える。
【0026】
図2(a),(b)は、この実施の形態1に用いるCCD103の動画撮影時の読み出し動作の説明図である。
【0027】
図2(a)において、CCD103は、一般的なIT型のものであり、201は水平転送部(HCCD)、202は電荷検出部、203は光電変換部、204は垂直転送部(VCCD)である。
【0028】
このCCD103上には、各光電変換素子ごとに個別に対応して色差線順次方式のカラーフィルタが形成されているが、ここでは、説明の都合上、図示省略している。
【0029】
また、図2(a)に示したインタレース読み出し駆動では、テレビジョン信号における1フィールド期間(NTSC方式の場合、約60分の1秒)にすべての画素に対応する光電変換素子に蓄積した電荷信号を読み出すために、垂直方向に隣接した上下2画素の電荷信号を垂直転送部204において混合し、この混合のペアをフィールドごとに切り替えている。例えば、第1フィールドでは、V11=P11+P12、V12=P13+P14、…であり、第2フィールドでは、V11=P12+P13、P12=P14+P15、…となる。
【0030】
また、フィールドごとに混合ペアを切り替えることによるCCD103からの出力信号の空間位置の関係を図2(b)に示す。
【0031】
図2(b)に示すように、NTSC方式の場合、第1、第2フィールド共にライン数は240ラインで、かつ、ライン間隔はVfであり、第1フィールドと第2フィールドとでは、Vf/2分だけライン位相が異なっている。
【0032】
図3(a),(b)は、この実施の形態1に用いるCCD103の静止画撮影時の読み出し動作の説明図である。
【0033】
図3において、CCD103上には、色差線順次方式のカラーフィルタが配置されている。同図中、Yeはイエロー、Mgはマゼンタ、Cyはシアン、Gはグリーンの各カラーフィルタを表している。
【0034】
また、図3において、図2に示した構成と同じ部分には同じ番号を付している。そして、静止画撮影時の場合において、動画撮影時の場合と異なるのは、電荷検出部202の出力信号が図1に示したアナログ処理回路106、A/D107を経て奇数メモリ108または偶数ラインメモリ109に接続されるように構成されていることである。
【0035】
このように構成された撮像装置において、ここでは特に静止画撮影時の動作について説明する。
【0036】
レンズ101及び絞り102を通過した被写体像は、CCD103によって光電変換される。この場合、絞り102により遮光される直前の1フィールド期間が静止画撮影用の期間となる。そして、絞り102により遮光されることによって、CCD103では、まず、図3(a)に示すように、奇数ラインの光電変換部203の電荷が垂直転送部204に移動し、垂直転送部204内部を転送し水平転送部201、電荷検出部202を経て出力され、奇数ラインメモリ108に記録される。
【0037】
次に、図3(b)に示すように、偶数ラインの光電変換部203の電荷が垂直転送部204に移動し、垂直転送部204内部を転送し、水平転送部201、電荷検出部202を経て出力され偶数ラインメモリ109に記録される。
【0038】
これにより、動画撮影用のインタレース駆動方式のCCD103からその内部で垂直方向の加算処理を行わない同一タイミングに露光した奇数ライン及び偶数ラインの画素の信号を得ることができる。これは、言い換えれば全画素読み出し撮像素子と同様に、同一タイミングに露光した独立した全画素の信号を得ることと同等である。
【0039】
このようにして奇数ラインメモリ及び偶数ラインメモリに記録されたCCD103の撮像信号は、垂直加算回路111、カメラ部信号処理回路112を経て出力される。この動作タイミングを図4および図5を用いて説明する。
【0040】
図4は静止画像作成の動作タイミング図、図5は信号経路の説明図であり、図5(a)は奇数ライン処理時、図5(b)は偶数ライン処理時をそれぞれ示している。
【0041】
図4において、401は垂直方向の基準信号であるVD信号、402は静止画撮影パルス、403は遮光動作、404、405は固体撮像素子のVCCDの駆動パルスである。なお、404は奇数ラインの光電変換素子蓄積電荷読みだしゲートを兼ね、405は偶数ラインの光電変換素子蓄積電荷読みだしゲートを兼ねている場合を示している。
【0042】
406は奇数ラインの光電変換素子蓄積電荷蓄積時間、407は偶数ラインの光電変換素子蓄積電荷蓄積時間、408はCCD固体撮像素子の出力タイミング、409はメモリ書き込みタイミング、410はメモリからの読み出しと信号処理タイミングを表している。
【0043】
図4において、従来例と異なる点を中心に、図5を用いて以下説明する。
【0044】
図4に示すように、まず、f2期間に静止画撮影パルス402が押されたとすると、f3期間に絞り102が閉じられて露光状態から遮光状態となり、f4期間から静止画像作成が開始される。
【0045】
すなわち、まず、f4期間にCCD103の奇数ラインの信号(A4)が順次読み出されて奇数ラインメモリ108に記録される。
【0046】
次に、f5期間においては、奇数ラインメモリ108に記憶されている奇数ラインの信号(A4)が読み出されると共に、セレクタ110はフィールド切り替えパルスが入力されると、これに応じてA/D107の出力信号を選択する。
【0047】
これにより、CCD103から偶数ラインの信号(B4)が順次読み出されて偶数ラインメモリ109に記録されると同時に、セレクタ110を経由して垂直加算回路111に入力される。
【0048】
これにより、図5(a)に示すように、垂直加算回路111において奇数ラインメモリ108からの奇数ラインの信号(A4)とCCD103から出力される偶数ラインの信号(B4)との垂直方向の加算が行われる。そして、この加算信号を用いてカメラ部信号処理回路112において輝度信号(Y)及び色信号(C)が生成される。
【0049】
次に、f6期間においては、奇数ラインメモリ108に記憶されている奇数ラインの信号(A4)が読み出されると共に、セレクタ110はフィールド切り替えパルスが入力されると、これに応じて偶数ラインメモリ109から読み出される出力信号(B4)を選択する。
【0050】
これにより、図5(b)に示すように、垂直加算回路111において奇数ラインメモリ108からの奇数ラインの信号(A4)と偶数ラインメモリ109からの偶数ラインの信号(B4)との垂直方向の加算が行われる。そして、この加算信号を用いてカメラ部信号処理回路112において輝度信号(Y)及び色信号(C)が生成される。
【0051】
この場合、図5(a)(b)に示すように、奇数ライン処理時と偶数ライン処理時とでは、垂直加算の画素の組み合わせを変化させる。すなわち、動画撮影時のインタレース駆動の場合と同等な信号を得るため、垂直方向に隣接した上下ラインの電荷信号を垂直加算回路111において混合するが、その際に、この混合のペアをフィールドごとに切り替える。例えば、奇数ライン処理時では、(2n+1)+(2n+2)、(2n+3)+(2n+4)、(2n+5)+(2n+6)、…というように上下の奇数、偶数の両ラインの信号を加算する。また、偶数ライン処理時では、(2n+2)+(2n+3)、(2n+4)+(2n+5)、(2n+6)+(2n+7)、…というように上下の奇数、偶数の両ラインの信号を加算する。
【0052】
これにより、NTSC方式の場合、奇数ライン処理時と偶数ライン処理時とでは、共に全ライン数は240ラインで、かつ、ライン間隔はVfであり、奇数ライン処理時と偶数ライン処理時とでは、Vf/2分だけライン位相が異なったものとなる。
【0053】
このように、インタレース駆動の場合と同等の信号が得られるので、カメラ部信号処理回路112では、通常の動画の場合と同じフィールド画像に対する信号処理を行うことができる。つまり、輝度信号(Y)及び色信号(C)は、インタレース信号形式となるので、その後、図外のインタレース信号処理回路を経て記録媒体等に入力される。このインタレース信号処理回路としては、動画像信号処理回路、例えばDVフォーマット記録信号処理回路があり、記録媒体としてはテープ等が挙げられる。
【0054】
また、f5の期間でCCD103からの信号読み出しが完了するので、f6の期間よりも以降は、次の撮影に備えて絞り102が開かれて遮光状態から露光状態となる。
【0055】
以上のように、この実施の形態1では、動画撮影用のインタレース駆動方式の撮像素子から撮像素子内で垂直方向の加算処理を行わない同一タイミングで露光した奇数ライン及び偶数ラインの画素の信号を得た後、垂直加算回路111にて垂直方向の加算処理を行う際に、CCD103から出力される偶数ラインの信号を偶数ラインメモリ109に記憶すると共に、この偶数ラインの信号を垂直加算回路111に与えて奇数ラインメモリ108からの出力信号との間で垂直加算処理するようにしているので、静止画像作成に要する時間を従来の4フィールド期間から3フィールド期間に短縮することが可能であり、しかも、インタレース信号形式の静止画の信号を得ることができる。
【0056】
(実施の形態2)
図6は、本発明の実施の形態2に係る撮像装置のブロック図であり、図1に示した実施の形態1の構成と対応する部分には同一の符号を付す。
【0057】
図6において図1と異なるのは、YCメモリ113を備えたことである。
【0058】
その他の構成は、実施の形態1の場合と同じであるから、ここでは詳しい説明は省略する。
【0059】
このように構成された撮像装置における静止画撮影動作を、以下、先の図4、ならびに図7および図8に示した信号経路の説明図を用いて説明する。
【0060】
実施の形態1と同様に、f2期間に静止画撮影パルス402が押されたとすると、f3期間で絞り102が閉じられて露光状態から遮光状態となり、f4期間から静止画像作成を開始している。
【0061】
そして、まず、f4期間にCCD103の奇数ラインの信号(A4)が読み出され奇数ラインメモリ108に記録される。
【0062】
次に、f5期間にCCD103の偶数ラインの信号(B4)が読み出され偶数ラインメモリ109に記録されると共に、セレクタ110がA/D107出力信号、つまり偶数ラインメモリ109への入力信号をフィールド切り替えパルスにより選択する。
【0063】
これにより、図7に示すように、垂直加算回路111において奇数ラインメモリ108からの奇数ラインの信号とCCD103からの偶数ラインの信号の垂直方向の加算が行われ、この加算信号を用いてカメラ部信号処理回路112にて輝度信号(Y)及び色信号(C)が生成され、YCメモリ113の奇数ライン領域に記録される。
【0064】
次に、f6期間にセレクタ110が偶数ラインメモリ109の出力信号をフィールド切り替えパルスにより選択し、図8に示すように、垂直加算回路111において奇数ラインメモリ108からの奇数ラインの信号と偶数ラインメモリ109からの偶数ラインの信号の垂直方向の加算が行われ、この加算信号を用いてカメラ部信号処理回路112にて輝度信号(Y)及び色信号(C)が生成され、YCメモリ113の偶数ライン領域に記録される。
【0065】
ここで、図7に示した奇数ライン処理と図8に示した偶数ライン処理とでは、実施の形態1の場合と同様に、垂直加算の画素の組み合わせを変化させる。これにより、NTSC方式の場合、奇数ライン処理時と偶数ライン処理時とでは、共に全ライン数は240ラインで、かつ、ライン間隔はVfであり、奇数ライン処理時と偶数ライン処理時とでは、Vf/2分だけライン位相が異なったものとなる。
【0066】
このように、インタレース駆動の場合と同等の信号が得られるので、カメラ部信号処理回路112では、通常の動画と同じフィールド画像に対する信号処理を行うことになる。
【0067】
このインタレース信号形式の輝度信号(Y)及び色信号(C)をYCメモリ113の奇数ライン領域と偶数ライン領域とにそれぞれ記憶した後は、これらの輝度信号(Y)及び色信号(C)を奇数ライン領域と偶数ライン領域とから交互に読み出すことで、YCメモリ113からはプログレッシブ信号形式の信号を出力することが可能になる。
【0068】
以上のように、この実施の形態2では、実施の形態1の場合と同様に、静止画像作成に要する時間を従来の4フィールド期間から3フィールド期間に短縮することが可能であり、しかも、その後、輝度信号(Y)及び色信号(C)をYCメモリ113に記憶することにより、プログレッシブ信号形式(ノンインタレース信号形式)の静止画の信号を得ることが可能となる。したがって、その後、プログレッシブ信号処理回路を経て記録媒体等にも入力することが可能となる。このプログレッシブ信号処理回路としては、静止画信号処理回路例えばJPEG信号処理があり、記録媒体としてはメモリカード等がある。
【0069】
(実施の形態3)
図9は、本発明の実施の形態3に係る撮像装置のブロック図であり、図1に示す実施の形態1の構成と対応する部分には同一の符号を付す。
【0070】
図9において、図1と異なるのは、偶数ラインメモリ109に代えて1Hメモリ114を設けたことである。
【0071】
その他の構成は、実施の形態1の場合と同じであるから、ここでは詳しい説明は省略する。
【0072】
このように構成された撮像装置の静止画撮影時の動作について、以下、図10ないし図12を用いて説明する。
【0073】
図10は静止画像作成の動作タイミング図、図11は信号経路の説明図、図12は撮像素子の動作説明図である。
【0074】
図10において、実施の形態1の図4と同一部分には同じ符号を記している。
【0075】
図10に示すように、f2期間に静止画撮影パルス402が押されたとすると、f3期間に絞り102が閉じられて露光状態から遮光状態となり、f4期間から静止画像作成が開始される。
【0076】
すなわち、まず、f4期間にCCD103の奇数ラインの信号(A4)が順次読み出されて奇数ラインメモリ108に記録される。
【0077】
次に、f5期間からf6期間の2フィールド期間にわたってCCD103の偶数ラインの信号(B4)が順次読み出される。そして、偶数ラインの信号(B4)は、1ラインごとに1Hメモリ114に記録される。セレクタ110は、ライン切り替えパルスが入力されるたびに、これに応じてA/D107の出力信号と1Hメモリ114からの出力信号のいずれか一方を交互に選択する。また、この動作に並行して、奇数ラインメモリ108に対する読み出しアドレス制御により、奇数ラインメモリ108に記憶されている奇数ラインの信号(A4)が読み出される。
【0078】
これにより、垂直加算回路111においては、図11に示すようにして上下に隣接する各ラインの垂直加算が行われる。
【0079】
まず、第1のラインでは、奇数ラインメモリ108からの(2n+1)ラインの信号とCCD103からの(2n+2)ラインの信号との垂直方向の加算が行われる。
【0080】
第2のラインでは、奇数ラインメモリ108からの(2n+3)ラインの信号と1Hメモリ114からの(2n+2)ラインの信号との垂直方向の加算が行われる。
【0081】
第3のラインでは、奇数ラインメモリ108からの奇数ライン(2n+3)ラインの信号とCCD103からの(2n+4)ラインの信号との垂直方向の加算が行われる。
【0082】
第4のラインでは、奇数ラインメモリ108からの(2n+5)ラインの信号と1Hメモリ114からの(2n+4)ラインの信号との垂直方向の加算が行われる。
【0083】
これを、垂直加算回路111に入力される信号として見ると、奇数ラインメモリ108からは、最初は(2n+1)ラインの信号が出力されるが、それ以降では、(2n+3)、(2n+3)、(2n+5)、(2n+5)、…というように奇数ラインの信号が2ライン期間にわたって与えられる。また、セレクタ110からは、(2n+2)、(2n+2)、(2n+4)、(2n+4)、(2n+6)、(2n+6)、…というように、偶数ラインの信号が2ライン期間にわたって与えられる。
【0084】
そして、垂直加算回路111で得られた加算信号がカメラ部信号処理回路112に入力され、このカメラ部信号処理回路112において輝度信号(Y)及び色信号(C)が生成される。
【0085】
上記の垂直加算処理を行う際のCCD103からの電荷信号の読み出し動作を図12を用いてさらに詳しく説明する。
【0086】
図12において、901は水平方向の基準信号であるHD信号、902はライン切り替えパルス、903はVCCDの駆動パルスである。なお、903は垂直方向の転送用パルスを示している。904はHCCDの駆動パルス、905はCCD103からの偶数ラインにおける電荷信号の出力タイミングを表している。
【0087】
図12に示すように、ライン切り替えパルス902が「H」の状態においては、VCCD204に対する駆動パルス903が発生せず、したがって、垂直方向の転送が停止する。このため、CCD103から出力される偶数ラインの信号は、CCD出力タイミング905に示すように、2ライン間隔で出力される。
【0088】
このように、f5及びf6期間においては、CCD103からは、偶数ラインの信号が2ライン間隔で出力されるため、ライン切り替えパルスによってセレクタ110をA/D107出力信号と1Hメモリ114の出力信号とを切り替えることで、セレクタ110からは、CCD103の偶数ラインの同じ信号を2ライン期間にわたって継続して出力することができる。
【0089】
なお、上述のように、奇数ラインメモリ108からは、読み出しアドレス制御によって奇数ラインの信号を2ラインの期間にわたって出力する。
【0090】
これにより、第1のラインでは、(2n+1)領域の撮像信号(Ye,Cy)と(2n+2)領域の撮像信号(Mg,G)とが垂直加算回路111において垂直方向に加算されて加算信号(Ye+Mg,Cy+G)となり、この加算信号はその後カメラ部信号処理回路112を経て出力される。
【0091】
続いて、第2のラインでは、(2n+2)領域の撮像信号(Mg,G)と(2n+3)領域の撮像信号(Ye,Cy)とが垂直加算回路111において垂直方向に加算されて加算信号(Ye+Mg,Cy+G)となり、この加算信号はその後カメラ部信号処理回路112を経て出力される。
【0092】
以下、同様に、各ライン毎に垂直加算の画素の組み合わせを変化することで、インタレース駆動時の奇数ラインの信号と偶数ラインの信号を交互に生成することになり、カメラ部信号処理回路112では、1フレームが480ラインからなるフレーム画像に対する信号処理を行うことになる。
【0093】
このように、輝度信号(Y)及び色信号(C)はプログレッシブ信号形式(ノンインタレース信号形式)となるので、その後、図外のプログレッシブ信号処理回路を経て記録媒体等に入力される。このプログレッシブ信号処理回路としては、静止画信号処理回路、例えばJPEG信号処理回路があり、記録媒体としてはメモリカード等が挙げられる。
【0094】
以上のように、この実施形態3では、静止画像作成に要する時間を従来の4フィールド期間から3フィールド期間に短縮することが可能であり、しかも、プログレッシブ信号形式の静止画の信号を得ることができる。さらに、実施の形態1,2に比べて画像メモリ114のメモリ容量を削減することが可能である。
【0095】
(実施の形態4)
図13は、本発明の実施の形態4に係る撮像装置のブロック図であり、図9に示した実施の形態3の構成と対応する部分には同一の符号を付す。
【0096】
この実施の形態4において、図9に示した実施の形態3の場合の構成と異なるのは、YCメモリ113を備えたことである。
【0097】
その他の構成は、実施の形態3の場合と同じであるから、ここでは詳しい説明は省略する。
【0098】
このように構成された撮像装置における静止画撮影時の動作について、以下、図14に示す信号経路の説明図を用いて説明する。なお、静止画像作成の動作タイミングは、実施の形態3の図10および図11に示した内容と同じであり、CCD103の動作も実施の形態3の図12の場合と同じであるので、詳しい説明は省略する。
【0099】
この実施の形態4においても、実施の形態3の場合と同様に、第1のラインでは、(2n+1)領域の撮像信号(Ye,Cy)と(2n+2)領域の撮像信号(Mg,G)とが垂直加算回路111において垂直方向に加算され、この加算信号(Ye+Mg,Cy+G)がカメラ部信号処理回路112を経てYCメモリ113の(2n+1)領域に記録される。
【0100】
続いて、第2のラインでは、(2n+2)領域の撮像信号(Mg,G)と(2n+3)領域の撮像信号(Ye,Cy)とが垂直加算回路111にて垂直方向に加算され加算信号(Ye+Mg,Cy+G)がカメラ部信号処理回路112を経てYCメモリ113の(2n+2)領域に記録される。
【0101】
以下、同様に、各ライン毎に垂直加算の画素の組み合わせを変化することでインタレース駆動時の奇数ラインの信号と偶数ラインの信号を交互に生成することになり、カメラ部信号処理回路112では、1フレームが480ラインからなるフレーム画像に対する信号処理を行うことになる。
【0102】
このように、輝度信号(Y)及び色信号(C)はプログレッシブ信号形式(ノンインタレース信号形式)となるので、その後、このプログレッシブ信号形式の輝度信号(Y)及び色信号(C)をYCメモリ113に記憶することにより、YCメモリ113からはインタレース信号形式とすることが可能になる。したがって、その後、図外のインタレース信号処理回路を経て記録媒体等にも入力することが可能となる。このインタレース信号処理回路としては、動画像信号処理回路、例えばDVフォーマット記録信号処理があり、記録媒体としてはテープ等が挙げられる。
【0103】
以上のように、この実施の形態4では、静止画像作成に要する時間を従来の4フィールド期間から3フィールド期間に短縮することが可能であり、しかも、実施の形態1,2に比べて画像メモリ114のメモリ容量を削減することが可能である。さらに、輝度信号(Y)と色信号(C)とをYCメモリ113に記憶することにより、インタレース信号形式の静止画を得ることが可能となる。
【0104】
(実施の形態5)
図15は、本発明の実施の形態5に係る撮像装置のブロック図であり、図13に示した実施の形態4の構成と対応する部分には同一の符号を付す。
【0105】
この実施の形態5において、図13に示した実施の形態4の場合と構成が異なるのは、A/D107と奇数ラインメモリ108との間にセレクタ115を設けるとともに、YCメモリ113の出力と奇数ラインメモリ108の出力を選択するセレクタ116を設け、さらに、YCメモリ113のメモリ容量を実施の形態4の場合の半分(ここでは、240ライン分のメモリ容量)に設定していることである。
【0106】
その他の構成は、実施の形態4の場合と同じであるから、ここでは詳しい説明は省略する。
【0107】
このように構成された撮像装置における静止画撮影時の動作について、以下、図16に示す信号経路の説明図を用いて説明する。なお、静止画像作成の動作タイミングは、実施の形態3の図10および図11に示した内容と同じであり、また、CCD103の読み出し動作も実施の形態3の図12に示した内容と同じであるので、詳しい説明は省略する。
【0108】
セレクタ115は、図10に示したf4期間ではA/D107の出力が奇数ラインメモリ108に与えられるように接続を切り替えているため、CCD103の奇数ラインの信号(A4)が順次読み出されて奇数ラインメモリ108に記録される。その後、セレクタ115は、1フレーム分の静止画信号処理が終了するまでは、カメラ部信号処理回路112の出力が奇数ラインメモリ108に与えられるように接続を切り替える。
【0109】
実施の形態3の場合と同様に、図10に示したf5及びf6の両期間においては、CCD103からの出力は2ライン間隔となり、A/D107の出力信号と1Hメモリ114の出力信号とセレクタ110で切り替えることで、CCD103の偶数ラインの信号を2ライン期間にわたって出力する。
【0110】
また、奇数ラインメモリ108からは、読み出しアドレスを制御することにより、奇数ラインの信号を2ライン期間にわたって出力する。
【0111】
これにより、まず、第1のラインでは、奇数ラインメモリ108からの(2n+1)ラインの信号(Ye,Cy)とCCD103からの(2n+2)ラインの信号(Mg,G)とが垂直加算回路111において垂直方向に加算されて加算信号(Ye+Mg,Cy+G)となり、この加算信号がカメラ部信号処理回路112によって輝度信号(Y)及び色信号(C)として生成され、これらの信号はYCメモリ113に記憶されることなくセレクタ115にフィードバックされて奇数ラインメモリ108の(2n+1)領域に記録される。
【0112】
次に、第2のラインでは、1Hメモリ114からの(2n+2)ラインの信号(Mg,G)と奇数ラインメモリ108からの(2n+3)ラインの信号(Ye,Cy)とが垂直加算回路111において垂直方向に加算されて加算信号(Ye+Mg,Cy+G)となり、この加算信号がカメラ部信号処理回路112によって輝度信号(Y)及び色信号(C)として生成され、これらの信号がYCメモリ113の(2n+2)領域に記録される。
【0113】
第3のラインでは、奇数ラインメモリ108からの(2n+3)ラインの信号(Ye,Cy)とCCD103からの(2n+4)ラインの信号(G,Mg)とが垂直加算回路111において垂直方向に加算されて加算信号(Ye+G,Cy+Mg)となり、この加算信号がカメラ部信号処理回路112によって輝度信号(Y)及び色信号(C)として生成され、これらの信号はYCメモリ113に記憶されることなくセレクタ115にフィードバックされて奇数ラインメモリ108の(2n+3)領域に記録される。
【0114】
次に、第4のラインでは、1Hメモリ114からの(2n+4)ラインの信号(G,Mg)と奇数ラインメモリ108からの(2n+5)ラインの信号(Ye,Cy)とが垂直加算回路111において垂直方向に加算されて加算信号(Ye+G,Cy+Mg)となり、この加算信号がカメラ部信号処理回路112によって輝度信号(Y)及び色信号(C)として生成され、これらの信号がYCメモリ113の(2n+4)領域に記録される。
【0115】
以下、同様に、1ライン毎に垂直加算の画素の組み合わせを変化することで、図10のf5およびf6の期間が経過した後においては、奇数ラインメモリ108には、奇数ラインの1フィールド分(ここでは240ライン分)の輝度信号(Y)及び色信号(C)が記憶され、また、YCメモリ113には、偶数ラインの1フィールド分(ここでは240ライン分)の輝度信号(Y)及び色信号(C)が記憶される。よって、YCメモリ113は奇数ラインメモリ108と同等サイズのメモリ容量があれば良い。
【0116】
その後、セレクタ116をフィールドごとに切り替えることにより、たとえば奇数ラインメモリ108から奇数ラインの1フィールド分の輝度信号(Y)及び色信号(C)を読み出した後、次に、YCメモリ113から偶数ラインの1フィールド分の輝度信号(Y)及び色信号(C)を読み出すようにすれば、インタレース信号形式とすることが可能になる。
【0117】
したがって、その後、図外のインタレース信号処理回路を経て記録媒体等にも入力することが可能となる。このインタレース信号処理回路としては、動画像信号処理回路、例えばDVフォーマット記録信号処理回路があり、記録媒体としてはテープ等が挙げられる。
【0118】
以上のように、この実施形態5では、静止画像作成に要する時間を従来の4フィールド期間から3フィールド期間に短縮することが可能であり、しかも、実施の形態4の場合よりもさらに画像メモリ113のメモリ容量を削減することが可能である。さらに、輝度信号(Y)と色信号(C)とを奇数ラインメモリ108およびYCメモリ113に記憶することにより、インタレース信号形式の静止画を得ることが可能となる。
【0119】
なお、上記の実施の形態1〜5においては、CCD103のフィールド色差線順次方式のカラーフィルタとしてYe,Mg,Cy,Gの場合を示したが、これに限るものでない。
【0120】
また、上記の実施の形態1〜5の静止画作成時の動作タイミングにおいて、1フィールド期間にCCD103の奇数ラインの信号を読み出す場合を説明したが、これに限るものでなく、静止画撮影用に高画素数の場合、例えば1280H×960Vの画素数をもつCCD103を用いて動画撮影と同等程度の周波数で処理を行った場合、それぞれの処理に4倍の期間(例:奇数ライン信号の読み出し期間は約4フィールド)が必要になり、その場合、静止画撮影の所要時間の短縮時間も同様に4倍の効果がある。
【0121】
【発明の効果】
以上のように、本発明の撮像装置においては、動画撮影用のインタレース駆動方式の撮像素子を備える場合において、ぶれのないフレーム静止画撮影を静止画像の作成に必要な所要時間を短縮して実現することが可能である。
【0122】
さらに、この効果を維持しつつ静止画撮影に必要なメモリ容量を削減することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における撮像装置のブロック図
【図2】同実施の形態1における撮像素子の動画撮影時の読み出し動作の説明図
【図3】同実施の形態1における撮像素子の静止画撮影時の読み出し動作の説明図
【図4】同実施の形態1における静止画像作成時の動作タイミング図
【図5】同実施の形態1における静止画像作成時の信号経路の説明図
【図6】本発明の実施の形態2における撮像装置のブロック図
【図7】同実施の形態2における奇数ライン処理時の信号経路の説明図
【図8】同実施の形態2における偶数ライン処理時の信号経路の説明図
【図9】本発明の実施の形態3における撮像装置のブロック図
【図10】同実施の形態3における静止画像作成時の動作タイミング図
【図11】同実施の形態3における静止画像作成時の信号経路の説明図
【図12】同実施の形態3における撮像素子の偶数ラインの読み出し動作の説明図
【図13】本発明の実施の形態4における撮像装置のブロック図
【図14】同実施の形態4における静止画像作成時の信号経路の説明図
【図15】本発明の実施の形態5に係る撮像装置のブロック図
【図16】同実施の形態5における静止画像作成時の信号経路の説明図
【図17】従来例における静止画像作成時の動作タイミング図
【符号の説明】
101 レンズ
102 絞り
103 撮像素子
104 撮像素子駆動回路
105 撮像素子駆動制御回路
106 アナログ信号処理部
107 A/D
108 奇数ラインメモリ
109 偶数ラインメモリ
110 セレクタ
112 カメラ部信号処理回路
113 YCメモリ
114 1Hメモリ
115 セレクタ
116 セレクタ
Claims (14)
- 行列状に配列された複数個の光電変換素子を持つ固体撮像素子と、
前記固体撮像素子の奇数ラインと偶数ラインの各々の光電変換素子で発生した電荷を撮像信号としてそれぞれ独立して時系列に出力する固体撮像素子駆動回路と、
静止画撮影に応じて前記固体撮像素子に対する露光を遮断する遮光手段と、
前記遮光手段が閉状態にある第1のタイミングで、前記固体撮像素子の奇数、偶数のいずれか一方のラインの撮像信号を記憶する第1の記憶手段と、
前記遮光手段が閉状態にある第2のタイミングで、前記固体撮像素子の他方のラインの撮像信号を記憶する第2の記憶手段と、
前記第2のタイミングにおいて、前記第1の記憶手段で記憶された撮像信号と前記固体撮像素子の出力信号とを同時に得て第1の映像信号を生成するとともに、前記第2のタイミングに続く第3のタイミングにおいて、前記第1の記憶手段で記憶された撮像信号と前記第2の記憶手段で記憶された撮像信号とを同時に得て第2の映像信号を生成する映像信号生成手段と、
を備えることを特徴とする撮像装置。 - 前記映像信号生成手段で生成される第1、第2の映像信号は、インタレース信号処理回路に接続されることを特徴とする請求項1記載の撮像装置。
- 請求項1または請求項2記載の撮像装置の構成に加えて、前記映像信号生成手段で生成された前記第1の映像信号と第2の映像信号とを共に記憶する映像信号記憶手段を設けたことを特徴とする撮像装置。
- 第1の映像信号と第2の映像信号とを共に記憶する映像信号記憶手段は、第1、第2の記憶手段とは異なるものであることを特徴とする請求項3記載の撮像装置。
- 前記映像信号記憶手段から読み出される第1の映像信号と第2の映像信号とは、プログレッシブ信号処理回路に接続されることを特徴とする請求項3または請求項4記載の撮像装置。
- 行列状に配列された複数個の光電変換素子を持つ固体撮像素子と、
前記固体撮像素子の奇数ラインと偶数ラインの各々の光電変換素子で発生した電荷を撮像信号としてそれぞれ独立して時系列に出力する固体撮像素子駆動回路と、
静止画撮影に応じて前記固体撮像素子に対する露光を遮断する遮光手段と、
前記遮光手段が閉状態にある第1のタイミングで、前記固体撮像素子の奇数、偶数のいずれか一方のラインの撮像信号を記憶する第1の記憶手段と、
前記遮光手段が閉状態にある第2のタイミングで、前記固体撮像素子の他方のラインの撮像信号を記憶する第2の記憶手段と、
前記第2のタイミングにおいて、前記固体撮像素子の他方のラインの撮像信号と前記第1の記憶手段に記憶されている一方のラインの撮像信号とを同時に得て第1の映像信号を生成するる手段と、
前記第2のタイミングの前記2つの撮像信号をそれぞれ2ライン期間にわたって補間する補間手段と、
を備えることを特徴とする撮像装置。 - 第2のタイミングにおいて、同時に得た2つの撮像信号から生成する映像信号は、プログレッシブ信号処理回路に接続されることを特徴とする請求項6記載の撮像装置。
- 請求項6または請求項7記載の撮像装置の構成に加えて、前記第2のタイミングにおいて、前記補間手段出力信号から生成した映像信号を記憶する映像信号記憶手段を設けたことを特徴とする撮像装置。
- 請求項8記載の撮像装置において、
前記映像信号記憶手段は前記第1の記憶手段とメモリを共用することを特徴とする撮像装置。 - 前記映像信号記憶手段に記憶された映像信号は、インタレース信号処理回路に接続されることを特徴とする請求項8または請求項9に記載の撮像装置。
- 第2のタイミングにおける固体撮像素子からの出力信号は、間欠信号であることを特徴とする請求項6、8、9のいずれかに記載の撮像装置。
- 固体撮像素子の出力信号に対する補間手段は略1ラインの容量のメモリを有し、第1の記憶手段の出力信号に対する補間手段は同一領域の信号を読み出すメモリ制御手段を有することを特徴とする請求項6、8、9のいずれかに記載の撮像装置。
- 映像信号を生成する手段は、固体撮像素子上で隣り合う偶数ラインの信号と奇数ラインの信号との加算処理を含むことを特徴とする請求項2、3、7、8、9のいずれかに記載の撮像装置。
- 遮光手段は、光量調整が可能な絞りであることを特徴とする請求項1、3、6、8、9のいずれかに記載の撮像装置。
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