JP3651557B2 - 半導体装置の白金膜蝕刻方法 - Google Patents
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- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 title claims description 289
- 229910052697 platinum Inorganic materials 0.000 title claims description 142
- 239000004065 semiconductor Substances 0.000 title claims description 66
- 238000005530 etching Methods 0.000 title claims description 63
- 238000000034 method Methods 0.000 title claims description 48
- 239000010410 layer Substances 0.000 claims description 60
- 238000001020 plasma etching Methods 0.000 claims description 50
- 229920002120 photoresistant polymer Polymers 0.000 claims description 40
- 239000006227 byproduct Substances 0.000 claims description 26
- 230000004888 barrier function Effects 0.000 claims description 18
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 14
- 239000010936 titanium Substances 0.000 claims description 14
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 4
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 claims description 3
- 230000007261 regionalization Effects 0.000 claims description 3
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 6
- 239000000047 product Substances 0.000 claims 1
- 239000007789 gas Substances 0.000 description 43
- 239000000463 material Substances 0.000 description 4
- 229910015802 BaSr Inorganic materials 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
- H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- ing And Chemical Polishing (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に半導体装置の白金膜蝕刻方法に関する。
【0002】
【従来の技術】
半導体製造技術の発達と応用分野の拡張によって大容量の半導体メモリー装置の開発が進展されている。これに伴い、従来の酸化膜、窒化膜のような低誘電物質で形成された誘電膜では半導体装置の動作に必要な容量を確保することが難しくて(BaSr)TiO3 のように高誘電率の物質を使用する。このとき高温で耐酸化性が大きくて不活性である電極材料が必要になり、この代表的なものが白金(Pt)膜である。
【0003】
しかし、前記白金膜はパターン形成のための乾式蝕刻工程でハロゲン元素との反応性が低く、反応生成物の低揮発性によって微細な白金パターンを形成し難い。さらに、乾式蝕刻工程で白金パターンの蝕刻傾斜が緩慢で、酸化膜をマスクとして使用するとき酸化膜マスクの側壁に残査(residue)が残る問題点がある。
【0004】
【発明が解決しようとする課題】
したがって、本発明が果たそうとする技術的課題は残査を残さなく蝕刻傾斜が激しい白金パターンを得ることができる半導体装置の白金膜蝕刻方法を提供することにある。
【0005】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明の半導体装置の白金膜蝕刻方法は、下記(1)〜(15)に記載の方法により達成される。
【0006】
(1) 半導体基板上に白金膜を形成する段階と、前記白金膜上にマスク層を形成する段階と、前記マスク層上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階と、前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階と、前記フォトレジストパターンを蝕刻して取り除く段階と、前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階と、前記マスクパターンを蝕刻して取り除く段階とを含んでなることを特徴とする半導体装置の白金膜蝕刻方法であって、前記白金副産物のプラズマ蝕刻は、Cl 2 /O 2 またはHBr/O 2 ガスを利用して遂行することを特徴とする半導体装置の白金膜蝕刻方法。
【0007】
(2) 前記マスク層は、TiN膜の単一膜で形成、またはTi膜とTiN膜、Ti膜とSiON膜、TiO2 膜とTiN膜もしくはTiO2 膜とSiON膜の二重膜で形成することを特徴とする上記(1)に記載の半導体装置の白金膜蝕刻方法。
【0008】
(3) 前記マスク層のプラズマ蝕刻は、Ar/Cl2 、Cl2 /BCl3 またはCl2 /HBrガスを利用して遂行することを特徴とする上記(2)に記載の半導体装置の白金膜蝕刻方法。
【0009】
(4) 前記白金膜のプラズマ蝕刻は、Ar、Ar/Cl2 またはAr/HBrガスを利用して遂行することを特徴とする上記(1)に記載の半導体装置の白金膜蝕刻方法。
【0010】
(5) 前記白金膜のプラズマ蝕刻時にAr/Cl2 またはAr/HBrガスを利用する場合において、Cl2 ガスまたはHBrガスに対するArガスの比を80〜95体積%とすることを特徴とする上記(4)に記載の半導体装置の白金膜蝕刻方法。
【0011】
(6) 前記白金副産物のプラズマ蝕刻は、Cl2 /O2 またはHBr/O2 ガスを利用して遂行することを特徴とする上記(1)に記載の半導体装置の白金膜蝕刻方法。
【0012】
(7) 前記白金副産物のプラズマ蝕刻時、Cl2 ガスまたはHBrガスに対するO2 ガスの比を40〜95体積%とすることを特徴とする上記(6)に記載の半導体装置の白金膜蝕刻方法。
【0013】
(8) 半導体基板上にコンタクトホールを有する層間絶縁膜を形成する段階と、前記コンタクトホールに埋込まれるプラグを形成する段階と、前記プラグが形成された半導体基板上に障壁層を形成する段階と、前記障壁層上に白金(Pt)膜を形成する段階と、前記白金膜上にマスク層を形成する段階と、前記マスク層上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階と、前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階と、前記フォトレジストパターンを蝕刻して取り除く段階と、前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階と、前記マスクパターン及び前記障壁層を蝕刻して前記マスクパターンを取り除くと同時に障壁層パターンを形成する段階とを含んでなることを特徴とする半導体装置の白金膜蝕刻方法であって、前記白金副産物のプラズマ蝕刻は、Cl 2 /O 2 またはHBr/O 2 ガスを利用して遂行することを特徴とする半導体装置の白金膜蝕刻方法。
【0014】
(9) 前記障壁層は、チタン窒化物、チタンシリコン窒化物またはタンタルシリコン窒化物を利用して形成することを特徴とする上記(8)に記載の半導体装置の白金膜蝕刻方法。
【0015】
(10) 前記マスク層は、TiN膜の単一膜で形成、またはTi膜とTiN膜、Ti膜とSiON膜、TiO2 膜とTiN膜もしくはTiO2 膜とSiON膜の二重膜で形成することを特徴とする上記(8)に記載の半導体装置の白金膜蝕刻方法。
【0016】
(11) 前記マスク層のプラズマ蝕刻は、Ar/Cl2 、Cl2 /BCl3 またはCl2 /HBrガスを利用して遂行することを特徴とする上記(10)に記載の半導体装置の白金膜蝕刻方法。
【0017】
(12) 前記白金膜のプラズマ蝕刻は、Ar、Ar/Cl2 またはAr/HBrガスを利用して遂行することを特徴とする上記(8)に記載の半導体装置の白金膜蝕刻方法。
【0018】
(13) 前記白金膜のプラズマ蝕刻時にAr/Cl2 またはAr/HBrガスを利用する場合において、Cl2 ガスまたはHBrガスに対するArガスの比を80〜95体積%として遂行することを特徴とする上記(12)に記載の半導体装置の白金膜蝕刻方法。
【0019】
(14) 前記白金副産物のプラズマ蝕刻は、Cl2 /O2 またはHBr/O2 ガスを利用して遂行することを特徴とする上記(8)に記載の半導体装置の白金膜蝕刻方法。
【0020】
(15) 前記白金副産物のプラズマ蝕刻時、Cl2 ガスまたはHBrガスに対するO2 ガスの比を40〜95体積%とすることを特徴とする上記(14)に記載の半導体装置の白金膜蝕刻方法。
【0021】
【発明の実施の形態】
以下、本発明に係る半導体装置の白金膜蝕刻方法につき、説明する。
【0022】
本発明の半導体装置の白金膜蝕刻方法では、まず、半導体基板上に白金(Pt)膜を形成した後前記白金膜上にマスク層を形成する。前記マスク層上にフォトレジストパターンを形成した後これをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する。前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する。このとき、前記フォトレジストパターンの両側壁に白金副産物が形成される。前記白金膜のプラズマ蝕刻はAr、Ar/Cl2 またはAr/HBrガスを利用して遂行する。特に、前記白金膜のプラズマ蝕刻時にAr/Cl2 またはAr/HBrガスを利用する場合には、Cl2 ガスまたはHBrガスに対するArガスの比を80〜95体積%とする。前記フォトレジストパターンを取り除いた後、前記白金副産物及びマスクパターンをプラズマ蝕刻して取り除く。前記白金副産物の蝕刻はCl2 /O2 またはHBr/O2 ガスを利用して遂行する。前記白金副産物のプラズマ蝕刻時、Cl2 ガスまたはHBrガスに対するO2 ガスの比を40〜95体積%とする。
【0023】
本発明は白金パターンを同一な蝕刻チャンバで多重ステップで形成可能であり、Ar、Ar/Cl2 またはAr/HBrを利用して白金膜を蝕刻するために蝕刻速度を早めることができ、蝕刻傾斜が高い白金パターンを得ることができる。
【0024】
図1〜図6は、本発明による半導体装置の白金膜蝕刻方法を説明するために示した半導体装置の断面図である。
【0025】
図1を参照すれば、トランジスター(図示せず)が形成された半導体基板1上に絶縁物質を使用してコンタクトホールを有する層間絶縁層3を形成する。前記コンタクトホールは半導体基板1の所定部分、例えば前記トランジスターのソースが露出されるように形成される。続けて、前記コンタクトホールが形成された半導体基板1の全面に多結晶シリコン膜及び金属膜、例えばチタンを蒸着した後熱処理及びエッチバックすることによって前記コンタクトホールを埋めるプラグ5、7を形成する。前記プラグ5、7は多結晶シリコン膜5及び金属シリサイド7で構成される。
【0026】
次に、前記プラグ5、7が形成された半導体基板1上に障壁層9を形成する。前記障壁層9は前記プラグ5、7の構成物質であるシリコンと、後に形成される白金膜11と反応することを防止する役割をするものであり、チタン窒化物(TiN)、チタンシリコン窒化物(TiSiN)またはタンタルシリコン窒化物(TaSiN)などを使用して300〜500Åの厚さに形成する。
【0027】
次に、前記障壁層9上に半導体装置でキャパシタの電極層として利用される白金膜11を形成する。前記電極層の構成物質として白金膜11を使用する理由は、以後の工程で前記白金膜上に(BaSr)TiO3 のように高誘電率の物質を使用して誘電膜を形成する場合において、前記誘電膜蒸着工程は高温で進行されるので、高温において耐酸化性が大きい不活性材料であることが望ましいからである。
【0028】
次に、前記白金膜11上にTiまたはTi化合物を含む物質でマスク層13を形成する。本実施の形態の例としては、前記マスク層13としてTiN膜を利用する。前記マスク層として利用されたTiN膜は、後続の白金膜写真工程で白金膜11に対する露光光の反射を抑制する反射防止膜の役割をする。したがって、本実施の形態の例では、TiN膜の単一膜でマスク層13を形成したが、前記マスク層13としてTi膜(またはTiO2 膜)とTiN膜(またはSiON膜)の二重膜で形成することもある。言い換えれば、本発明のマスク層13は、Ti膜とTiN膜、Ti膜とSiON膜、TiO2 膜とTiN膜またはTiO2 膜とSiON膜の二重膜で形成できる。
【0029】
次に、前記マスク層13上にフォトレジスト膜を塗布した後パターニングしてフォトレジストパターン15を形成する。前記フォトレジストパターン15は、前記マスク層13及び白金膜11をパターニングするために形成する。
【0030】
図2を参照すれば、前記フォトレジストパターン15をマスクとして前記マスク層13をプラズマ蝕刻してマスクパターン13aを形成する。前記マスク層13のプラズマ蝕刻時にはAr/Cl2 、Cl2 /BCl3 またはCl2 /HBrガスを利用する。
【0031】
図3を参照すれば、前記フォトレジストパターン15及びマスクパターン13aをマスクとして前記白金膜11をプラズマ蝕刻して白金パターン11aを形成する。このとき、前記フォトレジストパターン15の両側壁に白金副産物17が形成され、前記マスクパターン13aの両側壁にも白金副産物17が形成される。前記白金膜11のプラズマ蝕刻は、Ar、Ar/Cl2 またはAr/HBrガスを利用して、10ミリトール(mTorr)以下の低圧力下で、500eV以上の高い入射イオンエネルギーを有する条件で遂行する。そして、前記白金膜11のプラズマ蝕刻時にAr/Cl2 またはAr/HBrガスを利用する場合には、前記白金膜11とフォトレジストパターン15の間の蝕刻選択比が0.5:1以上に高く維持されるように、Cl2 ガスまたはHBrガスに対するArガスの比を80体積%以上、望ましくは80〜95体積%とする。
【0032】
前述した条件で白金膜11を蝕刻するようになれば、前記フォトレジストパターン15の両側壁に蝕刻された白金原子が再蒸着されて白金副産物17を形成するようになり、これに伴いフォトレジストパターン15の侵食による白金パターン11aの損傷を防止できる。さらに、Ar、Ar/Cl2 またはAr/HBrガスを利用して白金膜を蝕刻すれば蝕刻速度が速いために蝕刻傾斜が高い白金パターン11aを得ることができる。
【0033】
図4を参照すれば、前記白金膜11の蝕刻時にマスクとして利用されたフォトレジストパターン15を酸素プラズマで蝕刻して取り除く。
【0034】
図5を参照すれば、前記白金パターン11a上のマスクパターン13aの両側壁に形成されている白金副産物17をプラズマ蝕刻して取り除く。前記白金副産物17のプラズマ蝕刻はCl2 /O2 またはHBr/O2 ガスを利用して遂行する。そして、前記白金パターン11aとマスクパターン13a間の蝕刻選択比が5:1以上に高く維持されるように、Cl2 ガスまたはHBrガスに対するO2 ガスの比を40体積%以上、望ましくは40〜95体積%とする。こうすれば、白金副産物17を完壁に取り除いて残査のような異物質が残らなくでき、白金パターン11a上のマスクパターン13aが蝕刻されなくでき白金パターン11aの損傷を防止できる。
【0035】
図6を参照すれば、前記白金パターン11a上のマスクパターン13aと障壁層9をCl2 ガスを利用して同時にプラズマ蝕刻して前記マスクパターン13aを取り除くと同時に障壁層パターン9aを形成する。このようにすれば、半導体基板1の上部には障壁層パターン9aと白金パターン11aが残るようになるが、前記図2から図6までの工程を同一の蝕刻チャンバで遂行できる。以後に(BaSr)TiO3 のような誘電膜(図示せず)及び電極層(図示せず)をさらに形成することによって半導体装置のキャパシタを完成するようになる。
【0036】
【発明の効果】
前述したように本発明の半導体装置の白金膜蝕刻方法によれば、白金パターンを同一の蝕刻チャンバで多重ステップで形成でき、前記Ar、Ar/Cl2 またはAr/HBrを利用して白金膜を蝕刻するために蝕刻速度を早めることができて蝕刻傾斜が激しい白金パターンを得ることができる。
【0037】
以上、実施例を通じて本発明を具体的に説明したが、本発明はこれに限定されるものではなく、本発明の技術的思想内で当分野で通常の知識でその変形や改良が可能である。
【図面の簡単な説明】
【図1】 本発明による半導体装置の白金膜蝕刻方法を説明するために、半導体基板上に白金膜を形成し、前記白金膜上にマスク層を形成した後の、前記マスク層上にフォトレジストパターンを形成する段階を概略的に示す半導体装置の断面図である。
【図2】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図1に示すフォトレジストパターンを形成した後の、前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階を概略的に示す半導体装置の断面図である。
【図3】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図2に示すマスクパターンを形成した後の、前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階を概略的に示す半導体装置の断面図である。
【図4】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図3に示す白金パターンを形成した後の、前記フォトレジストパターンを蝕刻して取り除く段階を概略的に示す半導体装置の断面図である。
【図5】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図4に示すフォトレジストパターンを蝕刻して取り除いた後の、前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階を概略的に示す半導体装置の断面図である。
【図6】 本発明による半導体装置の白金膜蝕刻方法を説明するために、図5に示す白金副産物をプラズマ蝕刻して取り除た後の、前記マスクパターンを蝕刻して取り除く段階を概略的に示す半導体装置の断面図である。
【符号の説明】
1…半導体基板、 3…層間絶縁層、
5…プラグ(多結晶シリコン膜)、 7…プラグ(金属シリサイド)、
9…障壁層、 9a…障壁層パターン、
11…白金膜、 11a…白金パターン、
13…マスク層、 13a…マスクパターン、
15…フォトレジストパターン、 17…白金副産物。
Claims (13)
- 半導体基板上に白金膜を形成する段階と、
前記白金膜上にマスク層を形成する段階と、
前記マスク層上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階と、
前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階と、
前記フォトレジストパターンを蝕刻して取り除く段階と、
前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階と、
前記マスクパターンを蝕刻して取り除く段階とを含んでなることを特徴とする半導体装置の白金膜蝕刻方法であって、
前記白金副産物のプラズマ蝕刻は、Cl 2 /O 2 またはHBr/O 2 ガスを利用して遂行することを特徴とする半導体装置の白金膜蝕刻方法。 - 前記マスク層は、TiN膜の単一膜で形成、またはTi膜とTiN膜、Ti膜とSiON膜、TiO2膜とTiN膜もしくはTiO2膜とSiON膜の二重膜で形成することを特徴とする請求項1に記載の半導体装置の白金膜蝕刻方法。
- 前記マスク層のプラズマ蝕刻は、Ar/Cl2、Cl2/BCl3またはCl2/HBrガスを利用して遂行することを特徴とする請求項2に記載の半導体装置の白金膜蝕刻方法。
- 前記白金膜のプラズマ蝕刻は、Ar、Ar/Cl2またはAr/HBrガスを利用して遂行することを特徴とする請求項1に記載の半導体装置の白金膜蝕刻方法。
- 前記白金膜のプラズマ蝕刻時にAr/Cl2またはAr/HBrガスを利用する場合において、Cl2ガスまたはHBrガスに対するArガスの比を80〜95体積%とすることを特徴とする請求項4に記載の半導体装置の白金膜蝕刻方法。
- 前記白金副産物のプラズマ蝕刻時、Cl2ガスまたはHBrガスに対するO2ガスの比を40〜95体積%とすることを特徴とする請求項1に記載の半導体装置の白金膜蝕刻方法。
- 半導体基板上にコンタクトホールを有する層間絶縁膜を形成する段階と、
前記コンタクトホールに埋込まれるプラグを形成する段階と、
前記プラグが形成された半導体基板上に障壁層を形成する段階と、
前記障壁層上に白金(Pt)膜を形成する段階と、
前記白金膜上にマスク層を形成する段階と、
前記マスク層上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクとして前記マスク層をプラズマ蝕刻してマスクパターンを形成する段階と、
前記フォトレジストパターン及び前記マスクパターンをマスクとして前記白金膜をプラズマ蝕刻して白金パターンを形成する段階と、
前記フォトレジストパターンを蝕刻して取り除く段階と、
前記白金パターン形成時前記フォトレジストパターンの両側壁に形成された白金副産物をプラズマ蝕刻して取り除く段階と、
前記マスクパターン及び前記障壁層を蝕刻して前記マスクパターンを取り除くと同時に障壁層パターンを形成する段階とを含んでなることを特徴とする半導体装置の白金膜蝕刻方法であって、
前記白金副産物のプラズマ蝕刻は、Cl 2 /O 2 またはHBr/O 2 ガスを利用して遂行することを特徴とする半導体装置の白金膜蝕刻方法。 - 前記障壁層は、チタン窒化物、チタンシリコン窒化物またはタンタルシリコン窒化物を利用して形成することを特徴とする請求項7に記載の半導体装置の白金膜蝕刻方法。
- 前記マスク層は、TiN膜の単一膜で形成、またはTi膜とTiN膜、Ti膜とSiON膜、TiO2膜とTiN膜もしくはTiO2膜とSiON膜の二重膜で形成することを特徴とする請求項7に記載の半導体装置の白金膜蝕刻方法。
- 前記マスク層のプラズマ蝕刻は、Ar/Cl2、Cl2/BCl3またはCl2/HBrガスを利用して遂行することを特徴とする請求項9に記載の半導体装置の白金膜蝕刻方法。
- 前記白金膜のプラズマ蝕刻は、Ar、Ar/Cl2またはAr/HBrガスを利用して遂行することを特徴とする請求項7に記載の半導体装置の白金膜蝕刻方法。
- 前記白金膜のプラズマ蝕刻時にAr/Cl2またはAr/HBrガスを利用する場合において、Cl2ガスまたはHBrガスに対するArガスの比を80〜95体積%として遂行することを特徴とする請求項11に記載の半導体装置の白金膜蝕刻方法。
- 前記白金副産物のプラズマ蝕刻時、Cl2ガスまたはHBrガスに対するO2ガスの比を40〜95体積%とすることを特徴とする請求項7に記載の半導体装置の白金膜蝕刻方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980001200A KR100269323B1 (ko) | 1998-01-16 | 1998-01-16 | 반도체장치의백금막식각방법 |
KR98P1200 | 1998-01-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11214369A JPH11214369A (ja) | 1999-08-06 |
JP3651557B2 true JP3651557B2 (ja) | 2005-05-25 |
Family
ID=19531636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22838498A Expired - Fee Related JP3651557B2 (ja) | 1998-01-16 | 1998-08-12 | 半導体装置の白金膜蝕刻方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6054391A (ja) |
JP (1) | JP3651557B2 (ja) |
KR (1) | KR100269323B1 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100440888B1 (ko) * | 1997-12-27 | 2004-09-18 | 주식회사 하이닉스반도체 | 백금 식각 공정에서의 식각 잔유물 제거 방법 |
KR100342820B1 (ko) * | 1999-12-29 | 2002-07-02 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
JP3993972B2 (ja) * | 2000-08-25 | 2007-10-17 | 富士通株式会社 | 半導体装置の製造方法と半導体装置 |
KR100393976B1 (ko) | 2001-06-09 | 2003-08-09 | 주식회사 하이닉스반도체 | 마스크 패턴밀도에 따른 반도체 웨이퍼의 식각 속도변화를 최소화하는 방법 |
KR100825130B1 (ko) * | 2001-07-06 | 2008-04-24 | 어플라이드 머티어리얼스, 인코포레이티드 | 금속 에칭 공정 동안 플라즈마 에칭 챔버내에서 파티클을감소시키는 방법 |
WO2003027767A2 (de) * | 2001-09-11 | 2003-04-03 | Infineon Technologies Ag | Mittel und verfahren zur strukturierung eines substrates mit einer maske |
JP4865978B2 (ja) * | 2002-02-28 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US6638874B2 (en) * | 2002-03-14 | 2003-10-28 | Applied Materials, Inc | Methods used in fabricating gates in integrated circuit device structures |
JP4519512B2 (ja) * | 2004-04-28 | 2010-08-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、除去方法 |
JP2007013081A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 深いコンタクトホールを有する半導体素子の製造方法 |
KR100769129B1 (ko) | 2005-12-29 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 실리사이드 형성 방법 |
US20090175810A1 (en) | 2008-01-03 | 2009-07-09 | Gareth Winckle | Compositions and methods for treating diseases of the nail |
JP5723377B2 (ja) * | 2009-11-09 | 2015-05-27 | スリーエム イノベイティブ プロパティズ カンパニー | 半導体のためのエッチングプロセス |
WO2011057047A2 (en) * | 2009-11-09 | 2011-05-12 | 3M Innovative Properties Company | Process for anisotropic etching of semiconductors |
US8039494B1 (en) | 2010-07-08 | 2011-10-18 | Dow Pharmaceutical Sciences, Inc. | Compositions and methods for treating diseases of the nail |
CN110433291B (zh) | 2013-10-03 | 2023-04-28 | 博世健康爱尔兰有限公司 | 稳定的艾菲康唑组合物 |
CA3052643A1 (en) | 2013-11-22 | 2015-05-28 | Bausch Health Ireland Limited | Anti-infective methods, compositions, and devices |
US9716013B2 (en) | 2014-02-04 | 2017-07-25 | Texas Instruments Incorporated | Sloped photoresist edges for defect reduction for metal dry etch processes |
TWI744079B (zh) * | 2020-11-06 | 2021-10-21 | 力晶積成電子製造股份有限公司 | 鉑的圖案化方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3122579B2 (ja) * | 1994-07-27 | 2001-01-09 | シャープ株式会社 | Pt膜のエッチング方法 |
JP2639369B2 (ja) * | 1994-12-22 | 1997-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
US5573979A (en) * | 1995-02-13 | 1996-11-12 | Texas Instruments Incorporated | Sloped storage node for a 3-D dram cell structure |
KR100322695B1 (ko) * | 1995-03-20 | 2002-05-13 | 윤종용 | 강유전성캐패시터의제조방법 |
KR100413649B1 (ko) * | 1996-01-26 | 2004-04-28 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치의제조방법 |
US5930639A (en) * | 1996-04-08 | 1999-07-27 | Micron Technology, Inc. | Method for precision etching of platinum electrodes |
US5726102A (en) * | 1996-06-10 | 1998-03-10 | Vanguard International Semiconductor Corporation | Method for controlling etch bias in plasma etch patterning of integrated circuit layers |
-
1998
- 1998-01-16 KR KR1019980001200A patent/KR100269323B1/ko not_active IP Right Cessation
- 1998-08-12 JP JP22838498A patent/JP3651557B2/ja not_active Expired - Fee Related
- 1998-08-24 US US09/138,655 patent/US6054391A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100269323B1 (ko) | 2000-10-16 |
KR19990065766A (ko) | 1999-08-05 |
US6054391A (en) | 2000-04-25 |
JPH11214369A (ja) | 1999-08-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040602 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050215 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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