JP2540024B2 - 金属配線のためのタングステンプラグの形成方法 - Google Patents

金属配線のためのタングステンプラグの形成方法

Info

Publication number
JP2540024B2
JP2540024B2 JP6075975A JP7597594A JP2540024B2 JP 2540024 B2 JP2540024 B2 JP 2540024B2 JP 6075975 A JP6075975 A JP 6075975A JP 7597594 A JP7597594 A JP 7597594A JP 2540024 B2 JP2540024 B2 JP 2540024B2
Authority
JP
Japan
Prior art keywords
film
tungsten
tisi
etching
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6075975A
Other languages
English (en)
Other versions
JPH06326054A (ja
Inventor
キム チュンホワン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH06326054A publication Critical patent/JPH06326054A/ja
Application granted granted Critical
Publication of JP2540024B2 publication Critical patent/JP2540024B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体素子の金属配線
形成工程に関し、特にコンタクトホール上に形成される
タングステンプラグの形成方法に関する。
【０００２】
【従来の技術】一般的に、金属配線特にタングステンプ
ラグ形成のための全面タングステン蒸着法（Blanket-WC
VD）は、基板の全面にタングステンを蒸着する方法で、
接着層（Glue Layer）蒸着工程と、蒸着された全面タン
グステン膜のエッチバック（Etch Back）工程とからな
る。このタングステンエッチバック工程は乾式エッチン
グであるプラズマエッチングからなる。
【０００３】しかし、プラグ形成のためのプラズマエッ
チバック時にエッチングが不完全だと、エッチングされ
て除去されるべき部位に残留タングステンが形成されて
しまう。このような残留タングステンは金属層のブリッ
ジ及びショートを誘発する。さらに、残留タングステン
が発生しないようにするためエッチバック時に過度なエ
ッチングをするとコンタクトプラグにおけるタングステ
ンの過度なエッチング及びコンタクトホールの中心にキ
ーホール（Key hole）が生成されて金属配線の信頼性を
低下させる問題が発生する。
【０００４】
【発明が解決しようとする課題】上記問題点を解決する
ために案出した本発明は、金属薄膜の各種化学的エッチ
ング特性を利用して、すなわちＢＯＥ（Buffed Oxicide
Etchant）を利用したエッチングにより、タングステン
残留物及び損傷を除去する金属配線のためのタングステ
ンプラグの形成方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、絶縁膜がエッチングされて金属コンタク
トホールが形成された全体構造の上部にＴｉ膜及びＴｉ
Ｎ膜を順次に形成するステップと、上記ＴｉＮ膜の上に
ＴｉＳｉ2膜を形成するステップと、上記ＴｉＳｉ2膜の
上にタングステン膜を蒸着するステップと、上記タング
ステン膜をエッチバックしてタングステンプラグを形成
するステップと、化学的エッチング特性の差異を利用す
ることにより露出したＴｉＳｉ2膜をエッチングすると
同時に露出したＴｉＳｉ2膜の上の残留タングステン膜
を除去するステップとからなることを特徴する。
【０００６】
【発明の作用・効果】金属配線のプラグ形成のために全
面タングステン膜をエッチバックするときに発生するタ
ングステン残留物を、プラグタングステンとＴｉＮ膜の
損傷を防止しつつ、完全に除去して半導体素子の信頼性
及び収率を向上させる。
【０００７】
【実施例】以下、図１〜図７を参照して本発明を詳細に
説明する。
【０００８】図１〜図７は、本発明の一実施例に係る金
属配線形成工程を示す断面図である。 図１は、酸化膜
１がエッチングされて金属コンタクトホールが形成され
た全体構造の上部に、接合抵抗特性の向上のための障壁
金属であるＴｉ膜２及びＴｉＮ膜３を、順次に一定の厚
さで蒸着した状態の断面図である。
【０００９】次いで、図２に示したように、上記ＴｉＮ
膜３上にＴｉＳｉ2膜を形成するためのＴｉ膜４とポリ
シリコン膜５を順次に蒸着し、図３に示したように、７
００〜８００℃の温度で急速熱処理工程（RTP:Rapid Th
ermal Process）を行って、上記Ｔｉ膜４とポリシリコ
ン膜５からＴｉＳｉ2膜６を形成する。
【００１０】図４は、３５０〜４５０℃の温度で上記Ｔ
ｉＳｉ膜６を接合層として全面にタングステン膜７を形
成した状態の断面図である。図５は、乾式プラズマエッ
チングにより上記タングステン膜７を所定部分エッチバ
ックしてタングステンプラグ７ｂを形成した状態の断面
図であって、プラグ以外の部位でＴｉＳｉ2膜６上に残
留タングステン７ａが残っている。
【００１１】次いで、図６に示したように、湿式エッチ
ング溶液であるＢＯＥ溶液（ＮＨ4Ｆ，ＨＦ）を用いて
上記ＴｉＳｉ2膜６上に残っていた残留タングステン７
ａを除去する。このとき、ＢＯＥ溶液によりＴｉＳｉ2
膜６も除去されるが、ＴｉＮ膜３とタングステンプラグ
７ｂはエッチングされないため、コンタクトホールのタ
ングステンプラグ７ｂとＴｉＮ膜３はＢＯＥにより絶縁
酸化膜１がエッチングされるのを防止する障壁の役割を
同時に果たす。
【００１２】最後に、図７は全体構造の上部にアルミニ
ウム８を蒸着した状態の断面図である。
【００１３】上述したように構成された本発明は、金属
配線のプラグを形成するために全面タングステン膜をエ
ッチバックしたときに発生するタングステン残留物を、
プラグタングステンとＴｉＮ膜の損傷を防止しつつ完全
に除去して半導体素子の信頼性及び収率を向上させる。
【図面の簡単な説明】
【図１】 本発明の一実施例に係る金属配線形成工程を
示す断面図。
【図２】 本発明の一実施例に係る金属配線形成工程を
示す断面図。
【図３】 本発明の一実施例に係る金属配線形成工程を
示す断面図。
【図４】 本発明の一実施例に係る金属配線形成工程を
示す断面図。
【図５】 本発明の一実施例に係る金属配線形成工程を
示す断面図。
【図６】 本発明の一実施例に係る金属配線形成工程を
示す断面図。
【図７】 本発明の一実施例に係る金属配線形成工程を
示す断面図。
【符号の説明】 １…酸化膜、２…Ｔｉ膜、３…ＴｉＮ膜、４…Ｔｉ膜、
５…ポリシリコン膜、６…ＴｉＳｉ2膜、７…タングス
テン膜、７ａ…残留タングステン、７ｂ…タングステン
プラグ、８…アルミニウム膜。
フロントページの続き (56)参考文献 特開 平５−243179（ＪＰ，Ａ) 特開 平５−148045（ＪＰ，Ａ) 特開 平５−13600（ＪＰ，Ａ) 特開 平４−370222（ＪＰ，Ａ) 特開 平５−190493（ＪＰ，Ａ) 特開 平３−16178（ＪＰ，Ａ) 特開 平３−11732（ＪＰ，Ａ) 特開 平２−45958（ＪＰ，Ａ) 特開 昭63−205951（ＪＰ，Ａ) 特開 平１−19763（ＪＰ，Ａ) 特開 平４−359423（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 絶縁膜（１）がエッチングされて金属コ
    ンタクトホールが形成された全体構造の上部に、Ｔｉ膜
    （２）及びＴｉＮ膜（３）をそれぞれ順次に一定の厚さ
    で形成するステップと、 上記ＴｉＮ（３）の上にＴｉＳｉ2膜（６）を形成する
    ステップと、 上記ＴｉＳｉ2膜（６）の上にタングステン膜（７）を
    蒸着するステップと、 上記タングステン膜（７）をエッチバックしてタングス
    テンプラグ（７ｂ）を形成するステップと、 化学的エッチング特性の差異を利用することにより露出
    したＴｉＳｉ2膜（６）をエッチングすると共に上記露
    出したＴｉＳｉ2膜（６）上の残留タングステン膜（７
    ａ）を除去するステップとからなることを特徴とする金
    属配線のためのタングステンプラグの形成方法。
  2. 【請求項２】 上記ＴｉＳｉ2膜（６）のエッチング工
    程がＢＯＥ（Buffed Oxide Etchant）溶液を利用した湿
    式エッチング工程であることを特徴とする請求項１に記
    載の金属配線のためのタングステンプラグの形成方法。
  3. 【請求項３】 上記ＴｉＳｉ2膜（６）を形成するステ
    ップにおいて、ＴｉＮ膜（３）の上にＴｉ膜（４）及び
    ポリシリコン膜（５）を順次に蒸着し、その後７００℃
    〜８００℃の温度で急速熱処理工程（RTP: Rapid Therm
    al Process）を行ってＴｉ膜（４）及びポリシリコン膜
    （５）からＴｉＳｉ2膜を形成することを特徴とする請
    求項１に記載の金属配線のためのタングステンプラグの
    形成方法。
JP6075975A 1993-04-16 1994-04-14 金属配線のためのタングステンプラグの形成方法 Expired - Fee Related JP2540024B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1993-6464 1993-04-16
KR1019930006464A KR960015564B1 (ko) 1993-04-16 1993-04-16 반도체 장치의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
JPH06326054A JPH06326054A (ja) 1994-11-25
JP2540024B2 true JP2540024B2 (ja) 1996-10-02

Family

ID=19354102

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6075975A Expired - Fee Related JP2540024B2 (ja) 1993-04-16 1994-04-14 金属配線のためのタングステンプラグの形成方法

Country Status (3)

Country Link
US (1) US5397742A (ja)
JP (1) JP2540024B2 (ja)
KR (1) KR960015564B1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130852A (ja) * 1993-11-02 1995-05-19 Sony Corp 金属配線材料の形成方法
JP2797933B2 (ja) * 1993-11-30 1998-09-17 日本電気株式会社 半導体装置の製造方法
JP3488735B2 (ja) 1994-03-03 2004-01-19 三菱電機株式会社 半導体装置
US5521119A (en) * 1994-07-13 1996-05-28 Taiwan Semiconductor Manufacturing Co. Post treatment of tungsten etching back
US5599739A (en) * 1994-12-30 1997-02-04 Lucent Technologies Inc. Barrier layer treatments for tungsten plug
US5496773A (en) * 1995-04-28 1996-03-05 Micron Technology, Inc. Semiconductor processing method of providing an electrically conductive interconnecting plug between an elevationally inner electrically conductive node and an elevationally outer electrically conductive node
US5994220A (en) 1996-02-02 1999-11-30 Micron Technology, Inc. Method for forming a semiconductor connection with a top surface having an enlarged recess
US6054382A (en) * 1996-03-28 2000-04-25 Texas Instruments Incorporated Method of improving texture of metal films in semiconductor integrated circuits
DE19612725A1 (de) * 1996-03-29 1997-10-02 Siemens Ag Verfahren zur Metallisierung von Submikron-Kontaktlöchern in Halbleiterkörpern
US5672543A (en) * 1996-04-29 1997-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Volcano defect-free tungsten plug
US6143647A (en) * 1997-07-24 2000-11-07 Intel Corporation Silicon-rich block copolymers to achieve unbalanced vias
US5858873A (en) * 1997-03-12 1999-01-12 Lucent Technologies Inc. Integrated circuit having amorphous silicide layer in contacts and vias and method of manufacture thereof
US5915202A (en) * 1997-05-15 1999-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Blanket etching process for formation of tungsten plugs
US5994775A (en) * 1997-09-17 1999-11-30 Lsi Logic Corporation Metal-filled via/contact opening with thin barrier layers in integrated circuit structure for fast response, and process for making same
US6184130B1 (en) 1997-11-06 2001-02-06 Industrial Technology Research Institute Silicide glue layer for W-CVD plug application
US5899741A (en) * 1998-03-18 1999-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing low resistance and low junction leakage contact
JP3175721B2 (ja) 1999-02-05 2001-06-11 日本電気株式会社 半導体装置の製造方法
US6277757B1 (en) * 1999-06-01 2001-08-21 Winbond Electronics Corp. Methods to modify wet by dry etched via profile
US6218271B1 (en) * 1999-10-08 2001-04-17 United Microelectronics Corp. Method of forming a landing pad on the drain and source of a MOS transistor
US6352924B1 (en) * 2000-06-05 2002-03-05 Taiwan Semiconductor Manufacturing Company Rework method for wafers that trigger WCVD backside alarm
US6984585B2 (en) * 2002-08-12 2006-01-10 Applied Materials Inc Method for removal of residue from a magneto-resistive random access memory (MRAM) film stack using a sacrificial mask layer
US20060102197A1 (en) * 2004-11-16 2006-05-18 Kang-Lie Chiang Post-etch treatment to remove residues
JP2010278074A (ja) * 2009-05-26 2010-12-09 Fujitsu Semiconductor Ltd 電子装置およびその製造方法
US20120228773A1 (en) * 2011-03-08 2012-09-13 International Business Machines Corporation Large-grain, low-resistivity tungsten on a conductive compound
US8691622B2 (en) * 2012-05-25 2014-04-08 Micron Technology, Inc. Memory cells and methods of forming memory cells
US10396012B2 (en) * 2016-05-27 2019-08-27 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
US10269624B2 (en) * 2017-07-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods of forming same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5629316A (en) * 1979-08-20 1981-03-24 Mitsubishi Electric Corp On-load tap changer
US4782380A (en) * 1987-01-22 1988-11-01 Advanced Micro Devices, Inc. Multilayer interconnection for integrated circuit structure having two or more conductive metal layers
US4884123A (en) * 1987-02-19 1989-11-28 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
US4994410A (en) * 1988-04-04 1991-02-19 Motorola, Inc. Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process
US4998157A (en) * 1988-08-06 1991-03-05 Seiko Epson Corporation Ohmic contact to silicon substrate
US5162262A (en) * 1989-03-14 1992-11-10 Mitsubishi Denki Kabushiki Kaisha Multi-layered interconnection structure for a semiconductor device and manufactured method thereof
JPH0311732A (ja) * 1989-06-09 1991-01-21 Ricoh Co Ltd 半導体装置の配線形成方法
US5240888A (en) * 1991-04-19 1993-08-31 Ube Industries, Ltd. Inorganic fiber and process for the production thereof
JPH0513600A (ja) * 1991-07-05 1993-01-22 Mitsubishi Electric Corp 半導体装置の製造方法
US5242860A (en) * 1991-07-24 1993-09-07 Applied Materials, Inc. Method for the formation of tin barrier layer with preferential (111) crystallographic orientation
JP3211346B2 (ja) * 1992-02-29 2001-09-25 ソニー株式会社 半導体装置におけるバリアメタル層の形成方法

Also Published As

Publication number Publication date
US5397742A (en) 1995-03-14
JPH06326054A (ja) 1994-11-25
KR960015564B1 (ko) 1996-11-18

Similar Documents

Publication Publication Date Title
JP2540024B2 (ja) 金属配線のためのタングステンプラグの形成方法
JP2645345B2 (ja) 安定な低抵抗コンタクト
JP3651557B2 (ja) 半導体装置の白金膜蝕刻方法
US5688718A (en) Method of CVD TiN barrier layer integration
US6001734A (en) Formation method of contact/ through hole
US5874357A (en) Method of forming wiring structure of semiconductor device
US6458284B1 (en) Method of etching and etch mask
JPH07120637B2 (ja) 半導体面に接触を形成する方法
US6136691A (en) In situ plasma clean for tungsten etching back
US6383865B2 (en) Method for fabricating a capacitor in a semiconductor device
JPH0770595B2 (ja) 半導体素子の金属コンタクト形成方法
JPH08321545A (ja) 配線形成法
JP4031634B2 (ja) 半導体素子のキャパシタ製造方法
US5930670A (en) Method of forming a tungsten plug of a semiconductor device
JP3301466B2 (ja) 半導体装置の製造方法
JP2002324854A (ja) 半導体素子のキャパシタ形成方法
JPH05299418A (ja) 半導体装置の製造方法
JP3567635B2 (ja) コンタクト形成方法
JP3376965B2 (ja) 半導体装置及びその製造方法
JP3407516B2 (ja) 半導体装置及びその製造方法
KR0154190B1 (ko) 반도체 소자의 텅스텐-플러그 형성방법
KR100187675B1 (ko) 반도체 소자의 베리어 금속층 형성 방법
JPH0629409A (ja) 半導体装置の製造方法
JPH0629240A (ja) 半導体装置並びにその製造方法
KR970008347A (ko) 반도체 소자의 금속층 형성방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070708

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080708

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080708

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090708

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090708

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100708

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110708

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110708

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120708

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130708

Year of fee payment: 17

LAPS Cancellation because of no payment of annual fees