JP3648954B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、特に複数の半導体チップを並列に接続して構成される半導体装置に関する。
【0002】
【従来の技術】
交流電源装置は一般にインバータ回路によって構成され、そのインバータ回路のスイッチング素子として各種電力用半導体装置が使用されている。このインバータ回路に使われる電力用半導体装置には、パワーMOS(Metal Oxide Semiconductor )型FET(Field Effect Transistor )、ゲート・ターンオフ・サイリスタ、絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor )などがある。ところで、大電力を扱う産業用交流電源装置では、それらの電力用半導体装置の大容量化が要求されている。このような大電力用の半導体装置は一個の半導体チップで構成することは難しいため、一般には複数の半導体チップを並列に接続して電流容量を増加させる手法が取られている。ここで、複数個の半導体チップを並列に接続して構成される半導体装置として、IGBTモジュールの構成について説明する。
【0003】
図13は従来のIGBTモジュールの構成を示す回路図である。図示のIGBTモジュール100は複数個のIGBT101,102,・・・103から構成されている。各IGBTのゲートはそれぞれゲート端子111に接続され、コレクタはそれぞれコレクタ端子112に接続され、エミッタはそれぞれエミッタ端子113と補助エミッタ端子114とに接続されている。コレクタ端子112およびエミッタ端子113は被制御電流の主回路の端子として使用され、補助エミッタ端子114はエミッタ端子113と電位的に接続されていて、ゲート端子111とともに制御駆動用の端子として使用され、コレクタ端子112、エミッタ端子113、ゲート端子111および補助エミッタ端子114はそれぞれパッケージのコレクタ端子、エミッタ端子、ゲート端子および補助エミッタ端子に接続される。また、各IGBTのコレクタおよびエミッタには、コレクタ側をカソード、エミッタ側をアノードにしたフライホイールダイオード121,122,・・・123がそれぞれ並列に接続されている。
【0004】
IGBTは高入力インピーダンス特性を有するMOS型FETと低飽和電圧特性を有するバイポーラ・トランジスタとを組み合わせたような素子であって、ゲート端子111と補助エミッタ端子114との間に制御駆動用の電圧を印加することによって各IGBTのコレクタ・エミッタ間がそれぞれ導通し、IGBTモジュール100としてはオン状態となる。また、ゲート端子111と補助エミッタ端子114との間にゼロまたは負の電圧を印加することにより各IGBTのコレクタ・エミッタ間がそれぞれ遮断し、IGBTモジュール100としてはオフ状態となる。このように、ゲート端子111と補助エミッタ端子114との間に印加される電圧によって、各IGBTがそれぞれ同時に駆動制御され、IGBTモジュール100は一つのIGBTが有する電流容量のIGBTの個数倍の電流容量を持った一つのIGBTとして機能することになる。
【0005】
ところで、主回路を構成する接続端子、チップと回路パターンを接続するワイヤ、および回路パターンにはインダクタンス成分が存在する。このインダクタンスは、IGBTモジュール100の大電流が流れる主回路では大きく影響してくる。特に、各IGBTのゲート・エミッタ(補助エミッタ)間のインダクタンスが均等でなく、そのために各IGBT間でゲート・エミッタ間に印加される電圧信号にアンバランスが生じると、損失増加、発振、特定のIGBTチップの破壊などが生じてしまう。そのために、IGBTチップの配置を工夫して、ゲート・エミッタ(補助エミッタ)間のインダクタンスが均等となるような工夫をしている。
【0006】
【発明が解決しようとする課題】
しかしながら、大電流の仕様を満たすために、チップの数が増大してくると、パッケージの大きさ、端子配列などの制約のために、必ずしも各IGBTのゲート・エミッタ(補助エミッタ)間のインダクタンスが均等にはならず、しかも内部配線用の端子形状が複雑になり、各エミッタから補助エミッタ端子へ通じる回路パターンへのワイヤ接続が増大するという問題点があった。
【0007】
本発明はこのような点に鑑みてなされたものであり、内部配線の端子形状が複雑にならずに、各チップを均等に駆動することができる半導体装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明では上記問題を解決するために、複数の半導体チップを並列に接続して構成される半導体装置において、各電極から基板上の各端子搭載部までの接続路の距離が等しくなるよう基板上に均等に配置された2n 個の半導体チップと、各半導体チップの第1電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第1の接続端子と、各半導体チップの第2電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第2の接続端子と、各半導体チップの制御電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第3の接続端子と、前記第2の接続端子が搭載される前記端子搭載部の一つに隣接配置された端子搭載部と接続される第4の接続端子と、を備えていることを特徴とする半導体装置が提供される。
【0009】
このような半導体装置によれば、各半導体チップを均等配置したことにより各電極から各端子搭載部までのインダクタンスの分布が均等になり、さらに第1の接続端子および第2の接続端子が対称に配置した接続部を有するように構成されていることにより接続部間のインダクタンスの分布が均等になる。この状態では第2の接続端子が搭載される端子搭載部のいずれも電位的に同じになることを利用し、第3の接続端子とともに制御端子を構成する第4の接続端子は、電位的に同じになる端子搭載部のいずれか一か所にのみ接続するようにしている。これにより、各半導体チップは均等に駆動されるようになる。第4の接続端子の接続は一か所なので、第4の接続端子の接続部も一つであり、端子形状が単純化し、半田付け工程が削減される。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態を、IGBTモジュールに適用した場合を例に図面を参照して詳細に説明する。
【0011】
図1は本発明を適用したIGBTモジュールの動作原理を示す説明図である。図示の例では、説明を簡単にするために、4個のIGBT1〜4を並列に接続して一つのIGBTモジュールを構成した場合を例にして説明する。各IGBTのゲート、コレクタ、エミッタはそれぞれ並列に接続される。このとき、2個のIGBT1,2および3,4を対にして接続し、さらにこれらの対を対にして接続するという接続方法を採る。それらの接続はワイヤ、回路パターンおよび端子により行われる。これらワイヤ、回路パターンおよび端子にはそれぞれインダクタンス成分を含んでおり、図示の例ではこれらのインダクタンス成分を考慮した接続で示している。ただし、本発明ではエミッタ側のインダクタンス成分の存在が問題であるため、コレクタ側の接続については省略してある。すなわち、各IGBT1〜4のエミッタ側の接続はワイヤによるインダクタンスL1〜L4と、そのワイヤが接続される回路パターンによるインダクタンスL5,L6と、その回路パターンからエミッタ端子5に接続される端子によるインダクタンスL7によって構成される。また、各IGBT1〜4のゲートはゲート端子6に接続されている。
【0012】
ここで、IGBT1,2およびIGBT3,4はそれぞれ対にされ、それらのチップ配置、ワイヤ接続および回路パターン形状は各対で同じ条件にしている。このため、ワイヤのインダクタンスL1〜L4については、L1=L2=L3=L4となり、回路パターンのインダクタンスL5,L6については、L5=L6が成り立つ。以上の条件が揃った場合、インダクタンスL1,L2,L5およびL3,L4,L6の共通接続点であるa点およびb点における電位は常に等しいことになる。したがって、a点またはb点のいずれか一方に補助エミッタ端子を接続し、ゲート端子6との間に制御駆動用の電圧7を印加した場合、他方の共通接続点も補助エミッタ端子を接続した点と同じ電位になる。これは、各IGBT1〜4のエミッタにそれぞれ補助エミッタ端子を接続した場合と同じであり、各対の共通接続点のいずれか一つに補助エミッタ端子を接続しても、各IGBT1〜4を均等に駆動することができることを意味している。図示の例では、a点にのみ補助エミッタ端子8を接続し、他のb点には補助エミッタ端子8を接続していない。このように、補助エミッタ端子を一か所のみに接続したことにより、補助エミッタ端子への配線を減らすことができる。これは、IGBTの数を増やした場合でも同じであり、補助エミッタ端子の端子形状を単純化できる。ただし、上記の条件を満たすためには、IGBTを均等配置する必要性から、IGBTの数は2n 個にする必要がある。
【0013】
図2はチップを搭載した状態のIGBTモジュールの内部配置例を示す平面図である。図2において、金属基板11の上にセラミック基板12a,12bが被着されている。各セラミック基板12a、12bの表面には銅の回路パターンが形成されている。すなわち、ゲート用回路パターン13a,13b、コレクタ用回路パターン14a,14b、エミッタ用回路パターン15a,15bがある。コレクタ用回路パターン14a,14bには、それぞれ四つのIGBTチップ16〜19,20〜23が搭載されている。各IGBTチップは裏面がコレクタ電極であってコレクタ用回路パターン14a,14bに半田付けされており、表面にはエミッタ電極およびゲート電極が配置されている。また、コレクタ用回路パターン14a,14bには、それぞれ四つのフライホイールダイオードチップ24〜27,28〜31も搭載されている。これらのフライホイールダイオードチップは裏面がカソード電極、表面がアノード電極である。なお、各端子が搭載される部分として、ゲート用回路パターン13a,13bにゲート端子搭載部32〜35があり、コレクタ用回路パターン14a,14bにコレクタ端子搭載部36〜39があり、エミッタ用回路パターン15a,15bにエミッタ端子搭載部40〜43および補助エミッタ端子搭載部44があり、それぞれの搭載部には×印を付してある。
【0014】
図3はワイヤボンディングを行った状態のIGBTモジュールの内部を示す平面図である。ワイヤボンディングは、たとえばIGBTチップ16の場合で説明すると、IGBTチップ16の表面に6個設けられたエミッタ電極のそれぞれとエミッタ用回路パターン15aとの間をボンディングワイヤ45で結線することによって行われる。同様に、IGBTチップ16の表面に2個設けられたゲート電極の一つとゲート用回路パターン13aとの間、さらにはフライホイールダイオードチップ24のアノード電極とエミッタ用回路パターン15aとの間をボンディングワイヤで結線している。
【0015】
次に、ゲート用回路パターン13a,13bのゲート端子搭載部32〜35、コレクタ用回路パターン14a,14bのコレクタ端子搭載部36〜39、エミッタ用回路パターン15a,15bのエミッタ端子搭載部40〜43および補助エミッタ端子搭載部44にそれぞれ搭載される端子について説明する。
【0016】
図4はゲート端子の外観を示す図であって、(A)はゲート端子の平面図、(B)はゲート端子の側面図、(C)はゲート端子の正面図である。この図において、ゲート端子51は平面図に示したようにコ字状に形成されたバー部材52と、このバー部材52から内方向へ突設された四つの接続脚部53〜56および上方に立ち上がっているパッケージ用ゲート端子57とを有している。接続脚部53はゲート用回路パターン13aのゲート端子搭載部32に、接続脚部54はゲート端子搭載部33にそれぞれ接続され、接続脚部55はゲート用回路パターン13bのゲート端子搭載部34に、接続脚部56はゲート端子搭載部35にそれぞれ接続される。
【0017】
図5はコレクタ端子の外観を示す図であって、(A)はコレクタ端子の平面図、(B)はコレクタ端子の側面図、(C)はコレクタ端子の正面図である。この図において、コレクタ端子61はブリッジ部材62と、その四隅に対称配置された接続脚部63〜66およびブリッジ部材62の中心より横に延長されてから上方に立ち上がっているパッケージ用コレクタ端子67とを有している。ここで、接続脚部63はコレクタ用回路パターン14aのコレクタ端子搭載部36に、接続脚部64はコレクタ端子搭載部37にそれぞれ接続され、接続脚部65はコレクタ用回路パターン14bのコレクタ端子搭載部38に、接続脚部66はコレクタ端子搭載部39にそれぞれ接続される。
【0018】
図6はエミッタ端子の外観を示す図であって、(A)はエミッタ端子の平面図、(B)はエミッタ端子の側面図、(C)はエミッタ端子の正面図である。この図において、エミッタ端子71も同様に、ブリッジ部材72と、その四隅に対称配置された接続脚部73〜76およびブリッジ部材72の中心より横に延長されてから上方に立ち上がっているパッケージ用エミッタ端子77とを有している。接続脚部73はエミッタ用回路パターン15aのエミッタ端子搭載部40に、接続脚部74はエミッタ端子搭載部41にそれぞれ接続され、接続脚部75はエミッタ用回路パターン15bのエミッタ端子搭載部42に、接続脚部76はエミッタ端子搭載部43にそれぞれ接続される。
【0019】
図7は補助エミッタ端子の外観を示す図であって、(A)は補助エミッタ端子の平面図、(B)は補助エミッタ端子の側面図、(C)は補助エミッタ端子の正面図である。この図において、補助エミッタ端子81は、エミッタ用回路パターン15aの補助エミッタ端子搭載部44の一か所だけに接続することになるので、そのための接続脚部82とパッケージ用補助エミッタ端子83とを有している。
【0020】
図8はワイヤボンディング後のセラミック基板上に搭載されるときのゲート端子、コレクタ端子、エミッタ端子および補助エミッタ端子の配置を示す平面図である。コレクタ端子61とエミッタ端子71とは立体的な位置関係にあり、エミッタ端子71がコレクタ端子61の上を跨ぐように配置されている。各端子の接続脚部には×印を付してある。ゲート端子51、コレクタ端子61、エミッタ端子71および補助エミッタ端子81は図示の配置状態のままで、各端子の接続脚部をセラミック基板12a,12b上の各回路パターンに設定された対応する各端子搭載部にそれぞれ搭載されることになる。すなわち、直線上に配置されたゲート端子搭載部33、コレクタ端子搭載部37、エミッタ端子搭載部41、補助エミッタ端子搭載部44、エミッタ端子搭載部43、コレクタ端子搭載部39、およびゲート端子搭載部35に対応して、ゲート端子51の接続脚部54、コレクタ端子61の接続脚部64、エミッタ端子71の接続脚部74、補助エミッタ端子81の接続脚部82、エミッタ端子71の接続脚部76、コレクタ端子61の接続脚部66、およびゲート端子51の接続脚部56が直線上に配置され、同じく直線上に配置されたゲート端子搭載部32、コレクタ端子搭載部36、エミッタ端子搭載部40、エミッタ端子搭載部42、コレクタ端子搭載部38、およびゲート端子搭載部34に対応して、ゲート端子51の接続脚部53、コレクタ端子61の接続脚部63、エミッタ端子71の接続脚部73,75、コレクタ端子61の接続脚部65、およびゲート端子51の接続脚部55が直線上に配置されている。
【0021】
図9はIGBTモジュールの等価回路を示す図である。図示の回路では、ゲート回路およびフライホイールダイオードは省略し、大電流が流れる主回路および補助エミッタについて示してある。そして、主回路上に存在する各インダクタンスとその値(単位はnH)とを一緒に示してある。なお、コレクタ側において、線で囲った部分はコレクタ端子61を表し、エミッタ側において、線で囲った部分はエミッタ端子71および補助エミッタ端子81を表している。また、コレクタに繋がるインダクタンスはチップから端子搭載部までの回路パターンのインダクタンスである。エミッタに繋がるインダクタンスはワイヤとワイヤの接合部から端子搭載部までの回路パターンのインダクタンスである。このように、各IGBTチップの均等配置およびエミッタ端子およびコレクタ端子の対称形状により、ワイヤ、回路パターン、および端子に存在するインダクタンスは八つの主回路にてそれぞれ同じ値になっている。これに対し、従来のIGBTモジュールでは並列に複数個接続されたIGBTチップの全体的なインダクタンスの値は問題視されるが、個々のチップに対するインダクタンスの均等配置については重要視されていないため、IGBTチップ間にインダクタンスのアンバランスが存在し、これがIGBTチップ間で異なるゲート・エミッタ間ドロップ電圧になり、各IGBTチップで異なる動作をすることになる。ここで、1200V/600AのIGBTモジュールについて、ゲート・エミッタ間ドロップ電圧を計算して比較したのが次の表である。
【0022】
【表1】
【0023】
この表においては四つのIGBTチップ(Q1〜Q4)のゲート・エミッタ間ドロップ電圧を従来と本発明のIGBTチップについて示している。ゲート・エミッタ間ドロップ電圧は主回路にdi/dt=370A/μsの電流が流れたときにエミッタ側のインダクタンスに発生する逆起電力で算出している。なお、従来のものは4個のIGBTチップを一つのセラミック基板上に搭載したものを2個並列に配置した構造のモジュールについて、一方のセラミック基板の4個のチップのドロップ電圧を算出し、本発明のものは、8個のチップのうちの4個について算出している。これにより、従来のものがチップ間で異なるゲート・エミッタ間ドロップ電圧を発生するのに対し、本発明のものはすべてのチップでゲート・エミッタ間ドロップ電圧が同じであり、各チップは均等に動作していることになる。
【0024】
次に、1200V/600AのIGBTモジュールについて、インバータ動作時のパワー損失について従来のものと比較してみる。
図10はIGBTモジュールのインバータ動作でのパワー損失を示した図であって、(A)は6kHz動作時のパワー損失を示し、(B)は15kHz動作時のパワー損失を示している。それぞれの図において、領域aはIGBTのコレクタ・エミッタ飽和電圧VCE(sat) での損失、領域bはIGBTのターンオフ時の損失、領域cはIGBTのターンオン時の損失、領域dはフリーホイールダイオードの順電圧VF 損失、領域eはフリーホイールダイオードの逆回復損失である。ここで、(A)に示した6kHz動作時のパワー損失を見ると、総合的には従来の519Wから459Wに低減している。これは、特に、領域cに示したIGBTのターンオン時の損失がほぼ半減したことによる。同様に、(B)に示した15kHz動作時のパワー損失の場合も、IGBTのターンオン時の損失の低減により、982Wから783Wに低減している。
【0025】
さらに、複数のチップを並列に接続して一つのチップとして動作させるには、各チップの特性が揃っていることが望ましい。ここで、IGBTがオンし始めるときのパラメータであるゲート・エミッタ間しきい値電圧Vthを揃えて構成した従来構造のモジュールのIGBTチップのターンオン波形をシミュレーションした結果を図11に示す。
【0026】
図11は従来構造におけるシミュレーションでのIGBTチップのターンオン波形を示す図であって、(A)はゲート・エミッタ間電圧の変化を示し、(B)はコレクタ電流の変化を示している。ここでは、従来構造のモジュールの二つのIGBTチップQ1,Q2のターンオン波形をそれぞれ示しており、各IGBTチップQ1,Q2のゲート・エミッタ間しきい値電圧Vthは8.1Vのものに揃えてある。図示のように、ゲート・エミッタ間しきい値電圧Vthが揃ったチップを使っても、従来構造のものでは、コレクタ電流Icおよびゲート・エミッタ間電圧Vgeに大きなばらつきが生じていることが分かる。
【0027】
これに対し、本発明構造のモジュールでは、チップQ1,Q2のゲート・エミッタ間しきい値電圧Vthが揃っている場合はもちろん、ゲート・エミッタ間電圧Vgeの変化およびコレクタ電流Icの変化はチップ間でのばらつきは非常に少なくなる。ここで、ゲート・エミッタ間しきい値電圧Vthが異なるチップを使った場合のターンオン波形のシミュレーション結果を図12に示す。
【0028】
図12は本発明構造におけるシミュレーションでのIGBTチップのターンオン波形を示す図であって、(A)はゲート・エミッタ間電圧の変化を示し、(B)はコレクタ電流の変化を示している。ここでは、IGBTチップQ1にゲート・エミッタ間しきい値電圧Vth(Q1)が7.1Vのものを使い、IGBTチップQ2にゲート・エミッタ間しきい値電圧Vth(Q2)が8.1Vのものを使っている。図示のように、たとえ、ゲート・エミッタ間しきい値電圧Vthにばらつきのあるチップを使用しても、チップ間でゲート・エミッタ間電圧Vgeの変化およびコレクタ電流Icの変化に大きな差は出てこない。これは、ゲート・エミッタ間しきい値電圧Vthを厳密に揃えなくても、多少のばらつきは各チップの動作にあまり影響がないことを示している。
【0029】
【発明の効果】
以上説明したように、本発明では、チップを並列に接続して構成される半導体装置において、均等配置したチップのゲート駆動用の補助エミッタ端子を回路上の一点に接続する構成にした。これにより、補助エミッタ端子の接続は基板上の一箇所であるため、補助エミッタ端子の端子形状を単純化することができる。また、すべてのチップが均等に駆動されるために、各チップの電流バランスがとれ、半導体装置のパワー損失を低減することができる。さらに、補助エミッタ端子の半田付け箇所は一つであるため、端子の半田付け箇所が削減され、回路パターン上においても半田付けエリアを削減することができる。
【図面の簡単な説明】
【図1】本発明を適用したIGBTモジュールの動作原理を示す説明図である。
【図2】チップを搭載した状態のIGBTモジュールの内部配置例を示す平面図である。
【図3】ワイヤボンディングを行った状態のIGBTモジュールの内部を示す平面図である。
【図4】ゲート端子の外観を示す図であって、(A)はゲート端子の平面図、(B)はゲート端子の側面図、(C)はゲート端子の正面図である。
【図5】コレクタ端子の外観を示す図であって、(A)はコレクタ端子の平面図、(B)はコレクタ端子の側面図、(C)はコレクタ端子の正面図である。
【図6】エミッタ端子の外観を示す図であって、(A)はエミッタ端子の平面図、(B)はエミッタ端子の側面図、(C)はエミッタ端子の正面図である。
【図7】補助エミッタ端子の外観を示す図であって、(A)は補助エミッタ端子の平面図、(B)は補助エミッタ端子の側面図、(C)は補助エミッタ端子の正面図である。
【図8】ワイヤボンディング後のセラミック基板上に搭載されるときのゲート端子、コレクタ端子、エミッタ端子および補助エミッタ端子の配置を示す平面図である。
【図9】IGBTモジュールの等価回路を示す図である。
【図10】IGBTモジュールのインバータ動作でのパワー損失を示した図であって、(A)は6kHz動作時のパワー損失を示し、(B)は15kHz動作時のパワー損失を示している。
【図11】従来構造におけるシミュレーションでのIGBTチップのターンオン波形を示す図であって、(A)はゲート・エミッタ間電圧の変化を示し、(B)はコレクタ電流の変化を示している。
【図12】本発明構造におけるシミュレーションでのIGBTチップのターンオン波形を示す図であって、(A)はゲート・エミッタ間電圧の変化を示し、(B)はコレクタ電流の変化を示している。
【図13】従来のIGBTモジュールの構成を示す回路図である。
【符号の説明】
11 金属基板
12a,12b セラミック基板
13a,13b ゲート用回路パターン
14a,14b コレクタ用回路パターン
15a,15b エミッタ用回路パターン
16〜23 IGBTチップ
24〜31 フライホイールダイオードチップ
32〜35 ゲート端子搭載部
36〜39 コレクタ端子搭載部
40〜43 エミッタ端子搭載部
44 補助エミッタ端子搭載部
45 ボンディングワイヤ
Claims (3)
- 複数の半導体チップを並列に接続して構成される半導体装置において、
各電極から基板上の各端子搭載部までの接続路の距離が等しくなるよう基板上に均等に配置された2n 個の半導体チップと、
各半導体チップの第1電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第1の接続端子と、
各半導体チップの第2電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第2の接続端子と、
各半導体チップの制御電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第3の接続端子と、
前記第2の接続端子が搭載される前記端子搭載部の一つに隣接配置された端子搭載部と接続される第4の接続端子と、
を備えていることを特徴とする半導体装置。 - 前記半導体チップは絶縁ゲート型バイポーラトランジスタチップであり、前記第1の接続端子はコレクタ端子、前記第2の接続端子はエミッタ端子、前記第3の接続端子はゲート端子、前記第4の接続端子は補助エミッタ端子であることを特徴とする請求項1記載の半導体装置。
- 前記第1の接続端子および第2の接続端子は、相互に接続された前記接続部の対称中心から外部へ延長されるパッケージの端子と一体に構成されていることを特徴とする請求項2記載の半導体装置。
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