JP3648954B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に複数の半導体チップを並列に接続して構成される半導体装置に関する。
【０００２】
【従来の技術】
交流電源装置は一般にインバータ回路によって構成され、そのインバータ回路のスイッチング素子として各種電力用半導体装置が使用されている。このインバータ回路に使われる電力用半導体装置には、パワーＭＯＳ（Metal Oxide Semiconductor ）型ＦＥＴ（Field Effect Transistor ）、ゲート・ターンオフ・サイリスタ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor ）などがある。ところで、大電力を扱う産業用交流電源装置では、それらの電力用半導体装置の大容量化が要求されている。このような大電力用の半導体装置は一個の半導体チップで構成することは難しいため、一般には複数の半導体チップを並列に接続して電流容量を増加させる手法が取られている。ここで、複数個の半導体チップを並列に接続して構成される半導体装置として、ＩＧＢＴモジュールの構成について説明する。
【０００３】
図１３は従来のＩＧＢＴモジュールの構成を示す回路図である。図示のＩＧＢＴモジュール１００は複数個のＩＧＢＴ１０１，１０２，・・・１０３から構成されている。各ＩＧＢＴのゲートはそれぞれゲート端子１１１に接続され、コレクタはそれぞれコレクタ端子１１２に接続され、エミッタはそれぞれエミッタ端子１１３と補助エミッタ端子１１４とに接続されている。コレクタ端子１１２およびエミッタ端子１１３は被制御電流の主回路の端子として使用され、補助エミッタ端子１１４はエミッタ端子１１３と電位的に接続されていて、ゲート端子１１１とともに制御駆動用の端子として使用され、コレクタ端子１１２、エミッタ端子１１３、ゲート端子１１１および補助エミッタ端子１１４はそれぞれパッケージのコレクタ端子、エミッタ端子、ゲート端子および補助エミッタ端子に接続される。また、各ＩＧＢＴのコレクタおよびエミッタには、コレクタ側をカソード、エミッタ側をアノードにしたフライホイールダイオード１２１，１２２，・・・１２３がそれぞれ並列に接続されている。
【０００４】
ＩＧＢＴは高入力インピーダンス特性を有するＭＯＳ型ＦＥＴと低飽和電圧特性を有するバイポーラ・トランジスタとを組み合わせたような素子であって、ゲート端子１１１と補助エミッタ端子１１４との間に制御駆動用の電圧を印加することによって各ＩＧＢＴのコレクタ・エミッタ間がそれぞれ導通し、ＩＧＢＴモジュール１００としてはオン状態となる。また、ゲート端子１１１と補助エミッタ端子１１４との間にゼロまたは負の電圧を印加することにより各ＩＧＢＴのコレクタ・エミッタ間がそれぞれ遮断し、ＩＧＢＴモジュール１００としてはオフ状態となる。このように、ゲート端子１１１と補助エミッタ端子１１４との間に印加される電圧によって、各ＩＧＢＴがそれぞれ同時に駆動制御され、ＩＧＢＴモジュール１００は一つのＩＧＢＴが有する電流容量のＩＧＢＴの個数倍の電流容量を持った一つのＩＧＢＴとして機能することになる。
【０００５】
ところで、主回路を構成する接続端子、チップと回路パターンを接続するワイヤ、および回路パターンにはインダクタンス成分が存在する。このインダクタンスは、ＩＧＢＴモジュール１００の大電流が流れる主回路では大きく影響してくる。特に、各ＩＧＢＴのゲート・エミッタ（補助エミッタ）間のインダクタンスが均等でなく、そのために各ＩＧＢＴ間でゲート・エミッタ間に印加される電圧信号にアンバランスが生じると、損失増加、発振、特定のＩＧＢＴチップの破壊などが生じてしまう。そのために、ＩＧＢＴチップの配置を工夫して、ゲート・エミッタ（補助エミッタ）間のインダクタンスが均等となるような工夫をしている。
【０００６】
【発明が解決しようとする課題】
しかしながら、大電流の仕様を満たすために、チップの数が増大してくると、パッケージの大きさ、端子配列などの制約のために、必ずしも各ＩＧＢＴのゲート・エミッタ（補助エミッタ）間のインダクタンスが均等にはならず、しかも内部配線用の端子形状が複雑になり、各エミッタから補助エミッタ端子へ通じる回路パターンへのワイヤ接続が増大するという問題点があった。
【０００７】
本発明はこのような点に鑑みてなされたものであり、内部配線の端子形状が複雑にならずに、各チップを均等に駆動することができる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明では上記問題を解決するために、複数の半導体チップを並列に接続して構成される半導体装置において、各電極から基板上の各端子搭載部までの接続路の距離が等しくなるよう基板上に均等に配置された２n 個の半導体チップと、各半導体チップの第１電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第１の接続端子と、各半導体チップの第２電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第２の接続端子と、各半導体チップの制御電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第３の接続端子と、前記第２の接続端子が搭載される前記端子搭載部の一つに隣接配置された端子搭載部と接続される第４の接続端子と、を備えていることを特徴とする半導体装置が提供される。
【０００９】
このような半導体装置によれば、各半導体チップを均等配置したことにより各電極から各端子搭載部までのインダクタンスの分布が均等になり、さらに第１の接続端子および第２の接続端子が対称に配置した接続部を有するように構成されていることにより接続部間のインダクタンスの分布が均等になる。この状態では第２の接続端子が搭載される端子搭載部のいずれも電位的に同じになることを利用し、第３の接続端子とともに制御端子を構成する第４の接続端子は、電位的に同じになる端子搭載部のいずれか一か所にのみ接続するようにしている。これにより、各半導体チップは均等に駆動されるようになる。第４の接続端子の接続は一か所なので、第４の接続端子の接続部も一つであり、端子形状が単純化し、半田付け工程が削減される。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を、ＩＧＢＴモジュールに適用した場合を例に図面を参照して詳細に説明する。
【００１１】
図１は本発明を適用したＩＧＢＴモジュールの動作原理を示す説明図である。図示の例では、説明を簡単にするために、４個のＩＧＢＴ１〜４を並列に接続して一つのＩＧＢＴモジュールを構成した場合を例にして説明する。各ＩＧＢＴのゲート、コレクタ、エミッタはそれぞれ並列に接続される。このとき、２個のＩＧＢＴ１，２および３，４を対にして接続し、さらにこれらの対を対にして接続するという接続方法を採る。それらの接続はワイヤ、回路パターンおよび端子により行われる。これらワイヤ、回路パターンおよび端子にはそれぞれインダクタンス成分を含んでおり、図示の例ではこれらのインダクタンス成分を考慮した接続で示している。ただし、本発明ではエミッタ側のインダクタンス成分の存在が問題であるため、コレクタ側の接続については省略してある。すなわち、各ＩＧＢＴ１〜４のエミッタ側の接続はワイヤによるインダクタンスＬ１〜Ｌ４と、そのワイヤが接続される回路パターンによるインダクタンスＬ５，Ｌ６と、その回路パターンからエミッタ端子５に接続される端子によるインダクタンスＬ７によって構成される。また、各ＩＧＢＴ１〜４のゲートはゲート端子６に接続されている。
【００１２】
ここで、ＩＧＢＴ１，２およびＩＧＢＴ３，４はそれぞれ対にされ、それらのチップ配置、ワイヤ接続および回路パターン形状は各対で同じ条件にしている。このため、ワイヤのインダクタンスＬ１〜Ｌ４については、Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４となり、回路パターンのインダクタンスＬ５，Ｌ６については、Ｌ５＝Ｌ６が成り立つ。以上の条件が揃った場合、インダクタンスＬ１，Ｌ２，Ｌ５およびＬ３，Ｌ４，Ｌ６の共通接続点であるａ点およびｂ点における電位は常に等しいことになる。したがって、ａ点またはｂ点のいずれか一方に補助エミッタ端子を接続し、ゲート端子６との間に制御駆動用の電圧７を印加した場合、他方の共通接続点も補助エミッタ端子を接続した点と同じ電位になる。これは、各ＩＧＢＴ１〜４のエミッタにそれぞれ補助エミッタ端子を接続した場合と同じであり、各対の共通接続点のいずれか一つに補助エミッタ端子を接続しても、各ＩＧＢＴ１〜４を均等に駆動することができることを意味している。図示の例では、ａ点にのみ補助エミッタ端子８を接続し、他のｂ点には補助エミッタ端子８を接続していない。このように、補助エミッタ端子を一か所のみに接続したことにより、補助エミッタ端子への配線を減らすことができる。これは、ＩＧＢＴの数を増やした場合でも同じであり、補助エミッタ端子の端子形状を単純化できる。ただし、上記の条件を満たすためには、ＩＧＢＴを均等配置する必要性から、ＩＧＢＴの数は２n 個にする必要がある。
【００１３】
図２はチップを搭載した状態のＩＧＢＴモジュールの内部配置例を示す平面図である。図２において、金属基板１１の上にセラミック基板１２ａ，１２ｂが被着されている。各セラミック基板１２ａ、１２ｂの表面には銅の回路パターンが形成されている。すなわち、ゲート用回路パターン１３ａ，１３ｂ、コレクタ用回路パターン１４ａ，１４ｂ、エミッタ用回路パターン１５ａ，１５ｂがある。コレクタ用回路パターン１４ａ，１４ｂには、それぞれ四つのＩＧＢＴチップ１６〜１９，２０〜２３が搭載されている。各ＩＧＢＴチップは裏面がコレクタ電極であってコレクタ用回路パターン１４ａ，１４ｂに半田付けされており、表面にはエミッタ電極およびゲート電極が配置されている。また、コレクタ用回路パターン１４ａ，１４ｂには、それぞれ四つのフライホイールダイオードチップ２４〜２７，２８〜３１も搭載されている。これらのフライホイールダイオードチップは裏面がカソード電極、表面がアノード電極である。なお、各端子が搭載される部分として、ゲート用回路パターン１３ａ，１３ｂにゲート端子搭載部３２〜３５があり、コレクタ用回路パターン１４ａ，１４ｂにコレクタ端子搭載部３６〜３９があり、エミッタ用回路パターン１５ａ，１５ｂにエミッタ端子搭載部４０〜４３および補助エミッタ端子搭載部４４があり、それぞれの搭載部には×印を付してある。
【００１４】
図３はワイヤボンディングを行った状態のＩＧＢＴモジュールの内部を示す平面図である。ワイヤボンディングは、たとえばＩＧＢＴチップ１６の場合で説明すると、ＩＧＢＴチップ１６の表面に６個設けられたエミッタ電極のそれぞれとエミッタ用回路パターン１５ａとの間をボンディングワイヤ４５で結線することによって行われる。同様に、ＩＧＢＴチップ１６の表面に２個設けられたゲート電極の一つとゲート用回路パターン１３ａとの間、さらにはフライホイールダイオードチップ２４のアノード電極とエミッタ用回路パターン１５ａとの間をボンディングワイヤで結線している。
【００１５】
次に、ゲート用回路パターン１３ａ，１３ｂのゲート端子搭載部３２〜３５、コレクタ用回路パターン１４ａ，１４ｂのコレクタ端子搭載部３６〜３９、エミッタ用回路パターン１５ａ，１５ｂのエミッタ端子搭載部４０〜４３および補助エミッタ端子搭載部４４にそれぞれ搭載される端子について説明する。
【００１６】
図４はゲート端子の外観を示す図であって、（Ａ）はゲート端子の平面図、（Ｂ）はゲート端子の側面図、（Ｃ）はゲート端子の正面図である。この図において、ゲート端子５１は平面図に示したようにコ字状に形成されたバー部材５２と、このバー部材５２から内方向へ突設された四つの接続脚部５３〜５６および上方に立ち上がっているパッケージ用ゲート端子５７とを有している。接続脚部５３はゲート用回路パターン１３ａのゲート端子搭載部３２に、接続脚部５４はゲート端子搭載部３３にそれぞれ接続され、接続脚部５５はゲート用回路パターン１３ｂのゲート端子搭載部３４に、接続脚部５６はゲート端子搭載部３５にそれぞれ接続される。
【００１７】
図５はコレクタ端子の外観を示す図であって、（Ａ）はコレクタ端子の平面図、（Ｂ）はコレクタ端子の側面図、（Ｃ）はコレクタ端子の正面図である。この図において、コレクタ端子６１はブリッジ部材６２と、その四隅に対称配置された接続脚部６３〜６６およびブリッジ部材６２の中心より横に延長されてから上方に立ち上がっているパッケージ用コレクタ端子６７とを有している。ここで、接続脚部６３はコレクタ用回路パターン１４ａのコレクタ端子搭載部３６に、接続脚部６４はコレクタ端子搭載部３７にそれぞれ接続され、接続脚部６５はコレクタ用回路パターン１４ｂのコレクタ端子搭載部３８に、接続脚部６６はコレクタ端子搭載部３９にそれぞれ接続される。
【００１８】
図６はエミッタ端子の外観を示す図であって、（Ａ）はエミッタ端子の平面図、（Ｂ）はエミッタ端子の側面図、（Ｃ）はエミッタ端子の正面図である。この図において、エミッタ端子７１も同様に、ブリッジ部材７２と、その四隅に対称配置された接続脚部７３〜７６およびブリッジ部材７２の中心より横に延長されてから上方に立ち上がっているパッケージ用エミッタ端子７７とを有している。接続脚部７３はエミッタ用回路パターン１５ａのエミッタ端子搭載部４０に、接続脚部７４はエミッタ端子搭載部４１にそれぞれ接続され、接続脚部７５はエミッタ用回路パターン１５ｂのエミッタ端子搭載部４２に、接続脚部７６はエミッタ端子搭載部４３にそれぞれ接続される。
【００１９】
図７は補助エミッタ端子の外観を示す図であって、（Ａ）は補助エミッタ端子の平面図、（Ｂ）は補助エミッタ端子の側面図、（Ｃ）は補助エミッタ端子の正面図である。この図において、補助エミッタ端子８１は、エミッタ用回路パターン１５ａの補助エミッタ端子搭載部４４の一か所だけに接続することになるので、そのための接続脚部８２とパッケージ用補助エミッタ端子８３とを有している。
【００２０】
図８はワイヤボンディング後のセラミック基板上に搭載されるときのゲート端子、コレクタ端子、エミッタ端子および補助エミッタ端子の配置を示す平面図である。コレクタ端子６１とエミッタ端子７１とは立体的な位置関係にあり、エミッタ端子７１がコレクタ端子６１の上を跨ぐように配置されている。各端子の接続脚部には×印を付してある。ゲート端子５１、コレクタ端子６１、エミッタ端子７１および補助エミッタ端子８１は図示の配置状態のままで、各端子の接続脚部をセラミック基板１２ａ，１２ｂ上の各回路パターンに設定された対応する各端子搭載部にそれぞれ搭載されることになる。すなわち、直線上に配置されたゲート端子搭載部３３、コレクタ端子搭載部３７、エミッタ端子搭載部４１、補助エミッタ端子搭載部４４、エミッタ端子搭載部４３、コレクタ端子搭載部３９、およびゲート端子搭載部３５に対応して、ゲート端子５１の接続脚部５４、コレクタ端子６１の接続脚部６４、エミッタ端子７１の接続脚部７４、補助エミッタ端子８１の接続脚部８２、エミッタ端子７１の接続脚部７６、コレクタ端子６１の接続脚部６６、およびゲート端子５１の接続脚部５６が直線上に配置され、同じく直線上に配置されたゲート端子搭載部３２、コレクタ端子搭載部３６、エミッタ端子搭載部４０、エミッタ端子搭載部４２、コレクタ端子搭載部３８、およびゲート端子搭載部３４に対応して、ゲート端子５１の接続脚部５３、コレクタ端子６１の接続脚部６３、エミッタ端子７１の接続脚部７３，７５、コレクタ端子６１の接続脚部６５、およびゲート端子５１の接続脚部５５が直線上に配置されている。
【００２１】
図９はＩＧＢＴモジュールの等価回路を示す図である。図示の回路では、ゲート回路およびフライホイールダイオードは省略し、大電流が流れる主回路および補助エミッタについて示してある。そして、主回路上に存在する各インダクタンスとその値（単位はｎＨ）とを一緒に示してある。なお、コレクタ側において、線で囲った部分はコレクタ端子６１を表し、エミッタ側において、線で囲った部分はエミッタ端子７１および補助エミッタ端子８１を表している。また、コレクタに繋がるインダクタンスはチップから端子搭載部までの回路パターンのインダクタンスである。エミッタに繋がるインダクタンスはワイヤとワイヤの接合部から端子搭載部までの回路パターンのインダクタンスである。このように、各ＩＧＢＴチップの均等配置およびエミッタ端子およびコレクタ端子の対称形状により、ワイヤ、回路パターン、および端子に存在するインダクタンスは八つの主回路にてそれぞれ同じ値になっている。これに対し、従来のＩＧＢＴモジュールでは並列に複数個接続されたＩＧＢＴチップの全体的なインダクタンスの値は問題視されるが、個々のチップに対するインダクタンスの均等配置については重要視されていないため、ＩＧＢＴチップ間にインダクタンスのアンバランスが存在し、これがＩＧＢＴチップ間で異なるゲート・エミッタ間ドロップ電圧になり、各ＩＧＢＴチップで異なる動作をすることになる。ここで、１２００Ｖ／６００ＡのＩＧＢＴモジュールについて、ゲート・エミッタ間ドロップ電圧を計算して比較したのが次の表である。
【００２２】
【表１】
【００２３】
この表においては四つのＩＧＢＴチップ（Ｑ１〜Ｑ４）のゲート・エミッタ間ドロップ電圧を従来と本発明のＩＧＢＴチップについて示している。ゲート・エミッタ間ドロップ電圧は主回路にｄｉ／ｄｔ＝３７０Ａ／μｓの電流が流れたときにエミッタ側のインダクタンスに発生する逆起電力で算出している。なお、従来のものは４個のＩＧＢＴチップを一つのセラミック基板上に搭載したものを２個並列に配置した構造のモジュールについて、一方のセラミック基板の４個のチップのドロップ電圧を算出し、本発明のものは、８個のチップのうちの４個について算出している。これにより、従来のものがチップ間で異なるゲート・エミッタ間ドロップ電圧を発生するのに対し、本発明のものはすべてのチップでゲート・エミッタ間ドロップ電圧が同じであり、各チップは均等に動作していることになる。
【００２４】
次に、１２００Ｖ／６００ＡのＩＧＢＴモジュールについて、インバータ動作時のパワー損失について従来のものと比較してみる。
図１０はＩＧＢＴモジュールのインバータ動作でのパワー損失を示した図であって、（Ａ）は６ｋＨｚ動作時のパワー損失を示し、（Ｂ）は１５ｋＨｚ動作時のパワー損失を示している。それぞれの図において、領域ａはＩＧＢＴのコレクタ・エミッタ飽和電圧ＶCE(sat) での損失、領域ｂはＩＧＢＴのターンオフ時の損失、領域ｃはＩＧＢＴのターンオン時の損失、領域ｄはフリーホイールダイオードの順電圧ＶF 損失、領域ｅはフリーホイールダイオードの逆回復損失である。ここで、（Ａ）に示した６ｋＨｚ動作時のパワー損失を見ると、総合的には従来の５１９Ｗから４５９Ｗに低減している。これは、特に、領域ｃに示したＩＧＢＴのターンオン時の損失がほぼ半減したことによる。同様に、（Ｂ）に示した１５ｋＨｚ動作時のパワー損失の場合も、ＩＧＢＴのターンオン時の損失の低減により、９８２Ｗから７８３Ｗに低減している。
【００２５】
さらに、複数のチップを並列に接続して一つのチップとして動作させるには、各チップの特性が揃っていることが望ましい。ここで、ＩＧＢＴがオンし始めるときのパラメータであるゲート・エミッタ間しきい値電圧Ｖthを揃えて構成した従来構造のモジュールのＩＧＢＴチップのターンオン波形をシミュレーションした結果を図１１に示す。
【００２６】
図１１は従来構造におけるシミュレーションでのＩＧＢＴチップのターンオン波形を示す図であって、（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレクタ電流の変化を示している。ここでは、従来構造のモジュールの二つのＩＧＢＴチップＱ１，Ｑ２のターンオン波形をそれぞれ示しており、各ＩＧＢＴチップＱ１，Ｑ２のゲート・エミッタ間しきい値電圧Ｖthは８．１Ｖのものに揃えてある。図示のように、ゲート・エミッタ間しきい値電圧Ｖthが揃ったチップを使っても、従来構造のものでは、コレクタ電流Ｉｃおよびゲート・エミッタ間電圧Ｖgeに大きなばらつきが生じていることが分かる。
【００２７】
これに対し、本発明構造のモジュールでは、チップＱ１，Ｑ２のゲート・エミッタ間しきい値電圧Ｖthが揃っている場合はもちろん、ゲート・エミッタ間電圧Ｖgeの変化およびコレクタ電流Ｉｃの変化はチップ間でのばらつきは非常に少なくなる。ここで、ゲート・エミッタ間しきい値電圧Ｖthが異なるチップを使った場合のターンオン波形のシミュレーション結果を図１２に示す。
【００２８】
図１２は本発明構造におけるシミュレーションでのＩＧＢＴチップのターンオン波形を示す図であって、（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレクタ電流の変化を示している。ここでは、ＩＧＢＴチップＱ１にゲート・エミッタ間しきい値電圧Ｖth（Ｑ１）が７．１Ｖのものを使い、ＩＧＢＴチップＱ２にゲート・エミッタ間しきい値電圧Ｖth（Ｑ２）が８．１Ｖのものを使っている。図示のように、たとえ、ゲート・エミッタ間しきい値電圧Ｖthにばらつきのあるチップを使用しても、チップ間でゲート・エミッタ間電圧Ｖgeの変化およびコレクタ電流Ｉｃの変化に大きな差は出てこない。これは、ゲート・エミッタ間しきい値電圧Ｖthを厳密に揃えなくても、多少のばらつきは各チップの動作にあまり影響がないことを示している。
【００２９】
【発明の効果】
以上説明したように、本発明では、チップを並列に接続して構成される半導体装置において、均等配置したチップのゲート駆動用の補助エミッタ端子を回路上の一点に接続する構成にした。これにより、補助エミッタ端子の接続は基板上の一箇所であるため、補助エミッタ端子の端子形状を単純化することができる。また、すべてのチップが均等に駆動されるために、各チップの電流バランスがとれ、半導体装置のパワー損失を低減することができる。さらに、補助エミッタ端子の半田付け箇所は一つであるため、端子の半田付け箇所が削減され、回路パターン上においても半田付けエリアを削減することができる。
【図面の簡単な説明】
【図１】本発明を適用したＩＧＢＴモジュールの動作原理を示す説明図である。
【図２】チップを搭載した状態のＩＧＢＴモジュールの内部配置例を示す平面図である。
【図３】ワイヤボンディングを行った状態のＩＧＢＴモジュールの内部を示す平面図である。
【図４】ゲート端子の外観を示す図であって、（Ａ）はゲート端子の平面図、（Ｂ）はゲート端子の側面図、（Ｃ）はゲート端子の正面図である。
【図５】コレクタ端子の外観を示す図であって、（Ａ）はコレクタ端子の平面図、（Ｂ）はコレクタ端子の側面図、（Ｃ）はコレクタ端子の正面図である。
【図６】エミッタ端子の外観を示す図であって、（Ａ）はエミッタ端子の平面図、（Ｂ）はエミッタ端子の側面図、（Ｃ）はエミッタ端子の正面図である。
【図７】補助エミッタ端子の外観を示す図であって、（Ａ）は補助エミッタ端子の平面図、（Ｂ）は補助エミッタ端子の側面図、（Ｃ）は補助エミッタ端子の正面図である。
【図８】ワイヤボンディング後のセラミック基板上に搭載されるときのゲート端子、コレクタ端子、エミッタ端子および補助エミッタ端子の配置を示す平面図である。
【図９】ＩＧＢＴモジュールの等価回路を示す図である。
【図１０】ＩＧＢＴモジュールのインバータ動作でのパワー損失を示した図であって、（Ａ）は６ｋＨｚ動作時のパワー損失を示し、（Ｂ）は１５ｋＨｚ動作時のパワー損失を示している。
【図１１】従来構造におけるシミュレーションでのＩＧＢＴチップのターンオン波形を示す図であって、（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレクタ電流の変化を示している。
【図１２】本発明構造におけるシミュレーションでのＩＧＢＴチップのターンオン波形を示す図であって、（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレクタ電流の変化を示している。
【図１３】従来のＩＧＢＴモジュールの構成を示す回路図である。
【符号の説明】
１１ 金属基板
１２ａ，１２ｂ セラミック基板
１３ａ，１３ｂ ゲート用回路パターン
１４ａ，１４ｂ コレクタ用回路パターン
１５ａ，１５ｂ エミッタ用回路パターン
１６〜２３ ＩＧＢＴチップ
２４〜３１ フライホイールダイオードチップ
３２〜３５ ゲート端子搭載部
３６〜３９ コレクタ端子搭載部
４０〜４３ エミッタ端子搭載部
４４ 補助エミッタ端子搭載部
４５ ボンディングワイヤ
【発明の属する技術分野】
本発明は半導体装置に関し、特に複数の半導体チップを並列に接続して構成される半導体装置に関する。
【０００２】
【従来の技術】
交流電源装置は一般にインバータ回路によって構成され、そのインバータ回路のスイッチング素子として各種電力用半導体装置が使用されている。このインバータ回路に使われる電力用半導体装置には、パワーＭＯＳ（Metal Oxide Semiconductor ）型ＦＥＴ（Field Effect Transistor ）、ゲート・ターンオフ・サイリスタ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor ）などがある。ところで、大電力を扱う産業用交流電源装置では、それらの電力用半導体装置の大容量化が要求されている。このような大電力用の半導体装置は一個の半導体チップで構成することは難しいため、一般には複数の半導体チップを並列に接続して電流容量を増加させる手法が取られている。ここで、複数個の半導体チップを並列に接続して構成される半導体装置として、ＩＧＢＴモジュールの構成について説明する。
【０００３】
図１３は従来のＩＧＢＴモジュールの構成を示す回路図である。図示のＩＧＢＴモジュール１００は複数個のＩＧＢＴ１０１，１０２，・・・１０３から構成されている。各ＩＧＢＴのゲートはそれぞれゲート端子１１１に接続され、コレクタはそれぞれコレクタ端子１１２に接続され、エミッタはそれぞれエミッタ端子１１３と補助エミッタ端子１１４とに接続されている。コレクタ端子１１２およびエミッタ端子１１３は被制御電流の主回路の端子として使用され、補助エミッタ端子１１４はエミッタ端子１１３と電位的に接続されていて、ゲート端子１１１とともに制御駆動用の端子として使用され、コレクタ端子１１２、エミッタ端子１１３、ゲート端子１１１および補助エミッタ端子１１４はそれぞれパッケージのコレクタ端子、エミッタ端子、ゲート端子および補助エミッタ端子に接続される。また、各ＩＧＢＴのコレクタおよびエミッタには、コレクタ側をカソード、エミッタ側をアノードにしたフライホイールダイオード１２１，１２２，・・・１２３がそれぞれ並列に接続されている。
【０００４】
ＩＧＢＴは高入力インピーダンス特性を有するＭＯＳ型ＦＥＴと低飽和電圧特性を有するバイポーラ・トランジスタとを組み合わせたような素子であって、ゲート端子１１１と補助エミッタ端子１１４との間に制御駆動用の電圧を印加することによって各ＩＧＢＴのコレクタ・エミッタ間がそれぞれ導通し、ＩＧＢＴモジュール１００としてはオン状態となる。また、ゲート端子１１１と補助エミッタ端子１１４との間にゼロまたは負の電圧を印加することにより各ＩＧＢＴのコレクタ・エミッタ間がそれぞれ遮断し、ＩＧＢＴモジュール１００としてはオフ状態となる。このように、ゲート端子１１１と補助エミッタ端子１１４との間に印加される電圧によって、各ＩＧＢＴがそれぞれ同時に駆動制御され、ＩＧＢＴモジュール１００は一つのＩＧＢＴが有する電流容量のＩＧＢＴの個数倍の電流容量を持った一つのＩＧＢＴとして機能することになる。
【０００５】
ところで、主回路を構成する接続端子、チップと回路パターンを接続するワイヤ、および回路パターンにはインダクタンス成分が存在する。このインダクタンスは、ＩＧＢＴモジュール１００の大電流が流れる主回路では大きく影響してくる。特に、各ＩＧＢＴのゲート・エミッタ（補助エミッタ）間のインダクタンスが均等でなく、そのために各ＩＧＢＴ間でゲート・エミッタ間に印加される電圧信号にアンバランスが生じると、損失増加、発振、特定のＩＧＢＴチップの破壊などが生じてしまう。そのために、ＩＧＢＴチップの配置を工夫して、ゲート・エミッタ（補助エミッタ）間のインダクタンスが均等となるような工夫をしている。
【０００６】
【発明が解決しようとする課題】
しかしながら、大電流の仕様を満たすために、チップの数が増大してくると、パッケージの大きさ、端子配列などの制約のために、必ずしも各ＩＧＢＴのゲート・エミッタ（補助エミッタ）間のインダクタンスが均等にはならず、しかも内部配線用の端子形状が複雑になり、各エミッタから補助エミッタ端子へ通じる回路パターンへのワイヤ接続が増大するという問題点があった。
【０００７】
本発明はこのような点に鑑みてなされたものであり、内部配線の端子形状が複雑にならずに、各チップを均等に駆動することができる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明では上記問題を解決するために、複数の半導体チップを並列に接続して構成される半導体装置において、各電極から基板上の各端子搭載部までの接続路の距離が等しくなるよう基板上に均等に配置された２n 個の半導体チップと、各半導体チップの第１電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第１の接続端子と、各半導体チップの第２電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第２の接続端子と、各半導体チップの制御電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第３の接続端子と、前記第２の接続端子が搭載される前記端子搭載部の一つに隣接配置された端子搭載部と接続される第４の接続端子と、を備えていることを特徴とする半導体装置が提供される。
【０００９】
このような半導体装置によれば、各半導体チップを均等配置したことにより各電極から各端子搭載部までのインダクタンスの分布が均等になり、さらに第１の接続端子および第２の接続端子が対称に配置した接続部を有するように構成されていることにより接続部間のインダクタンスの分布が均等になる。この状態では第２の接続端子が搭載される端子搭載部のいずれも電位的に同じになることを利用し、第３の接続端子とともに制御端子を構成する第４の接続端子は、電位的に同じになる端子搭載部のいずれか一か所にのみ接続するようにしている。これにより、各半導体チップは均等に駆動されるようになる。第４の接続端子の接続は一か所なので、第４の接続端子の接続部も一つであり、端子形状が単純化し、半田付け工程が削減される。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を、ＩＧＢＴモジュールに適用した場合を例に図面を参照して詳細に説明する。
【００１１】
図１は本発明を適用したＩＧＢＴモジュールの動作原理を示す説明図である。図示の例では、説明を簡単にするために、４個のＩＧＢＴ１〜４を並列に接続して一つのＩＧＢＴモジュールを構成した場合を例にして説明する。各ＩＧＢＴのゲート、コレクタ、エミッタはそれぞれ並列に接続される。このとき、２個のＩＧＢＴ１，２および３，４を対にして接続し、さらにこれらの対を対にして接続するという接続方法を採る。それらの接続はワイヤ、回路パターンおよび端子により行われる。これらワイヤ、回路パターンおよび端子にはそれぞれインダクタンス成分を含んでおり、図示の例ではこれらのインダクタンス成分を考慮した接続で示している。ただし、本発明ではエミッタ側のインダクタンス成分の存在が問題であるため、コレクタ側の接続については省略してある。すなわち、各ＩＧＢＴ１〜４のエミッタ側の接続はワイヤによるインダクタンスＬ１〜Ｌ４と、そのワイヤが接続される回路パターンによるインダクタンスＬ５，Ｌ６と、その回路パターンからエミッタ端子５に接続される端子によるインダクタンスＬ７によって構成される。また、各ＩＧＢＴ１〜４のゲートはゲート端子６に接続されている。
【００１２】
ここで、ＩＧＢＴ１，２およびＩＧＢＴ３，４はそれぞれ対にされ、それらのチップ配置、ワイヤ接続および回路パターン形状は各対で同じ条件にしている。このため、ワイヤのインダクタンスＬ１〜Ｌ４については、Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４となり、回路パターンのインダクタンスＬ５，Ｌ６については、Ｌ５＝Ｌ６が成り立つ。以上の条件が揃った場合、インダクタンスＬ１，Ｌ２，Ｌ５およびＬ３，Ｌ４，Ｌ６の共通接続点であるａ点およびｂ点における電位は常に等しいことになる。したがって、ａ点またはｂ点のいずれか一方に補助エミッタ端子を接続し、ゲート端子６との間に制御駆動用の電圧７を印加した場合、他方の共通接続点も補助エミッタ端子を接続した点と同じ電位になる。これは、各ＩＧＢＴ１〜４のエミッタにそれぞれ補助エミッタ端子を接続した場合と同じであり、各対の共通接続点のいずれか一つに補助エミッタ端子を接続しても、各ＩＧＢＴ１〜４を均等に駆動することができることを意味している。図示の例では、ａ点にのみ補助エミッタ端子８を接続し、他のｂ点には補助エミッタ端子８を接続していない。このように、補助エミッタ端子を一か所のみに接続したことにより、補助エミッタ端子への配線を減らすことができる。これは、ＩＧＢＴの数を増やした場合でも同じであり、補助エミッタ端子の端子形状を単純化できる。ただし、上記の条件を満たすためには、ＩＧＢＴを均等配置する必要性から、ＩＧＢＴの数は２n 個にする必要がある。
【００１３】
図２はチップを搭載した状態のＩＧＢＴモジュールの内部配置例を示す平面図である。図２において、金属基板１１の上にセラミック基板１２ａ，１２ｂが被着されている。各セラミック基板１２ａ、１２ｂの表面には銅の回路パターンが形成されている。すなわち、ゲート用回路パターン１３ａ，１３ｂ、コレクタ用回路パターン１４ａ，１４ｂ、エミッタ用回路パターン１５ａ，１５ｂがある。コレクタ用回路パターン１４ａ，１４ｂには、それぞれ四つのＩＧＢＴチップ１６〜１９，２０〜２３が搭載されている。各ＩＧＢＴチップは裏面がコレクタ電極であってコレクタ用回路パターン１４ａ，１４ｂに半田付けされており、表面にはエミッタ電極およびゲート電極が配置されている。また、コレクタ用回路パターン１４ａ，１４ｂには、それぞれ四つのフライホイールダイオードチップ２４〜２７，２８〜３１も搭載されている。これらのフライホイールダイオードチップは裏面がカソード電極、表面がアノード電極である。なお、各端子が搭載される部分として、ゲート用回路パターン１３ａ，１３ｂにゲート端子搭載部３２〜３５があり、コレクタ用回路パターン１４ａ，１４ｂにコレクタ端子搭載部３６〜３９があり、エミッタ用回路パターン１５ａ，１５ｂにエミッタ端子搭載部４０〜４３および補助エミッタ端子搭載部４４があり、それぞれの搭載部には×印を付してある。
【００１４】
図３はワイヤボンディングを行った状態のＩＧＢＴモジュールの内部を示す平面図である。ワイヤボンディングは、たとえばＩＧＢＴチップ１６の場合で説明すると、ＩＧＢＴチップ１６の表面に６個設けられたエミッタ電極のそれぞれとエミッタ用回路パターン１５ａとの間をボンディングワイヤ４５で結線することによって行われる。同様に、ＩＧＢＴチップ１６の表面に２個設けられたゲート電極の一つとゲート用回路パターン１３ａとの間、さらにはフライホイールダイオードチップ２４のアノード電極とエミッタ用回路パターン１５ａとの間をボンディングワイヤで結線している。
【００１５】
次に、ゲート用回路パターン１３ａ，１３ｂのゲート端子搭載部３２〜３５、コレクタ用回路パターン１４ａ，１４ｂのコレクタ端子搭載部３６〜３９、エミッタ用回路パターン１５ａ，１５ｂのエミッタ端子搭載部４０〜４３および補助エミッタ端子搭載部４４にそれぞれ搭載される端子について説明する。
【００１６】
図４はゲート端子の外観を示す図であって、（Ａ）はゲート端子の平面図、（Ｂ）はゲート端子の側面図、（Ｃ）はゲート端子の正面図である。この図において、ゲート端子５１は平面図に示したようにコ字状に形成されたバー部材５２と、このバー部材５２から内方向へ突設された四つの接続脚部５３〜５６および上方に立ち上がっているパッケージ用ゲート端子５７とを有している。接続脚部５３はゲート用回路パターン１３ａのゲート端子搭載部３２に、接続脚部５４はゲート端子搭載部３３にそれぞれ接続され、接続脚部５５はゲート用回路パターン１３ｂのゲート端子搭載部３４に、接続脚部５６はゲート端子搭載部３５にそれぞれ接続される。
【００１７】
図５はコレクタ端子の外観を示す図であって、（Ａ）はコレクタ端子の平面図、（Ｂ）はコレクタ端子の側面図、（Ｃ）はコレクタ端子の正面図である。この図において、コレクタ端子６１はブリッジ部材６２と、その四隅に対称配置された接続脚部６３〜６６およびブリッジ部材６２の中心より横に延長されてから上方に立ち上がっているパッケージ用コレクタ端子６７とを有している。ここで、接続脚部６３はコレクタ用回路パターン１４ａのコレクタ端子搭載部３６に、接続脚部６４はコレクタ端子搭載部３７にそれぞれ接続され、接続脚部６５はコレクタ用回路パターン１４ｂのコレクタ端子搭載部３８に、接続脚部６６はコレクタ端子搭載部３９にそれぞれ接続される。
【００１８】
図６はエミッタ端子の外観を示す図であって、（Ａ）はエミッタ端子の平面図、（Ｂ）はエミッタ端子の側面図、（Ｃ）はエミッタ端子の正面図である。この図において、エミッタ端子７１も同様に、ブリッジ部材７２と、その四隅に対称配置された接続脚部７３〜７６およびブリッジ部材７２の中心より横に延長されてから上方に立ち上がっているパッケージ用エミッタ端子７７とを有している。接続脚部７３はエミッタ用回路パターン１５ａのエミッタ端子搭載部４０に、接続脚部７４はエミッタ端子搭載部４１にそれぞれ接続され、接続脚部７５はエミッタ用回路パターン１５ｂのエミッタ端子搭載部４２に、接続脚部７６はエミッタ端子搭載部４３にそれぞれ接続される。
【００１９】
図７は補助エミッタ端子の外観を示す図であって、（Ａ）は補助エミッタ端子の平面図、（Ｂ）は補助エミッタ端子の側面図、（Ｃ）は補助エミッタ端子の正面図である。この図において、補助エミッタ端子８１は、エミッタ用回路パターン１５ａの補助エミッタ端子搭載部４４の一か所だけに接続することになるので、そのための接続脚部８２とパッケージ用補助エミッタ端子８３とを有している。
【００２０】
図８はワイヤボンディング後のセラミック基板上に搭載されるときのゲート端子、コレクタ端子、エミッタ端子および補助エミッタ端子の配置を示す平面図である。コレクタ端子６１とエミッタ端子７１とは立体的な位置関係にあり、エミッタ端子７１がコレクタ端子６１の上を跨ぐように配置されている。各端子の接続脚部には×印を付してある。ゲート端子５１、コレクタ端子６１、エミッタ端子７１および補助エミッタ端子８１は図示の配置状態のままで、各端子の接続脚部をセラミック基板１２ａ，１２ｂ上の各回路パターンに設定された対応する各端子搭載部にそれぞれ搭載されることになる。すなわち、直線上に配置されたゲート端子搭載部３３、コレクタ端子搭載部３７、エミッタ端子搭載部４１、補助エミッタ端子搭載部４４、エミッタ端子搭載部４３、コレクタ端子搭載部３９、およびゲート端子搭載部３５に対応して、ゲート端子５１の接続脚部５４、コレクタ端子６１の接続脚部６４、エミッタ端子７１の接続脚部７４、補助エミッタ端子８１の接続脚部８２、エミッタ端子７１の接続脚部７６、コレクタ端子６１の接続脚部６６、およびゲート端子５１の接続脚部５６が直線上に配置され、同じく直線上に配置されたゲート端子搭載部３２、コレクタ端子搭載部３６、エミッタ端子搭載部４０、エミッタ端子搭載部４２、コレクタ端子搭載部３８、およびゲート端子搭載部３４に対応して、ゲート端子５１の接続脚部５３、コレクタ端子６１の接続脚部６３、エミッタ端子７１の接続脚部７３，７５、コレクタ端子６１の接続脚部６５、およびゲート端子５１の接続脚部５５が直線上に配置されている。
【００２１】
図９はＩＧＢＴモジュールの等価回路を示す図である。図示の回路では、ゲート回路およびフライホイールダイオードは省略し、大電流が流れる主回路および補助エミッタについて示してある。そして、主回路上に存在する各インダクタンスとその値（単位はｎＨ）とを一緒に示してある。なお、コレクタ側において、線で囲った部分はコレクタ端子６１を表し、エミッタ側において、線で囲った部分はエミッタ端子７１および補助エミッタ端子８１を表している。また、コレクタに繋がるインダクタンスはチップから端子搭載部までの回路パターンのインダクタンスである。エミッタに繋がるインダクタンスはワイヤとワイヤの接合部から端子搭載部までの回路パターンのインダクタンスである。このように、各ＩＧＢＴチップの均等配置およびエミッタ端子およびコレクタ端子の対称形状により、ワイヤ、回路パターン、および端子に存在するインダクタンスは八つの主回路にてそれぞれ同じ値になっている。これに対し、従来のＩＧＢＴモジュールでは並列に複数個接続されたＩＧＢＴチップの全体的なインダクタンスの値は問題視されるが、個々のチップに対するインダクタンスの均等配置については重要視されていないため、ＩＧＢＴチップ間にインダクタンスのアンバランスが存在し、これがＩＧＢＴチップ間で異なるゲート・エミッタ間ドロップ電圧になり、各ＩＧＢＴチップで異なる動作をすることになる。ここで、１２００Ｖ／６００ＡのＩＧＢＴモジュールについて、ゲート・エミッタ間ドロップ電圧を計算して比較したのが次の表である。
【００２２】
【表１】
この表においては四つのＩＧＢＴチップ（Ｑ１〜Ｑ４）のゲート・エミッタ間ドロップ電圧を従来と本発明のＩＧＢＴチップについて示している。ゲート・エミッタ間ドロップ電圧は主回路にｄｉ／ｄｔ＝３７０Ａ／μｓの電流が流れたときにエミッタ側のインダクタンスに発生する逆起電力で算出している。なお、従来のものは４個のＩＧＢＴチップを一つのセラミック基板上に搭載したものを２個並列に配置した構造のモジュールについて、一方のセラミック基板の４個のチップのドロップ電圧を算出し、本発明のものは、８個のチップのうちの４個について算出している。これにより、従来のものがチップ間で異なるゲート・エミッタ間ドロップ電圧を発生するのに対し、本発明のものはすべてのチップでゲート・エミッタ間ドロップ電圧が同じであり、各チップは均等に動作していることになる。
【００２４】
次に、１２００Ｖ／６００ＡのＩＧＢＴモジュールについて、インバータ動作時のパワー損失について従来のものと比較してみる。
図１０はＩＧＢＴモジュールのインバータ動作でのパワー損失を示した図であって、（Ａ）は６ｋＨｚ動作時のパワー損失を示し、（Ｂ）は１５ｋＨｚ動作時のパワー損失を示している。それぞれの図において、領域ａはＩＧＢＴのコレクタ・エミッタ飽和電圧ＶCE(sat) での損失、領域ｂはＩＧＢＴのターンオフ時の損失、領域ｃはＩＧＢＴのターンオン時の損失、領域ｄはフリーホイールダイオードの順電圧ＶF 損失、領域ｅはフリーホイールダイオードの逆回復損失である。ここで、（Ａ）に示した６ｋＨｚ動作時のパワー損失を見ると、総合的には従来の５１９Ｗから４５９Ｗに低減している。これは、特に、領域ｃに示したＩＧＢＴのターンオン時の損失がほぼ半減したことによる。同様に、（Ｂ）に示した１５ｋＨｚ動作時のパワー損失の場合も、ＩＧＢＴのターンオン時の損失の低減により、９８２Ｗから７８３Ｗに低減している。
【００２５】
さらに、複数のチップを並列に接続して一つのチップとして動作させるには、各チップの特性が揃っていることが望ましい。ここで、ＩＧＢＴがオンし始めるときのパラメータであるゲート・エミッタ間しきい値電圧Ｖthを揃えて構成した従来構造のモジュールのＩＧＢＴチップのターンオン波形をシミュレーションした結果を図１１に示す。
【００２６】
図１１は従来構造におけるシミュレーションでのＩＧＢＴチップのターンオン波形を示す図であって、（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレクタ電流の変化を示している。ここでは、従来構造のモジュールの二つのＩＧＢＴチップＱ１，Ｑ２のターンオン波形をそれぞれ示しており、各ＩＧＢＴチップＱ１，Ｑ２のゲート・エミッタ間しきい値電圧Ｖthは８．１Ｖのものに揃えてある。図示のように、ゲート・エミッタ間しきい値電圧Ｖthが揃ったチップを使っても、従来構造のものでは、コレクタ電流Ｉｃおよびゲート・エミッタ間電圧Ｖgeに大きなばらつきが生じていることが分かる。
【００２７】
これに対し、本発明構造のモジュールでは、チップＱ１，Ｑ２のゲート・エミッタ間しきい値電圧Ｖthが揃っている場合はもちろん、ゲート・エミッタ間電圧Ｖgeの変化およびコレクタ電流Ｉｃの変化はチップ間でのばらつきは非常に少なくなる。ここで、ゲート・エミッタ間しきい値電圧Ｖthが異なるチップを使った場合のターンオン波形のシミュレーション結果を図１２に示す。
【００２８】
図１２は本発明構造におけるシミュレーションでのＩＧＢＴチップのターンオン波形を示す図であって、（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレクタ電流の変化を示している。ここでは、ＩＧＢＴチップＱ１にゲート・エミッタ間しきい値電圧Ｖth（Ｑ１）が７．１Ｖのものを使い、ＩＧＢＴチップＱ２にゲート・エミッタ間しきい値電圧Ｖth（Ｑ２）が８．１Ｖのものを使っている。図示のように、たとえ、ゲート・エミッタ間しきい値電圧Ｖthにばらつきのあるチップを使用しても、チップ間でゲート・エミッタ間電圧Ｖgeの変化およびコレクタ電流Ｉｃの変化に大きな差は出てこない。これは、ゲート・エミッタ間しきい値電圧Ｖthを厳密に揃えなくても、多少のばらつきは各チップの動作にあまり影響がないことを示している。
【００２９】
【発明の効果】
以上説明したように、本発明では、チップを並列に接続して構成される半導体装置において、均等配置したチップのゲート駆動用の補助エミッタ端子を回路上の一点に接続する構成にした。これにより、補助エミッタ端子の接続は基板上の一箇所であるため、補助エミッタ端子の端子形状を単純化することができる。また、すべてのチップが均等に駆動されるために、各チップの電流バランスがとれ、半導体装置のパワー損失を低減することができる。さらに、補助エミッタ端子の半田付け箇所は一つであるため、端子の半田付け箇所が削減され、回路パターン上においても半田付けエリアを削減することができる。
【図面の簡単な説明】
【図１】本発明を適用したＩＧＢＴモジュールの動作原理を示す説明図である。
【図２】チップを搭載した状態のＩＧＢＴモジュールの内部配置例を示す平面図である。
【図３】ワイヤボンディングを行った状態のＩＧＢＴモジュールの内部を示す平面図である。
【図４】ゲート端子の外観を示す図であって、（Ａ）はゲート端子の平面図、（Ｂ）はゲート端子の側面図、（Ｃ）はゲート端子の正面図である。
【図５】コレクタ端子の外観を示す図であって、（Ａ）はコレクタ端子の平面図、（Ｂ）はコレクタ端子の側面図、（Ｃ）はコレクタ端子の正面図である。
【図６】エミッタ端子の外観を示す図であって、（Ａ）はエミッタ端子の平面図、（Ｂ）はエミッタ端子の側面図、（Ｃ）はエミッタ端子の正面図である。
【図７】補助エミッタ端子の外観を示す図であって、（Ａ）は補助エミッタ端子の平面図、（Ｂ）は補助エミッタ端子の側面図、（Ｃ）は補助エミッタ端子の正面図である。
【図８】ワイヤボンディング後のセラミック基板上に搭載されるときのゲート端子、コレクタ端子、エミッタ端子および補助エミッタ端子の配置を示す平面図である。
【図９】ＩＧＢＴモジュールの等価回路を示す図である。
【図１０】ＩＧＢＴモジュールのインバータ動作でのパワー損失を示した図であって、（Ａ）は６ｋＨｚ動作時のパワー損失を示し、（Ｂ）は１５ｋＨｚ動作時のパワー損失を示している。
【図１１】従来構造におけるシミュレーションでのＩＧＢＴチップのターンオン波形を示す図であって、（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレクタ電流の変化を示している。
【図１２】本発明構造におけるシミュレーションでのＩＧＢＴチップのターンオン波形を示す図であって、（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレクタ電流の変化を示している。
【図１３】従来のＩＧＢＴモジュールの構成を示す回路図である。
【符号の説明】
１１ 金属基板
１２ａ，１２ｂ セラミック基板
１３ａ，１３ｂ ゲート用回路パターン
１４ａ，１４ｂ コレクタ用回路パターン
１５ａ，１５ｂ エミッタ用回路パターン
１６〜２３ ＩＧＢＴチップ
２４〜３１ フライホイールダイオードチップ
３２〜３５ ゲート端子搭載部
３６〜３９ コレクタ端子搭載部
４０〜４３ エミッタ端子搭載部
４４ 補助エミッタ端子搭載部
４５ ボンディングワイヤ
Claims (3)
- 複数の半導体チップを並列に接続して構成される半導体装置において、
各電極から基板上の各端子搭載部までの接続路の距離が等しくなるよう基板上に均等に配置された２n 個の半導体チップと、
各半導体チップの第１電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第１の接続端子と、
各半導体チップの第２電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第２の接続端子と、
各半導体チップの制御電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第３の接続端子と、
前記第２の接続端子が搭載される前記端子搭載部の一つに隣接配置された端子搭載部と接続される第４の接続端子と、
を備えていることを特徴とする半導体装置。 - 前記半導体チップは絶縁ゲート型バイポーラトランジスタチップであり、前記第１の接続端子はコレクタ端子、前記第２の接続端子はエミッタ端子、前記第３の接続端子はゲート端子、前記第４の接続端子は補助エミッタ端子であることを特徴とする請求項１記載の半導体装置。
- 前記第１の接続端子および第２の接続端子は、相互に接続された前記接続部の対称中心から外部へ延長されるパッケージの端子と一体に構成されていることを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32401297A JP3648954B2 (ja) | 1997-11-26 | 1997-11-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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