JP3638641B2 - 昇圧電位発生回路 - Google Patents
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Description
【産業上の利用分野】
この発明は、例えばDRAM等の半導体記憶装置に組み込まれる、例えばワード線の電位を電源電位に対して昇圧した電位として与えるための昇圧電位発生回路に関するものである。
【0002】
【従来の技術】
図6ないし図9は従来の昇圧電位発生回路を示すものであり、図6において、1は図8の(a)に示す接地電位(0)と電源電位(Vcc)との2値レベルを有したクロック(CLK)信号が入力されるクロック入力ノード、2は昇圧電位を出力するための昇圧電位ノード、3はこの昇圧電位ノードと接地電位ノードとの間に存在し、上記昇圧電位ノード2に供給される昇圧電位にて駆動される負荷容量で、一般的には寄生容量である。4は上記昇圧電位ノード2と第1のノード5との間に接続され、ゲート電極が第2のノード6に接続された、昇圧電位発生回路のドライバトランジスタとしてのNチャネル型MOSトランジスタで、バックゲート(Pウェル)が負の電位Vbbを発生する電位発生手段の出力ノードに接続されている。
【0003】
7は上記クロック入力ノード1からのクロック信号を受け、このクロック信号と位相が同じ第1の信号を出力する第1のバッファ手段で、偶数段、この従来例においては2段のインバータ素子7a、7bによって構成されている。8はこの第1のバッファ手段からの第1の信号を一方の電極に受け、他方の電極が上記第1のノード5に接続された第1の容量性素子、9は上記クロック入力ノード1からのクロック信号を受け、このクロック信号と位相が同じ第2の信号を出力する第2のバッファ手段で、偶数段、この従来例においては2段のインバータ素子9a、9bによって構成されている。10はこの第2のバッファ手段からの第2の信号を一方の電極に受け、他方の電極が第2のノードに接続された第2の容量性素子である。
【0004】
なお、上記Nチャネル型MOSトランジスタ4は、この昇圧電位発生回路が例えばDRAM等の半導体記憶装置に組み込まれた場合、図7に示すように、半導体基板11の一主面に形成されたPウェル12内に形成された一対のソース/ドレイン領域13、14とゲート電極15とによって構成されている。半導体基板には負の電位Vbbが与えられるので、Pチャネル型MOSトランジスタ4のバックゲートとして負の電位Vbbが与えられることになる。図7には、参考のためNチャネル型MOSトランジスタと一体に形成されるPチャネル型MOSトランジスタも示している。このPチャネル型トランジスタは半導体基板11の一主面に形成されたNウェル16内に形成された一対のソース/ドレイン領域17、18とゲート電極19とによって構成されている。このような構造を一般にツインウェル構造と呼ばれている。図7において符号20にて示す部分は、素子形成領域を囲んで形成され、素子間を電気的に絶縁するための素子分離用酸化膜である。
【0005】
また、上記第1のノード5及び第2のノード6は、図示していないが、プリチャージ手段によって、昇圧電位ノード2に昇圧電位を供給する前に、電源電位Vcc(もしくは電源電位よりMOSトランジスタのしきい値電圧分低い電位)にプリチャージされる。
【0006】
次に、このように構成された昇圧電位発生回路の動作を、図8に示した波形図を参照して説明する。
まず、昇圧電位ノード2に昇圧電位を供給する前(図8に示す時点T0以前)は、第1のノード5及び第2のノード6はプリチャージ手段(図示せず)によって電源電位Vccにプリチャージされている。その結果、昇圧電位ノード2の電位は、Nチャネル型MOSトランジスタ4の導通によってVcc−Vth4にされている。なお、Vth4はNチャネル型MOSトランジスタ4のしきい値電圧である。
【0007】
そして、時点T0において、図8の(a)に示すクロック信号がクロック入力ノード1に入力され、第1及び第2のバッファ手段7及び9の入力が電源電位にされると出力も接地電位(0V)から電源電位Vccに上昇し、第1及び第2の容量性素子8及び10を叩き上げる。つまり、第1及び第2の容量性素子8及び10の一方の電極が接地電位(0V)から電源電位Vccに上昇させられることにより、第1及び第2のノード5及び6の電位は第1及び第2の容量性素子8及び10の容量結合によりプリチャージ電位であるVccから2倍のVccまで上昇する。
【0008】
すると、Nチャネル型MOSトランジスタ4は、そのドレイン電位が2Vcc、ゲート電位が2Vcc、ソース電位がVcc−Vth4になるため導通状態になる。その結果、第1の容量性素子8の電荷がNチャネルMOSトランジスタ4を介して昇圧電位ノード2に流れ込み、負荷容量3に蓄積されるため、昇圧電位ノード2の電位はVcc−Vth4+αに上昇する。この昇圧電位ノード2の電位の上昇分αは、第1の容量性素子8の容量値と負荷容量3の容量値との容量分割によって決定されるものである。
【0009】
その後、時点T1において、クロック信号が接地電位に下降すると、第1及び第2のバッファ手段7及び9の電位も接地電位に下降し、第1及び第2のノード5及び6の電位は第1及び第2の容量性素子8及び10の容量結合によりプリチャージ電位であるVccに下降する。
この時、Nチャネル型MOSトランジスタ4は、そのドレイン電位がVcc、ゲート電位がVcc、ソース電位がVcc−Vth4+αになるため非導通状態であり、昇圧電位ノード2から第1のノード5への電荷の流れも全く生じない。
【0010】
次に、クロック信号が再び電源電位Vccに上昇すると、第1及び第2のバッファ手段7及び9の出力も接地電位から電源電位Vccに上昇し、上記と同様に第1及び第2の容量性素子8及び10を叩き上げ、第1及び第2のノード5及び6の電位を2倍のVccまで上昇させる。その結果、Nチャネル型MOSトランジスタ4は導通状態となり、第1の容量性素子8の電荷がNチャネルMOSトランジスタ4を介して昇圧電位ノード2に流れ込み、昇圧電位ノード2の電位をさらに上昇させる。
このように、クロック信号が接地電位から電源電位Vccに上昇する毎に昇圧電位ノード2の電位は階段上に上昇させられ、最終的に2Vcc−Vth4の昇圧電位Vppが昇圧電位ノード2に得られることになる。
【0011】
しかるに、このように構成された昇圧電位発生回路にあっては、バックゲートに印加される電位が負の電位VbbであるNチャネル型MOSトランジスタ4をドライバトランジスタとして用いているため、図9に示すように、ソース電極(この場合、昇圧電位ノード2に接続される電極)から見た基板電位(Pウェル12電位)(実効的な基板電位)はとても深く、しきい値電圧Vth4は大きくなるものである。
従って、昇圧電位ノード2に得られる昇圧電位Vppは、それ程高い電位まで得られないものであった。
【0012】
このような観点から、しきい値電圧Vth4の影響を受けず、昇圧電位ノード2に得られる昇圧電位Vppをかなり高くできるものとして図10ないし図12に示した昇圧電位発生回路が考えられる。
この図10に示した昇圧電位発生回路は、図6に示した昇圧電位発生回路に対して、Nチャネル型MOSトランジスタ4を、そのバックゲート(Pウェル)に電位を独立に印加できる構造にし、バックゲートをドレイン電極に電気的に接続したものである。
【0013】
つまり、Nチャネル型MOSトランジスタ4は、この昇圧電位発生回路が例えばDRAM等の半導体記憶装置に組み込まれた場合、図11に示すように、半導体基板11の一主面に形成されたNウェル21内にPウェル12を形成し、このPウェル12内に形成された一対のソース/ドレイン領域13、14とゲート電極15とによって構成されている。このように、Pウェル12をNウェル21にて囲むことにより、Pウェル12は半導体基板11と電気的に絶縁できるため、Pウェル12に独立に電位を与えることができることになる。従って、このPウェル12、つまりバックゲートをドレイン電極と電気的に接続することによって図10に示した回路が得られることになる。このような構造を一般にトリプルウェル構造と呼ばれている。なお、Pチャネル型MOSトランジスタは図7に示したものと同様に構成されるものである。
【0014】
次に、このように構成された昇圧電位発生回路の動作を、図12に示した波形図を参照して説明する。
まず、昇圧電位ノード2に昇圧電位を供給する前(図12に示す時点T0以前)は、第1のノード5及び第2のノード6はプリチャージ手段(図示せず)によって電源電位Vccにプリチャージされている。その結果、昇圧電位ノード2の電位は、Nチャネル型MOSトランジスタ4の導通によってVcc−Vth4にされている。
【0015】
そして、時点T0において、図12の(a)に示すクロック信号がクロック入力ノード1に入力され、第1及び第2のバッファ手段7及び9の入力が電源電位にされると出力も接地電位から電源電位Vccに上昇し、第1及び第2の容量性素子8及び10を叩き上げ、第1及び第2のノード5及び6の電位を第1及び第2の容量性素子8及び10の容量結合によりプリチャージ電位であるVccから2倍のVccまで上昇させる。
すると、Nチャネル型MOSトランジスタ4は導通状態になり、第1の容量性素子8の電荷がNチャネルMOSトランジスタ4を介して昇圧電位ノード2に流れ込み、昇圧電位ノード2の電位をVcc−Vth4+αに上昇させる。
【0016】
その後、時点T1において、クロック信号が接地電位に下降すると、第1及び第2のバッファ手段7及び9の電位も接地電位に下降し、第1及び第2のノード5及び6の電位は第1及び第2の容量性素子8及び10の容量結合によりプリチャージ電位であるVccに下降する。この時、Nチャネル型MOSトランジスタ4は非導通状態であり、昇圧電位ノード2から第1のノード5への電荷の流れも全く生じない。
【0017】
次に、クロック信号が再び電源電位Vccに上昇すると、第1及び第2のバッファ手段7及び9の出力も接地電位から電源電位Vccに上昇し、上記と同様に第1及び第2の容量性素子8及び10を叩き上げ、第1及び第2のノード5及び6の電位を2倍のVccまで上昇させる。その結果、Nチャネル型MOSトランジスタ4は導通状態となり、第1の容量性素子8の電荷がNチャネルMOSトランジスタ4を介して昇圧電位ノード2に流れ込み、昇圧電位ノード2の電位をさらに上昇させる。
【0018】
このように、クロック信号が接地電位から電源電位Vccに上昇する毎に昇圧電位ノード2の電位は階段上に上昇させられ、最終的に2Vcc−Vjvの昇圧電位Vppが昇圧電位ノード2に得られることになる。なお、VjvはPウェル12とソースを構成するN+拡散領域とのPN接合電圧であり、一般的に約0.6Vである。
つまり、Nチャネル型MOSトランジスタ4のPウェル12とドレインとが電気的に接続されているため、Pウェル12からソース領域(N型拡散領域にて構成されている)にPN接合にて電位が伝えられるため、昇圧電位ノード2には最終的に2Vcc−Vjvの昇圧電位Vppが得られることになるものである。
【0019】
従って、このように構成された昇圧電位発生回路にて得られた昇圧電位Vppは、2Vcc−Vjvであり、図6にて示した昇圧電位発生回路にて得られた昇圧電位Vpp(=2Vcc−Vth4、Vth4>Vjv)より高い昇圧電位が得られることにな
る。
しかるに、このように構成された昇圧電位発生回路においては、トリプルウェル構造によって形成されるNチャネル型MOSトランジスタ4をドライバトランジスタとして用いているため、製造工程が増大し、製造コストがかさむものである。
【0020】
一方、ソース電位をそのままドレイン電位として与えられるPチャネル型MOSトランジスタを昇圧電位発生回路のドライバトランジスタとして用いることも考えられる。このPチャネル型MOSトランジスタをドライバトランジスタとして用いた提案例を図13ないし図15に示す。
【0021】
図13において、図6に示した従来例と同一符号は同一または相当部分を示すものであり、22は上記昇圧電位ノード2と第1のノード5との間に接続され、ゲート電極が第2のノード6に接続された、昇圧電位発生回路のドライバトランジスタとしてのPチャネル型MOSトランジスタで、図7に示したツィンウェル構造におけるPチャネル型MOSトランジスタまたは図11に示したトリプルウェル構造におけるPチャネル型MOSトランジスタのどちらのトランジスタ構造によって構成されても良く、バックゲート(Nウェル16)がドレイン電極と電気的に接続されている。
【0022】
23はクロック入力ノード1からのVcc振幅のクロック信号を受け、昇圧電位ノード2の昇圧電位Vppに基づいてクロック信号と位相が反転したVpp振幅の第2の信号を第2のノード6に出力するレベル変換回路で、例えば図14に示す回路にて構成されている。
図14において、24はゲート電極がクロック入力ノード1に接続され、ソース電極が接地電位ノードに接続されるNチャネル型MOSトランジスタ、25はクロック入力ノード1に入力されたクロック信号の位相を反転して出力するインバータ回路、26はこのインバータ回路にて反転されたクロック信号をゲート電極に受け、ソース電極が接地電位ノードに接続されるNチャネル型MOSトランジスタである。
【0023】
27はソース電極が昇圧電位ノード2に接続され、ドレイン電極がNチャネル型MOSトランジスタ24のドレイン電極に接続され、ゲート電極がNチャネル型MOSトランジスタ26のドレイン電極に接続され、バックゲートが昇圧電位ノード2に接続されるPチャネル型MOSトランジスタ、28はソース電極が昇圧電位ノード2に接続され、ドレイン電極がNチャネル型MOSトランジスタ26のドレイン電極に接続され、ゲート電極がNチャネル型MOSトランジスタ24のドレイン電極に接続され、バックゲートが昇圧電位ノード2に接続されるPチャネル型MOSトランジスタで、上記Pチャネル型MOSトランジスタ27とでクロスカップルの接続がなされている。
【0024】
29はゲート電極が上記Pチャネル型MOSトランジスタ28のドレイン電極とNチャネル型MOSトランジスタ26のドレイン電極との接続点に接続され、ドレイン電極が第2のノード6に接続され、ソース電極が接地電位ノードに接続されるNチャネルMOSトランジスタ、30はゲート電極が上記Pチャネル型MOSトランジスタ28のドレイン電極とNチャネル型MOSトランジスタ26のドレイン電極との接続点に接続され、ドレイン電極が第2のノード6に接続され、ソース電極が昇圧電位ノード2に接続され、バックゲートが昇圧電位ノード2に接続されるPチャネルMOSトランジスタで、上記Nチャネル型MOSトランジスタ29とでインバータ回路を構成し、Vcc振幅のクロック信号と位相が反転したVpp振幅の第2の信号を第2のノード6に出力する。
【0025】
なお、この昇圧電位発生回路が例えばDRAM等の半導体記憶装置に組み込まれた場合、上記Nチャネル型MOSトランジスタ24、26、29及びインバータ回路25のNチャネル型MOSトランジスタは、図7に示すツィンウェル構造におけるNチャネル型MOSトランジスタまたは図11に示すトリプルウェル構造におけるNチャネル型MOSトランジスタのどちらのMOSトランジスタを用いても良く、上記Pチャネル型MOSトランジスタ27、28、30及びインバータ回路25のPチャネル型MOSトランジスタは、図7に示すツィンウェル構造におけるNチャネル型MOSトランジスタまたは図11に示すトリプルウェル構造におけるNチャネル型MOSトランジスタのどちらのMOSトランジスタを用いても良いものである。
【0026】
また、上記第1のノード5及び第2のノード6と昇圧電位ノード2は、図示していないが、プリチャージ手段によって、昇圧電位ノード2に昇圧電位を供給する前に、電源電位Vcc(もしくは電源電位よりMOSトランジスタのしきい値電圧分低い電位)にプリチャージされる。
【0027】
次に、このように構成された昇圧電位発生回路の動作を、図15に示した波形図を参照して説明する。
まず、昇圧電位ノード2に昇圧電位を供給する前(図8に示す時点T0以前)は、第1のノード5及び第2のノード6と昇圧電位ノード2はプリチャージ手段(図示せず)によって電源電位Vccにプリチャージされている。
【0028】
そして、時点T0において、図15の(a)に示すクロック信号がクロック入力ノード1に入力され、第1のバッファ手段7の入力が電源電位にされると出力も接地電位から電源電位Vccに上昇し、第1の容量性素子8を叩き上げる。つまり、第1の容量性素子8の一方の電極が接地電位から電源電位Vccに上昇させられることにより、第1のノード5の電位は第1の容量性素子8の容量結合によりプリチャージ電位であるVccから2倍のVccまで上昇する。
【0029】
一方、レベル変換回路23の入力がクロック入力ノード1に入力されたクロック信号に基づいて接地電位から電源電位に変化すると、その出力ノードは昇圧電位Vpp(初期状態においてはプリチャージ電位であるVccの電位)から接地電位に変化して、第2のノード6に出力する。
【0030】
つまり、図14に示すレベル変換回路23において、Nチャネル型トランジスタ24は導通状態、Nチャネル型トランジスタ26は非導通状態になり、Pチャネル型トランジスタ28は導通状態、Pチャネル型トランジスタ27は非導通状態になる。その結果、Pチャネル型MOSトランジスタ28のドレイン電極とNチャネル型MOSトランジスタ26のドレイン電極との接続点の電位は、昇圧電位ノード2の昇圧電位Vppとなる。この時の昇圧電位Vppはプリチャージ電位であるVccである。
したがって、Nチャネル型トランジスタ29は導通状態、Pチャネル型トランジスタ30は非導通状態になり、第2のノード6を接地電位とする。
【0031】
すると、Pチャネル型MOSトランジスタ22は、そのソース電位が2Vcc、ゲート電位が接地電位(0V)、ソース電位がVccになるため導通状態になる。その結果、第1の容量性素子8の電荷がPチャネルMOSトランジスタ22を介して昇圧電位ノード2に流れ込み、負荷容量3に蓄積されるため、昇圧電位ノード2の電位はVcc+αに上昇する。この昇圧電位ノード2の電位の上昇分αは、第1の容量性素子8の容量値と負荷容量の容量値との容量分割によって決定されるものである。
【0032】
その後、時点T1において、クロック信号が接地電位に下降すると、第1のバッファ手段7の電位も接地電位に下降し、第1のノード5の電位は第1の容量性素子8の容量結合によりプリチャージ電位であるVccに下降する。
一方、レベル変換回路23の入力が接地電位に変化すると、その出力ノードは昇圧電位Vppに変化して、第2のノード6に出力する。
【0033】
つまり、図14に示すレベル変換回路23において、Nチャネル型トランジスタ24は非導通状態、Nチャネル型トランジスタ26は導通状態になり、Pチャネル型トランジスタ27は導通状態、Pチャネル型トランジスタ28は非導通状態になる。その結果、Pチャネル型MOSトランジスタ28のドレイン電極とNチャネル型MOSトランジスタ26のドレイン電極との接続点の電位は接地電位となる。
したがって、Nチャネル型トランジスタ29は非導通状態、Pチャネル型トランジスタ30は導通状態になり、第2のノード6を昇圧電位ノード2の昇圧電位Vppとする。この時の昇圧電位ノード2の昇圧電位VppはVcc+αである。
【0034】
すると、Pチャネル型MOSトランジスタ22は、そのソース電位がVcc、ゲート電位がVpp、ドレイン電位がVcc+αになるため非導通状態であり、昇圧電位ノード2から第1のノード5への電荷の流れも全く生じない。
【0035】
次に、クロック信号が再び電源電位Vccに上昇すると、第1のバッファ手段7の出力も接地電位から電源電位Vccに上昇し、上記と同様に第1の容量性素子8及び10を叩き上げ、第1のノード5の電位を2倍のVccまで上昇させ、また、レベル変換回路23からの出力が昇圧電位Vppから接地電位に下降する。その結果、Pチャネル型MOSトランジスタ22は導通状態となり、第1の容量性素子8の電荷がPチャネルMOSトランジスタ22を介して昇圧電位ノード2に流れ込み、昇圧電位ノード2の電位をさらに上昇させる。
このように、クロック信号が接地電位から電源電位Vccに上昇する毎に昇圧電位ノード2の電位は階段上に上昇させられ、最終的に2Vccの昇圧電位Vppが昇圧電位ノード2に得られることになる。
【0036】
しかるに、このように構成された昇圧電位発生回路にあっては、レベル変換回路23からの出力が、Vcc振幅のクロック信号に基づいて、昇圧電位ノード2から供給される昇圧電位Vpp(最終的に2Vcc)に基づいたVpp振幅の信号であるため、消費電力が大きくなるものである。
【0037】
【発明が解決しようとする課題】
以上に述べたように、図6に示した従来の昇圧電位発生回路においては、昇圧電位発生回路のドライバトランジスタとなるNチャネル型MOSトランジスタ4のしきい値電圧が大きく効いて、昇圧電位ノード2に得られる昇圧電位Vppが、プリチャージ電位がVccであった場合は2倍のVcc(電源電位)レベルからNチャネル型MOSトランジスタ4のしきい値電圧分落ちたレベルとなり、プリチャージ電位がVccよりしきい値電圧分低ければさらに低いレベルとなり、十分な昇圧電位Vppが得られないものであった。
【0038】
また、図10に示した提案例である昇圧電位発生回路においては、昇圧電位ノード2に得られる昇圧電位Vppが、プリチャージ電位がVccであった場合は2倍のVcc(電源電位)レベルからNチャネル型MOSトランジスタ4のPN接合電位分落ちたレベルとなり、プリチャージ電位がVccよりしきい値電圧分低くとも、ある程度の昇圧電位Vppが得られるものの、トリプルウェル構造にて製造しなければならず、プロセス工程が多くなり、製造コストが高くなる。
【0039】
さらに、図13に示した提案例である昇圧電位発生回路においては、昇圧電位ノード2に得られる昇圧電位Vppが、プリチャージ電位がVccであった場合は2倍のVcc(電源電位)レベルとなり、十分な昇圧電位Vppが得られるものの、ドライバトランジスタとしてのPチャネル型MOSトランジスタ22のゲート電極における振幅レベルが接地電位(0)から昇圧電位V pp であるため、消費電力が増大する。
【0040】
この発明は、上記した点に鑑みてなされたものであり、十分な昇圧電位が得られる昇圧電位発生回路を得ることを目的とするものである。
この発明の第2の目的は、ツィンウェル構造にて製造しても十分な昇圧電位が得られる昇圧電位発生回路を得ることである。
この発明の第3の目的は、消費電力を抑えた上で、十分な昇圧電位が得られる昇圧電位発生回路を得ることである。
【0041】
【課題を解決するための手段】
この発明の第1の発明に係わる昇圧電位発生回路は、昇圧電位を出力するための昇圧電位ノードと第1のノードとの間に接続され、ゲート電極が第2のノードに接続されたPチャネル型MOSトランジスタと、第1のノードの電位を、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位となす第1の繰り返し電位発生手段と、第2のノードの電位を、第1の繰り返し電位発生手段の繰り返し電位とは位相が反転しており、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位となす第2の繰り返し電位発生手段とを設けたものである。
【0042】
また、この発明に係る昇圧電位発生回路は、昇圧電位を出力するための昇圧電位ノードと第1のノードとの間に接続され、ゲート電極が第2のノードに接続されたPチャネル型MOSトランジスタと、クロック信号を受け、このクロック信号と位相が同じ第1の信号を出力する第1のバッファ手段と、この第1のバッファ手段からの第1の信号を一方の電極に受け、他方の電極が第1のノードに接続された第1の容量性素子と、クロック信号を受け、このクロック信号と位相が反転した第2の信号を出力する第2のバッファ手段と、この第2のバッファ手段からの第2の信号を一方の電極に受け、他方の電極が第2のノードに接続された第2の容量性素子と、第1のノード及び第2のノードにそれぞれプリチャージ電位を供給するためのプリチャージ電位発生手段とを設けたものである。
また、この発明に係る昇圧電位発生回路は、昇圧電位を出力する昇圧電位ノードと第1のノードとの間に接続され、ゲート電極が第2のノードに接続されたPチャネル型MOSトランジスタと、正のプリチャージ電位を第2のノードに与える為の第1のプリチャージ回路と、第2のノードと第1の信号を受ける第3のノードの間に接続され、第1の信号の立上がりに応じて第2のノードの電位を昇圧する為の第1の容量性素子と、正のプリチャージ電位を第1のノードに与える為の第2のプリチャージ回路と、第1のノードと第2の信号を受ける第4のノードの間に接続され、第2の信号の立上がりに応じて第1のノードの電位を昇圧する為の第2の容量性素子を設け、さらに、第1のプリチャージ回路は、第2のノードと電源電位ノードとの間に接続された第1のNチャネル型MOSトランジスタと、第1のNチャネル型MOSトランジスタのゲート電極と電源電位ノードとの間に接続され、ゲート電極が電源電位ノードに接続された第2のNチャネル型MOSトランジスタと、第1のNチャネル型MOSトランジスタのゲートに接続された第3の容量性素子を設け、さらに、第2のプリチャージ回路は、第1のノードと電源電位ノードとの間に接続された第3のNチャネル型MOSトランジスタと、第3のNチャネル型MOSトランジスタのゲート電極と電源電位ノードとの間に接続され、ゲート電極が電源電位ノードに接続された第4のNチャネル型MOSトランジスタと、第3のNチャネル型MOSトランジスタのゲート電極に接続された第4の容量性素子を設け、さらに、第1の信号は第2の信号と反対の位相であるものである。
【0043】
【作用】
この発明に係る昇圧電位回路は、第1の繰り返し電位発生手段が、Pチャネル型MOSトランジスタのソース電極に正のプリチャージ電位とこの正のプリチャージ電位より高い電位とを所定の周期にて繰り返す電位を与え、第2の繰り返し電位発生手段が、Pチャネル型MOSトランジスタのゲート電極に第1の繰り返し電位発生手段の繰り返し電位とは位相が反転しており、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位を与えるため、Pチャネル型MOSトランジスタが第1の繰り返し電位発生手段からのプリチャージ電位より高い電位と同じレベルの電位を昇圧電位として昇圧電位ノードに供給せしめる。
【0044】
また、この発明に係る昇圧電位回路は、第1のバッファ手段及び第1の容量性素子が、Pチャネル型MOSトランジスタのソース電極にクロック信号と位相が同じでプリチャージ電位とこのプリチャージ電位を容量結合にて昇圧した電位とを繰り返す電位を与え、第2のバッファ手段及び第2の容量性素子が、Pチャネル型MOSトランジスタのゲート電極にクロック信号と位相が反転し、プリチャージ電位とこのプリチャージ電位を容量結合にて昇圧した電位とを繰り返す電位を与えるため、Pチャネル型MOSトランジスタがプリチャージ電位を容量結合によって昇圧した電位と同じレベルの電位を昇圧電位として昇圧電位ノードに供給せしめる。
【0045】
【実施例】
実施例1.
図1ないし図3はこの発明の実施例1を示すものであり、図1において、101は図3の(a)に示す接地電位(0)と電源電位(Vcc)との2値レベルを有したクロック(CLK)信号が入力されるクロック入力ノード、102は昇圧電位を出力するための昇圧電位ノード、103はこの昇圧電位ノードと接地電位ノードとの間に存在し、上記昇圧電位ノード102に供給される昇圧電位にて駆動される負荷容量で、一般的には寄生容量である。
【0046】
104は上記昇圧電位ノード102と第1のノード105との間に接続され、ゲート電極が第2のノード106に接続された、昇圧電位発生回路のドライバトランジスタとしてのPチャネル型MOSトランジスタで、図7に示したツィンウェル構造におけるPチャネル型MOSトランジスタまたは図11に示したトリプルウェル構造におけるPチャネル型MOSトランジスタのどちらのトランジスタ構造によって構成されても良く、バックゲート(Nウェル16)がドレイン電極と電気的に接続されている。
【0047】
107は上記クロック入力ノード1からのクロック信号を受け、このクロック信号と位相が同じ第1の信号を出力する第1のバッファ手段で、偶数段、この実施例1においては2段のインバータ素子7a、7bによって構成されている。なお、このインバータ素子107a及び107bは、例えば、図2に示すように電源電位ノードVccと出力ノードOUTとの間に接続され、ゲート電極が入力ノードINに接続されたPチャネル型MOSトランジスタと、出力ノードOUTと接地電位ノードとの間に接続され、ゲート電極が入力ノードINに接続されたNチャネル型MOSトランジスタとによって構成されているものである。
【0048】
108は上記第1のバッファ手段107からの第1の信号を一方の電極に受け、他方の電極が上記第1のノード105に接続された第1の容量性素子、109は上記クロック入力ノード1からのクロック信号を受け、このクロック信号と位相が反転した第2の信号を出力する第2のバッファ手段で、奇数段、この実施例1においては1段のインバータ素子109aによって構成されている。なお、このインバータ素子109aは、例えば、図2に示したものによって構成されているものである。110は上記第2のバッファ手段109からの第2の信号を一方の電極に受け、他方の電極が上記第2のノード105に接続された第2の容量性素子である。
【0049】
111は上記第1のノード105を正のプリチャージ電位にプリチャージするための第1のプリチャージ電位発生部で、この実施例1では、電源電位ノードVccと上記第1のノード105との間に電源電位ノードVccから上記第1のノード105に順方向に接続されたダイオード素子によって構成されているものである。112は上記第2のノード106を正のプリチャージ電位にプリチャージするための第2のプリチャージ電位発生部で、この実施例1では、電源電位ノードVccと上記第2のノード106との間に電源電位ノードVccから上記第2のノード106に順方向に接続されたダイオード素子によって構成されているものである。
【0050】
なお、上記第1のバッファ手段107、第1の容量性素子108及び第1のプリチャージ電位発生部111によって、上記第1のノード105の電位を、正のプリチャージ電位とこのプリチャージ電位より高い電位(昇圧電位)とを所定の周期にて繰り返す電位(図3の(b)にて示す)となす第1の繰り返し電位発生手段113を構成し、上記第2のバッファ手段109、第2の容量性素子110及び第2のプリチャージ電位発生部112によって、上記第2のノード106の電位を、上記第1の繰り返し電位発生手段113の繰り返し電位とは位相が反転しており、正のプリチャージ電位とこのプリチャージ電位より高い電位(昇圧電位)とを所定の周期にて繰り返す電位(図3の(c)にて示す)となす第2の繰り返し電位発生手段114を構成している。
【0051】
また、第1のプリチャージ電位発生部111及び第2のプリチャージ電位発生部112によって、上記第1のノード105及び上記第2のノード106にそれぞれプリチャージ電位を供給するためのプリチャージ電位発生手段115を構成しているものである。
【0052】
次に、このように構成された昇圧電位発生回路の動作を、図3に示した波形図を参照して説明する。
まず、昇圧電位ノード102に昇圧電位を供給する前(図3に示す時点T0以前)は、第1のノード105は第1のプリチャージ電位発生部111によってほぼ電源電位Vcc(正確には電源電位Vccよりダイオード素子のPN接合電位Vjv分低い電位)にプリチャージされ、第2のノード106は第2のプリチャージ電位発生部112によってほぼ電源電位Vcc(正確にはVcc−Vjv)にプリチャージされて第2の容量性素子110の容量結合によって2倍のVcc(正確には2Vcc−Vjv)にされているとともに、昇圧電位ノード102の電位も、例えば第1及び第2のプリチャージ電位発生部111及び112と同様のプリチャージ電位発生部にてほぼ電源電位Vccにプリチャージされている。
【0053】
そして、時点T0において、図3の(a)に示すクロック信号がクロック入力ノード101に入力され、第1のバッファ手段107の入力が電源電位にされると出力も接地電位から電源電位Vccに上昇し、第1の容量性素子108を叩き上げる。つまり、第1の容量性素子108の一方の電極が接地電位から電源電位Vccに上昇させられることにより、第1のノード105の電位は第1の容量性素子8の容量結合によりプリチャージ電位であるVcc(正確にはVcc−Vjv)から2倍のVcc(正確には2Vcc−Vjv)まで上昇する。
一方、クロック入力ノード101に入力されたクロック信号を受ける第2のバッファ手段109の出力は電源電位Vccから接地電位に下降し、第2のノード106の電位は第2の容量性素子110の容量結合によりプリチャージ電位であるほぼVccに下降する。
【0054】
すると、Pチャネル型MOSトランジスタ104は、そのソース電位がほぼ2Vcc、ゲート電位がほぼVcc、ドレイン電位がほぼVccになるため導通状態になる。その結果、第1の容量性素子108の電荷がPチャネル型MOSトランジスタ104を介して昇圧電位ノード102に流れ込み、負荷容量103に蓄積されるため、昇圧電位ノード102の電位はVcc+αに上昇する。この昇圧電位ノード102の電位の上昇分αは、第1の容量性素子108の容量値と負荷容量103の容量値との容量分割によって決定されるものである。
【0055】
その後、時点T1において、クロック信号が接地電位に下降すると、第1のバッファ手段107の出力電位も接地電位に下降し、第1のノード105の電位は第1の容量性素子108の容量結合によりプリチャージ電位であるほぼVccに下降する。一方、第2のバッファ手段109の出力電位は電源電位に上昇し、第2のノード106の電位は第2の容量性素子110の容量結合により2倍のVcc(正確には2Vcc−Vjv)まで上昇する。
この時、Pチャネル型MOSトランジスタ104は、そのソース電位がほぼVcc、ゲート電位がほぼ2Vcc、ドレイン電位がVcc+αになるため非導通状態であり、昇圧電位ノード102から第1のノード105への電荷の流れも全く生じない。
【0056】
次に、クロック信号が再び電源電位Vccに上昇すると、第1のバッファ手段107の出力も接地電位から電源電位Vccに上昇し、第2のバッファ手段109の出力は接地電位から電源電位Vccに上昇し、上記と同様に第1及び第2の容量性素子108及び110を叩き、第1のノード105の電位をほぼ2倍のVccまで上昇させ、第2のノード106の電位をほぼVccまで下降させる。その結果、Pチャネル型MOSトランジスタ104は導通状態となり、第1の容量性素子108の電荷がPチャネル型MOSトランジスタ104を介して昇圧電位ノード102に流れ込み、昇圧電位ノード102の電位をさらに上昇させる。
このように、クロック信号が接地電位から電源電位Vccに上昇する毎に昇圧電位ノード102の電位は階段上に上昇させられ、最終的にほぼ2Vcc(正確には2Vcc−Vjv)の昇圧電位Vppが昇圧電位ノード102に得られることになる。
【0057】
このように構成された昇圧電位発生回路にあっては、昇圧電位ノード102にほぼ2Vcc(正確には2Vcc−Vjv)の電位が得られ、十分な昇圧電位Vppが得られるとともに、第2のノード106の電位の振幅をほぼVccであるプリチャージ電位とほぼ2Vccの昇圧電位との間としているため、消費電力の増大が抑えられ、低消費電力化が図れるものである。
【0058】
また、このように構成された昇圧電位発生回路を構成するNチャネル型MOSトランジスタ及びPチャネル型MOSトランジスタを、図7に示したツィンウェル構造におけるNチャネル型MOSトランジスタ及びPチャネル型MOSトランジスタまたは図11に示したトリプルウェル構造におけるNチャネル型MOSトランジスタ及びPチャネル型MOSトランジスタのどちらのトランジスタ構造によっても構成することができ、図7に示したツィンウェル構造におけるNチャネル型MOSトランジスタ及びPチャネル型MOSトランジスタによって構成した場合は、プロセス工程を少なくでき、製造コストを安くできるものである。
【0059】
さらに、プリチャージ電位から昇圧電位にされる第2のノード106に付随する容量は、プリチャージ電位から昇圧電位にされる第1のノード105に付随する容量より非常に小さいため、第2のバッファ手段109の駆動能力は第1のバッファ手段107の駆動能力より小さくて良く、具体的には第2のバッファ手段109の少なくとも最終段のインバータ素子109aの駆動能力が第1のバッファ手段107の少なくとも最終段のインバータ素子107bの駆動能力より小さくてすみ、第2のバッファ手段109及び第2の容量性素子110の半導体基板における占有面積を小さくでき、しかも、ここで消費される電力も非常に小さいものにできるものである。
【0060】
実施例2.
図4はこの発明の実施例2を示すものであり、図1に示した実施例1のものに対して第1及び第2のプリチャージ電位発生部111及び112としてダイオード素子のかわりにNチャネル型MOSトランジスタを用いたものである。
つまり、第1のプリチャージ電位発生部111を構成するNチャネル型MOSトランジスタは、そのソース電極及びゲート電極が電源電位ノードVccに接続され、ドレイン電極が第1のノード105に接続されており、第2のプリチャージ電位発生部112を構成するNチャネル型MOSトランジスタは、そのソース電極及びゲート電極が電源電位ノードVccに接続され、ドレイン電極が第2のノード106に接続されているものである。
その他の点については実施例1と同様である。
【0061】
このように構成された実施例2の昇圧電位発生回路にあっても、Nチャネル型MOSトランジスタによって第1及び第2のノード105及び106に供給するプリチャージ電位が、電源電位VccからNチャネル型MOSトランジスタのしきい値電圧分低い値になり、結果として昇圧電位ノード102に供給される昇圧電位Vppも2VccからNチャネル型MOSトランジスタのしきい値電圧分低い値になるものの、十分な昇圧電位が昇圧電位ノード102に得られるものであり、その他の点については実施例1と同様な効果を奏するものである。
【0062】
実施例3.
図5はこの発明の実施例3を示すものであり、図1に示した実施例1のものに対して第1及び第2のプリチャージ電位発生部111及び112を変更しただけであり、その他の点については実施例1と同様である。
つまり、第1のプリチャージ電位発生部111は、電源電位ノードVccと第1のノード105との間に接続されたNチャネル型MOSトランジスタ116と、電源電位ノードVccとNチャネル型MOSトランジスタ116のゲート電極との間に接続され、ゲート電極が電源電位ノードVccに接続されたNチャネル型MOSトランジスタ118と、クロック入力ノード101に入力されたクロック信号と位相が反転した信号、この実施例3においては第2のバッファ手段109からの第2の信号を一方の電極に受け、他方の電極がNチャネル型MOSトランジスタ116のゲート電極に接続された容量性素子117とによって構成されている。
【0063】
第2のプリチャージ電位発生部112は、電源電位ノードVccと第2のノード106との間に接続されたNチャネル型MOSトランジスタ119と、電源電位ノードVccとNチャネル型MOSトランジスタ119のゲート電極との間に接続され、ゲート電極が電源電位ノードVccに接続されたNチャネル型MOSトランジスタ121と、クロック入力ノード101に入力されたクロック信号と位相が同じ信号、この実施例3においては第1のバッファ手段107からの第1の信号を一方の電極に受け、他方の電極がNチャネル型MOSトランジスタ119のゲート電極に接続された容量性素子120とによって構成されている。
【0064】
このように構成された昇圧電位発生回路にあっては、第1のプリチャージ電位発生部111及び第2のプリチャージ電位発生部112が次のように動作するものである。
まず、第1のプリチャージ電位発生部111の動作について説明する。
プリチャジ期間において、第2のバッファ手段109からの出力が接地電位であると、Nチャネル型MOSトランジスタ116のゲート電極のゲート電位は、Nチャネル型MOSトランジスタ118によって電源電位VccからNチャネル型MOSトランジスタ118のしきい値電圧分低い電位にされており、第1のノード105は、Nチャネル型MOSトランジスタ116を介して電源電位ノードから[電源電位Vcc−Nチャネル型MOSトランジスタ118のしきい値電圧−Nチャネル型MOSトランジスタ116のしきい値電圧}の電位にされる。
【0065】
そして、第2のバッファ手段109からの出力が接地電位から電源電位Vccに変化すると、容量性素子117の容量結合により、Nチャネル型MOSトランジスタ116のゲート電極のゲート電位は、2倍のVccからNチャネル型MOSトランジスタ118のしきい値電圧分低い電位になる。その結果、第1のノード105の電位はNチャネル型MOSトランジスタ116を介して電源電位ノードVccと同じ値になる。
【0066】
一方、昇圧電位ノード102を昇圧させる時は、第1のバッファ手段107からの出力が電源電位Vccになり、第1の容量性素子108の容量結合により2Vccに第1のノード105の電位を上昇させるが、この時、第2のバッファ手段109からの出力が接地電位であるため、Nチャネル型MOSトランジスタ116のゲート電位は電源電位VccからNチャネル型MOSトランジスタ118のしきい値電圧分低い電位にされので、Nチャネル型MOSトランジスタ116は非導通状態とされ、第1のノード105からNチャネル型MOSトランジスタ116を介して電源電位ノードに電荷が流れることはない。
【0067】
したがって、第1のバッファ手段107からの出力が接地電位である時、つまりクロック入力ノード101に入力されるクロック信号が接地電位である時は、第1のノード105の電位をVccに、第1のバッファ手段107からの出力が電源電位である時、つまりクロック入力ノード101に入力されるクロック信号が電源電位である時は、第1のノード105の電位を2倍のVccに維持しているものである。
【0068】
また、第2のプリチャージ電位発生部112は、第1のプリチャージ電位発生部111と同様の構成になっているものであるから、同様に動作し、第2のバッファ手段109からの出力が接地電位である時、つまりクロック入力ノード101に入力されるクロック信号が電源電位である時は、第2のノード106の電位をVccに、第2のバッファ手段109からの出力が電源電位である時、つまりクロック入力ノード101に入力されるクロック信号が接地電位である時は、第2のノード106の電位を2倍のVccに維持しているものである。
【0069】
よって、この実施例3の昇圧発生回路は、第1のノード105の電位が電源電位Vccと2倍のVccとを所定の周期にて繰り返し、かつ、第2のノード106の電位が第1のノード105の繰り返しとが位相が反転しており、電源電位Vccと2倍のVccとを所定の周期にて繰り返しているため、昇圧電位ノード102には2倍のVccが得られるものである。
また、その他の点については実施例1と同様な効果を奏するものである。
【0070】
【発明の効果】
この発明によれば、昇圧電位を出力するための昇圧電位ノードと第1のノードとの間に接続され、ゲート電極が第2のノードに接続されたPチャネル型MOSトランジスタと、第1のノードの電位を、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位となす第1の繰り返し電位発生手段と、第2のノードの電位を、第1の繰り返し電位発生手段の繰り返し電位とは位相が反転しており、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位となす第2の繰り返し電位発生手段とを設けたので、Pチャネル型MOSトランジスタが第1の繰り返し電位発生手段からのプリチャージ電位より高い電位と同じレベルの電位を昇圧電位として昇圧電位ノードに供給でき、十分な昇圧電位が得られるという効果がある。
【0071】
また、この発明によれば、昇圧電位を出力するための昇圧電位ノードと第1のノードとの間に接続され、ゲート電極が第2のノードに接続されたPチャネル型MOSトランジスタと、クロック信号を受け、このクロック信号と位相が同じ第1の信号を出力する第1のバッファ手段と、この第1のバッファ手段からの第1の信号を一方の電極に受け、他方の電極が第1のノードに接続された第1の容量性素子と、クロック信号を受け、このクロック信号と位相が反転した第2の信号を出力する第2のバッファ手段と、この第2のバッファ手段からの第2の信号を一方の電極に受け、他方の電極が第2のノードに接続された第2の容量性素子と、第1のノード及び第2のノードにそれぞれプリチャージ電位を供給するためのプリチャージ電位発生手段とを設けたので、Pチャネル型MOSトランジスタがプリチャージ電位を容量結合にて昇圧した電位と同じレベルの電位を昇圧電位として昇圧電位ノードに供給でき、十分な昇圧電位が得られるという効果がある。
【図面の簡単な説明】
【図1】 この発明の実施例1を示す回路図。
【図2】 この発明の実施例1におけるインバータ素子を示す回路図。
【図3】 この発明の実施例1における各部の電位を示す波形図。
【図4】 この発明の実施例2を示す回路図。
【図5】 この発明の実施例3を示す回路図。
【図6】 従来の昇圧電位発生回路を示す回路図。
【図7】 ツィンウェル構造にて製造されるNチャネル型MOSトランジスタ及びPチャネル型MOSトランジスタを概略的に示す断面図。
【図8】 図6に示した昇圧電位発生回路における各部の電位を示す波形図。
【図9】 図6に示した昇圧電位発生回路のドライバトランジスタとなるNチャネル型MOSトランジスタの各電極における電位の関係を示す図。
【図10】 昇圧電位発生回路の提案例を示す回路図。
【図11】 トリプルウェル構造にて製造されるNチャネル型MOSトランジスタ及びPチャネル型MOSトランジスタを概略的に示す断面図。
【図12】 図10に示した昇圧電位発生回路における各部の電位を示す波形図。
【図13】 昇圧電位発生回路の他の提案例を示す回路図。
【図14】 図13に示したレベル変換回路を示す回路図。
【図15】 図13に示した昇圧電位発生回路における各部の電位を示す波形図。
【符号の説明】
101 クロック入力ノード、102 昇圧電位ノード、104 P チャネル型MOSトランジスタ、105 第1のノード、106 第2のノード、107 第1のバッファ手段、108 第1の容量性素子、109 第2のバッファ手段、110 第2の容量性素子、111 第1のプリチャージ電位発生部、112 第2のプリチャージ電位発生部、113 第1の繰り返し電位発生手段、114 第2の繰り返し電位発生手段、115 プリチャージ電位発生手段。
Claims (9)
- 昇圧電位を出力するための昇圧電位ノードと第1のノードとの間に接続され、ゲート電極が第2のノードに接続されたPチャネル型MOSトランジスタ、
上記第1のノードの電位を、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位となす第1の繰り返し電位発生手段、
上記第2のノードの電位を、上記第1の繰り返し電位発生手段の繰り返し電位とは位相が反転しており、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位となす第2の繰り返し電位発生手段を備えた昇圧電位発生回路。 - 第1の繰り返し電位発生手段は、クロック信号を受け、このクロック信号と位相が同じ第1の信号を出力する第1のバッファ手段と、この第1のバッファ手段からの第1の信号を一方の電極に受け、他方の電極が第1のノードに接続された第1の容量性素子と、第1のノードをプリチャージ電位にプリチャージするための第1のプリチャージ電位発生部とを有し、
第2の繰り返し電位発生手段は、上記クロック信号を受け、このクロック信号と位相が反転した第2の信号を出力する第2のバッファ手段と、この第2のバッファ手段からの第2の信号を一方の電極に受け、他方の電極が第2のノードに接続された第2の容量性素子と、第2のノードをプリチャージ電位にプリチャージするための第2のプリチャージ電位発生部とを有していることを特徴とする請求項1記載の昇圧電位発生回路。 - 昇圧電位を出力するための昇圧電位ノードと第1のノードとの間に接続され、ゲート電極が第2のノードに接続されたPチャネル型MOSトランジスタ、
クロック信号を受け、このクロック信号と位相が同じ第1の信号を出力する第1のバッファ手段、
この第1のバッファ手段からの第1の信号を一方の電極に受け、他方の電極が上記第1のノードに接続された第1の容量性素子、
上記クロック信号を受け、このクロック信号と位相が反転した第2の信号を出力する第2のバッファ手段、
この第2のバッファ手段からの第2の信号を一方の電極に受け、他方の電極が第2のノードに接続された第2の容量性素子、
上記第1のノード及び上記第2のノードにそれぞれプリチャージ電位を供給するためのプリチャージ電位発生手段を備えた昇圧電位発生回路。 - Pチャネル型MOSトランジスタは、そのバックゲートが昇圧電位ノードに接続されていることを特徴とする請求項1または請求項3記載の昇圧電位発生回路。
- 第1のバッファ手段は偶数段のインバータ素子によって構成され、第2のバッファ手段は奇数段のインバータ素子によって構成されていることを特徴とする請求項3または請求項4記載の昇圧電位発生回路。
- プリチャージ電位発生手段は、電源電位ノードと第1のノードとの間に電源電位ノードから第1のノードに順方向に接続された第1のダイオード素子と、電源電位ノードと第2のノードとの間に電源電位ノードから第2のノードに順方向に接続された第2のダイオード素子とを有していることを特徴とする請求項3ないし請求項5のいずれかに記載の昇圧電位発生回路。
- 第1のダイオード素子はソース電極及びゲート電極が電源電位ノードに接続され、ドレイン電極が第1のノードに接続されたNチャネル型MOSトランジスタであり、第2のダイオード素子はソース電極及びゲート電極が電源電位ノードに接続され、ドレイン電極が第2のノードに接続されたNチャネル型MOSトランジスタであることを特徴とする請求項6記載の昇圧電位発生回路。
- プリチャージ電位発生手段は、
電源電位ノードと第1のノードとの間に接続された第1のNチャネル型MOSトランジスタと、電源電位ノードと上記第1のNチャネル型MOSトランジスタのゲート電極との間に接続され、ゲート電極が電源電位ノードに接続された第2のNチャネル型MOSトランジスタと、クロック信号と位相が反転した信号を一方の電極に受け、他方の電極が上記第1のNチャネル型MOSトランジスタのゲート電極に接続された第3の容量性素子とを有した第1のプリチャージ電位発生部と、
電源電位ノードと第2のノードとの間に接続された第3のNチャネル型MOSトランジスタと、電源電位ノードと上記第3のNチャネル型MOSトランジスタのゲート電極との間に接続され、ゲート電極が電源電位ノードに接続された第4のNチャネル型MOSトランジスタと、クロック信号と位相が同じ信号を一方の電極に受け、他方の電極が上記第3のNチャネル型MOSトランジスタのゲート電極に接続された第4の容量性素子とを有した第2のプリチャージ電位発生部と有していることを特徴とする請求項3ないし請求項5のいずれかに記載の昇圧電位発生回路。 - 昇圧電位を出力する昇圧電位ノードと第1のノードとの間に接続され、ゲート電極が第2のノードに接続されたPチャネル型MOSトランジスタ、
正のプリチャージ電位を前記第2のノードに与える為の第1のプリチャージ回路、
前記第2のノードと第1の信号を受ける第3のノードの間に接続され、前記第1の信号の立上がりに応じて前記第2のノードの電位を昇圧する為の第1の容量性素子、
正のプリチャージ電位を前記第1のノードに与える為の第2のプリチャージ回路、および
前記第1のノードと第2の信号を受ける第4のノードの間に接続され、前記第2の信号の立上がりに応じて前記第1のノードの電位を昇圧する為の第2の容量性素子を備え、
前記第1のプリチャージ回路は、
前記第2のノードと電源電位ノードとの間に接続された第1のNチャネル型MOSトランジスタと、前記第1のNチャネル型MOSトランジスタのゲート電極と電源電位ノードとの間に接続され、ゲート電極が電源電位ノードに接続された第2のNチャネル型MOSトランジスタと、前記第1のNチャネル型MOSトランジスタのゲートに接続された第3の容量性素子を含み、
前記第2のプリチャージ回路は、
前記第1のノードと電源電位ノードとの間に接続された第3のNチャネル型MOSトランジスタと、前記第3のNチャネル型MOSトランジスタのゲート電極と電源電位ノードとの間に接続され、ゲート電極が電源電位ノードに接続された第4のNチャネル型MOSトランジスタと、前記第3のNチャネル型MOSトランジスタのゲート電極に接続された第4の容量性素子を含み、
前記第1の信号は前記第2の信号と反対の位相である、昇圧電位発生回路。
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