JPH0245275B2 - - Google Patents

Info

Publication number
JPH0245275B2
JPH0245275B2 JP57017399A JP1739982A JPH0245275B2 JP H0245275 B2 JPH0245275 B2 JP H0245275B2 JP 57017399 A JP57017399 A JP 57017399A JP 1739982 A JP1739982 A JP 1739982A JP H0245275 B2 JPH0245275 B2 JP H0245275B2
Authority
JP
Japan
Prior art keywords
transistor
pulse
capacitor
circuit
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP57017399A
Other languages
English (en)
Other versions
JPS57152590A (en
Inventor
Furiiringu Fuoko
Mihiaeru Ewaruto
Nikutsuta Uorufugangu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPS57152590A publication Critical patent/JPS57152590A/ja
Publication of JPH0245275B2 publication Critical patent/JPH0245275B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 本発明は、充電または切換パルスの発生に用い
られる回路部分を有する集積デイジタル半導体回
路に関する。
特開昭55−26594号公報に、それぞれ同一の記
憶セルから構成されデイジタル情報の受容または
伝送に用いられる各１つの記憶セル・チエーンを
有する少なくとも２つの回路部分から成り、記憶
セル・チエーンの制御が共通のクロツク発生器に
より行なわれるデイジタル半導体回路が記載され
ている。この半導体回路では、第１の回路部分の
記憶セル・チエーンは、トリガされた際にそれぞ
れ１つのデイジタルパルスを発する信号発生器
と、記憶セル・チエーンが所定のデイジタル状態
に到達したときに信号発生器をトリガするように
接続されており、こうして信号発生器から発せら
れたデイジタルパルスにより、共通のクロツク発
生器から発せられるクロツク信号列の振幅変調が
行なわれ、こうして変調されたクロツク信号が第
２の回路部分に、変調に応動して変調の存在時に
は第２の回路部分の記憶セル・チエーンのデイジ
タル動作状態を修正する信号認識回路を経て与え
られている。
このような半導体回路では、信号認識回路の同
期化のために、論理レベル“０”から“１”まで
の振幅を有するパルスとならんで、その振幅より
も突出した（すなわち一段と高い）振幅を有し信
号認識回路により識別され得る同期化パルスを発
生させる必要があることは明らかである。しかし
上記以外の目的にも、突出振幅を有するパルスが
必要とされる。
MOS形の１トランジスタ記憶セルを有するダ
イナミツク・デイジタル半導体メモリのアドレス
指定の際、シリコンチツプの表面にマトリクス形
式で配置されている個々の記憶セルのアドレスを
指定するために、個々の行に対応づけられている
ワード導線と個々の列に対応づけられているビツ
ト導線とが用いられる。各１つのトランスフア
MOS電界効果トランジスタとそれに直列接続さ
れた各１つの記憶キヤパシタンスとから成る個々
の記憶セルは、それぞれのトランジスタのドレイ
ンでビツト導線に接続され、またそれぞれのトラ
ンジスタのゲートでワード導線に接続されてい
る。従つて、迅速で有効なアドレス指定を行なう
ためには、論理レベル“１”を定める充電状態を
そのつどアドレス指定されるワード導線またはビ
ツト導線に迅速かつできるかぎり完全に生じさせ
ることが望まれる。従つて、アドレス信号とし
て、突出振幅を有する充電パルスを用いることが
目的にかなつている。デイジタルMOS半導体回
路において、いずれにせよ用いられるデイジタル
パルスにくらべて突出した振幅を有する制御パル
スの存在は、認識回路の同期化を確実にするため
にも、充電速度を高めるためにも有利である。
本発明の目的は、わずかな費用で突出振幅を有
する充電またはアドレスパルスを生じさせること
ができ、なかんずくダイナミツク・デイジタル
MOS半導体回路特にダイナミツクRAMメモリに
適した回路を提供することである。
この目的は、本発明によれば、特許請求の範囲
第１項に記載された構成により達成される。
以下、図面により本発明を一層詳細に説明す
る。
先ず第１図または第２図を参照すると、突出す
べきパルスφ0を与える第１の回路部分Ｓ１の出
力端が、これらのパルスにより制御されるべき第
２の回路部分Ｓ２の入力端に接続されている。た
とえば第１の回路部分Ｓ１はアドレスデコーダで
あり、第２の回路部分はダイナミツクRAMメモ
リのアドレス指定すべきワード導線である。第１
のMOS電界効果トランジスタＴ１はそのドレイ
ンで第１の回路部分Ｓ１と第２の回路部分Ｓ２と
の間のパルスφ0を通ずる接続導線に接続されて
いる。Ｔ１と同一形式の第２のMOS電界効果ト
ランジスタＴ２はそのドレインで同じく第２の回
路部分Ｓ２の制御入力端に、従つてまた第１の
MOSトランジスタＴ１のドレインに接続されて
いる。第１のMOSトランジスタＴ１のゲートは
両回路部分Ｓ１およびＳ２の第１の給電電位Vcc
に接続されている。このVccは基準電位ではな
い。基準電位としては、接地点に接続された第２
の給電電位Vssが用いられている。このVssが、
第２の回路部分Ｓ２に与えるべき制御パルス、従
つてまた第１の回路部分Ｓ１から与えられるパル
スφ0の電位の基準になつている。第２のMOSト
ランジスタＴ２のゲートは第１のMOSトランジ
スタＴ１のソース端子と接続されている。
第１のコンデンサＣ１および第２のコンデンサ
Ｃ２が第３の回路部分Ｓ３の各１つの出力端に接
続されている。第３の回路部分Ｓ３は第１の回路
部分Ｓ１の出力すなわち突出すべきパルスφ0に
より制御されており、パルスφ0を受けるたびに
第１の出力端にパルスφ1を発し、また第２の出
力端にパルスφ2を発する。パルスφ1は第１のコ
ンデンサＣ１を介してMOSトランジスタＴ１の
ソースとMOSトランジスタＴ２のゲートとに与
えられる。パルスφ2は第２のコンデンサＣ２を
介して第２のMOSトランジスタＴ２のソース端
子とＴ１およびＴ２と同一形式の第３のMOSト
ランジスタＴ３のソース端子とに与えられる。第
３のMOS電界効果トランジスタＴ３のドレイン
端子およびゲート端子は第１の給電電位Vccに接
続されている。所望の動作をさせるため、３つの
MOSトランジスタＴ１，Ｔ２およびＴ３の制御
に用いられる動作電位としては、接地点に接続さ
れている基準電位、すなわちVssではない電位を
用いる必要がある。
第２図に示されている本発明の実施例では、第
１図で既に説明した回路に第３のコンデンサＣ３
および第４のMOSトランジスタＴ４が追加され
ている。第３の回路部分Ｓ３の第３の出力端に発
せられるパルスφ3は第３のコンデンサＣ３を介
して第４のMOSトランジスタＴ４のソース端子
と第３のMOSトランジスタＴ３のゲートとに与
えられる（Ｔ３のゲートの接続は第１図と異なつ
ている）。第４のMOSトランジスタＴ４のゲート
およびドレインは第３のMOSトランジスタＴ３
のドレインと共に第１の給電電位Vccに接続され
ている。
パルスφ0，φ1，φ2およびφ3とこれらのパルス
の共同作用により第２の回路部分Ｓ２の入力端に
形成されるパルスφ4との時間的経過は第４図に
示されている。
先ず第２図による回路の作動の仕方を説明す
る。その説明から、それよりも簡単な第１図によ
る回路の動作の仕方は直ちに明らかになる。な
お、使用されているMOSトランジスタは同一の
チヤネル形であり、また自己阻止性である。
第４図から明らかなように、パルスφ1の立上
がり縁はトリガパルスφ0の立上がり縁よりも時
間的に遅くかつ好ましくはパルスφ2の立上がり
縁よりも時間的に早い。他方、これらのパルスの
立下がり縁は時間的に合致している。さらに、第
３のコンデンサＣ３に与えられるパルスφ3は、
少なくともその立下がり縁に関するかぎり、第１
の回路部分Ｓ１から与えられた制御パルスφ0と
互いに反転関係にある。
第２図による回路の制御に用いられる制御パル
スの時間的経過が第４図のような相互関係を有す
ることから、第２図に示されている本発明による
回路は次のように作動する。
回路のアクテイブな作動期間の開始の直前に、
第３のコンデンサＣ３を介して第３のMOSトラ
ンジスタＴ３のゲートに与えられているパルス
φ3が断たれる。その目的は、第１の回路部分Ｓ
１および本発明による回路部分の共同作用により
与えられるパルスφ4の突出期間中に前充電トラ
ンジスタＴ３を通じての電荷損失を避けることで
ある。パルスφ0の出現により、パルスφ4が初期
間に入ると、第１のコンデンサＣ１が第１の
MOSトランジスタＴ１を介して充電される。第
２の回路部分Ｓ２の入力端に到達するパルスφ4
の突出を後押しパルスφ2と同期化するため、第
２のMOSトランジスタＴ２のゲートは予めブー
トストラツプ・キヤパシタンスを介して、すなわ
ち第１のコンデンサＣ１を介してパルスφ1を与
えられる。
コンデンサＣ１に与えられる第１のパルスφ1
の生起とコンデンサＣ２に与えられる第２のパル
スφ2の生起との間の時間中、両MOSトランジス
タＴ１およびＴ２のドレイン端子は浮動状態にあ
り、このことは本発明による回路部分の出力に対
してもあてはまり、第４図に記号“fl”（浮動状
態）により示されている。第２のコンデンサＣ２
を介して与えられるパルスφ2の立上がり縁の出
現により、第２の回路部分Ｓ２の入力端に与えら
れるパルス信号φ4はパルスφ2により後押しされ
て突出する。
本発明による回路部分のアクテイブ期間の終了
後、コンデンサＣ３を介しての前充電パルスφ3
の印加が再開され、それにより第３のMOSトラ
ンジスタＴ３のゲート電圧が高められる。それに
よつて第２のコンデンサＣ２は再び動作電圧Vcc
まで前充電され得る。
次回に第１の回路部分Ｓ１から与えられるパル
スφ0の出現により、前記の過程が繰返される。
第１図による簡単化された実施例では、コンデ
ンサＣ３およびパルスφ3は用いられていないが、
機能的には第２図の実施例と同様である。第３の
MOSトランジスタＴ３が第２のコンデンサＣ２
を電位Vcc−UT（ここにUTはトランジスタＴ３の
しきい電圧）まで前充電する役割をする。この電
圧が第２の回路部分Ｓ２の入力端に到達するパル
スφ4の振幅の突出時に得られる最大値を制約す
る。
第２図に示されている本発明による回路では、
第３のコンデンサＣ３および第４のMOSトラン
ジスタＴ４が存在するために、第２の回路部分Ｓ
２の入力端に到達するパルスφ4の振幅を第１図
による簡単な回路の場合に可能な値よりも高い値
に突出させることができる。
制御パルスを突出させるための従来の方法と比
較して、本発明で提案される対策によれば、パル
スφ0を与える第１の回路部分が、制御パルスを
突出させるための後押し作用により負荷されない
という利点が得られ、このことは第２の回路部分
Ｓ２の入力端に到達するパルスφ4の立上がりを
急峻にし、かつこのようなパルス突出回路におい
て必然的に生ずる電流ピークを減少させるという
利点に通ずる。さらに、第２図に示されている実
施例では、コンデンサＣ２が完全にVccレベルま
で充電されるという利点が得られ、このことは第
２の回路部分Ｓ２の入力端に到達するパルスφ4
の突出を公知の方法では不可能な高い値まで可能
にするという利点に通ずる。
第１図および第２図に示されている回路は、第
１のコンデンサＣ１の制御に用いられるパルス
φ1を第２のコンデンサＣ２の制御にも用いるこ
とにより一層簡単化され得る。こうして第２のパ
ルスφ2の発生を省略しても回路は作動し得る。
しかし、この場合には、パルスφ4の浮動状態flの
期間が長くなり、従つて所望の突出を生ずる時点
が遅れるという欠点を伴う。
本発明による回路を回路部分Ｓ１，Ｓ２および
Ｓ３ならびに他の回路部分たとえばダイナミツク
RAMメモリのマトリクスと一括したモノリシツ
ク集積回路として実現する場合、コンデンサＣ
１，Ｃ２などは公知のMOSコンデンサとして形
成されるのが有利である。また、エンハンスメン
ト形のMOSトランジスタすなわち自己阻止性の
MOSトランジスタにおいてドープされた多結晶
シリコンから成るゲート電極を使用することは、
周知のように、しきい電圧UTの減少に通ずる。
この理由および他の理由から、特に第１図による
回路において、使用トランジスタをシリコン・ゲ
ート技術で製作することは有利である。
第１図または第２図に示されている回路に、第
３図に示されているように、第１のMOS電界効
果トランジスタＴ１のゲート制御のための回路を
追加することは有利である。第３図では、第１の
給電電位Vccは直接にではなくＴ１〜Ｔ４と同一
形式の第５および第６のMOS電界効果トランジ
スタＴ５，Ｔ６を介して第１のMOSトランジス
タＴ１のゲートに接続されている。この場合、第
５のトランジスタＴ５のゲートおよびドレインな
らびに第６のトランジスタＴ６のドレインは動作
電位Vccを与えられている給電端子と直接に接続
されており、他方両トランジスタＴ５およびＴ６
のソース端子ならびにトランジスタＴ６のゲート
が第１のMOSトランジスタＴ１のゲートに接続
されている。さらに、第１のトランジスタＴ１の
ゲートは第４のコンデンサＣ４を介してそのドレ
イン端子、従つてまた本発明による回路部分の出
力端と接続されている。
本発明による後押し回路の第１のMOSトラン
ジスタＴ１のゲート制御のための上記回路の存在
により、トランジスタのしきい電圧の製作上のば
らつきが実際上問題とならなくなる。すなわち、
しきい電圧UTが大きい場合には、第５のトラン
ジスタＴ５が有効充電電圧をVcc＋UTに制限す
るので、発生すべきパルスφ4の最初の立上がり
縁の結合を介して、コンデンサＣ４を介しての第
１のMOS電界効果トランジスタＴ１の前充電が
高められる。それにより第１のコンデンサＣ１は
一層強く前充電され、従つて後押し期間における
第２のMOSトランジスタＴ２のゲートのブート
ストラツプが一層強く行なわれる。
制御パルスφ0の発生に用いられる第１の回路
部分Ｓ１と、本発明による回路で得られる突出し
たパルスφ4により制御される第２の回路部分Ｓ
２とは本発明にとつて直接的には重要でないの
で、それらの詳細についてここで説明する必要は
ない。本発明を冒頭に記載した構成のダイナミツ
クメモリに応用する場合、たとえば第２の回路部
分Ｓ２はダイナミツクMOS半導体メモリの各１
つのワード導線であつてよく、この場合各ワード
導線はそれぞれ対応するメモリセルと専らゲート
電極を介して、すなわち静電容量的に、結合され
ている。このゲート電極の制御に、本発明による
回路部分から与えられる突出パルスφ4が有利に
用いられる。本発明による回路部分はたとえばパ
ルスφ0を与える第１の回路部分Ｓ１の出力端に
付属されており、それと共に必要に応じてそのつ
どの負荷Ｓ２に接続され得る。場合によつては、
たとえばパルスφ0が複数個のパルス源Ｓ１から
与えられる場合には、本発明による回路部分を負
荷Ｓ２に付属させておくのが有利である。
第３の回路部分Ｓ３も通常の形態で構成されて
いてよい。第１図または第２図による回路の制御
に適した第３の回路部分の一例は第５図に示され
ている。第２の例は第６図に示されている。
第５図に示されている回路部分Ｓ３の実施例で
は、パルスφ1の発生のために、ソース−ドレイ
ン間を直列に接続された２つの同一形式の自己阻
止性のMOS電界効果トランジスタａおよびｃの
対が用いられており、またパルスφ2の発生のた
めには同様な２つのトランジスタｂおよびｄの対
が用いられている。
パルスφ1の発生のために、第１の回路部分Ｓ
１から与えられたパルスφ0は両トランジスタａ
およびｃのゲートとトランジスタａのドレインと
に与えられ、トランジスタａのソースからパルス
φ1が取出される。同様に、パルスφ2の発生のた
めに、パルスφ0はトランジスタｂおよびｄのゲ
ートとトランジスタｂのドレインとに与えられ、
トランジスタｄのソースからパルスφ2が取出さ
れる。パルスφ0およびφ1に対するパルスφ2の立
上がり縁の時間的関係を第４図のようにするた
め、トランジスタａのソース−ドレイン間の間隔
はトランジスタｂのそれよりも小さく、他方両ト
ランジスタｃおよびｄは互いに一致するチヤネル
長さ、従つてまた（トランジスタａおよびｂと異
なり）互いに正確に一致する短いラン時間を有す
る。第３のコンデンサＣ３の制御に用いられるパ
ルスφ3の発生のため、入力端にパルスφ0を与え
られるインバータｅが設けられており、その出力
端からパルスφ3が取出される。
第１図ないし第３図による回路を制御するため
のパルスφ1，φ2およびφ3の発生に用いられる回
路部分Ｓ３として第６図に示されている実施例で
は、第１の回路部分Ｓ１からパルスφ0を与えら
れる第３の回路部分Ｓ３の入力端１０はインバー
タ１の入力端と第１のMOSトランジスタ２のゲ
ートとに接続されている。インバータ１の出力パ
ルスは第１図ないし第３図中のコンデンサＣ３を
制御するパルスφ3として回路部分Ｓ３の出力端
１３から取出される。さらに、第６図から明らか
なように、パルスφ3は第６図に示されている回
路部分Ｓ３に属する他のトランジスタの制御に必
要とされる。
前記第１のMOSトランジスタ２はそのドレイ
ンで第１の給電電位Vccに、またそのソースで第
２のMOSトランジスタ３のドレインに接続され
ており、第２のMOSトランジスタ３のソースは
給電電位Vssと、またそのゲートはパルスφ3を生
ずるインバータ１の出力端と接続されている。第
３のMOSトランジスタ４および第４のMOSトラ
ンジスタ５は同時にソース−ドレイン間を直列に
接続されて第１の給電電位Vccと基準電位Vssと
の間に接続されている。ドレインで第１の給電電
位Vccに接続されているトランジスタ４のゲート
はインバータ１から与えられるパルスφ3により
制御され、またソースで基準電位Vssに接続され
ているトランジスタ５のゲートは両トランジスタ
２および３の間の回路点から与えられる信号によ
り制御される。両トランジスタ４および５の間の
回路点に生ずるパルスは第１図ないし第３図中の
第１のコンデンサＣ１を制御するパルスφ1とし
て回路部分Ｓ３の出力端１１から取出される。
このパルスφ1は第５のMOSトランジスタ６の
ゲートの制御のためにも必要とされる。第５の
MOSトランジスタ６はそのドレインで第１の給
電電位Vccに、またソース端子で第６のMOSト
ランジスタ７のドレイン−ソース間を介して基準
電位Vssに接続されている。第６のMOSトラン
ジスタ７のゲートはインバータ１から与えられる
パルスφ3により制御される。
このパルスφ3は第７のMOSトランジスタ８の
ゲートの制御のためにも必要とされる。第７の
MOSトランジスタは同様にそのドレインで第１
の給電電位Vccに、またソース端子で第８の
MOSトランジスタ９のドレイン−ソース間を介
して基準電位Vssに接続されている。第８の
MOSトランジスタ９のゲートは両トランジスタ
６と７の間の回路点から与えられた信号により制
御される。両トランジスタ８および９の間の回路
点に生ずるパルスは第１図ないし第３図中の第２
のコンデンサＣ２を制御するパルスφ2として回
路部分Ｓ３の出力端１２から取出される。第６図
に示されている回路においても、使用トランジス
タ２〜９はたとえば同一のチヤネル形式の自己阻
止性MOSトランジスタである。
第５図の実施例では、発生すべきパルスφ1お
よびφ2の時間的経過がトランジスタａおよびｂ
の相異なるラン時間により定められるが、第６図
の実施例では遅延時間がトランジスタのしきい電
圧および節キヤパシタンスの選択により定められ
る。
【図面の簡単な説明】
第１図は本発明による回路の簡単な実施例を示
す図、第２図および第３図はそれぞれ本発明によ
る回路の改良された実施例を示す図、第４図は本
発明による回路において用いられる種々のデイジ
タルパルスの時間的経過を示す図、第５図および
第６図はそれぞれ本発明による回路において第１
の回路部分から与えられるパルスにより第２の回
路部分の制御に用いられるパルスを形成するため
の第３の回路部分の実施例を示す図である。 Ｃ１〜Ｃ４……コンデンサ、Ｓ１，Ｓ２，Ｓ３
……第１、第２、第３回路部分、Ｔ１〜Ｔ６……
MOSトランジスタ、Vcc……第１の給電電位、
Vss……基準電位、ａ〜ｄ……MOSトランジス
タ、ｅ……インバータ、１……インバータ、２〜
９……MOSトランジスタ、φ0〜φ4……パルス。

Claims (1)

  1. 【特許請求の範囲】 １ パルス発生器として用いられる第１の回路部
    分Ｓ１とその入力が第１の回路部分Ｓ１により供
    給されるパルスφ0により制御される第２の回路
    部分Ｓ２とを有する集積デイジタルMOS半導体
    回路であつて、該第２の回路部分Ｓ２の入力は第
    １のトランジスタＴ１のソースドレイン区間を介
    して第１のコンデンサＣ１の一方の端子にまた第
    ２のトランジスタＴ２のソースドレイン区間を介
    して第２のコンデンサＣ２の一方の端子に接続さ
    れ、該第２のコンデンサＣ２は同時に第３のトラ
    ンジスタＴ３を介して給電電位Vccに結合され、
    該給電電位Vccは基準電位Vssとともに第１の回
    路部分Ｓ１と第２の回路部分Ｓ２に対する給電部
    を形成し、その際さらに第１のトランジスタＴ１
    のゲートは給電電位Vccにより制御され、第２の
    トランジスタＴ２のゲートは第１のトランジスタ
    Ｔ１の第１のコンデンサＣ１と接続されている端
    子と結合され、前記トランジスタＴ１，Ｔ２，Ｔ
    ３は自己阻止性のMOS電界効果トランジスタで
    あり、前記第１のコンデンサＣ１および第２のコ
    ンデンサＣ２の他方の端子はそれぞれデイジタル
    パルスφ1，φ2を印加され、その際第１のコンデ
    ンサＣ１に印加されるパルスφ1および第２のコ
    ンデンサＣ２に印加されるパルスφ2は第１の回
    路部分Ｓ１から供給されるパルスφ0と同時に終
    了し、他方第１の回路部分Ｓ１から与えられるパ
    ルスφ0の開始は両コンデンサＣ１，Ｃ２に与え
    られるべきパルスφ1，φ2の開始よりも時間的に
    早く、また第２のコンデンサＣ２に与えられるべ
    きパルスφ2の開始は第１のコンデンサＣ１に与
    えられるべきパルスφ1の開始よりも早くないよ
    うになつたものにおいて、第１のMOS電界効果
    トランジスタＴ１のゲートは給電電位Vccにより
    前記MOS電界効果トランジスタＴ１〜Ｔ２の形
    式の２つの別のトランジスタＴ５，Ｔ６を介して
    制御されており、その際第１のトランジスタＴ１
    のゲートおよびドレイン間に第４のコンデンサＣ
    ４が備えられ、第１のトランジスタＴ１のゲート
    は前記別の両トランジスタＴ５，Ｔ６のソース端
    子および該両トランジスタの一方Ｔ６のゲートと
    接続されており、該両トランジスタＴ５，Ｔ６の
    残りの端子は給電電位に接続されていることを特
    徴とする集積デイジタルMOS半導体回路。 ２ 第３のトランジスタＴ３はそのゲートおよび
    ドレインにより直接給電電位Vccに接続され、こ
    れにより第３のトランジスタＴ３の抵抗としての
    機能が達成されることを特徴とする特許請求の範
    囲第１項記載の回路。 ３ 第３のコンデンサＣ３および前記トランジス
    タの形式の第４のトランジスタＴ４が備えられ、
    その際この第４のトランジスタＴ４のゲートおよ
    びドレインは第３のトランジスタＴ３のドレイン
    と結合され、第４のトランジスタＴ４のソース端
    子は一方では第３のトランジスタＴ３のゲートに
    他方では第３のコンデンサＣ３の一端に接続さ
    れ、該コンデンサＣ３の他端は第１の回路部分Ｓ
    １から与えられる制御パルスφ0と一致しない前
    充電信号φ3により制御されることを特徴とする
    特許請求の範囲第１項記載の回路。
JP57017399A 1981-02-12 1982-02-05 Integrated digital mos semiconductor circuit Granted JPS57152590A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19813105147 DE3105147A1 (de) 1981-02-12 1981-02-12 Integrierte digitale halbleiterschaltung

Publications (2)

Publication Number Publication Date
JPS57152590A JPS57152590A (en) 1982-09-20
JPH0245275B2 true JPH0245275B2 (ja) 1990-10-08

Family

ID=6124729

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57017399A Granted JPS57152590A (en) 1981-02-12 1982-02-05 Integrated digital mos semiconductor circuit

Country Status (4)

Country Link
US (1) US4494015A (ja)
EP (1) EP0058243B1 (ja)
JP (1) JPS57152590A (ja)
DE (2) DE3105147A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58185091A (ja) * 1982-04-24 1983-10-28 Toshiba Corp 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路
JPS60694A (ja) * 1983-06-15 1985-01-05 Hitachi Ltd 半導体メモリ
JPS60257618A (ja) * 1984-06-04 1985-12-19 Nec Corp ブ−トアツプ回路
JPS6129488A (ja) * 1984-07-20 1986-02-10 Hitachi Micro Comput Eng Ltd ダイナミツク型ｒａｍ
JPS6286916A (ja) * 1985-10-11 1987-04-21 Mitsubishi Electric Corp 高電圧スイツチ回路
JP2755047B2 (ja) * 1992-06-24 1998-05-20 日本電気株式会社 昇圧電位発生回路
US6160292A (en) 1997-04-23 2000-12-12 International Business Machines Corporation Circuit and methods to improve the operation of SOI devices
TWI604907B (zh) * 2016-10-11 2017-11-11 財團法人工業技術研究院 雷射均勻加工裝置及其方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55136723A (en) * 1979-04-11 1980-10-24 Mitsubishi Electric Corp Booster circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3646369A (en) * 1970-08-28 1972-02-29 North American Rockwell Multiphase field effect transistor dc driver
US3805095A (en) * 1972-12-29 1974-04-16 Ibm Fet threshold compensating bias circuit
JPS54153565A (en) * 1978-05-24 1979-12-03 Nec Corp Semiconductor circuit using insulation gate type field effect transistor
DE2824727A1 (de) * 1978-06-06 1979-12-13 Ibm Deutschland Schaltung zum nachladen der ausgangsknoten von feldeffekt-transistorschaltungen
DE2828822C2 (de) * 1978-06-30 1984-04-12 Siemens AG, 1000 Berlin und 8000 München Digitale Halbleiterschaltung
US4291221A (en) * 1978-06-30 1981-09-22 Siemens Aktiengesellschaft Digital semiconductor circuit
JPS5693422A (en) * 1979-12-05 1981-07-29 Fujitsu Ltd Level-up circuit
JPS56129570A (en) * 1980-03-14 1981-10-09 Mitsubishi Electric Corp Booster circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55136723A (en) * 1979-04-11 1980-10-24 Mitsubishi Electric Corp Booster circuit

Also Published As

Publication number Publication date
US4494015A (en) 1985-01-15
DE3171335D1 (en) 1985-08-14
JPS57152590A (en) 1982-09-20
DE3105147A1 (de) 1982-09-09
EP0058243A3 (en) 1983-01-05
EP0058243B1 (de) 1985-07-10
EP0058243A2 (de) 1982-08-25

Similar Documents

Publication Publication Date Title
US4090096A (en) Timing signal generator circuit
US4896297A (en) Circuit for generating a boosted signal for a word line
US4503522A (en) Dynamic type semiconductor monolithic memory
US5268600A (en) Boosting clamping circuit and output buffer circuit using the same
JPH02177716A (ja) 昇圧回路
US5901055A (en) Internal boosted voltage generator of semiconductor memory device
KR100245556B1 (ko) 워드 라인 구동 회로를 갖는 soi 반도체 램 장치
KR940010837B1 (ko) Dram의 워드선 구동회로
US3937983A (en) Mos buffer circuit
EP0055136A2 (en) A semiconductor buffer circuit
US4731552A (en) Boost signal generator with bootstrap means
US4063118A (en) MIS decoder providing non-floating outputs with short access time
US5073731A (en) Bootstrapping level control circuit for word line signal producing circuit in a dram
JPH0245275B2 (ja)
IE50579B1 (en) Bootstrap circuit
US5369320A (en) Bootstrapped high-speed output buffer
JPH0334150B2 (ja)
US4554469A (en) Static bootstrap semiconductor drive circuit
EP0068892A2 (en) Inverter circuit
US4831596A (en) Pass gate with low transistor junction breakdown susceptibility
US5258956A (en) High speed sensing device in a semiconductor memory device
JPH08205526A (ja) 半導体集積回路の内部電圧昇圧回路
JPS599735A (ja) クロツク発生回路
KR100247219B1 (ko) 비트라인 센싱회로
JPS61198813A (ja) クロツクジエネレ−タ回路