JP3638167B2 - 小振幅信号インタフェイス用双方向バッファ回路 - Google Patents
小振幅信号インタフェイス用双方向バッファ回路 Download PDFInfo
- Publication number
- JP3638167B2 JP3638167B2 JP00067496A JP67496A JP3638167B2 JP 3638167 B2 JP3638167 B2 JP 3638167B2 JP 00067496 A JP00067496 A JP 00067496A JP 67496 A JP67496 A JP 67496A JP 3638167 B2 JP3638167 B2 JP 3638167B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- input
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の属する技術分野】
本発明は、H状態の論理状態を示す電位及びL状態の論理状態を示す電位の振幅が、CMOSレベルの振幅に比べて小さく規定された小振幅の信号を、単一の入出力端子から双方向で外部回路に対して入出力することができると共に、外部回路から伝達され入力された信号の電圧を、前記小振幅の中央値に対応する閾値電圧と比較する差動増幅回路を用いて、該入力信号の論理状態を判定し、該判定結果のH状態あるいはL状態の論理状態を内部回路へ出力する小振幅信号インタフェイス用双方向バッファ回路に係り、特に、双方向バッファ回路としての機能を確保しながら、外部回路から内部回路へ入力する小振幅信号の論理状態の判定に用いる、差動増幅回路に流れる定常電流により生じる消費電力を削減することで、論理回路全体の総合的な消費電力を削減することができる小振幅信号インタフェイス用双方向バッファ回路に関する。
【0002】
【従来の技術】
近年では、半導体集積回路間や論理回路ブロック間でインタフェイスする信号を高速に伝達するために、インタフェイスに用いる信号の振幅を抑えるということが行われている。即ち、H状態の論理状態を示す電位及びL状態の論理状態を示す電位の振幅が、CMOS(complementary metal oxide semiconductor )レベルの振幅に比べて小さく規定された信号を、インタフェイスに用いるようにしている。又、このような小振幅のインタフェイスの信号を入力する場合には、該信号の電圧を、小振幅の中央値に対応する閾値電圧と比較する差動増幅回路を用いて、該入力信号の論理状態を判定し、該判定結果のH状態あるいはL状態の論理状態を内部回路へ出力するようにしている。
【0003】
図1は、従来の小振幅信号インタフェイス用入力バッファ回路の一例の回路図である。
【0004】
この図1において、入力端子PIから入力された入力信号の論理状態は差動増幅回路CPで判定され、バッファB1を経て該判定結果のH状態あるいはL状態の論理状態が内部回路へ、信号Iとして出力される。ここで、差動増幅回路CPは、入力+に入力される電圧が入力−に入力される電圧より高い場合、H状態を出力する。一方該差動増幅回路CPは、入力+に入力される電圧が入力−に入力される電圧より低い場合、L状態を出力する。
【0005】
図2は、従来から用いられている小振幅信号インタフェイス用入力バッファ回路のより具体的な回路図である。
【0006】
この図2においては、PチャネルMOSトランジスタTP1及びTP2又NチャネルMOSトランジスタTN1〜TN3で構成される差動増幅回路が、図1の差動増幅回路CPに相当する。
【0007】
この図2の差動増幅回路において、まず、NチャネルMOSトランジスタTN3は定電流回路となっている。即ち、該NチャネルMOSトランジスタTN3のドレインからソースへは、該NチャネルMOSトランジスタTN3のゲートに加えられる電圧、即ちここでは電源電圧VDDとされた電圧に応じた、又、該NチャネルMOSトランジスタTN3のトランジスタサイズに応じた、一定電流が流れる。又、このような一定電流は、PチャネルMOSトランジスタTP1及びNチャネルMOSトランジスタTN1側に流れる電流と、PチャネルMOSトランジスタTP2及びNチャネルMOSトランジスタTN2側に流れる電流の合計となっている。
【0008】
ここで、入力端子PIに入力される信号の電圧が参照電圧Vrefより高い場合、PチャネルMOSトランジスタTP2及びNチャネルMOSトランジスタTN2側に比べて、PチャネルMOSトランジスタTP1及びNチャネルMOSトランジスタTN1側の方がより多く電流が流れる。一方、入力端子PIに入力される信号の電圧が参照電圧Vrefより小さい場合、PチャネルMOSトランジスタTP1及びNチャネルMOSトランジスタTN1側に流れる電流に比べて、PチャネルMOSトランジスタTP2及びNチャネルMOSトランジスタTN2側に流れる電流の方がより多くなる。
【0009】
従って、このような差動増幅回路においては、入力端子PIに入力される信号の電圧が参照電圧Vrefより大きい場合、バッファB1へとH状態を出力する。一方、入力端子PIへ入力される信号の電圧が参照電圧Vrefより小さい場合、バッファB1へL状態を出力する。
【0010】
図3は、従来の小振幅信号インタフェイス用双方向バッファ回路の第1例の回路図である。
【0011】
この図3においては、前述の図1又図2に示される小振幅信号インタフェイス用入力バッファ回路に対して、トライステート出力バッファB2を設けることで、小振幅信号インタフェイス用双方向バッファ回路を構成している。
【0012】
このトライステート出力バッファB2は、内部回路10が出力する信号入出力方向制御信号ENがL状態の場合、該内部回路10が出力する出力信号Uと同一の論理状態を出力する。一方、該トライステート出力バッファB2は、信号入出力方向制御信号ENがH状態の場合、その出力はフローティング状態(ハイインピーダンス状態)となる。
【0013】
図4は、従来の小振幅信号インタフェイス用双方向バッファ回路の第2例の回路図である。
【0014】
この図4では、前述の図1又図2に示した小振幅信号インタフェイス用入力バッファ回路に対して、オープンドレイン出力バッファB3を設けることで、小振幅信号インタフェイス用双方向バッファ回路が構成されている。
【0015】
このオープンドレイン出力バッファB3の最終出力は、オープンドレイン出力となっている。即ち、該オープンドレイン出力バッファB3の最終出力は、NチャネルMOSトランジスタのオープンドレイン出力となっている。あるいは、該オープンドレイン出力バッファB3の最終出力は、PチャネルMOSトランジスタのオープンドレイン出力であってもよい。
【0016】
該オープンドレイン出力バッファB3の最終出力がNチャネルMOSトランジスタのオープンドレイン出力の場合、入出力端子PIOの外側には、一般にプルアップ抵抗が接続される。一方、該オープンドレイン出力バッファB3の最終出力がPチャネルMOSトランジスタのオープンドレイン出力である場合、入出力端子PIOの外側には、一般にプルダウン抵抗が接続される。
【0017】
【発明が解決しようとする課題】
ここで、図3に示した第1例の小振幅信号インタフェイス用双方向バッファ回路や、図4に示した第2例の小振幅信号インタフェイス用双方向バッファ回路等、差動増幅回路を用いるものは、図2を用いて前述したように、入力する信号の論理状態が定常状態であっても、図2のNチャネルMOSトランジスタTN3の定電流回路に流される一定電流が常時流れる。この点、論理状態の変化時に集中して電源電流が流れ、入力や出力や内部回路の論理状態が定常状態では基本的に電源電流はゼロとなる、CMOS(complementary metal oxide semiconductor )論理回路とは全く異なる。
【0018】
例えば、小振幅信号インタフェイス用双方向バッファ回路に用いる差動増幅回路の一般的なものでは、差動増幅回路1つ当たり、1〜2mAの定常電流が流れ、これが電源電流となる。
【0019】
このように常時電源電流が流れると、消費電力が常時発生してしまう。しかしながら、消費電力はより少ないことが好ましい。
【0020】
本発明は、前記従来の問題点を解決するべくなされたもので、双方向バッファ回路としての機能を確保しながら、外部回路から内部回路へ入力する小振幅信号の論理状態の判定に用いる、差動増幅回路に流れる定常電流により生じる消費電力を削減することで、これによって論理回路全体の総合的な消費電力を削減することができる小振幅信号インタフェイス用双方向バッファ回路を提供することを目的とする。
【0021】
【課題を解決するための手段】
本発明は、H状態の論理状態を示す電位及びL状態の論理状態を示す電位の振幅が、CMOSレベルの振幅に比べて小さく規定された小振幅の信号を、単一の入出力端子から双方向で外部回路に対して入出力することができると共に、外部回路から伝達され入力された信号の電圧を、前記小振幅の中央値に対応する閾値電圧と比較する差動増幅回路を用いて、該入力信号の論理状態を判定し、該判定結果のH状態あるいはL状態の論理状態を内部回路へ出力する小振幅信号インタフェイス用双方向バッファ回路において、少なくとも前記入出力端子から外部回路への信号出力ありを示す信号入出力方向制御信号を生成する手段と、前記信号入出力方向制御信号によって前記信号出力ありが示される時には、前記差動増幅回路の差動増幅に用いる定電流を遮断し、当該差動増幅回路の出力をフローティング状態にする電流遮断回路と、前記信号入出力方向制御信号によって前記信号出力ありが示される時には、前記入出力端子から外部回路へ出力する内部回路の信号を、前記差動増幅回路の出力へバイパス出力すると共に、該信号入出力方向制御信号によって前記信号出力なしが示される時には、該バイパス出力をフローティング状態にすることができるバイパス出力回路とを備え、前記差動増幅回路の差動増幅に用いる定電流の遮断の分だけ、消費電力を削減するようにしたことにより、前記課題を解決したものである。
【0022】
以下、本発明の作用について簡単に説明する。
【0023】
図5は、本発明の小振幅信号インタフェイス用双方向バッファ回路の基本的な構成を示すブロック図である。
【0024】
まず、本発明の小振幅信号インタフェイス用双方向バッファ回路において、小振幅信号インタフェイス用双方向バッファ回路の基本的な機能を実現するために、図3に示した従来の小振幅信号インタフェイス用双方向バッファ回路と同様、差動増幅回路CPAとバッファB1と、トライステート出力バッファB2とを有する。あるいは、本発明の小振幅信号インタフェイス用双方向バッファ回路は、図4に示した従来の小振幅信号インタフェイス用双方向バッファ回路と類似して、図5のトライステート出力バッファB2を図4に示したオープンドレイン出力バッファB3としてもよい。
【0025】
ここで、本発明の特徴は、差動増幅回路CPAに関して構成される電流遮断回路にある。この電流遮断回路は、差動増幅回路CPAに内蔵してもよく、あるいは差動増幅回路CPAに対して外付け回路としてもよい。なおこの図5では、電流遮断回路は差動増幅回路CPAに内蔵されているものとされている。本発明はこの電流遮断回路を具体的に限定するものではない。
【0026】
ここで、内部回路10が出力する信号入出力方向制御信号ENは、入出力端子PIOから外部回路に対する、信号の入出力方向を示す信号である。該信号入出力方向制御信号ENによって、入出力端子PIOを経て外部回路から信号を入力するか、該入出力端子PIOを経て外部回路へ信号を出力するかを選択制御する。該信号入出力方向制御信号ENを本発明は具体的に限定するものではないが、該信号入出力方向制御信号ENは、少なくとも、入出力端子PIOから外部回路への信号出力のあり、あるいは、なしのいずれかを示すものであればよい。
【0027】
前述の電流遮断回路は、この信号入出力方向制御信号ENによってその動作が制御される。即ち、まず信号入出力方向制御信号ENによって入出力端子PIOから外部回路へ信号出力ありが示される時には、差動増幅回路CPAの差動増幅に用いる定電流を遮断し、当該差動増幅回路CPAの出力をフローティング状態とする。例えば、信号入出力方向制御信号ENで信号出力ありが示されるときに、図2に示した差動増幅回路では、電流遮断回路によって、NチャネルMOSトランジスタTN3に流れる定電流(電源電流)を遮断すると共に、PチャネルMOSトランジスタTP2のドレイン及びNチャネルMOSトランジスタTN2のドレインが接続された出力をフローティング状態とするものであってもよい。本発明は、このような電流遮断回路の具体的な構成を限定するものではない。
【0028】
なお、信号入出力方向制御信号ENによって信号出力なしが示されるときには、本発明の差動増幅回路CPAは、従来と同様の基本的な差動増幅回路の動作を行う。即ち、入出力端子PIOから入力される信号の電圧と参照電圧Vrefとの大小関係に従って、H状態又はL状態の論理状態を出力する。
【0029】
次に、本発明の特徴は、図5に示されるバイパス出力回路12にある。このバイパス出力回路12は、まず信号入出力方向制御信号ENによって信号出力ありが示されるときには、内部回路10からの出力信号U、あるいは該出力信号Uに基づく信号、即ち内部回路10から入出力端子PIOを経て外部回路へ出力する信号を、差動増幅回路CPAの出力へとバイパス出力する。一方、該バイパス出力回路12は、信号入出力方向制御信号ENによって信号出力なしが示されるときには、該バイパス出力をフローティング状態とする。
【0030】
このように本発明によれば、図5のトライステート出力バッファB2から外部回路へ信号を出力する場合、即ち信号入出力方向制御信号ENによって信号出力ありが示されるときには、外部回路へ出力する信号を差動増幅回路CPAの出力にバイパス出力することができる。このようにバイパス出力するため、信号入出力方向制御信号ENによって信号出力ありが示されるときに動作が不要となる差動増幅回路CPAの動作を停止させることができ、該差動増幅回路CPAに流れる定電流(電源電流)を削減することができる。このため、本発明によれば、双方向バッファ回路としての機能を確保しながら、外部回路から内部回路へ入力する小振幅信号の論理状態の判定に用いる、差動増幅回路に流れる定常電流により生じる消費電力を削減することで、論理回路全体の総合的な消費電力を削減することができるという優れた効果を得ることができる。
【0031】
なお、本発明における、少なくとも前記入出力端子から外部回路への信号出力ありを示す信号入出力方向制御信号を生成する手段とは、この図5では信号入出力方向制御信号ENを生成する内部回路10に含まれるものである。本発明は該手段を具体的に限定するものではない。
【0032】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態を詳細に説明する。
【0033】
図6は、本発明が適用された実施形態の小振幅信号インタフェイス用双方向バッファ回路の回路図である。
【0034】
ここで、図2に示されるようなPチャネルMOSトランジスタTP1及びTP2又NチャネルMOSトランジスタTN1〜TN3によって構成される差動増幅回路CPを用いた、図3に示した小振幅信号インタフェイス用双方向バッファ回路という、このような従来例を考える。
【0035】
このような従来例に対して、図6の本実施形態は、まず、電源VDDと、PチャネルMOSトランジスタTP1のゲート及びPチャネルMOSトランジスタTP2のゲートの接続点との間に、そのソース及びドレインが接続されるPチャネルMOSトランジスタTP3を備えている。又、該PチャネルMOSトランジスタTP3のゲート、及び、従来例では電源VDDに接続されていたNチャネルMOSトランジスタTN3のゲートには、信号入出力方向制御信号ENに従って、インバータI1及びI2によって生成される信号が入力されている。
【0036】
又、本実施形態では、更に、図6に示されるようにPチャネルMOSトランジスタTP10及びNチャネルMOSトランジスタTN10によって構成される、図5のバイパス出力回路12として用いられるトランスファゲートが構成されている。該トランスファゲートのNチャネルMOSトランジスタTN10のゲートには、信号入出力方向制御信号ENに従って、インバータI1によって生成される信号が入力されている。又、該トランスファゲートのPチャネルMOSトランジスタTP10のゲートには、信号入出力方向制御信号ENに従って、インバータI1及びI2によって生成される信号が入力されている。
【0037】
なお、入力信号Iは内部回路へ入力する信号である。出力信号Uは、内部回路から出力する信号である。信号入出力方向制御信号ENは、入力端子PIから外部回路へ、出力信号Uに基づいた信号を出力する場合L状態となり、これ以外の場合にはH状態となる信号である。
【0038】
以下、本実施形態の作用について説明する。
【0039】
まず、信号入出力方向制御信号ENがH状態であって、バッファB4及びトライステート出力バッファB2を経て、出力信号Uに従った信号を、入出力端子PIOから出力はしない場合は次の通りである。
【0040】
即ち、この場合、インバータI1の出力はL状態となり、インバータI2の出力はH状態となる。従って、まず、PチャネルMOSトランジスタTP10及びNチャネルMOSトランジスタTN10で構成されるトランスファゲートはオフ状態となる。また、差動増幅回路に対して構成されているNチャネルMOSトランジスタTN3はオン状態となり、PチャネルMOSトランジスタTP3はオフ状態となる。従って、該差動増幅回路は、図2や図3に示した従来のものと同様に動作する。又、この図6全体に示される小振幅信号インタフェイス用双方向バッファ回路についても、図3に示した従来のものと同様に動作する。
【0041】
次に、信号入出力方向制御信号ENがL状態となり、バッファB4及びトライステート出力バッファB2を経て、内部回路からの出力信号Uに従った信号を、入出力端子PIOから出力する場合を考える。
【0042】
この場合、インバータI1の出力はH状態となり、インバータI2の出力はL状態となる。従って、差動増幅回路に対して構成されているNチャネルMOSトランジスタTN3がオフ状態となり、該差動増幅回路の定電流が遮断され、該差動増幅回路の電源電流が遮断される。
【0043】
又、この場合、PチャネルMOSトランジスタTP3がオン状態となる。すると、PチャネルMOSトランジスタTP1のゲート及びPチャネルMOSトランジスタTP2のゲートにはいずれも電源VDDが印加され、これらPチャネルMOSトランジスタTP1及びTP2はいずれもオフ状態となり、電源電流が遮断される。又、このようにPチャネルMOSトランジスタTP2がオフ状態となり、更に前述のようにNチャネルMOSトランジスタTN3がオフ状態となることで、差動増幅回路のバッファB1への出力は、フローティング状態となる。
【0044】
次に、このように信号入出力方向制御信号ENがL状態となって、信号出力ありが示される場合、PチャネルMOSトランジスタTP10及びNチャネルMOSトランジスタTN10で構成される、図5のバイパス出力回路12として用いられるトランスファゲートはオン状態となる。このようにオン状態となると、内部回路から出力される出力信号Uに従った、バッファB4が出力する信号が、差動増幅回路の出力、即ちバッファB1の入力へバイパス出力される。
【0045】
従って、このように信号入出力方向制御信号ENがL状態となる、信号出力ありが示される場合、まず、差動増幅回路の定電流が遮断され、該差動増幅回路の電源電流が遮断されるため、消費電力を削減することができる。又、このように定電流を遮断して電源電流を遮断すると差動増幅回路の動作は停止される。しかしながら、入出力端子PIOへ出力される出力信号Uを、PチャネルMOSトランジスタTP10及びNチャネルMOSトランジスタTN10のトランスファゲートで前述のようにバイパス出力することができるため、このように差動増幅回路が動作しなくても、必要な信号はバッファB1に入力され、入力信号Iとして内部回路に入力される。
【0046】
以上説明した通り、本実施形態によれば、差動増幅回路に対して本発明の電流遮断回路に相当する回路を構成することができると共に、本発明のバイパス出力回路に相当するものをトランスファゲートによって構成することができる。又、本実施形態では内部回路において、前記入出力端子から外部回路への信号出力ありを示す信号入出力方向制御信号ENを生成することができる。従って、本実施形態によれば、双方向バッファ回路としての機能を確保しながら、外部回路から内部回路へ入力する小振幅信号の論理状態の判定に用いる、差動増幅回路に流れる定常電流により生じる消費電力を削減することで、論理回路全体の総合的な消費電力を削減することができるという優れた効果を得ることができる。
【0047】
【発明の効果】
以上説明した通り、本発明によれば、双方向バッファ回路としての機能を確保しながら、外部回路から内部回路へ入力する小振幅信号の論理状態の判定に用いる、差動増幅回路に流れる定常電流により生じる消費電力を削減することで、論理回路全体の総合的な消費電力を削減することができる小振幅信号インタフェイス用双方向バッファ回路を提供することができるという優れた効果を得ることができる。
【図面の簡単な説明】
【図1】従来の小振幅信号インタフェイス用入力バッファ回路の回路図
【図2】従来の小振幅信号インタフェイス用入力バッファ回路のより詳細な回路図
【図3】従来の小振幅信号インタフェイス用双方向バッファ回路の第1例の回路図
【図4】従来の小振幅信号インタフェイス用双方向バッファ回路の第2例の回路図
【図5】本発明の小振幅信号インタフェイス用双方向バッファ回路の基本的な構成を示すブロック図
【図6】本発明が適用された実施形態の小振幅信号インタフェイス用双方向バッファ回路の回路図
【符号の説明】
10…内部回路
12…バイパス出力回路
TP1〜TP3、TP10…PチャネルMOSトランジスタ
TN1〜TN3、TN10…NチャネルMOSトランジスタ
CP、CPA…差動増幅回路
B1、B4…バッファ
B2…トライステート出力バッファ
B3…オープンドレイン出力バッファ
I1、I2…インバータ
PI…入力端子
PIO…入出力端子
I…入力信号
U…出力信号
EN…信号入出力方向制御信号
Vref…参照電圧
VDD…電源
GND…グランド
Claims (1)
- H状態の論理状態を示す電位及びL状態の論理状態を示す電位の振幅が、CMOSレベルの振幅に比べて小さく規定された小振幅の信号を、単一の入出力端子から双方向で外部回路に対して入出力することができると共に、外部回路から伝達され入力された信号の電圧を、前記小振幅の中央値に対応する閾値電圧と比較する差動増幅回路を用いて、該入力信号の論理状態を判定し、該判定結果のH状態あるいはL状態の論理状態を内部回路へ出力する小振幅信号インタフェイス用双方向バッファ回路において、
少なくとも前記入出力端子から外部回路への信号出力ありを示す信号入出力方向制御信号を生成する手段と、
前記信号入出力方向制御信号によって前記信号出力ありが示される時には、前記差動増幅回路の差動増幅に用いる定電流を遮断し、当該差動増幅回路の出力をフローティング状態にする電流遮断回路と、
前記信号入出力方向制御信号によって前記信号出力ありが示される時には、前記入出力端子から外部回路へ出力する内部回路の信号を、前記差動増幅回路の出力へバイパス出力すると共に、該信号入出力方向制御信号によって前記信号出力なしが示される時には、該バイパス出力をフローティング状態にすることができるバイパス出力回路とを備え、
前記差動増幅回路の差動増幅に用いる定電流の遮断の分だけ、消費電力を削減するようにしたことを特徴とする小振幅信号インタフェイス用双方向バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00067496A JP3638167B2 (ja) | 1996-01-08 | 1996-01-08 | 小振幅信号インタフェイス用双方向バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00067496A JP3638167B2 (ja) | 1996-01-08 | 1996-01-08 | 小振幅信号インタフェイス用双方向バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09186578A JPH09186578A (ja) | 1997-07-15 |
JP3638167B2 true JP3638167B2 (ja) | 2005-04-13 |
Family
ID=11480300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00067496A Expired - Lifetime JP3638167B2 (ja) | 1996-01-08 | 1996-01-08 | 小振幅信号インタフェイス用双方向バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3638167B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11203866A (ja) * | 1998-01-16 | 1999-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100506929B1 (ko) * | 2002-08-08 | 2005-08-09 | 삼성전자주식회사 | 동기형 반도체 메모리 장치의 입력버퍼 |
-
1996
- 1996-01-08 JP JP00067496A patent/JP3638167B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09186578A (ja) | 1997-07-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7425844B1 (en) | Input buffer for multiple differential I/O standards | |
US6320423B1 (en) | MOS logic circuit and semiconductor apparatus including the same | |
EP1024597B1 (en) | Output circuit for use in a semiconductor integrated circuit | |
US6535031B1 (en) | Programmable logic integrated circuit devices with low voltage differential signaling capabilities | |
KR940006965B1 (ko) | 출력회로 | |
EP0346876B1 (en) | Semiconductor integrated circuit having a CMOS inverter | |
US4794276A (en) | Latch circuit tolerant of undefined control signals | |
JPH04233320A (ja) | 状態遷移制御式の3安定出力バッファ | |
US5469097A (en) | Translator circuit with symmetrical switching delays | |
US4845388A (en) | TTL-CMOS input buffer | |
JP3436400B2 (ja) | 半導体集積回路装置 | |
JP3638167B2 (ja) | 小振幅信号インタフェイス用双方向バッファ回路 | |
US4568844A (en) | Field effect transistor inverter-level shifter circuitry | |
JPH07153908A (ja) | 半導体集積回路 | |
JP2654275B2 (ja) | 双方向バッファ | |
US5656955A (en) | Low power output buffer circuit | |
US5619153A (en) | Fast swing-limited pullup circuit | |
JPH05326863A (ja) | 半導体集積回路 | |
JPH05268048A (ja) | Cmosからeclへのレベル変換器 | |
US5939900A (en) | Input buffer | |
JP2728028B2 (ja) | 同時双方向入出力回路 | |
JP3939041B2 (ja) | Cmosバッファ回路 | |
JPH0637623A (ja) | 半導体集積回路装置 | |
JPH08116248A (ja) | 入出力回路 | |
JPH0330327B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041117 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050107 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050107 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050107 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080121 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120121 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120121 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140121 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |