JP3630587B2 - 映像編集方法及びその装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル映像データの編集を行う映像編集装置及びその方法に関し、特に複数の素材データをコンピュータ上で編集処理するノンリニア編集に好適な映像編集装置及びその方法に関する。
【０００２】
【従来の技術】
近年、映像データの拡大や縮小等の画像処理を行い、その編集を行う映像編集装置が開発されている。このような映像編集装置では、映像信号をデジタル映像データに変換し、このデジタル映像データに対してフィルタリング等の画像処理を実施して拡大や縮小等の編集を行っていた。
【０００３】
以下、従来の映像編集装置について図２６を参照しつつ説明する。図２６は従来の映像編集装置の構成を示すブロック図である。図２６において、映像編集装置に入力されたデジタル映像データは、ＹＣ抽出回路２０２において輝度信号サンプル（以下、Ｙサンプルと記す）と二つの色差信号サンプル（以下、ＣＲサンプル、ＣＢサンプルと記す）に分解される。分解されたＹサンプルは２つのラインバッファ２０３、２０３でそれぞれ順に１ラインずつ遅延される。元のＹサンプルと１ライン遅延されたＹサンプルと２ライン遅延されたＹサンプルは、垂直フィルタ２０４に入力され、垂直方向の圧縮や伸張等の処理が行われる。
【０００４】
同様に、ＣＲサンプルとＣＢサンプルについてもそれぞれ２つのラインバッファ２０３、２０３と垂直フィルタ２０４により垂直方向の圧縮や伸張等の処理が実施される。
垂直フィルタ２０４から出力されたＹサンプル、ＣＲサンプル及びＣＢサンプルは、各水平フィルタ２０５に入力され、それぞれにおいて水平方向の圧縮や伸張の処理が行われる。各水平フィルタ２０５からの出力は、ＹＣ組立回路２０６に入力され、デジタル映像信号に組み立てられて出力される。
【０００５】
従来の映像編集装置において、デジタル映像データはライン単位でデータ伝送が行われている。このため、従来の映像編集装置では、ライン単位の処理、例えば水平方向のシフト、圧縮あるいは伸張の処理は実現可能であった。しかし、従来の映像編集装置は、垂直方向の垂直フィルタ２０４のタップ数が少ないため、垂直方向の圧縮や伸張に対して十分な映像の品質を維持することができなかった。
また、ラインバッファの段数を多くすることにより実質的に垂直フィルタのタップ数を多くして、映像の品質を向上させることは可能であるが、その場合にはラインフィルタの規模が大きくなり製造コストが高くなるという問題があった。また、この従来の映像編集装置では、垂直方向に関しては圧縮や伸張の処理だけであり、画像のシフト等の処理を行うためには、さらにその処理を行うための装置を追加して接続する必要があった。
【０００６】
次に、上記と異なる構成の従来の映像編集装置について図２７を参照しつつ説明する。図２７は画像メモリを用いた従来の映像編集装置を示すブロック図である。図２７において、この映像編集装置に入力されたデジタル映像データは、ダイナミックラムで構成されたメモリ２２０に一旦蓄積される。編集回路２２１は、垂直フィルタ、水平フィルタ、垂直シフタ、水平シフタ等の画像処理回路を有しており、アドレス制御回路２２３に指示してメモリ２２０に蓄積されているデジタル映像データのサンプルを読み出し処理するよう構成されている。
例えば、編集回路２２１が水平方向の処理を行う場合には、編集回路２２１はメモリ２２０に蓄積された各サンプルを水平方向に読み出すようアドレス制御回路２２３に指示する。指示を受けたアドレス制御回路２２３は、蓄積されたサンプルを水平方向に読み出すようメモリ２２０のアドレスを制御する。編集回路２２１はメモリ２２０の出力したサンプルに対してフィルタリング等の処理を行い、再びメモリ２２０に書き込む。この時、メモリ２２０には、入力されたデジタル映像データの順番に各サンプルが蓄積されていく。
【０００７】
一般的なダイナミックラムは、メモリセルがロー、カラムからなる２次元構造となっており、同一ローアドレスに対するアクセスは高速であるが、異なるカラムアドレスに対するアクセスは低速である。
図２８は、デジタル映像データのメモリ２２０へマッピングした例である。図２８において、この例のデジタル映像データは、４８０ライン、７２０カラムの映像データを持っている。１つのローアドレスに１ラインのサンプルがマッピングされている。
この場合、１ラインの読み出しあるいは書き込みは、連続的に行うことが可能である。すなわち、７２０サンプルの読み出しは、オーバヘッドの読み出しを含め７２２クロックで行うことが可能である。ここでは、オーバヘッドの読み出しがプリチャージ及びローアドレスの指定が１クロックでできるものとする。
【０００８】
上記のメモリ２２０に対して垂直方向の処理を行うために、同一カラムのサンプルを連続的に読み出そうとすると、それぞれのラインのサンプルのローアドレスが全て異なるため連続的な読み出しを行うことができなかった。１サンプルを読み出すためには、オーバヘッドを含めて３クロックが必要である。従って、１フレーム分（４８０ライン、７２０カラム）のサンプルをメモリ２２０から全て読み出し、さらに書き込む為には下記式（１）に示すクロック数を必要とした。
【０００９】
７２０×４８０×３＝１０３６８００（クロック） （１）
【００１０】
動画のデジタル映像データとすると１秒間に３０フレームの読み出しが必要であるため、メモリのクロックとしては３０ＭＨｚ以上が必要であり、従来の画像編集装置においてデジタル映像データを処理することは、通常のデジタル映像信号の入出力クロックである２７ＭＨｚでは対応できなかった。その結果、このような映像の編集を行うためには、高速なメモリと、クロックレート変換回路が必要となり、装置の構成が大型となり、装置が高価になるという問題があった。
【００１１】
【発明が解決しようとする課題】
以上説明したように、図２６に示した従来の映像編集装置では、垂直方向の圧縮、伸張の際の画像の品質が低いという問題があり、この画像の品質を高めるためには多くのラインバッファが必要となり規模が大きくなり、製造コストが高くなるという問題があった。
また、画像メモリを用いて編集を行う図２７に示した従来の映像編集装置では、メモリへのアクセスが遅く、動画の編集を行うためには高速のメモリが必要であるという問題があった。
本発明の目的は、装置の規模を大きくすることなく通常の画像メモリを用いて、垂直方向の圧縮や伸張の際の画像の品質を高めることができる映像編集装置及び映像編集方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明に係る映像編集方法は、デジタル映像データを編集する映像編集方法であり、
デジタル映像デ−タの１フレームの画面を複数のサブ画面に分割する工程、
メモリのアドレスを上位アドレスであるローアドレスと下位アドレスであるカラムアドレスに分け、前記１フレームにおける同一のサブ画面のデジタル映像データを前記メモリの同一ローアドレスに蓄積する工程、
前記ローアドレスと前記カラムアドレスを用いて前記メモリのデジタル映像データにアクセスする工程を有する。
上記の映像編集方法によれば、通常のクロック数のメモリを用いて、高精細モードのデジタル映像データを書き込んだり、読み出したりすることができる。
【００１４】
さらに、他の観点による発明に係る映像編集方法は、デジタル映像データのサンプル毎で輝度信号サンプルと２つの色差信号サンプルに分割され、ライン毎に多重されて輝度信号ストリーム（以下、Ｙストリームと記す）と２つの色差信号ストリーム（ＣＲストリーム、ＣＢストリームと記す）のそれぞれを形成する分割工程、
前記Ｙストリームをライン毎に編集したＹ１サンプルにより構成されたＹ１ストリームを形成する第１の編集工程、
前記ＣＲストリームをライン毎に編集したＣＲ１サンプルにより構成されたＣＲ１ストリームを形成する第２の編集工程、
前記ＣＢストリームをライン毎に編集したＣＢ１サンプルにより構成されたＣＢ１ストリームを形成する第３の編集工程、
前記Ｙ１ストリームと前記ＣＲ１ストリームと前記ＣＢ１ストリームをメモリに蓄積する第１の蓄積工程、
前記第１の蓄積工程において出力された同一カラムアドレスのＹ１サンプルにより構成されたＹ１’ストリームをカラムアドレス毎に編集して、Ｙ２サンプルにより構成されたＹ２ストリームを形成する第４の編集工程、
前記第１の蓄積工程において出力された同一カラムアドレスのＣＲ１サンプルにより構成されたＣＲ１’ストリームをカラムアドレス毎に編集して、ＣＲ２サンプルにより構成されたＣＲ２ストリームを形成する第５の編集工程、
前記第１の蓄積工程において出力された同一カラムアドレスのＣＢ１サンプルにより構成されたＣＢ１’ストリームをカラムアドレス毎に編集して、ＣＢ２サンプルにより構成されたＣＢ２ストリームを形成する第６の編集工程、
前記Ｙ２ストリームと前記ＣＲ２ストリームと前記ＣＢ２ストリームをメモリに蓄積する第２の蓄積工程、及び
前記第２の蓄積工程において出力された同一ラインのＹ２サンプルにより構成されたＹ２’ストリームとＣＲ２サンプルにより構成されたＣＲ２’ストリームとＣＢ２サンプルにより構成されたＣＢ２’ストリームが入力され、サンプル毎に前記Ｙ２サンプルと前記ＣＲ２サンプルと前記ＣＢ２サンプルを多重して出力する組立工程を有する。
上記の映像編集方法によれば、通常のクロック数のメモリを用いて、高精細モードの画像データを書き込んだり、読み出したりすることができ、その結果、垂直方向の圧縮や伸張の際の画像の品質の高い画像メモリを用いた映像編集装置を通常のメモリを用いて実現することが可能となる。
【００１５】
本発明に係る映像編集装置は、デジタル映像データを編集する映像編集装置であり、
デジタル映像デ−タの１フレームの画面を複数のサブ画面に分割する分割回路と、
メモリのアドレスを上位アドレスであるローアドレスと下位アドレスであるカラムアドレスに分け、前記１フレームにおける同一のサブ画面のデジタル映像データを前記メモリの同一ローアドレスに蓄積する蓄積回路を具備し
前記蓄積回路において前記ローアドレスと前記カラムアドレスを用いて前記メモリのデジタル映像データにアクセスするよう構成されている。
上記構成の映像編集装置によれば、通常のクロック数のメモリを用いて、高精細モードの動画のデジタル映像データを書き込んだり、読み出したりすることができる。
【００１７】
さらに、他の観点による発明に係る映像編集装置は、デジタル映像データのサンプル毎で輝度信号サンプルと２つの色差信号サンプルに分割され、ライン毎に多重されて輝度信号ストリーム（以下、Ｙストリームと記す）と２つの色差信号ストリーム（ＣＲストリーム、ＣＢストリームと記す）のそれぞれを形成する分割回路、
前記Ｙストリームをライン毎に編集したＹ１サンプルにより構成されたＹ１ストリームを形成する第１の編集回路、
前記ＣＲストリームをライン毎に編集したＣＲ１サンプルにより構成されたＣＲ１ストリームを形成する第２の編集回路、
前記ＣＢストリームをライン毎に編集したＣＢ１サンプルにより構成されたＣＢ１ストリームを形成する第３の編集回路、
前記Ｙ１ストリームと前記ＣＲ１ストリームと前記ＣＢ１ストリームをメモリに蓄積する第１の蓄積回路、
前記第１の蓄積回路から出力された同一カラムアドレスのＹ１サンプルにより構成されたＹ１’ストリームをカラムアドレス毎に編集して、Ｙ２サンプルにより構成されたＹ２ストリームを形成する第４の編集回路、
前記第１の蓄積回路から出力された同一カラムアドレスのＣＲ１サンプルにより構成されたＣＲ１’ストリームをカラムアドレス毎に編集して、ＣＲ２サンプルにより構成されたＣＲ２ストリームを形成する第５の編集回路、
前記第１の蓄積回路から出力された同一カラムアドレスのＣＢ１サンプルにより構成されたＣＢ１’ストリームをカラムアドレス毎に編集して、ＣＢ２サンプルにより構成されたＣＢ２ストリームを形成する第６の編集回路、
前記Ｙ２ストリームと前記ＣＲ２ストリームと前記ＣＢ２ストリームをメモリに蓄積する第２の蓄積回路、及び
前記第２の蓄積回路から出力された同一ラインのＹ２サンプルにより構成されたＹ２’ストリームとＣＲ２サンプルにより構成されたＣＲ２’ストリームとＣＢ２サンプルにより構成されたＣＢ２’ストリームが入力され、サンプル毎に前記Ｙ２サンプルと前記ＣＲ２サンプルと前記ＣＢ２サンプルを多重して出力する組立回路を具備する。
上記の映像編集装置によれば、通常のクロック数のメモリを用いて、高精細モードの画像データを書き込んだり、読み出したりすることができる。その結果、垂直方向の圧縮や伸張の際の画像の品質の高い通常の画像メモリを用いた安価な映像編集装置が実現できる。
【００１８】
【発明の実施の形態】
以下、本発明に係る映像編集装置の好適な実施例について添付の図面を参照しつつ説明する。
【００１９】
《実施例１》
本発明に係る実施例１の映像編集装置について図１から図７を参照しつつ説明する。図１は、実施例１の映像編集装置の構成を示すブロック図である。
なお、実施例１において、外部より入力されるデジタル映像データのフォーマットは、ＳＭＰＴＥ １２５Ｍに規定されているものとする。ＳＭＰＴＥ １２５Ｍは、ＣＣＩＲ Ｒｅｃｏｍｅｎｄａｔｉｏｎ ６０１に従ったデジタル映像データを伝送するフォーマットである。
【００２０】
図２は、ＳＭＰＴＥ １２５Ｍのデジタル映像データの構成を示す図である。
図２に示すように、このフォーマットの１フレームの映像は、２つのフィールド２１とフィールド２２から構成されている。フィールド２１の輝度信号（以下、Ｙサンプルと記す）は、２３２本のラインで走査され、各ラインは８５８ピクセルの画素にサンプリングされる。また、フィールド２１の２つの色差信号（ＣＲサンプルとＣＢサンプルと記す）は、同様に２３２本のラインで走査され、各ラインは４２９ピクセルの画素にサンプリングされる。
【００２１】
フィールド２１と同様に、フィールド２２のＹサンプルは、２３３本のラインで走査され、各ラインは８５８ピクセルの画素にサンプリングされる。また、フィールド２２のＣＲサンプルとＣＢサンプルは、同様に２３３本のラインで走査され、各ラインは４２９ピクセルの画素にサンプリングされる。
１フレームのデジタル映像データは、フィールド順に、かつライン順に順次伝送される。１ラインの各サンプルは、ＣＢサンプル、Ｙサンプル、ＣＲサンプル、Ｙサンプルの順に伝送される。１ライン中の各サンプルは、有効画素と水平帰線中のサンプルとに分けられる。１ライン中の最初の有効画素の直前には、ＳＡＶ信号（Ｓｔａｒｔ ｏｆ Ａｃｔｉｖｅ Ｖｉｄｅｏ Ｓｉｇｎａｌ）が配置され、最後の有効画素サンプルの直後にはＥＡＶ信号（Ｅｎｄ ｏｆ Ａｃｔｉｖｅ ｖｉｄｅｏ Ｓｉｇｎａｌ）が配置される。
【００２２】
図１において、ＹＣ抽出回路１は、入力されたデジタル映像データをＹサンプル、ＣＲサンプル、ＣＢサンプルに分割して、有効画素のＹサンプルをメモリ２に出力し、有効画素のＣＲサンプルをメモリ３に出力し、有効画素のＣＢサンプルをメモリ４に出力する。この時、ＹＣ抽出回路１は、各サンプルを入力されたデジタル映像データにおけるサンプルの順番を保ったまま各メモリ２、３、４に出力する。
【００２３】
図３は、実施例１の映像編集装置におけるメモリ２のメモリマップを示す図である。ここで、メモリ２は、アドレスを上位アドレスであるローアドレスと、下位アドレスであるカラムアドレスに分割して入力するいわゆるダイナミックラムで構成されている。カラムアドレス空間として１０ビット、ローアドレス空間として１０ビットを有している。
図３において、ローアドレス０のカラムアドレス０から８９９までの９００個のデータをブロック０（Ｂ０００）とする。以下、ローアドレス１からローアドレス３８３までのカラムアドレス０から８９９までの９００個の各データをブロック１（Ｂ００１）からブロック３８３（Ｂ３８３）とする。これらブロック０からブロック３８３までをバンク０とする。
同様に、次のローアドレス５１２のカラムアドレス０から８９９までの９００個のデータをブロック０（Ｂ０００）とする。以下、ローアドレス５１３からローアドレス８９５までのカラムアドレス０から８９９までの９００個の各データをブロック１（Ｂ００１）からブロック３８３（Ｂ３８３）とする。これらのローアドレス５１２からのブロック０からブロック３８３まではバンク１とする。
【００２４】
図４は、実施例１の映像編集装置のＹＣ抽出回路１における１フレームのデジタル映像データの有効画素の分割状態を示す図である。実施例１のＹＣ抽出回路１は、１ラインの有効画素７２０ピクセルである７２０サンプルを２４のブロックに分割し、有効ラインの４８０ラインである４８０サンプルを１６のブロックに分割する。
図４に示すように、分割された各ブロックには、図中の左から右へ、さらに上から下へ順に番号を付与する。図４において、左上のブロックがブロック０（Ｂ０００）、右上のブロックがブロック２３（Ｂ０２３）、左下のブロックがブロック３６０（Ｂ３６０）、右下のブロックがブロック３８３（Ｂ３８３）である。このように分割された画面上の各ブロックのＹサンプルは、メモリ２における対応するブロックに蓄積される。
【００２５】
図５は、分割された１つのブロックの構成を示す図である。図５の（１）は１つのブロックを示しており、図５の（２）は１つのブロックの構成を示している。図５に示すように、分割された１ブロックは９００個（３０サンプル×３０ライン）のサンプルで構成され、それぞれのサンプルＰに番号を付与する。
図５に示すように、１つのブロックはたて縦３０ライン、横３０サンプルから構成されており、例えばサンプルＰ（ｍ、ｙ、ｘ）は、ブロックｍのラインｘ、サンプルｙを示す。ここで、ラインｘはブロックにおける上から数えたライン番号であり、サンプルｙは、ブロックにおける左から数えたサンプル番号である。
【００２６】
図６は、図４に示した分割されたブロックｍ（Ｂｍ）の各サンプルの実施例１の映像編集装置におけるメモリ２でのメモリマップを示す図である。図６に示すように、分割されたブロックｍのサンプルは全てメモリ２のローアドレスｍにマッピングされる。
カラムアドレスは、０から８９９を使用し、０を画面の左上のサンプルに、さらに水平方向に順にサンプルを割り当て、１ラインの割り当ての後、１ライン下のラインに順次割り当てていく。
ＣＲサンプルを蓄積するメモリ３、ＣＢサンプルを蓄積するメモリ４においても、それぞれのメモリマッピングは同様に行われる。但し、ＣＲサンプル及びＣＢサンプルは、１ラインのサンプル数がＹサンプルの半分の３６０サンプルであるため、画面の横方向のブロック数はそれぞれ１２とする。
【００２７】
Ｙサンプルのデジタル映像データはメモリ２から読み出され、編集回路５に入力される。編集回路５では、入力されたＹサンプルのデータ列に対してフィルタリング、シフト等の画像処理を行い、メモリ８に出力する。
この時、編集回路５において行う編集がラインに対する処理、例えば画面の水平方向の圧縮や伸張であれば、アドレス制御回路１１は、各ラインのＹサンプルのアドレスを順次メモリ２に出力し、同時に出力イネーブル信号をアクティブにする。
その結果、メモリ２は各ラインのＹサンプルを出力する。編集回路５は、メモリ２の出力したライン毎のＹサンプルに対して圧縮、伸張あるいはシフト等の画像処理を行い、メモリ８に出力する。
アドレス制御回路１１は、編集回路５が出力した編集後のＹサンプルをメモリ８に記録するようメモリ８のアドレス及び書き込みイネーブル信号を制御する。
【００２８】
編集回路５において行う編集が画面のカラムに対する処理、例えば画面の垂直方向の圧縮や伸張であれば、アドレス制御回路１１は、画面上の各カラムのＹサンプルのアドレスを順次メモリ２に出力し、同時に出力イネーブル信号をアクティブにする。
その結果、メモリ２は、各カラムのＹサンプルを順次出力する。編集回路５は、メモリ２の出力したカラム毎のＹサンプルに対して圧縮、伸張あるいはシフト等の画像処理を行い、メモリ８に出力する。アドレス制御回路１１は、編集回路５が出力した編集後のＹサンプルをメモリ８に記録するようメモリ８のアドレス及び書き込みイネーブル信号を制御する。
【００２９】
編集回路５において行う編集が画面のシフト処理であれば、アドレス制御回路１１は、画面上の各Ｙサンプルのアドレスの読み出し開始位置をシフトすべき画面位置から行う。編集回路５は、Ｙサンプルが存在しない画面位置のデータを生成し、シフトされたＹサンプルとともにメモリ８に出力する。
編集回路５で行う編集が画面の回転であれば、アドレス制御回路１１は、メモリ２から与えられた回転角度に従ってＹサンプルを読み出すようメモリ２のアドレスを制御する。編集回路５は入力されたＹサンプルに対してフィルタリング等の処理を行いメモリ８に出力する。
なお、これらのＹサンプルの圧縮、伸張、シフト、回転等の処理は複合して処理することが可能である。
【００３０】
同様に、メモリ３に蓄積されたＣＲサンプルに対して、アドレス制御回路１１がメモリ３のアドレスと読み出しイネーブル信号の制御を行っている。編集回路６は、メモリ３からＣＲサンプルを読み出し、編集回路６において編集する。さらに、アドレス制御回路１１がメモリ９のアドレスと書き込みイネーブル信号を制御することにより、編集回路６において編集したＣＲサンプルは、メモリ９に書き込まれ、ＣＲサンプルの圧縮、伸張、シフト、回転等の編集処理が行われる。
同様に、メモリ４に蓄積されたＣＢサンプルに対して、アドレス制御回路１１がメモリ４のアドレスと読み出しイネーブル信号の制御を行っている。編集回路７は、メモリ４からＣＢサンプルを読み出し、編集回路７において編集する。さらに、アドレス制御回路１１がメモリ１０のアドレスと書き込みイネーブル信号を制御することにより、編集回路７において編集したＣＢサンプルをメモリ１０に書き込むことにより、ＣＢサンプルの圧縮、伸張、シフト、回転等の編集処理が行われる。
【００３１】
アドレス制御回路１１は、各メモリ８、９、１０のアドレスと読み出しイネーブル信号を制御することにより、各メモリ８、９、１０からサンプルを読み出し、ＹＣ組立回路１２へ出力する。ＹＣ組立回路１２は、入力された各サンプルをデジタル映像信号に組立てて出力する。
以上の説明のように、実施例１の映像編集装置によれば、入力されたデジタル映像データを編集して、デジタル映像信号として出力することが可能である。
【００３２】
ＳＭＰＴＥ １２５Ｍのフォーマットにおいて、１フレームのデータは５２５ラインのデータから構成され、１ラインのデータは８５８サンプルからなる。但し、ＣＲサンプル及びＣＢサンプルは、サンプリング周波数がＹサンプルの周波数の半分であるため、１フレームのデータ総量は、９００９００サンプルとなる。
従って、実施例１の映像編集装置におけるメモリ２、３、４、８、９、１０は、少なくとも９００９００サンプルのデータの書き込みと読み出しを１フレーム期間（３３．３７ｍｓ）に行う必要がある。また、各データは２７ＭＨｚのデータクロックで伝送されているため、全体のシステムを２７ＭＨｚで動作させることが同期化の点から求められる。
【００３３】
メモリ２へのデータの書き込みは、１ラインあたり２４のブロックに分割して行われる。１つのブロックには３０サンプルが含まれており、１つのブロックの書き込みには３２クロックかかる。
図７は、実施例１の映像編集装置におけるＹサンプルのメモリ２へのデータ書き込みのタイミングチャートである。図７において、ライン０のデータの書き込みは、２４個のブロックに分割されて行われ、１個のブロックには３０サンプルが含まれる。
以下、メモリ２に対するＹサンプルの書き込みについて説明する。図７に示すように、まず、メモリ２のローアドレスイネーブル信号（以下、Ｒｏｗ Ａｄｄｒｅｓｓ Ｅｎａｂｌｅ Ｓｉｇｎａｌ：ＲＡＳと記す）を立ち下げＬにする。ＲＡＳをＬにしたタイミングで、アドレスにローアドレス２１を出力する。図７におけるアドレスの０はブロック０を記録するローアドレスである。
【００３４】
その後、カラムアドレスイネーブル信号（以下、Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｅｎａｂｌｅ Ｓｉｇｎａｌ：ＣＡＳと記す）をクロック毎に立ち下げてＬとする。ＣＡＳをＬにしたタイミングでアドレスにカラムアドレス２２の０〜２９までを順次出力する。アドレスにおける０〜２９は、最初の３０サンプルを記録するカラムアドレスである。アドレスにカラムアドレスを入力するタイミングで、Ｙサンプルをメモリ２に入力して記録する。最後のＣＡＳであるアドレス２９のＹサンプルを入力した後にＲＡＳを立ち上げてＨとするため、１つのブロックの３０サンプルの書き込みには３２クロックが必要である。また、１ラインは２４ブロックを有するため、１ラインのＹサンプルの書き込みには７６８クロックが必要となる。また、１フレームは４８０ラインからなるため、１フレームの書き込みには３６８６４０クロックが必要となる。
【００３５】
次に、上記のようにメモり２にＹサンプルの書き込みにおける、ラインｍの書き込みについて考察すると、ｎ番目に入力されるローアドレスＲＡｎは、下記式（２）で表される。
【００３６】
ＲＡｎ ＝ ｍ ／ ３０ ＋ ｎ （２）
【００３７】
以後「／」は、整数除算（小数点以下切り捨て）を示す。 また、ラインｍの書き込みのｎ番目のブロックの書き込みのｐ番目に入力されるカラムアドレスＣＡｍｐは下記式（３）で表される。
【００３８】
ＣＡｍｐ ＝ ｍ ｍｏｄ ３０ × ３０ ＋ ｐ （３）
【００３９】
式（３）において、ｍ ｍｏｄ ３０は、ｍを３０で割った剰余を示し、以下の式においても同様の意味を示す。
次に、メモリ２に蓄積されたＹサンプルをカラム毎に垂直方向に読み出す場合のタイミングについて説明する。
カラム０の読み出しは、１６個のブロックに分割されたライン毎に行われる。１個のブロックには３０サンプルが含まれている。
まず、メモリ２のＲＡＳを立ち下げてＬにする。ＲＡＳをＬにしたタイミングで、アドレスにローアドレス２１を出力する。図７におけるアドレスの０はブロック０を読み出すローアドレスを示す。その後、ＣＡＳをクロック毎に立ち下げてＬとする。そのタイミングでアドレスにカラムアドレス２２を出力する。ＣＡＳをＬとした後メモリ２から該当するアドレスのデータが出力される。最後にＲＡＳを立ち上げてＨとするため、３０サンプルの読み出しには３２クロックが必要である。１ラインは１６ブロックを有するため、１ラインの読み出しには５１２クロックが必要となる。また、１フレームは７２０カラムからなるため、１フレームの読み出しには３６８６４０クロックが必要となる。
【００４０】
次に、上記のようにメモり２からＹサンプルの読み出しにおいて、カラムｍの読み出しについて考察すると、ｎ番目に入力するローアドレスＲＡｎは、下記式（４）で表される。
【００４１】
ＲＡｎ＝ ｍ ｍｏｄ ３０ ＋ ｎ × ３０ （４）
【００４２】
カラムｍの読み出しのｎ番目のブロック読み出しのｐ番目に入力するカラムアドレスＣＡｍｐは、下記式（５）で表される。
【００４３】
ＣＡｍｐ＝ ｍ ｍｏｄ ３０ ＋ ｐ × ３０ （５）
【００４４】
上記のように、実施例１の映像編集装置において、１フレームの書き込みと読み出しには、７３７２８０クロックを要する。このクロック数は、２７ＭＨｚのデータクロックで動作させるシステムの１フレーム期間のクロック数９００９００より少ないため、実施例１の映像編集装置はシステムとして成り立つ。
次に、ライン毎の水平方向の読み出しについて説明する。ライン毎の水平方向の読み出しは、ライン毎の書き込みと同一タイミングで行われる。この読み出し動作は、前述の書き込み動作において行ったサンプルをメモリ２に書き込む動作のかわりにサンプルをメモリ２から読み出すよう動作する。この時にメモリ２に出力するアドレスは、書き込みの場合と同様に前述の式（２）及び式（３）に従う。
この時の所要クロック数は、書き込み時と同じく３６８６４０クロックであるため、ライン毎に水平方向に読み出しても十分１フレーム期間内に書き込み及び読み出しを行うことが可能である。
【００４５】
また、メモリ８に関しては、編集回路５がライン毎に書き込む場合とカラム毎に書き込む場合があるが、どちらも、メモリ２に関するライン毎に読み出しとカラム毎に書き込む場合と同じタイミングである。また、メモリ８からＹＣ組立回路１２に出力する際には、ライン毎に読み出すが、この場合もまたメモリ８のライン毎に読み出す場合と同じタイミングである。従って、メモリ８に関しても、２７ＭＨｚのクロック周波数で動作することができる。
ＣＲサンプルを処理するメモリ３、編集回路６、メモリ９、及びＣＢサンプルを処理するメモリ４、編集回路７、メモリ１０については、ライン方向のサンプル数がメモリ２に比較して半分の３６０サンプルである他は、前述のメモリ２、編集回路５、及びメモリ８と同様に処理される。
【００４６】
ＹＣ組立回路１２は、入力されたＹサンプル、ＣＲサンプル、ＣＢサンプルをデジタル映像データとして出力する。その際、必要となる水平ブランキング、垂直ブランキングの各信号を生成して、各信号の同期を取って、図２に示すタイミングで出力される。
以上のように、実施例１の映像編集装置によれば、デジタル映像データのメモリへの入出力のクロック周波数と同じ２７ＭＨｚで動作することが可能な画像編集装置を構築できる。
【００４７】
《実施例２》
以下、本発明に係る実施例２の映像編集装置について図８から図２５を参照しつつ説明する。図８は、実施例２の映像編集装置の構成を示すブロック図である。
図８において、実施例２の映像編集装置は、入力されるデジタル映像データからスタート信号を生成するスタート検出回路１０１と、スタート信号に従ってデジタル映像データをＹサンプル、ＣＲサンプル及びＣＢサンプルに分割し、かつ１フレームのデジタル映像データを、ライン方向に１１分割、カラム方向に２１分割するＹＣ抽出回路１０２を有している。このように、ＹＣ抽出回路１０２は輝度信号ストリーム（以下、Ｙストリームと記す）と２つの色差信号ストリーム（ＣＲストリーム、ＣＢストリームと記す）に分割する。Ｙストリームはライン方向の複数のＹサンプルからなる。同様に、各ＣＲストリームとＣＢストリームは、ライン上の複数のＣＲサンプル及び複数のＣＢサンプルからそれぞれ構成されている。
ＹＣ抽出回路１０２は、分割された各サンプルの水平方向の画像処理を行う水平圧縮回路１０３、１０４、１０５に接続されている。各水平圧縮回路１０３、１０４、１０５はラインバッファ１０６、１０７、１０８に接続されている。ラインバッファ１０６、１０７、１０８は各サンプルを多重化する多重回路１２１に接続されている。多重回路１２１は、データバス１０９を介してメモリ１１０に接続されている。
【００４８】
メモリ１１０は、メモリ制御回路１１１により入出力を制御される。メモリ１１０はデータバス１０９を介して垂直方向の画像処理を行う垂直圧縮回路１１２に接続されている。垂直圧縮回路１１２はカラムバッファ１１３に接続されている。カラムバッファ１１３はデータバス１１４を介してメモり１１５に接続されている。メモリ１１５は、メモリ制御回路１１６により入出力を制御される。メモリ１１５はデータバス１１４を介してラインバッファ１１７、１１８、１１９に接続されている。ラインバッファ１１７、１１８、１１９はＹＣ組立回路１２０に接続されている。
【００４９】
以下、実施例２の映像編集装置の動作について図９から図２５を参照しつつ説明する。実施例２において、スタート検出回路１０１及びＹＣ抽出回路１０２に入力されるデジタル映像データの１サンプルのビット幅は１０ビットとする。
スタート検出回路１０１は、デジタル映像データから、フレーム先頭信号及びライン先頭信号等のスタート信号を生成し、そのスタート信号をＹＣ抽出回路１０２、メモリ制御回路１１１、垂直圧縮回路１１２、メモリ制御回路１１６及びＹＣ組立回路１２０に出力する。
ＹＣ抽出回路１０２は、入力されたスタート信号に従って、入力されたデジタル映像データをＹサンプルとＣＲサンプルとＣＢサンプルに分割し、それぞれのサンプルを水平圧縮回路１０３、１０４、１０５に出力する。このとき、ＹＣ抽出回路１０２は各サンプルの書き込みイネーブル信号を同時に出力する。
【００５０】
水平圧縮回路１０３は、入力されたＹサンプルから水平方向の圧縮や伸張等の画像処理を行い、Ｙ１サンプルに変換し、このＹ１サンプルをラインバッファ１０６に出力する。水平圧縮回路１０３では、Ｙサンプル中の画素サンプルでないサンプル、すなわち垂直ブランキング及び水平ブランキング中のＹサンプルについては、そのままラインバッファ１０６に出力する。この時、水平圧縮回路１０３はＹ１サンプルの出力に合わせて書き込みイネーブル信号をラインバッファ１０６に出力する。ラインバッファ１０６に出力するＹ１サンプルは、隣り合う２つのサンプルを同時に出力する。そのため、ラインバッファ１０６は２０ビットのデータ幅を持ち、隣り合う２つのサンプルのうち、画面上で左側のＹ１サンプルが上位１０ビットに格納され、下位１０ビットには右側のＹ１サンプルが格納される。
【００５１】
ＣＲサンプルのための水平圧縮回路１０４は、上記のＹサンプルのための水平圧縮回路１０３と同様に、入力されたＣＲサンプルの水平方向の圧縮や伸張等の画像処理を行い、ＣＲ１サンプルに変換して、書き込みイネーブル信号とともにラインバッファ１０７に出力する。
ＣＢサンプルのための水平圧縮回路１０５は、入力されたＣＢサンプルの水平方向の圧縮や伸張等の画像処理を行い、ＣＢ１サンプルに変換して、書き込みイネーブル信号とともにラインバッファ１０８に出力する。
【００５２】
Ｙサンプルのためのラインバッファ１０６は、入力された書き込みＹイネーブル信号に従って入力されたＹ１サンプルを一時保持する。
同様にラインバッファ１０７、１０８は、入力された書き込みＣＲイネーブル信号、書き込みＣＢイネーブル信号に従ってそれぞれに入力されたＣＲ１サンプル、ＣＢ１サンプルを一時保持する。
ラインバッファ１０６、１０７、１０８は、メモリ制御回路１１１から出力される読み出しイネーブル信号に従って保持しているＹ１サンプル、ＣＲ１サンプル、ＣＢ１サンプルを多重回路１２１に出力する。多重回路１２１は入力された各サンプルを多重化し、データバス１０９に出力する。
【００５３】
図９は、実施例２の多重回路１２１を示すブロック図である。この多重回路１２１において、上位２０ビットにはＹ１サンプルが、次の１０ビットにはＣＲ１サンプルが、下位１０ビットにはＣＢ１サンプルが格納される。上記のように格納されたサンプルは、データバス１０９に出力される。
データバス１０９に出力された多重化されたサンプルは、メモリ１１０に蓄積される。さらに、メモリ制御回路１１１の出力した読み出しイネーブル信号によりメモリ１１０からカラム方向に順番に多重化されたサンプルが読み出され垂直圧縮回路１１２に出力される。
【００５４】
メモリ１１０は、少なくとも２フレーム分のサンプルを格納する容量を持ち、２フレーム分のメモリ領域における最初の１フレーム分のメモリ領域をバンク０、次の１フレーム分のメモリ領域をバンク１とする。メモリ１１０におけるビット幅は４０ビットである。メモリ制御回路１１１はラインバッファ１０６、１０７、１０８の読み出しイネーブル信号と、メモリ１１０のアドレス及び制御信号を制御する。このようにメモリ制御回路１１１が各信号を制御することにより、ある１フレーム期間に１フレーム分のサンプルをラインバッファ１０６、１０７、１０８から読み出してメモリ１１０に記録するとともに、同じ１フレーム期間に１フレームのデータをメモリ１１０から読み出して垂直圧縮回路１１２に出力する。メモリ制御回路１１１の信号生成のタイミングは、スタート検出回路１０１の出力するスタート信号に従う。
【００５５】
垂直圧縮回路１１２には、サンプルがカラム方向の順番に入力される。垂直圧縮回路１１２は、各カラムを圧縮あるいは伸張し、カラムバッファ１３３に圧縮あるいは伸張したサンプルを出力する。ただし、垂直圧縮回路１１２は垂直ブランキング及び水平ブランキングの中のサンプルについてはそのままカラムバッファ１１３に出力する。また垂直圧縮回路１１２は、サンプルを出力するとともに書き込みイネーブル信号をカラムバッファ１１３に出力する。
これら圧縮や伸張のタイミングはスタート検出回路１０１から入力されるスタート信号を基準に動作する。
【００５６】
カラムバッファ１１３は、書き込みイネーブル信号がアクティブである時に入力されたサンプルをバッファリングする。カラムバッファ１１３はメモリ制御回路１１６から読み出しイネーブル信号が入力された時にバッファリングしたサンプルをデータバス１１４に出力する。垂直圧縮回路１１２の圧縮あるいは伸張したＹ１サンプルをＹ２サンプル、ＣＲ１サンプルをＣＲ２サンプル、ＣＢ１サンプルをＣＢ２サンプルとする。
【００５７】
データバス１１４に出力されたサンプルは、メモリ１１５に記録される。次に、メモリ１１５からライン方向に順番にサンプルが読み出され、ラインバッファ１１７、１１８、１１９に出力される。
メモリ１１５は、少なくとも２フレーム分のサンプルの容量を持ち、２フレーム分のメモリ領域における最初の１フレーム分をバンク０、次の１フレーム分をバンク１とする。メモリ１１５におけるビット幅は４０ビットである。
メモリ制御回路１１６は、カラムバッファ１１３の読み出しイネーブル信号と、メモリ１１０のアドレス及び制御信号と、ラインバッファ１１７、１１８、１１９の書き込みイネーブル信号とを制御する。このように、メモリ制御回路１１６が各信号を制御することにより、ある１フレーム期間に１フレーム分のサンプルをカラムバッファ１１３から読み出してメモリ１１５に記録するとともに、同じ１フレーム期間に１フレームのデータをメモリ１１５から読み出してラインバッファ１１７、１１８、１１９に出力する。メモリ制御回路１１１の信号生成のタイミングは、スタート検出回路１０１の出力するスタート信号に従う。
【００５８】
ラインバッファ１１７はメモリ制御回路１１６の書き込みイネーブル信号に従って入力されたＹ２サンプルをバッファリングする。また、ラインバッファ１１７はＹＣ組立回路１２０の読み出しイネーブル信号に従ってバッファリングしたＹ２サンプルを出力する。
また、ラインバッファ１１８は、メモリ制御回路１１６の書き込みイネーブル信号に従って入力されたＣＲ２サンプルをバッファリングする。また、ラインバッファ１１８はＹＣ組立回路１２２の読み出しイネーブル信号に従って保持しているＣＲ２サンプルを出力する。
また、ラインバッファ１１９は、メモリ制御回路１１６の書き込みイネーブル信号に従って入力されたＣＢ２サンプルをバッファリングする。また、ラインバッファ１１９はＹＣ組立回路１２２の読み出しイネーブル信号に従って保持しているＣＢ２サンプルを出力する。
ＹＣ組立回路１２０は、それぞれラインバッファ１１７、１１８、１１９に蓄積されたＹ２サンプル、ＣＲ２サンプル、及びＣＢ２サンプルを読み出し、デジタル映像信号に変換して出力する。
【００５９】
図１０は、実施例２の映像編集装置におけるメモリ１１０のメモリマップを示す図である。図１０において、メモリ１１０のデータ幅は、４０ビットであり、上位２０ビットに２サンプルのＹ１サンプル、その下位１０ビットにＣＲ１サンプル、最下位１０ビットにＣＢ１サンプルが記録される。
メモリ１１０は、ローアドレスのビット幅が８ビット、カラムアドレスのビット幅が１０ビットである。メモリ１１０内の１フレーム分のメモリは、２３１個のブロックに分割される。１個のブロックは１つのローアドレスを占め、カラムアドレスが０から９７４のフィールドを持つ。図１０に示すように、メモリ１１０は、２つのフレームのメモリ領域を有し、それぞれのメモリ領域をバンク０、バンク１と呼ぶ。
【００６０】
前述したように、デジタル映像データは、Ｙサンプルの１フレームが５２５ラインあり、１ラインが８５８サンプルから構成されている。また、ＣＲサンプル及びＣＢサンプルの１フレームはそれぞれ５２５ラインあり、１ラインが３２９サンプルから構成されている。
Ｙサンプルを変換したＹ１サンプルとＹ２サンプル、ＣＲサンプルを変換したＣＲ１サンプルとＣＲ２サンプル、ＣＢサンプルを変換したＣＢ１とＣＢ２サンプルは、それぞれ同様に構成されている。
以下、カラムｘ、ラインｙにおける各サンプルをそれぞれＹ（ｘ、ｙ）、ＣＲ（ｘ、ｙ）、ＣＢ（ｘ、ｙ）にて表す。
【００６１】
１フレームのデジタル映像データは、ライン方向に１１分割、カラム方向に２１分割される。図１１は、メモリ１１０における分割されたブロックの配置を示す図である。図１１に示すように、分割されたブロックには、左から右へ、さらに上から下へ順次番号を付す。メモリ１１０には、対応するブロック番号のデジタル映像データが記録される。
図１１において、１ブロックは、ライン方向が７８個のＹ１サンプル、３９個のＣＲ１、ＣＢ１サンプルで構成され、カラム方向が各２１個のサンプルで構成される。
以下の説明において、ブロックｍ（Ｂｍ）における１サンプルをＰ（ｍ、ｘ、ｙ）と表示する。このＰ（ｍ、ｙ、ｘ）で表示されるサンプルには、二つのＹ１サンプルとＣＲ１サンプル、ＣＢ１サンプルが格納されている。
【００６２】
例えば、ｙが偶数であれば、Ｐ（ｍ、ｙ、ｘ）には、Ｙ１（ｍ、ｙ／２＋２３３、｛ｍ×３９＋ｘ｝×２）と、Ｙ１（ｍ、ｙ／２＋２３３、｛ｍ×３９＋ｘ｝×２＋１）と、ＣＲ１（ｍ、ｙ／２＋２３３、ｍ×３９＋ｘ）と、ＣＢ１（ｍ、ｙ／２＋２３３、ｍ×３９＋ｘ）の４つのサンプルが格納される。
また、ｙが奇数であれば、Ｐ（ｍ、ｙ、ｘ）には、Ｙ１（ｍ、ｙ／２、｛ｍ×３９＋ｘ｝×２）と、Ｙ１（ｍ、ｙ／２、｛ｍ×３９＋ｘ｝×２＋１）と、ＣＲ１（ｍ、ｙ／２、ｍ×３９＋ｘ）と、ＣＢ１（ｍ、ｙ／２、ｍ×３９＋ｘ）の４つのサンプルが格納される。
また、ｍ、ｘ、ｙは、０≦ｍ＜２３１、０≦ｘ＜３９、０≦ｙ＜２５である。
【００６３】
図１２は、メモリ１１０のブロックｍにおける各サンプルの配置を示す図である。ここで、ブロックｍはメモリ１１０のローアドレスｍに記録される。
Ｐ（ｍ、ｙ、ｘ）を記録するカラムアドレスＣは下記式（６）で表される。
【００６４】
Ｃ＝ｘ×３９＋ｙ （６）
【００６５】
なお、カラムアドレス９７５以降は使用しない。
図１３は、ＹＣ抽出回路１０２の構成を示すブロック図である。
図１３において、入力されたデジタル映像データはそのままＹサンプルとして水平圧縮回路１０３へ、ＣＲサンプルとして水平圧縮回路１０４へ、ＣＢサンプルとして水平圧縮回路１０５へ出力される。また、スタート検出回路１０１から入力したスタート信号は、ＹＣ抽出回路１０２のカウンタ１３０に入力される。カウンタ１３０は２ビットのカウンタであり、スタート信号をトリガ信号としてクロック毎に１ずつカウント数を増加する。
カウンタ１３０の数値は、ＹＣ抽出回路１０２におけるＹイネーブラ１３１とＣＲイネーブラ１３２とＣＢイネーブラ１３３とに出力される。
【００６６】
図１４は、ＹＣ抽出回路１０２へ入力されるデジタル映像データと、各水平圧縮回路１０３、１０４、１０５へ出力される各サンプルと、各イネーブラ１３１、１３２、１３３から出力されるイネーブル信号等の出力タイミングを示す図である。
図１４に示すように、Ｙイネーブラ１３１は、カウンタが１と３の時に水平圧縮回路１０３に対してＹイネーブル信号を出力する。ＣＲイネーブラ１３２は、カウンタが２の時に水平圧縮回路１０４にＣＲイネーブル信号を出力する。ＣＢイネーブラ１３３は、カウンタが０の時に水平圧縮回路１０５にＣＢイネーブル信号を出力する。
【００６７】
図１５の（ａ）、（ｂ）、（ｃ）は、それぞれ水平圧縮回路１０３、１０４、１０５の構成を示すブロック図である。図１５の（ａ）において、水平圧縮回路１０３は、入力されたＹサンプルを有するデジタル映像データとＹイネーブル信号から、Ｙサンプルを抽出して、あらかじめ与えられたパラメータに従ってフィルタ１４１によりライン方向の圧縮あるいは伸張を行う。フィルタ１４１において、圧縮あるいは伸張されたＹ１サンプルは、Ｙイネーブル信号とともにＹ組立回路１４２に出力される。Ｙ組立回路１４２では、隣り合う２つのＹ１サンプルを多重し、書き込みＹイネーブル信号とともにラインバッファ１０６に出力する。水平圧縮回路１０３は、水平ブランキング及び垂直ブランキングのサンプルに関しては入力されたＹ１サンプルをそのままラインバッファ１０６に出力する。
【００６８】
図１５の（ｂ）において、水平圧縮回路１０４は入力されたＣＲサンプルを有するデジタル映像データとＣＲイネーブル信号から、ＣＲサンプルを抽出し、あらかじめ与えられたパラメータに従ってフィルタ１４３によりライン方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたＣＲ１サンプルは、書き込みＣＲイネーブル信号とともにラインバッファ１０７に出力する。水平圧縮回路１０４は、水平ブランキング及び垂直ブランキングのサンプルに関しては入力されたＣＲ１サンプルをそのままラインバッファ１０７に出力する。
【００６９】
図１５の（ｃ）において、水平圧縮回路１０５は入力されたＣＲサンプルを有するデジタル映像データとイネーブル信号から、ＣＢサンプルを抽出し、あらかじめ与えられたパラメータに従ってライン方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたＣＢ１サンプルは、書き込みＣＢイネーブル信号とともにラインバッファ１０８に出力する。水平圧縮回路１０５は、水平ブランキング及び垂直ブランキングのサンプルに関しては入力されたＣＢサンプルをそのままラインバッファ１０８に出力する。
【００７０】
図１６は、メモリ制御回路１１１の構成を示すブロック図である。
図１６において、カウンタ５１は入力されたスタート信号を、各クロック毎にインクリメント（カウントアップ）してカウンタ値を形成するカウンタである。カウンタ５１のカウンタ値は、ローアドレスデコーダ５２、カラムアドレスデコーダ５３、イネーブル制御回路５５に出力される。ローアドレスデコーダ５２では、メモリ１１０のローアドレスが生成される。カラムアドレスデコーダ５３では、メモリ１１０のカラムアドレスが生成される。これら生成されたローアドレスとカラムアドレスはアドレス多重回路５４で多重化され、メモリ１１０（図８）のアドレス入力端へ出力される。
イネーブル制御回路５５は、入力したカウンタ値から、メモリ１１０の出力イネーブル信号ＯＥ、書き込みイネーブル信号ＷＥ、ローアドレスイネーブル信号ＲＡＳ、カラムアドレスイネーブル信号ＣＡＳ、及びラインバッファ１０６、１０７、１０８へ読み出しイネーブル信号をそれぞれ生成する。
【００７１】
図１７は、メモリ１１０の１ラインの書き込みを示すタイミングチャートである。１ラインのデータは１１ブロックにわたって記録される。ここでは、１ブロックの書き込みについて説明する。１ブロック中には同一ラインのサンプルが３９個記録されている。この３９個のサンプルは同一ローアドレスに配置されるため、バースト書き込みが可能である。
図１７において、最初にローアドレスイネーブル信号ＲＡＳを立ち下げてＬにするとともに、最初のローアドレスＲＡ０をメモリ１１０のアドレスに出力する。その後クロック毎にカラムアドレスイネーブル信号ＣＡＳをアクティブにするとともに、カラムアドレスＣＡ０、ＣＡ１、ＣＡ２、・・・、ＣＡ３８を出力する。その後ローアドレスイネーブル信号ＲＡＳをディスエーブルにする。カラムアドレスＣＡ３８がメモリ１１０のアドレスに出力された後、カラムアドレスイネーブル信号を立ち上げるとともに、その１クロック前にラインバッファ１０６、１０７、１０８の読み出しイネーブル信号をアクティブにすることにより、データバス１０９に１ブロック中の同一ラインのデータが出力される。
【００７２】
上記の処理を１１ブロック分行うことにより１ラインのサンプルのメモリ１１０への書き込みを行う。この書き込みに要する時間は、２７ＭＨｚクロックの場合、１ブロックの書き込みが４１クロックであり、１ラインの１１ブロックでは１６．７μｓｅｃとなる。
ラインｍの書き込みを行う時、ｎ番目のローアドレスＲＡｎは下記式（７）で表される。
【００７３】
ＲＡｎ＝ｍ／１１＋ｎ （７）
【００７４】
また、ｎ番目のブロックのｐ番目のカラムアドレスＣＡｍｐは下記式（８）で表される。
【００７５】
ＣＡｍｐ＝ｍ ｍｏｄ １１ ＋ｐ （８）
【００７６】
図１８は、メモリ１１０の２カラム分のサンプルの読み出しのタイミングチャートである。２カラム分のサンプルは２１ブロックにわたって分布している。図１８を参照しつつ１ブロックの読み出しについて説明する。１ブロック中には同一カラムのサンプルが２５個記録されている。この２５個のサンプルは同一ローアドレスに配置されるため、バースト読み出しが可能である。
図１８において、最初にローアドレスイネーブル信号ＲＡＳを立ち下げてＬにするとともに、最初のローアドレスＲＡ０をメモリ１１０のアドレスに出力する。その後クロック毎にカラムアドレスイネーブル信号ＣＡＳをアクティブにするとともに、カラムアドレスＣＡ０、ＣＡ１、ＣＡ２、・・・、ＣＡ２４を出力する。その後ローアドレスイネーブル信号ＲＡＳをディスエーブルにする。カラムアドレスイネーブル信号ＣＡＳをアクティブにする毎に、アドレスのデータがメモリ１１０からデータバス１０９に出力される。
【００７７】
上記の処理を２１ブロック分行うことにより、２カラムのサンプルのメモリ１１０からの読み出しを行う。この読み出しに要する時間は、２７ＭＨｚの場合、１ブロックの読み出しが２７クロックであり、２１ブロックでは２１μｓｅｃとなる。
カラムｍの読み出しを行う時、ｎ番目のローアドレスＲＡｎは、下記式（９）で表される。
【００７８】
ＲＡｎ＝ｍ ／ ２１ （９）
【００７９】
また、ｎ番目のブロックのｐ番目のカラムアドレスＣＡｍｐは下記式（１０）で表される。
【００８０】
ＣＡｍｐ＝ｍ ｍｏｄ ２１ ＋ ｐ （１０）
【００８１】
メモリ制御回路１１１は、１フレーム期間（３３．３ｍｓ）に５２５ラインの書き込みと８５８カラムの読み出しを行う。この時、１フレーム分のライン書き込みと１フレーム分のカラム読み出しは、異なるバンクに対して行われることによって、同一フレームの読み出し途中での書き換えは生じない。
また、カラムの読み出しの際にあらかじめ与えられた水平オフセットに従い、ローアドレスとカラムアドレスをシフトすることによって、画面全体の水平方向へのシフトを行う。具体的には、カラムｍの読み出しを行う際、ｍにオフセットｓを加算してローアドレスＲＡｎ及びカラムアドレスＣＡｍｐの演算を行うことにより、画面を２ｍカラムずつシフトすることが可能である。
【００８２】
図１９は１フレーム期間のメモリ制御信号のタイミングチャートである。まず、１フレームを５２５分割する。その分割された期間の前半に１ラインの書き込みを行い、後半で２カラムの読み出しを行う。このタイミングはメモリ制御回路１１１に入力されたスタート信号に従う。
【００８３】
図２０は、垂直圧縮回路１１２の詳細の構成を示すブロック図である。図２０において、データバス１０９から入力されたデジタル映像データは、Ｙ１サンプル、ＣＲ１サンプル及びＣＢ１サンプルに分割される。Ｙ１サンプルはさらにカラムが偶数番目のサンプルと奇数番目のサンプルに分割される。偶数番目（０を含む）のＹ１サンプルは圧縮回路１６１に、奇数番目のＹ１サンプルは圧縮回路１６２に、ＣＲ１サンプルは圧縮回路１６３に、ＣＢ１サンプルは圧縮回路１６４にそれぞれ出力される。
垂直圧縮回路１１２におけるサンプルの分割は、データバス１０９のビットフィールドの最上位１０ビットを圧縮回路１６１に、その次の１０ビットを圧縮回路１６２に、その次の１０ビットを圧縮回路１６３に、最下位１０ビットを圧縮回路１６４に入力することにより行われる。
【００８４】
圧縮回路１６１は入力されたデータとスタート信号から、あらかじめ与えられたパラメータに従ってカラム方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたカラムが偶数番目のＹ２サンプルは、書き込みイネーブル信号とともにカラムバッファ１１３（図８）に出力する。
圧縮回路１６２は入力されたデータとスタート信号から、あらかじめ与えられたパラメータに従ってカラム方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたカラムが奇数番目のＹ２サンプルは、書き込みイネーブル信号とともにカラムバッファ１１３に出力する。
圧縮回路１６３は入力されたデータとスタート信号から、あらかじめ与えられたパラメータに従ってカラム方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたＣＲ２サンプルは、書き込みイネーブル信号とともにカラムバッファ１１３に出力する。
圧縮回路１６４は入力されたデータとスタート信号から、あらかじめ与えられたパラメータに従ってカラム方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたＣＢ２サンプルは、書き込みイネーブル信号とともにカラムバッファ１１３に出力する。
【００８５】
圧縮回路１６１、１６２、１６３、１６４が出力した各サンプルは、カラムバッファへの４０ビット幅の信号の最上位に圧縮回路１６１の出力するＹ２サンプルが、その次の１０ビットに圧縮回路１６２の出力するＹ２サンプルが、その次の１０ビットにＣＲ２サンプルが、最下位１０ビットにＣＢ２サンプルが多重されてカラムバッファ１１３に出力される。
カラムバッファ１１３では入力された各サンプルを書き込みイネーブル信号に従って一時保持する。
メモリ１１５のメモリマップは、前述したメモリ１１０のメモリマップと同一である。
【００８６】
図２１は、メモリ制御回路１１６の詳細な構成を示すブロック図である。
図２１において、カウンタ１７１はスタート信号が入力され、各クロック毎にインクリメント（カウントアップ）してカウント値を形成するカウンタである。カウンタ１７１のカウンタ値は、ローアドレスデコーダ１７２、カラムアドレスデコーダ１７３及びイネーブル制御回路１７５にそれぞれ出力される。ローアドレスデコーダ１７２では、メモリ１１５のローアドレスが生成される。カラムアドレスデコーダ１７３では、メモリ１１５のカラムアドレスが生成される。これらローアドレスとカラムアドレスはアドレス多重回路１７４で多重化されメモリ１１５のアドレス入力端へ出力される。
【００８７】
イネーブル制御回路１７５は、入力したカウンタ値から、メモリ１１５の出力イネーブル信号ＯＥ、書き込みイネーブル信号ＷＥ、ローアドレスイネーブル信号ＲＡＳ、カラムアドレスイネーブル信号ＣＡＳを生成する。また、イネーブル制御回路１７５はラインバッファ１１７、１１８、１１９の書き込みイネーブル信号と、カラムバッファ１１３の読み出しイネーブル信号を生成する。
【００８８】
図２２は、メモリ１１５の２カラムの書き込みのタイミングチャートである。２カラムのデータは２１ブロックにわたって分布している。ここでは１ブロックの書き込みについて説明する。１ブロック中には同一カラムのサンプルが２５個記録される。この２５個のサンプルは同一ローアドレスに配置される。
図２２において、最初にローアドレスイネーブル信号ＲＡＳを立ち下げＬにするとともに、最初のローアドレスＲＡ０をメモリ１１５のアドレスに出力する。その後クロック毎にカラムアドレスイネーブル信号ＣＡＳをアクティブにするとともに、カラムアドレスＣＡ０、ＣＡ１、ＣＡ２、・・・、ＣＡ２４を出力する。その後ローアドレスイネーブル信号ＲＡＳをディスエーブルにする。
また、カラムアドレスイネーブル信号ＣＡＳをアクティブにする毎にアドレスのデータがデータバス１１４に出力されるよう、カラムアドレスイネーブル信号ＣＡＳをアクティブにする１クロック前にカラムバッファ１１３の読み出しイネーブル信号を出力して、カラムバッファ１１３からデータが読み出される。
【００８９】
以上の処理を２１ブロック分行うことにより、２カラムのサンプルをカラムバッファ１１３から読み出しメモリ１１５に書き込む。このメモリ１１５に書き込むために要する時間は、１ブロックの書き込みが２７クロックであり、２１ブロックでは２１μｓｅｃである。
カラムｍの書き込みを行う時、ｎ番目のローアドレスＲＡｎは下記式（１１）で表される。
【００９０】
ＲＡｎ＝ｍ ／ ２１ （１１）
【００９１】
また、ｎ番目のブロックのｐ番目のカラムアドレスＣＡｍｐは下記式（１２）で表される。
【００９２】
ＣＡｍｐ＝ｍ ｍｏｄ ２１ ＋ ｐ （１２）
【００９３】
図２３は、メモリ１１５の１ラインの読み出しのタイミングチャートである。１ラインのデータは１１ブロックにわたって記録されている。ここでは、１ブロック分の読み出しについて説明する。１ブロック中には同一ラインのサンプルが３９個記録されている。この３９個のサンプルは同一ローアドレスに配置される。 図２３において、最初にローアドレスイネーブル信号ＲＡＳを立ち下げてＬにするとともに、最初のローアドレスＲＡ０をメモリ１１５のアドレスに出力する。その後クロック毎にカラムアドレスイネーブル信号ＣＡＳをアクティブにするとともに、カラムアドレスＣＡ０、ＣＡ１、ＣＡ２、・・・、ＣＡ３８を順に出力する。その後、ローアドレスイネーブル信号ＲＡＳをディスエーブルにする。次に、カラムアドレスイネーブル信号ＣＡＳをアクティブにしてデータがメモリ１１５へ出力されるタイミングにあわせてラインバッファ１１７、１１８、１１９の書き込みイネーブル信号をアクティブにする。このように、書き込みイネーブル信号がアクティブになることにより、データバス１１４に出力される１ブロックのデータはラインバッファ１１７、１１８、１１９へ書き込まれる。
【００９４】
上記の処理を１１ブロック分行うことにより、１ラインのサンプルをメモリ１１０から読み出し、ラインバッファ１１７、１１８、１１９への書き込みが行われる。このラインバッファ１１７、１１８、１１９への書き込みに要する時間は、２７ＭＨｚクロックの場合、１ブロックの書き込みが４１クロックであり、１１ブロックでは１６．７μｓｅｃである。
ラインｍの読み出しを行う時、ｎ番目のローアドレスＲＡｎは下記式（１３）で表される。
【００９５】
ＲＡｎ＝ｍ／１１＋ｎ （１３）
【００９６】
また、ｎ番目のブロックのｐ番目のカラムアドレスＣＡｍｐは下記式（１４）で表される。
【００９７】
ＣＡｍｐ＝ｍ ｍｏｄ １１ ＋ｐ （１４）
【００９８】
メモリ制御回路１１６は、１フレーム期間（３３．３ｍｓ）に５２５ラインの読み出しと８５８カラムの書き込みを行う。この時、１フレーム分のライン読み出しと１フレーム分のカラム書き込みは、異なるバンクに対して行われることによって、同一フレームの読み出し途中での書き換えを生じさせることがない。
また、ラインの読み出しの際にあらかじめ与えられた垂直オフセットに従い、ローアドレスとカラムアドレスをシフトすることによって、画面全体の縦方向へのシフトを行う。具体的には、ラインｍの読み出しを行う際、ｍにオフセットｓを加算してローアドレスＲＡｎ及びカラムアドレスＣＡｍｐの演算を行うことにより、画面をｍラインずつシフトすることが可能である。
【００９９】
図２４は１フレーム期間のメモリ制御信号のタイミングチャートである。図２４において、まず１フレームを５２５分割する。その分割された期間の前半に１ラインの読み出しを行い、後半で２カラムの書き込みを行う。このタイミングはメモリ制御回路１１６に入力されたスタート信号に従う。
【０１００】
図２５はＹＣ組立回路１２０の詳細を示すブロック図である。図２５において、カウンタ１８１は、入力されたスタート信号によってクロック毎に１インクリメントするカウンタである。イネーブラ１８２は、カウンタ１８１のカウント値に従ってラインバッファ１１７、１１８、１１９からＹ２サンプル、ＣＲ２サンプル、ＣＢ２サンプルを読み出すイネーブル信号を生成する。
【０１０１】
輝度変換回路１８３は、ラインバッファ１１７の出力するＹ２サンプルを輝度変換を行いＹ３サンプルとしてセレクタ１８６に出力する。色差変換回路１８４はラインバッファ１１８の出力するＣＲ２サンプルとラインバッファ１１９の出力するＣＢ２サンプルに対して色空間の変換を行い、ＣＲ３サンプル、ＣＢ３サンプルとしてセレクタ１８６に出力する。
また、ブランキング生成回路１８５は、デジタル映像データに必要な水平、垂直ブランキングの信号を生成する。
セレクタ１８６はＹ３サンプル、ＣＲ３サンプル、ＣＢ３サンプル及び水平、垂直ブランキング信号をカウンタ１８１の値によって選択することでデジタル映像信号を組み立てて出力する。
【０１０２】
以上のように、実施例２の映像編集装置によれば、デジタル映像データの入出力のクロック周波数と同じ２７ＭＨｚで動作することが可能な画像編集装置を映像品質を十分維持しつつ、特殊な装置を設けることなく構築することができる。
【０１０３】
【発明の効果】
以上、実施例で詳細に説明したように本発明は以下の効果を有する。
本発明の映像編集方法は、１フレームの画面を複数のサブ画面に分割し、メモリに映像データを蓄積する際に、同一サブ画面に属する映像データをメモリの同一ローアドレスに蓄積する。この映像編集方法によれば通常のクロック周波数の２７ＭＨｚのメモリを用いて垂直方向及び水平方向に圧縮や伸張などの画像処理を行い、高い品質で映像の編集が実施できる。
また、本発明の映像編集装置によれば、圧縮や伸張等の処理において所望の品質を得られるフィルタを構成でき、メモリのアクセスにおいて、ライン方向あるいはカラム方向のどちらの方向のバーストアクセスも可能であり、デジタル映像データの２７ＭＨｚに同期したメモリ動作が可能な低コストな映像編集装置を実現することができる。
【図面の簡単の説明】
【図１】本発明に係る実施例１の映像編集装置のブロック図である。
【図２】本発明に係る実施例１における入力信号のフォーマットを示す図である。
【図３】本発明に係る実施例１のメモリのメモリマップである。
【図４】本発明に係る実施例１の画面のブロック配置図である。
【図５】本発明に係る実施例１における分割されたブロックのサンプル配置を示す図である。
【図６】本発明に係る実施例１のサンプルのメモリマップである。
【図７】本発明に係る実施例１のメモリにおけるタイミングチャートである。
【図８】本発明に係る実施例２の映像編集装置のブロック図である。
【図９】本発明に係る実施例２の多重回路１２１の詳細を示すブロック図である。
【図１０】本発明に係る実施例２のメモリ１１０のメモリマップである。
【図１１】本発明に係る実施例２の画面のブロック配置図である。
【図１２】本発明に係る実施例２のサンプルのメモリマップである。
【図１３】本発明に係る実施例２のＹＣ抽出回路１０２の詳細を示すブロック図である。
【図１４】本発明に係る実施例２におけるＹＣ抽出回路のタイミングチャートである。
【図１５】本発明に係る実施例２の水平圧縮回路１０３の詳細を示すブロック図である。
【図１６】本発明に係る実施例２のメモリ制御回路１１１の詳細を示すブロック図である。
【図１７】本発明に係る実施例２のメモリ１１０におけるライン書き込みのタイミングチャートである。
【図１８】本発明に係る実施例２のメモリ１１０におけるカラム読み出しのタイミングチャートである。
【図１９】本発明に係る実施例２のデータバス１０９におけるタイミングチャートである。
【図２０】本発明に係る実施例２の垂直圧縮回路１１２の詳細を示すブロック図である。
【図２１】本発明に係る実施例２のメモリ制御回路１１６の詳細を示すブロック図である。
【図２２】本発明に係る実施例２のメモリ１１５におけるカラム書き込みのタイミングチャートである。
【図２３】本発明に係る実施例２のメモリ１１５におけるライン読み出しのタイミングチャートである。
【図２４】本発明に係る実施例２のデータバス１１４におけるタイミングチャートである。
【図２５】本発明に係る実施例２のＹＣ組立回路１２０の詳細を示すブロック図である。
【図２６】従来の映像編集装置の構成を示すブロック図である。
【図２７】メモリを用いた従来の映像編集装置の構成を示すブロック図である。
【図２８】メモリを用いた従来の映像編集装置のメモリのメモリマップである。
【符号の説明】
１、１０２ ＹＣ抽出回路
２、３、４、８、９、１０ メモリ
５、６、７ 編集回路
１１ アドレス制御回路
１２、１２０ ＹＣ組立回路
５１、１３０、１７１、１８１ カウンタ
５２、１７２ ローアドレスデコーダ
５３、１７３ カラムアドレスデコーダ
５４、１７４ アドレス多重回路
５５、１７５ イネーブル制御回路
１０１ スタート検出回路
１０３、１０４、１０５ 水平圧縮回路
１０６、１０７、１０８、１１７、１１８、１１９ ラインバッファ
１０９、１１４ データバス
１１０、１１５ メモリ
１１１、１１６ メモリ制御回路
１１２ 垂直圧縮回路
１１３ カラムバッファ
１２１ 多重回路
１３０ カウンタ
１３１ Ｙイネーブラ
１３２ ＣＲイネーブラ
１３３ ＣＢイネーブラ
１４１、１４３、１４４ フィルタ
１４２ Ｙ組立回路
１６１、１６２、１６３、１６４ 圧縮回路
１８２ イネーブラ
１８３ 輝度変換回路
１８４ 色差変換回路
１８５ ブランキング生成回路
１８６ セレクタ
【発明の属する技術分野】
本発明は、デジタル映像データの編集を行う映像編集装置及びその方法に関し、特に複数の素材データをコンピュータ上で編集処理するノンリニア編集に好適な映像編集装置及びその方法に関する。
【０００２】
【従来の技術】
近年、映像データの拡大や縮小等の画像処理を行い、その編集を行う映像編集装置が開発されている。このような映像編集装置では、映像信号をデジタル映像データに変換し、このデジタル映像データに対してフィルタリング等の画像処理を実施して拡大や縮小等の編集を行っていた。
【０００３】
以下、従来の映像編集装置について図２６を参照しつつ説明する。図２６は従来の映像編集装置の構成を示すブロック図である。図２６において、映像編集装置に入力されたデジタル映像データは、ＹＣ抽出回路２０２において輝度信号サンプル（以下、Ｙサンプルと記す）と二つの色差信号サンプル（以下、ＣＲサンプル、ＣＢサンプルと記す）に分解される。分解されたＹサンプルは２つのラインバッファ２０３、２０３でそれぞれ順に１ラインずつ遅延される。元のＹサンプルと１ライン遅延されたＹサンプルと２ライン遅延されたＹサンプルは、垂直フィルタ２０４に入力され、垂直方向の圧縮や伸張等の処理が行われる。
【０００４】
同様に、ＣＲサンプルとＣＢサンプルについてもそれぞれ２つのラインバッファ２０３、２０３と垂直フィルタ２０４により垂直方向の圧縮や伸張等の処理が実施される。
垂直フィルタ２０４から出力されたＹサンプル、ＣＲサンプル及びＣＢサンプルは、各水平フィルタ２０５に入力され、それぞれにおいて水平方向の圧縮や伸張の処理が行われる。各水平フィルタ２０５からの出力は、ＹＣ組立回路２０６に入力され、デジタル映像信号に組み立てられて出力される。
【０００５】
従来の映像編集装置において、デジタル映像データはライン単位でデータ伝送が行われている。このため、従来の映像編集装置では、ライン単位の処理、例えば水平方向のシフト、圧縮あるいは伸張の処理は実現可能であった。しかし、従来の映像編集装置は、垂直方向の垂直フィルタ２０４のタップ数が少ないため、垂直方向の圧縮や伸張に対して十分な映像の品質を維持することができなかった。
また、ラインバッファの段数を多くすることにより実質的に垂直フィルタのタップ数を多くして、映像の品質を向上させることは可能であるが、その場合にはラインフィルタの規模が大きくなり製造コストが高くなるという問題があった。また、この従来の映像編集装置では、垂直方向に関しては圧縮や伸張の処理だけであり、画像のシフト等の処理を行うためには、さらにその処理を行うための装置を追加して接続する必要があった。
【０００６】
次に、上記と異なる構成の従来の映像編集装置について図２７を参照しつつ説明する。図２７は画像メモリを用いた従来の映像編集装置を示すブロック図である。図２７において、この映像編集装置に入力されたデジタル映像データは、ダイナミックラムで構成されたメモリ２２０に一旦蓄積される。編集回路２２１は、垂直フィルタ、水平フィルタ、垂直シフタ、水平シフタ等の画像処理回路を有しており、アドレス制御回路２２３に指示してメモリ２２０に蓄積されているデジタル映像データのサンプルを読み出し処理するよう構成されている。
例えば、編集回路２２１が水平方向の処理を行う場合には、編集回路２２１はメモリ２２０に蓄積された各サンプルを水平方向に読み出すようアドレス制御回路２２３に指示する。指示を受けたアドレス制御回路２２３は、蓄積されたサンプルを水平方向に読み出すようメモリ２２０のアドレスを制御する。編集回路２２１はメモリ２２０の出力したサンプルに対してフィルタリング等の処理を行い、再びメモリ２２０に書き込む。この時、メモリ２２０には、入力されたデジタル映像データの順番に各サンプルが蓄積されていく。
【０００７】
一般的なダイナミックラムは、メモリセルがロー、カラムからなる２次元構造となっており、同一ローアドレスに対するアクセスは高速であるが、異なるカラムアドレスに対するアクセスは低速である。
図２８は、デジタル映像データのメモリ２２０へマッピングした例である。図２８において、この例のデジタル映像データは、４８０ライン、７２０カラムの映像データを持っている。１つのローアドレスに１ラインのサンプルがマッピングされている。
この場合、１ラインの読み出しあるいは書き込みは、連続的に行うことが可能である。すなわち、７２０サンプルの読み出しは、オーバヘッドの読み出しを含め７２２クロックで行うことが可能である。ここでは、オーバヘッドの読み出しがプリチャージ及びローアドレスの指定が１クロックでできるものとする。
【０００８】
上記のメモリ２２０に対して垂直方向の処理を行うために、同一カラムのサンプルを連続的に読み出そうとすると、それぞれのラインのサンプルのローアドレスが全て異なるため連続的な読み出しを行うことができなかった。１サンプルを読み出すためには、オーバヘッドを含めて３クロックが必要である。従って、１フレーム分（４８０ライン、７２０カラム）のサンプルをメモリ２２０から全て読み出し、さらに書き込む為には下記式（１）に示すクロック数を必要とした。
【０００９】
７２０×４８０×３＝１０３６８００（クロック） （１）
【００１０】
動画のデジタル映像データとすると１秒間に３０フレームの読み出しが必要であるため、メモリのクロックとしては３０ＭＨｚ以上が必要であり、従来の画像編集装置においてデジタル映像データを処理することは、通常のデジタル映像信号の入出力クロックである２７ＭＨｚでは対応できなかった。その結果、このような映像の編集を行うためには、高速なメモリと、クロックレート変換回路が必要となり、装置の構成が大型となり、装置が高価になるという問題があった。
【００１１】
【発明が解決しようとする課題】
以上説明したように、図２６に示した従来の映像編集装置では、垂直方向の圧縮、伸張の際の画像の品質が低いという問題があり、この画像の品質を高めるためには多くのラインバッファが必要となり規模が大きくなり、製造コストが高くなるという問題があった。
また、画像メモリを用いて編集を行う図２７に示した従来の映像編集装置では、メモリへのアクセスが遅く、動画の編集を行うためには高速のメモリが必要であるという問題があった。
本発明の目的は、装置の規模を大きくすることなく通常の画像メモリを用いて、垂直方向の圧縮や伸張の際の画像の品質を高めることができる映像編集装置及び映像編集方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明に係る映像編集方法は、デジタル映像データを編集する映像編集方法であり、
デジタル映像デ−タの１フレームの画面を複数のサブ画面に分割する工程、
メモリのアドレスを上位アドレスであるローアドレスと下位アドレスであるカラムアドレスに分け、前記１フレームにおける同一のサブ画面のデジタル映像データを前記メモリの同一ローアドレスに蓄積する工程、
前記ローアドレスと前記カラムアドレスを用いて前記メモリのデジタル映像データにアクセスする工程を有する。
上記の映像編集方法によれば、通常のクロック数のメモリを用いて、高精細モードのデジタル映像データを書き込んだり、読み出したりすることができる。
【００１４】
さらに、他の観点による発明に係る映像編集方法は、デジタル映像データのサンプル毎で輝度信号サンプルと２つの色差信号サンプルに分割され、ライン毎に多重されて輝度信号ストリーム（以下、Ｙストリームと記す）と２つの色差信号ストリーム（ＣＲストリーム、ＣＢストリームと記す）のそれぞれを形成する分割工程、
前記Ｙストリームをライン毎に編集したＹ１サンプルにより構成されたＹ１ストリームを形成する第１の編集工程、
前記ＣＲストリームをライン毎に編集したＣＲ１サンプルにより構成されたＣＲ１ストリームを形成する第２の編集工程、
前記ＣＢストリームをライン毎に編集したＣＢ１サンプルにより構成されたＣＢ１ストリームを形成する第３の編集工程、
前記Ｙ１ストリームと前記ＣＲ１ストリームと前記ＣＢ１ストリームをメモリに蓄積する第１の蓄積工程、
前記第１の蓄積工程において出力された同一カラムアドレスのＹ１サンプルにより構成されたＹ１’ストリームをカラムアドレス毎に編集して、Ｙ２サンプルにより構成されたＹ２ストリームを形成する第４の編集工程、
前記第１の蓄積工程において出力された同一カラムアドレスのＣＲ１サンプルにより構成されたＣＲ１’ストリームをカラムアドレス毎に編集して、ＣＲ２サンプルにより構成されたＣＲ２ストリームを形成する第５の編集工程、
前記第１の蓄積工程において出力された同一カラムアドレスのＣＢ１サンプルにより構成されたＣＢ１’ストリームをカラムアドレス毎に編集して、ＣＢ２サンプルにより構成されたＣＢ２ストリームを形成する第６の編集工程、
前記Ｙ２ストリームと前記ＣＲ２ストリームと前記ＣＢ２ストリームをメモリに蓄積する第２の蓄積工程、及び
前記第２の蓄積工程において出力された同一ラインのＹ２サンプルにより構成されたＹ２’ストリームとＣＲ２サンプルにより構成されたＣＲ２’ストリームとＣＢ２サンプルにより構成されたＣＢ２’ストリームが入力され、サンプル毎に前記Ｙ２サンプルと前記ＣＲ２サンプルと前記ＣＢ２サンプルを多重して出力する組立工程を有する。
上記の映像編集方法によれば、通常のクロック数のメモリを用いて、高精細モードの画像データを書き込んだり、読み出したりすることができ、その結果、垂直方向の圧縮や伸張の際の画像の品質の高い画像メモリを用いた映像編集装置を通常のメモリを用いて実現することが可能となる。
【００１５】
本発明に係る映像編集装置は、デジタル映像データを編集する映像編集装置であり、
デジタル映像デ−タの１フレームの画面を複数のサブ画面に分割する分割回路と、
メモリのアドレスを上位アドレスであるローアドレスと下位アドレスであるカラムアドレスに分け、前記１フレームにおける同一のサブ画面のデジタル映像データを前記メモリの同一ローアドレスに蓄積する蓄積回路を具備し
前記蓄積回路において前記ローアドレスと前記カラムアドレスを用いて前記メモリのデジタル映像データにアクセスするよう構成されている。
上記構成の映像編集装置によれば、通常のクロック数のメモリを用いて、高精細モードの動画のデジタル映像データを書き込んだり、読み出したりすることができる。
【００１７】
さらに、他の観点による発明に係る映像編集装置は、デジタル映像データのサンプル毎で輝度信号サンプルと２つの色差信号サンプルに分割され、ライン毎に多重されて輝度信号ストリーム（以下、Ｙストリームと記す）と２つの色差信号ストリーム（ＣＲストリーム、ＣＢストリームと記す）のそれぞれを形成する分割回路、
前記Ｙストリームをライン毎に編集したＹ１サンプルにより構成されたＹ１ストリームを形成する第１の編集回路、
前記ＣＲストリームをライン毎に編集したＣＲ１サンプルにより構成されたＣＲ１ストリームを形成する第２の編集回路、
前記ＣＢストリームをライン毎に編集したＣＢ１サンプルにより構成されたＣＢ１ストリームを形成する第３の編集回路、
前記Ｙ１ストリームと前記ＣＲ１ストリームと前記ＣＢ１ストリームをメモリに蓄積する第１の蓄積回路、
前記第１の蓄積回路から出力された同一カラムアドレスのＹ１サンプルにより構成されたＹ１’ストリームをカラムアドレス毎に編集して、Ｙ２サンプルにより構成されたＹ２ストリームを形成する第４の編集回路、
前記第１の蓄積回路から出力された同一カラムアドレスのＣＲ１サンプルにより構成されたＣＲ１’ストリームをカラムアドレス毎に編集して、ＣＲ２サンプルにより構成されたＣＲ２ストリームを形成する第５の編集回路、
前記第１の蓄積回路から出力された同一カラムアドレスのＣＢ１サンプルにより構成されたＣＢ１’ストリームをカラムアドレス毎に編集して、ＣＢ２サンプルにより構成されたＣＢ２ストリームを形成する第６の編集回路、
前記Ｙ２ストリームと前記ＣＲ２ストリームと前記ＣＢ２ストリームをメモリに蓄積する第２の蓄積回路、及び
前記第２の蓄積回路から出力された同一ラインのＹ２サンプルにより構成されたＹ２’ストリームとＣＲ２サンプルにより構成されたＣＲ２’ストリームとＣＢ２サンプルにより構成されたＣＢ２’ストリームが入力され、サンプル毎に前記Ｙ２サンプルと前記ＣＲ２サンプルと前記ＣＢ２サンプルを多重して出力する組立回路を具備する。
上記の映像編集装置によれば、通常のクロック数のメモリを用いて、高精細モードの画像データを書き込んだり、読み出したりすることができる。その結果、垂直方向の圧縮や伸張の際の画像の品質の高い通常の画像メモリを用いた安価な映像編集装置が実現できる。
【００１８】
【発明の実施の形態】
以下、本発明に係る映像編集装置の好適な実施例について添付の図面を参照しつつ説明する。
【００１９】
《実施例１》
本発明に係る実施例１の映像編集装置について図１から図７を参照しつつ説明する。図１は、実施例１の映像編集装置の構成を示すブロック図である。
なお、実施例１において、外部より入力されるデジタル映像データのフォーマットは、ＳＭＰＴＥ １２５Ｍに規定されているものとする。ＳＭＰＴＥ １２５Ｍは、ＣＣＩＲ Ｒｅｃｏｍｅｎｄａｔｉｏｎ ６０１に従ったデジタル映像データを伝送するフォーマットである。
【００２０】
図２は、ＳＭＰＴＥ １２５Ｍのデジタル映像データの構成を示す図である。
図２に示すように、このフォーマットの１フレームの映像は、２つのフィールド２１とフィールド２２から構成されている。フィールド２１の輝度信号（以下、Ｙサンプルと記す）は、２３２本のラインで走査され、各ラインは８５８ピクセルの画素にサンプリングされる。また、フィールド２１の２つの色差信号（ＣＲサンプルとＣＢサンプルと記す）は、同様に２３２本のラインで走査され、各ラインは４２９ピクセルの画素にサンプリングされる。
【００２１】
フィールド２１と同様に、フィールド２２のＹサンプルは、２３３本のラインで走査され、各ラインは８５８ピクセルの画素にサンプリングされる。また、フィールド２２のＣＲサンプルとＣＢサンプルは、同様に２３３本のラインで走査され、各ラインは４２９ピクセルの画素にサンプリングされる。
１フレームのデジタル映像データは、フィールド順に、かつライン順に順次伝送される。１ラインの各サンプルは、ＣＢサンプル、Ｙサンプル、ＣＲサンプル、Ｙサンプルの順に伝送される。１ライン中の各サンプルは、有効画素と水平帰線中のサンプルとに分けられる。１ライン中の最初の有効画素の直前には、ＳＡＶ信号（Ｓｔａｒｔ ｏｆ Ａｃｔｉｖｅ Ｖｉｄｅｏ Ｓｉｇｎａｌ）が配置され、最後の有効画素サンプルの直後にはＥＡＶ信号（Ｅｎｄ ｏｆ Ａｃｔｉｖｅ ｖｉｄｅｏ Ｓｉｇｎａｌ）が配置される。
【００２２】
図１において、ＹＣ抽出回路１は、入力されたデジタル映像データをＹサンプル、ＣＲサンプル、ＣＢサンプルに分割して、有効画素のＹサンプルをメモリ２に出力し、有効画素のＣＲサンプルをメモリ３に出力し、有効画素のＣＢサンプルをメモリ４に出力する。この時、ＹＣ抽出回路１は、各サンプルを入力されたデジタル映像データにおけるサンプルの順番を保ったまま各メモリ２、３、４に出力する。
【００２３】
図３は、実施例１の映像編集装置におけるメモリ２のメモリマップを示す図である。ここで、メモリ２は、アドレスを上位アドレスであるローアドレスと、下位アドレスであるカラムアドレスに分割して入力するいわゆるダイナミックラムで構成されている。カラムアドレス空間として１０ビット、ローアドレス空間として１０ビットを有している。
図３において、ローアドレス０のカラムアドレス０から８９９までの９００個のデータをブロック０（Ｂ０００）とする。以下、ローアドレス１からローアドレス３８３までのカラムアドレス０から８９９までの９００個の各データをブロック１（Ｂ００１）からブロック３８３（Ｂ３８３）とする。これらブロック０からブロック３８３までをバンク０とする。
同様に、次のローアドレス５１２のカラムアドレス０から８９９までの９００個のデータをブロック０（Ｂ０００）とする。以下、ローアドレス５１３からローアドレス８９５までのカラムアドレス０から８９９までの９００個の各データをブロック１（Ｂ００１）からブロック３８３（Ｂ３８３）とする。これらのローアドレス５１２からのブロック０からブロック３８３まではバンク１とする。
【００２４】
図４は、実施例１の映像編集装置のＹＣ抽出回路１における１フレームのデジタル映像データの有効画素の分割状態を示す図である。実施例１のＹＣ抽出回路１は、１ラインの有効画素７２０ピクセルである７２０サンプルを２４のブロックに分割し、有効ラインの４８０ラインである４８０サンプルを１６のブロックに分割する。
図４に示すように、分割された各ブロックには、図中の左から右へ、さらに上から下へ順に番号を付与する。図４において、左上のブロックがブロック０（Ｂ０００）、右上のブロックがブロック２３（Ｂ０２３）、左下のブロックがブロック３６０（Ｂ３６０）、右下のブロックがブロック３８３（Ｂ３８３）である。このように分割された画面上の各ブロックのＹサンプルは、メモリ２における対応するブロックに蓄積される。
【００２５】
図５は、分割された１つのブロックの構成を示す図である。図５の（１）は１つのブロックを示しており、図５の（２）は１つのブロックの構成を示している。図５に示すように、分割された１ブロックは９００個（３０サンプル×３０ライン）のサンプルで構成され、それぞれのサンプルＰに番号を付与する。
図５に示すように、１つのブロックはたて縦３０ライン、横３０サンプルから構成されており、例えばサンプルＰ（ｍ、ｙ、ｘ）は、ブロックｍのラインｘ、サンプルｙを示す。ここで、ラインｘはブロックにおける上から数えたライン番号であり、サンプルｙは、ブロックにおける左から数えたサンプル番号である。
【００２６】
図６は、図４に示した分割されたブロックｍ（Ｂｍ）の各サンプルの実施例１の映像編集装置におけるメモリ２でのメモリマップを示す図である。図６に示すように、分割されたブロックｍのサンプルは全てメモリ２のローアドレスｍにマッピングされる。
カラムアドレスは、０から８９９を使用し、０を画面の左上のサンプルに、さらに水平方向に順にサンプルを割り当て、１ラインの割り当ての後、１ライン下のラインに順次割り当てていく。
ＣＲサンプルを蓄積するメモリ３、ＣＢサンプルを蓄積するメモリ４においても、それぞれのメモリマッピングは同様に行われる。但し、ＣＲサンプル及びＣＢサンプルは、１ラインのサンプル数がＹサンプルの半分の３６０サンプルであるため、画面の横方向のブロック数はそれぞれ１２とする。
【００２７】
Ｙサンプルのデジタル映像データはメモリ２から読み出され、編集回路５に入力される。編集回路５では、入力されたＹサンプルのデータ列に対してフィルタリング、シフト等の画像処理を行い、メモリ８に出力する。
この時、編集回路５において行う編集がラインに対する処理、例えば画面の水平方向の圧縮や伸張であれば、アドレス制御回路１１は、各ラインのＹサンプルのアドレスを順次メモリ２に出力し、同時に出力イネーブル信号をアクティブにする。
その結果、メモリ２は各ラインのＹサンプルを出力する。編集回路５は、メモリ２の出力したライン毎のＹサンプルに対して圧縮、伸張あるいはシフト等の画像処理を行い、メモリ８に出力する。
アドレス制御回路１１は、編集回路５が出力した編集後のＹサンプルをメモリ８に記録するようメモリ８のアドレス及び書き込みイネーブル信号を制御する。
【００２８】
編集回路５において行う編集が画面のカラムに対する処理、例えば画面の垂直方向の圧縮や伸張であれば、アドレス制御回路１１は、画面上の各カラムのＹサンプルのアドレスを順次メモリ２に出力し、同時に出力イネーブル信号をアクティブにする。
その結果、メモリ２は、各カラムのＹサンプルを順次出力する。編集回路５は、メモリ２の出力したカラム毎のＹサンプルに対して圧縮、伸張あるいはシフト等の画像処理を行い、メモリ８に出力する。アドレス制御回路１１は、編集回路５が出力した編集後のＹサンプルをメモリ８に記録するようメモリ８のアドレス及び書き込みイネーブル信号を制御する。
【００２９】
編集回路５において行う編集が画面のシフト処理であれば、アドレス制御回路１１は、画面上の各Ｙサンプルのアドレスの読み出し開始位置をシフトすべき画面位置から行う。編集回路５は、Ｙサンプルが存在しない画面位置のデータを生成し、シフトされたＹサンプルとともにメモリ８に出力する。
編集回路５で行う編集が画面の回転であれば、アドレス制御回路１１は、メモリ２から与えられた回転角度に従ってＹサンプルを読み出すようメモリ２のアドレスを制御する。編集回路５は入力されたＹサンプルに対してフィルタリング等の処理を行いメモリ８に出力する。
なお、これらのＹサンプルの圧縮、伸張、シフト、回転等の処理は複合して処理することが可能である。
【００３０】
同様に、メモリ３に蓄積されたＣＲサンプルに対して、アドレス制御回路１１がメモリ３のアドレスと読み出しイネーブル信号の制御を行っている。編集回路６は、メモリ３からＣＲサンプルを読み出し、編集回路６において編集する。さらに、アドレス制御回路１１がメモリ９のアドレスと書き込みイネーブル信号を制御することにより、編集回路６において編集したＣＲサンプルは、メモリ９に書き込まれ、ＣＲサンプルの圧縮、伸張、シフト、回転等の編集処理が行われる。
同様に、メモリ４に蓄積されたＣＢサンプルに対して、アドレス制御回路１１がメモリ４のアドレスと読み出しイネーブル信号の制御を行っている。編集回路７は、メモリ４からＣＢサンプルを読み出し、編集回路７において編集する。さらに、アドレス制御回路１１がメモリ１０のアドレスと書き込みイネーブル信号を制御することにより、編集回路７において編集したＣＢサンプルをメモリ１０に書き込むことにより、ＣＢサンプルの圧縮、伸張、シフト、回転等の編集処理が行われる。
【００３１】
アドレス制御回路１１は、各メモリ８、９、１０のアドレスと読み出しイネーブル信号を制御することにより、各メモリ８、９、１０からサンプルを読み出し、ＹＣ組立回路１２へ出力する。ＹＣ組立回路１２は、入力された各サンプルをデジタル映像信号に組立てて出力する。
以上の説明のように、実施例１の映像編集装置によれば、入力されたデジタル映像データを編集して、デジタル映像信号として出力することが可能である。
【００３２】
ＳＭＰＴＥ １２５Ｍのフォーマットにおいて、１フレームのデータは５２５ラインのデータから構成され、１ラインのデータは８５８サンプルからなる。但し、ＣＲサンプル及びＣＢサンプルは、サンプリング周波数がＹサンプルの周波数の半分であるため、１フレームのデータ総量は、９００９００サンプルとなる。
従って、実施例１の映像編集装置におけるメモリ２、３、４、８、９、１０は、少なくとも９００９００サンプルのデータの書き込みと読み出しを１フレーム期間（３３．３７ｍｓ）に行う必要がある。また、各データは２７ＭＨｚのデータクロックで伝送されているため、全体のシステムを２７ＭＨｚで動作させることが同期化の点から求められる。
【００３３】
メモリ２へのデータの書き込みは、１ラインあたり２４のブロックに分割して行われる。１つのブロックには３０サンプルが含まれており、１つのブロックの書き込みには３２クロックかかる。
図７は、実施例１の映像編集装置におけるＹサンプルのメモリ２へのデータ書き込みのタイミングチャートである。図７において、ライン０のデータの書き込みは、２４個のブロックに分割されて行われ、１個のブロックには３０サンプルが含まれる。
以下、メモリ２に対するＹサンプルの書き込みについて説明する。図７に示すように、まず、メモリ２のローアドレスイネーブル信号（以下、Ｒｏｗ Ａｄｄｒｅｓｓ Ｅｎａｂｌｅ Ｓｉｇｎａｌ：ＲＡＳと記す）を立ち下げＬにする。ＲＡＳをＬにしたタイミングで、アドレスにローアドレス２１を出力する。図７におけるアドレスの０はブロック０を記録するローアドレスである。
【００３４】
その後、カラムアドレスイネーブル信号（以下、Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｅｎａｂｌｅ Ｓｉｇｎａｌ：ＣＡＳと記す）をクロック毎に立ち下げてＬとする。ＣＡＳをＬにしたタイミングでアドレスにカラムアドレス２２の０〜２９までを順次出力する。アドレスにおける０〜２９は、最初の３０サンプルを記録するカラムアドレスである。アドレスにカラムアドレスを入力するタイミングで、Ｙサンプルをメモリ２に入力して記録する。最後のＣＡＳであるアドレス２９のＹサンプルを入力した後にＲＡＳを立ち上げてＨとするため、１つのブロックの３０サンプルの書き込みには３２クロックが必要である。また、１ラインは２４ブロックを有するため、１ラインのＹサンプルの書き込みには７６８クロックが必要となる。また、１フレームは４８０ラインからなるため、１フレームの書き込みには３６８６４０クロックが必要となる。
【００３５】
次に、上記のようにメモり２にＹサンプルの書き込みにおける、ラインｍの書き込みについて考察すると、ｎ番目に入力されるローアドレスＲＡｎは、下記式（２）で表される。
【００３６】
ＲＡｎ ＝ ｍ ／ ３０ ＋ ｎ （２）
【００３７】
以後「／」は、整数除算（小数点以下切り捨て）を示す。 また、ラインｍの書き込みのｎ番目のブロックの書き込みのｐ番目に入力されるカラムアドレスＣＡｍｐは下記式（３）で表される。
【００３８】
ＣＡｍｐ ＝ ｍ ｍｏｄ ３０ × ３０ ＋ ｐ （３）
【００３９】
式（３）において、ｍ ｍｏｄ ３０は、ｍを３０で割った剰余を示し、以下の式においても同様の意味を示す。
次に、メモリ２に蓄積されたＹサンプルをカラム毎に垂直方向に読み出す場合のタイミングについて説明する。
カラム０の読み出しは、１６個のブロックに分割されたライン毎に行われる。１個のブロックには３０サンプルが含まれている。
まず、メモリ２のＲＡＳを立ち下げてＬにする。ＲＡＳをＬにしたタイミングで、アドレスにローアドレス２１を出力する。図７におけるアドレスの０はブロック０を読み出すローアドレスを示す。その後、ＣＡＳをクロック毎に立ち下げてＬとする。そのタイミングでアドレスにカラムアドレス２２を出力する。ＣＡＳをＬとした後メモリ２から該当するアドレスのデータが出力される。最後にＲＡＳを立ち上げてＨとするため、３０サンプルの読み出しには３２クロックが必要である。１ラインは１６ブロックを有するため、１ラインの読み出しには５１２クロックが必要となる。また、１フレームは７２０カラムからなるため、１フレームの読み出しには３６８６４０クロックが必要となる。
【００４０】
次に、上記のようにメモり２からＹサンプルの読み出しにおいて、カラムｍの読み出しについて考察すると、ｎ番目に入力するローアドレスＲＡｎは、下記式（４）で表される。
【００４１】
ＲＡｎ＝ ｍ ｍｏｄ ３０ ＋ ｎ × ３０ （４）
【００４２】
カラムｍの読み出しのｎ番目のブロック読み出しのｐ番目に入力するカラムアドレスＣＡｍｐは、下記式（５）で表される。
【００４３】
ＣＡｍｐ＝ ｍ ｍｏｄ ３０ ＋ ｐ × ３０ （５）
【００４４】
上記のように、実施例１の映像編集装置において、１フレームの書き込みと読み出しには、７３７２８０クロックを要する。このクロック数は、２７ＭＨｚのデータクロックで動作させるシステムの１フレーム期間のクロック数９００９００より少ないため、実施例１の映像編集装置はシステムとして成り立つ。
次に、ライン毎の水平方向の読み出しについて説明する。ライン毎の水平方向の読み出しは、ライン毎の書き込みと同一タイミングで行われる。この読み出し動作は、前述の書き込み動作において行ったサンプルをメモリ２に書き込む動作のかわりにサンプルをメモリ２から読み出すよう動作する。この時にメモリ２に出力するアドレスは、書き込みの場合と同様に前述の式（２）及び式（３）に従う。
この時の所要クロック数は、書き込み時と同じく３６８６４０クロックであるため、ライン毎に水平方向に読み出しても十分１フレーム期間内に書き込み及び読み出しを行うことが可能である。
【００４５】
また、メモリ８に関しては、編集回路５がライン毎に書き込む場合とカラム毎に書き込む場合があるが、どちらも、メモリ２に関するライン毎に読み出しとカラム毎に書き込む場合と同じタイミングである。また、メモリ８からＹＣ組立回路１２に出力する際には、ライン毎に読み出すが、この場合もまたメモリ８のライン毎に読み出す場合と同じタイミングである。従って、メモリ８に関しても、２７ＭＨｚのクロック周波数で動作することができる。
ＣＲサンプルを処理するメモリ３、編集回路６、メモリ９、及びＣＢサンプルを処理するメモリ４、編集回路７、メモリ１０については、ライン方向のサンプル数がメモリ２に比較して半分の３６０サンプルである他は、前述のメモリ２、編集回路５、及びメモリ８と同様に処理される。
【００４６】
ＹＣ組立回路１２は、入力されたＹサンプル、ＣＲサンプル、ＣＢサンプルをデジタル映像データとして出力する。その際、必要となる水平ブランキング、垂直ブランキングの各信号を生成して、各信号の同期を取って、図２に示すタイミングで出力される。
以上のように、実施例１の映像編集装置によれば、デジタル映像データのメモリへの入出力のクロック周波数と同じ２７ＭＨｚで動作することが可能な画像編集装置を構築できる。
【００４７】
《実施例２》
以下、本発明に係る実施例２の映像編集装置について図８から図２５を参照しつつ説明する。図８は、実施例２の映像編集装置の構成を示すブロック図である。
図８において、実施例２の映像編集装置は、入力されるデジタル映像データからスタート信号を生成するスタート検出回路１０１と、スタート信号に従ってデジタル映像データをＹサンプル、ＣＲサンプル及びＣＢサンプルに分割し、かつ１フレームのデジタル映像データを、ライン方向に１１分割、カラム方向に２１分割するＹＣ抽出回路１０２を有している。このように、ＹＣ抽出回路１０２は輝度信号ストリーム（以下、Ｙストリームと記す）と２つの色差信号ストリーム（ＣＲストリーム、ＣＢストリームと記す）に分割する。Ｙストリームはライン方向の複数のＹサンプルからなる。同様に、各ＣＲストリームとＣＢストリームは、ライン上の複数のＣＲサンプル及び複数のＣＢサンプルからそれぞれ構成されている。
ＹＣ抽出回路１０２は、分割された各サンプルの水平方向の画像処理を行う水平圧縮回路１０３、１０４、１０５に接続されている。各水平圧縮回路１０３、１０４、１０５はラインバッファ１０６、１０７、１０８に接続されている。ラインバッファ１０６、１０７、１０８は各サンプルを多重化する多重回路１２１に接続されている。多重回路１２１は、データバス１０９を介してメモリ１１０に接続されている。
【００４８】
メモリ１１０は、メモリ制御回路１１１により入出力を制御される。メモリ１１０はデータバス１０９を介して垂直方向の画像処理を行う垂直圧縮回路１１２に接続されている。垂直圧縮回路１１２はカラムバッファ１１３に接続されている。カラムバッファ１１３はデータバス１１４を介してメモり１１５に接続されている。メモリ１１５は、メモリ制御回路１１６により入出力を制御される。メモリ１１５はデータバス１１４を介してラインバッファ１１７、１１８、１１９に接続されている。ラインバッファ１１７、１１８、１１９はＹＣ組立回路１２０に接続されている。
【００４９】
以下、実施例２の映像編集装置の動作について図９から図２５を参照しつつ説明する。実施例２において、スタート検出回路１０１及びＹＣ抽出回路１０２に入力されるデジタル映像データの１サンプルのビット幅は１０ビットとする。
スタート検出回路１０１は、デジタル映像データから、フレーム先頭信号及びライン先頭信号等のスタート信号を生成し、そのスタート信号をＹＣ抽出回路１０２、メモリ制御回路１１１、垂直圧縮回路１１２、メモリ制御回路１１６及びＹＣ組立回路１２０に出力する。
ＹＣ抽出回路１０２は、入力されたスタート信号に従って、入力されたデジタル映像データをＹサンプルとＣＲサンプルとＣＢサンプルに分割し、それぞれのサンプルを水平圧縮回路１０３、１０４、１０５に出力する。このとき、ＹＣ抽出回路１０２は各サンプルの書き込みイネーブル信号を同時に出力する。
【００５０】
水平圧縮回路１０３は、入力されたＹサンプルから水平方向の圧縮や伸張等の画像処理を行い、Ｙ１サンプルに変換し、このＹ１サンプルをラインバッファ１０６に出力する。水平圧縮回路１０３では、Ｙサンプル中の画素サンプルでないサンプル、すなわち垂直ブランキング及び水平ブランキング中のＹサンプルについては、そのままラインバッファ１０６に出力する。この時、水平圧縮回路１０３はＹ１サンプルの出力に合わせて書き込みイネーブル信号をラインバッファ１０６に出力する。ラインバッファ１０６に出力するＹ１サンプルは、隣り合う２つのサンプルを同時に出力する。そのため、ラインバッファ１０６は２０ビットのデータ幅を持ち、隣り合う２つのサンプルのうち、画面上で左側のＹ１サンプルが上位１０ビットに格納され、下位１０ビットには右側のＹ１サンプルが格納される。
【００５１】
ＣＲサンプルのための水平圧縮回路１０４は、上記のＹサンプルのための水平圧縮回路１０３と同様に、入力されたＣＲサンプルの水平方向の圧縮や伸張等の画像処理を行い、ＣＲ１サンプルに変換して、書き込みイネーブル信号とともにラインバッファ１０７に出力する。
ＣＢサンプルのための水平圧縮回路１０５は、入力されたＣＢサンプルの水平方向の圧縮や伸張等の画像処理を行い、ＣＢ１サンプルに変換して、書き込みイネーブル信号とともにラインバッファ１０８に出力する。
【００５２】
Ｙサンプルのためのラインバッファ１０６は、入力された書き込みＹイネーブル信号に従って入力されたＹ１サンプルを一時保持する。
同様にラインバッファ１０７、１０８は、入力された書き込みＣＲイネーブル信号、書き込みＣＢイネーブル信号に従ってそれぞれに入力されたＣＲ１サンプル、ＣＢ１サンプルを一時保持する。
ラインバッファ１０６、１０７、１０８は、メモリ制御回路１１１から出力される読み出しイネーブル信号に従って保持しているＹ１サンプル、ＣＲ１サンプル、ＣＢ１サンプルを多重回路１２１に出力する。多重回路１２１は入力された各サンプルを多重化し、データバス１０９に出力する。
【００５３】
図９は、実施例２の多重回路１２１を示すブロック図である。この多重回路１２１において、上位２０ビットにはＹ１サンプルが、次の１０ビットにはＣＲ１サンプルが、下位１０ビットにはＣＢ１サンプルが格納される。上記のように格納されたサンプルは、データバス１０９に出力される。
データバス１０９に出力された多重化されたサンプルは、メモリ１１０に蓄積される。さらに、メモリ制御回路１１１の出力した読み出しイネーブル信号によりメモリ１１０からカラム方向に順番に多重化されたサンプルが読み出され垂直圧縮回路１１２に出力される。
【００５４】
メモリ１１０は、少なくとも２フレーム分のサンプルを格納する容量を持ち、２フレーム分のメモリ領域における最初の１フレーム分のメモリ領域をバンク０、次の１フレーム分のメモリ領域をバンク１とする。メモリ１１０におけるビット幅は４０ビットである。メモリ制御回路１１１はラインバッファ１０６、１０７、１０８の読み出しイネーブル信号と、メモリ１１０のアドレス及び制御信号を制御する。このようにメモリ制御回路１１１が各信号を制御することにより、ある１フレーム期間に１フレーム分のサンプルをラインバッファ１０６、１０７、１０８から読み出してメモリ１１０に記録するとともに、同じ１フレーム期間に１フレームのデータをメモリ１１０から読み出して垂直圧縮回路１１２に出力する。メモリ制御回路１１１の信号生成のタイミングは、スタート検出回路１０１の出力するスタート信号に従う。
【００５５】
垂直圧縮回路１１２には、サンプルがカラム方向の順番に入力される。垂直圧縮回路１１２は、各カラムを圧縮あるいは伸張し、カラムバッファ１３３に圧縮あるいは伸張したサンプルを出力する。ただし、垂直圧縮回路１１２は垂直ブランキング及び水平ブランキングの中のサンプルについてはそのままカラムバッファ１１３に出力する。また垂直圧縮回路１１２は、サンプルを出力するとともに書き込みイネーブル信号をカラムバッファ１１３に出力する。
これら圧縮や伸張のタイミングはスタート検出回路１０１から入力されるスタート信号を基準に動作する。
【００５６】
カラムバッファ１１３は、書き込みイネーブル信号がアクティブである時に入力されたサンプルをバッファリングする。カラムバッファ１１３はメモリ制御回路１１６から読み出しイネーブル信号が入力された時にバッファリングしたサンプルをデータバス１１４に出力する。垂直圧縮回路１１２の圧縮あるいは伸張したＹ１サンプルをＹ２サンプル、ＣＲ１サンプルをＣＲ２サンプル、ＣＢ１サンプルをＣＢ２サンプルとする。
【００５７】
データバス１１４に出力されたサンプルは、メモリ１１５に記録される。次に、メモリ１１５からライン方向に順番にサンプルが読み出され、ラインバッファ１１７、１１８、１１９に出力される。
メモリ１１５は、少なくとも２フレーム分のサンプルの容量を持ち、２フレーム分のメモリ領域における最初の１フレーム分をバンク０、次の１フレーム分をバンク１とする。メモリ１１５におけるビット幅は４０ビットである。
メモリ制御回路１１６は、カラムバッファ１１３の読み出しイネーブル信号と、メモリ１１０のアドレス及び制御信号と、ラインバッファ１１７、１１８、１１９の書き込みイネーブル信号とを制御する。このように、メモリ制御回路１１６が各信号を制御することにより、ある１フレーム期間に１フレーム分のサンプルをカラムバッファ１１３から読み出してメモリ１１５に記録するとともに、同じ１フレーム期間に１フレームのデータをメモリ１１５から読み出してラインバッファ１１７、１１８、１１９に出力する。メモリ制御回路１１１の信号生成のタイミングは、スタート検出回路１０１の出力するスタート信号に従う。
【００５８】
ラインバッファ１１７はメモリ制御回路１１６の書き込みイネーブル信号に従って入力されたＹ２サンプルをバッファリングする。また、ラインバッファ１１７はＹＣ組立回路１２０の読み出しイネーブル信号に従ってバッファリングしたＹ２サンプルを出力する。
また、ラインバッファ１１８は、メモリ制御回路１１６の書き込みイネーブル信号に従って入力されたＣＲ２サンプルをバッファリングする。また、ラインバッファ１１８はＹＣ組立回路１２２の読み出しイネーブル信号に従って保持しているＣＲ２サンプルを出力する。
また、ラインバッファ１１９は、メモリ制御回路１１６の書き込みイネーブル信号に従って入力されたＣＢ２サンプルをバッファリングする。また、ラインバッファ１１９はＹＣ組立回路１２２の読み出しイネーブル信号に従って保持しているＣＢ２サンプルを出力する。
ＹＣ組立回路１２０は、それぞれラインバッファ１１７、１１８、１１９に蓄積されたＹ２サンプル、ＣＲ２サンプル、及びＣＢ２サンプルを読み出し、デジタル映像信号に変換して出力する。
【００５９】
図１０は、実施例２の映像編集装置におけるメモリ１１０のメモリマップを示す図である。図１０において、メモリ１１０のデータ幅は、４０ビットであり、上位２０ビットに２サンプルのＹ１サンプル、その下位１０ビットにＣＲ１サンプル、最下位１０ビットにＣＢ１サンプルが記録される。
メモリ１１０は、ローアドレスのビット幅が８ビット、カラムアドレスのビット幅が１０ビットである。メモリ１１０内の１フレーム分のメモリは、２３１個のブロックに分割される。１個のブロックは１つのローアドレスを占め、カラムアドレスが０から９７４のフィールドを持つ。図１０に示すように、メモリ１１０は、２つのフレームのメモリ領域を有し、それぞれのメモリ領域をバンク０、バンク１と呼ぶ。
【００６０】
前述したように、デジタル映像データは、Ｙサンプルの１フレームが５２５ラインあり、１ラインが８５８サンプルから構成されている。また、ＣＲサンプル及びＣＢサンプルの１フレームはそれぞれ５２５ラインあり、１ラインが３２９サンプルから構成されている。
Ｙサンプルを変換したＹ１サンプルとＹ２サンプル、ＣＲサンプルを変換したＣＲ１サンプルとＣＲ２サンプル、ＣＢサンプルを変換したＣＢ１とＣＢ２サンプルは、それぞれ同様に構成されている。
以下、カラムｘ、ラインｙにおける各サンプルをそれぞれＹ（ｘ、ｙ）、ＣＲ（ｘ、ｙ）、ＣＢ（ｘ、ｙ）にて表す。
【００６１】
１フレームのデジタル映像データは、ライン方向に１１分割、カラム方向に２１分割される。図１１は、メモリ１１０における分割されたブロックの配置を示す図である。図１１に示すように、分割されたブロックには、左から右へ、さらに上から下へ順次番号を付す。メモリ１１０には、対応するブロック番号のデジタル映像データが記録される。
図１１において、１ブロックは、ライン方向が７８個のＹ１サンプル、３９個のＣＲ１、ＣＢ１サンプルで構成され、カラム方向が各２１個のサンプルで構成される。
以下の説明において、ブロックｍ（Ｂｍ）における１サンプルをＰ（ｍ、ｘ、ｙ）と表示する。このＰ（ｍ、ｙ、ｘ）で表示されるサンプルには、二つのＹ１サンプルとＣＲ１サンプル、ＣＢ１サンプルが格納されている。
【００６２】
例えば、ｙが偶数であれば、Ｐ（ｍ、ｙ、ｘ）には、Ｙ１（ｍ、ｙ／２＋２３３、｛ｍ×３９＋ｘ｝×２）と、Ｙ１（ｍ、ｙ／２＋２３３、｛ｍ×３９＋ｘ｝×２＋１）と、ＣＲ１（ｍ、ｙ／２＋２３３、ｍ×３９＋ｘ）と、ＣＢ１（ｍ、ｙ／２＋２３３、ｍ×３９＋ｘ）の４つのサンプルが格納される。
また、ｙが奇数であれば、Ｐ（ｍ、ｙ、ｘ）には、Ｙ１（ｍ、ｙ／２、｛ｍ×３９＋ｘ｝×２）と、Ｙ１（ｍ、ｙ／２、｛ｍ×３９＋ｘ｝×２＋１）と、ＣＲ１（ｍ、ｙ／２、ｍ×３９＋ｘ）と、ＣＢ１（ｍ、ｙ／２、ｍ×３９＋ｘ）の４つのサンプルが格納される。
また、ｍ、ｘ、ｙは、０≦ｍ＜２３１、０≦ｘ＜３９、０≦ｙ＜２５である。
【００６３】
図１２は、メモリ１１０のブロックｍにおける各サンプルの配置を示す図である。ここで、ブロックｍはメモリ１１０のローアドレスｍに記録される。
Ｐ（ｍ、ｙ、ｘ）を記録するカラムアドレスＣは下記式（６）で表される。
【００６４】
Ｃ＝ｘ×３９＋ｙ （６）
【００６５】
なお、カラムアドレス９７５以降は使用しない。
図１３は、ＹＣ抽出回路１０２の構成を示すブロック図である。
図１３において、入力されたデジタル映像データはそのままＹサンプルとして水平圧縮回路１０３へ、ＣＲサンプルとして水平圧縮回路１０４へ、ＣＢサンプルとして水平圧縮回路１０５へ出力される。また、スタート検出回路１０１から入力したスタート信号は、ＹＣ抽出回路１０２のカウンタ１３０に入力される。カウンタ１３０は２ビットのカウンタであり、スタート信号をトリガ信号としてクロック毎に１ずつカウント数を増加する。
カウンタ１３０の数値は、ＹＣ抽出回路１０２におけるＹイネーブラ１３１とＣＲイネーブラ１３２とＣＢイネーブラ１３３とに出力される。
【００６６】
図１４は、ＹＣ抽出回路１０２へ入力されるデジタル映像データと、各水平圧縮回路１０３、１０４、１０５へ出力される各サンプルと、各イネーブラ１３１、１３２、１３３から出力されるイネーブル信号等の出力タイミングを示す図である。
図１４に示すように、Ｙイネーブラ１３１は、カウンタが１と３の時に水平圧縮回路１０３に対してＹイネーブル信号を出力する。ＣＲイネーブラ１３２は、カウンタが２の時に水平圧縮回路１０４にＣＲイネーブル信号を出力する。ＣＢイネーブラ１３３は、カウンタが０の時に水平圧縮回路１０５にＣＢイネーブル信号を出力する。
【００６７】
図１５の（ａ）、（ｂ）、（ｃ）は、それぞれ水平圧縮回路１０３、１０４、１０５の構成を示すブロック図である。図１５の（ａ）において、水平圧縮回路１０３は、入力されたＹサンプルを有するデジタル映像データとＹイネーブル信号から、Ｙサンプルを抽出して、あらかじめ与えられたパラメータに従ってフィルタ１４１によりライン方向の圧縮あるいは伸張を行う。フィルタ１４１において、圧縮あるいは伸張されたＹ１サンプルは、Ｙイネーブル信号とともにＹ組立回路１４２に出力される。Ｙ組立回路１４２では、隣り合う２つのＹ１サンプルを多重し、書き込みＹイネーブル信号とともにラインバッファ１０６に出力する。水平圧縮回路１０３は、水平ブランキング及び垂直ブランキングのサンプルに関しては入力されたＹ１サンプルをそのままラインバッファ１０６に出力する。
【００６８】
図１５の（ｂ）において、水平圧縮回路１０４は入力されたＣＲサンプルを有するデジタル映像データとＣＲイネーブル信号から、ＣＲサンプルを抽出し、あらかじめ与えられたパラメータに従ってフィルタ１４３によりライン方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたＣＲ１サンプルは、書き込みＣＲイネーブル信号とともにラインバッファ１０７に出力する。水平圧縮回路１０４は、水平ブランキング及び垂直ブランキングのサンプルに関しては入力されたＣＲ１サンプルをそのままラインバッファ１０７に出力する。
【００６９】
図１５の（ｃ）において、水平圧縮回路１０５は入力されたＣＲサンプルを有するデジタル映像データとイネーブル信号から、ＣＢサンプルを抽出し、あらかじめ与えられたパラメータに従ってライン方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたＣＢ１サンプルは、書き込みＣＢイネーブル信号とともにラインバッファ１０８に出力する。水平圧縮回路１０５は、水平ブランキング及び垂直ブランキングのサンプルに関しては入力されたＣＢサンプルをそのままラインバッファ１０８に出力する。
【００７０】
図１６は、メモリ制御回路１１１の構成を示すブロック図である。
図１６において、カウンタ５１は入力されたスタート信号を、各クロック毎にインクリメント（カウントアップ）してカウンタ値を形成するカウンタである。カウンタ５１のカウンタ値は、ローアドレスデコーダ５２、カラムアドレスデコーダ５３、イネーブル制御回路５５に出力される。ローアドレスデコーダ５２では、メモリ１１０のローアドレスが生成される。カラムアドレスデコーダ５３では、メモリ１１０のカラムアドレスが生成される。これら生成されたローアドレスとカラムアドレスはアドレス多重回路５４で多重化され、メモリ１１０（図８）のアドレス入力端へ出力される。
イネーブル制御回路５５は、入力したカウンタ値から、メモリ１１０の出力イネーブル信号ＯＥ、書き込みイネーブル信号ＷＥ、ローアドレスイネーブル信号ＲＡＳ、カラムアドレスイネーブル信号ＣＡＳ、及びラインバッファ１０６、１０７、１０８へ読み出しイネーブル信号をそれぞれ生成する。
【００７１】
図１７は、メモリ１１０の１ラインの書き込みを示すタイミングチャートである。１ラインのデータは１１ブロックにわたって記録される。ここでは、１ブロックの書き込みについて説明する。１ブロック中には同一ラインのサンプルが３９個記録されている。この３９個のサンプルは同一ローアドレスに配置されるため、バースト書き込みが可能である。
図１７において、最初にローアドレスイネーブル信号ＲＡＳを立ち下げてＬにするとともに、最初のローアドレスＲＡ０をメモリ１１０のアドレスに出力する。その後クロック毎にカラムアドレスイネーブル信号ＣＡＳをアクティブにするとともに、カラムアドレスＣＡ０、ＣＡ１、ＣＡ２、・・・、ＣＡ３８を出力する。その後ローアドレスイネーブル信号ＲＡＳをディスエーブルにする。カラムアドレスＣＡ３８がメモリ１１０のアドレスに出力された後、カラムアドレスイネーブル信号を立ち上げるとともに、その１クロック前にラインバッファ１０６、１０７、１０８の読み出しイネーブル信号をアクティブにすることにより、データバス１０９に１ブロック中の同一ラインのデータが出力される。
【００７２】
上記の処理を１１ブロック分行うことにより１ラインのサンプルのメモリ１１０への書き込みを行う。この書き込みに要する時間は、２７ＭＨｚクロックの場合、１ブロックの書き込みが４１クロックであり、１ラインの１１ブロックでは１６．７μｓｅｃとなる。
ラインｍの書き込みを行う時、ｎ番目のローアドレスＲＡｎは下記式（７）で表される。
【００７３】
ＲＡｎ＝ｍ／１１＋ｎ （７）
【００７４】
また、ｎ番目のブロックのｐ番目のカラムアドレスＣＡｍｐは下記式（８）で表される。
【００７５】
ＣＡｍｐ＝ｍ ｍｏｄ １１ ＋ｐ （８）
【００７６】
図１８は、メモリ１１０の２カラム分のサンプルの読み出しのタイミングチャートである。２カラム分のサンプルは２１ブロックにわたって分布している。図１８を参照しつつ１ブロックの読み出しについて説明する。１ブロック中には同一カラムのサンプルが２５個記録されている。この２５個のサンプルは同一ローアドレスに配置されるため、バースト読み出しが可能である。
図１８において、最初にローアドレスイネーブル信号ＲＡＳを立ち下げてＬにするとともに、最初のローアドレスＲＡ０をメモリ１１０のアドレスに出力する。その後クロック毎にカラムアドレスイネーブル信号ＣＡＳをアクティブにするとともに、カラムアドレスＣＡ０、ＣＡ１、ＣＡ２、・・・、ＣＡ２４を出力する。その後ローアドレスイネーブル信号ＲＡＳをディスエーブルにする。カラムアドレスイネーブル信号ＣＡＳをアクティブにする毎に、アドレスのデータがメモリ１１０からデータバス１０９に出力される。
【００７７】
上記の処理を２１ブロック分行うことにより、２カラムのサンプルのメモリ１１０からの読み出しを行う。この読み出しに要する時間は、２７ＭＨｚの場合、１ブロックの読み出しが２７クロックであり、２１ブロックでは２１μｓｅｃとなる。
カラムｍの読み出しを行う時、ｎ番目のローアドレスＲＡｎは、下記式（９）で表される。
【００７８】
ＲＡｎ＝ｍ ／ ２１ （９）
【００７９】
また、ｎ番目のブロックのｐ番目のカラムアドレスＣＡｍｐは下記式（１０）で表される。
【００８０】
ＣＡｍｐ＝ｍ ｍｏｄ ２１ ＋ ｐ （１０）
【００８１】
メモリ制御回路１１１は、１フレーム期間（３３．３ｍｓ）に５２５ラインの書き込みと８５８カラムの読み出しを行う。この時、１フレーム分のライン書き込みと１フレーム分のカラム読み出しは、異なるバンクに対して行われることによって、同一フレームの読み出し途中での書き換えは生じない。
また、カラムの読み出しの際にあらかじめ与えられた水平オフセットに従い、ローアドレスとカラムアドレスをシフトすることによって、画面全体の水平方向へのシフトを行う。具体的には、カラムｍの読み出しを行う際、ｍにオフセットｓを加算してローアドレスＲＡｎ及びカラムアドレスＣＡｍｐの演算を行うことにより、画面を２ｍカラムずつシフトすることが可能である。
【００８２】
図１９は１フレーム期間のメモリ制御信号のタイミングチャートである。まず、１フレームを５２５分割する。その分割された期間の前半に１ラインの書き込みを行い、後半で２カラムの読み出しを行う。このタイミングはメモリ制御回路１１１に入力されたスタート信号に従う。
【００８３】
図２０は、垂直圧縮回路１１２の詳細の構成を示すブロック図である。図２０において、データバス１０９から入力されたデジタル映像データは、Ｙ１サンプル、ＣＲ１サンプル及びＣＢ１サンプルに分割される。Ｙ１サンプルはさらにカラムが偶数番目のサンプルと奇数番目のサンプルに分割される。偶数番目（０を含む）のＹ１サンプルは圧縮回路１６１に、奇数番目のＹ１サンプルは圧縮回路１６２に、ＣＲ１サンプルは圧縮回路１６３に、ＣＢ１サンプルは圧縮回路１６４にそれぞれ出力される。
垂直圧縮回路１１２におけるサンプルの分割は、データバス１０９のビットフィールドの最上位１０ビットを圧縮回路１６１に、その次の１０ビットを圧縮回路１６２に、その次の１０ビットを圧縮回路１６３に、最下位１０ビットを圧縮回路１６４に入力することにより行われる。
【００８４】
圧縮回路１６１は入力されたデータとスタート信号から、あらかじめ与えられたパラメータに従ってカラム方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたカラムが偶数番目のＹ２サンプルは、書き込みイネーブル信号とともにカラムバッファ１１３（図８）に出力する。
圧縮回路１６２は入力されたデータとスタート信号から、あらかじめ与えられたパラメータに従ってカラム方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたカラムが奇数番目のＹ２サンプルは、書き込みイネーブル信号とともにカラムバッファ１１３に出力する。
圧縮回路１６３は入力されたデータとスタート信号から、あらかじめ与えられたパラメータに従ってカラム方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたＣＲ２サンプルは、書き込みイネーブル信号とともにカラムバッファ１１３に出力する。
圧縮回路１６４は入力されたデータとスタート信号から、あらかじめ与えられたパラメータに従ってカラム方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたＣＢ２サンプルは、書き込みイネーブル信号とともにカラムバッファ１１３に出力する。
【００８５】
圧縮回路１６１、１６２、１６３、１６４が出力した各サンプルは、カラムバッファへの４０ビット幅の信号の最上位に圧縮回路１６１の出力するＹ２サンプルが、その次の１０ビットに圧縮回路１６２の出力するＹ２サンプルが、その次の１０ビットにＣＲ２サンプルが、最下位１０ビットにＣＢ２サンプルが多重されてカラムバッファ１１３に出力される。
カラムバッファ１１３では入力された各サンプルを書き込みイネーブル信号に従って一時保持する。
メモリ１１５のメモリマップは、前述したメモリ１１０のメモリマップと同一である。
【００８６】
図２１は、メモリ制御回路１１６の詳細な構成を示すブロック図である。
図２１において、カウンタ１７１はスタート信号が入力され、各クロック毎にインクリメント（カウントアップ）してカウント値を形成するカウンタである。カウンタ１７１のカウンタ値は、ローアドレスデコーダ１７２、カラムアドレスデコーダ１７３及びイネーブル制御回路１７５にそれぞれ出力される。ローアドレスデコーダ１７２では、メモリ１１５のローアドレスが生成される。カラムアドレスデコーダ１７３では、メモリ１１５のカラムアドレスが生成される。これらローアドレスとカラムアドレスはアドレス多重回路１７４で多重化されメモリ１１５のアドレス入力端へ出力される。
【００８７】
イネーブル制御回路１７５は、入力したカウンタ値から、メモリ１１５の出力イネーブル信号ＯＥ、書き込みイネーブル信号ＷＥ、ローアドレスイネーブル信号ＲＡＳ、カラムアドレスイネーブル信号ＣＡＳを生成する。また、イネーブル制御回路１７５はラインバッファ１１７、１１８、１１９の書き込みイネーブル信号と、カラムバッファ１１３の読み出しイネーブル信号を生成する。
【００８８】
図２２は、メモリ１１５の２カラムの書き込みのタイミングチャートである。２カラムのデータは２１ブロックにわたって分布している。ここでは１ブロックの書き込みについて説明する。１ブロック中には同一カラムのサンプルが２５個記録される。この２５個のサンプルは同一ローアドレスに配置される。
図２２において、最初にローアドレスイネーブル信号ＲＡＳを立ち下げＬにするとともに、最初のローアドレスＲＡ０をメモリ１１５のアドレスに出力する。その後クロック毎にカラムアドレスイネーブル信号ＣＡＳをアクティブにするとともに、カラムアドレスＣＡ０、ＣＡ１、ＣＡ２、・・・、ＣＡ２４を出力する。その後ローアドレスイネーブル信号ＲＡＳをディスエーブルにする。
また、カラムアドレスイネーブル信号ＣＡＳをアクティブにする毎にアドレスのデータがデータバス１１４に出力されるよう、カラムアドレスイネーブル信号ＣＡＳをアクティブにする１クロック前にカラムバッファ１１３の読み出しイネーブル信号を出力して、カラムバッファ１１３からデータが読み出される。
【００８９】
以上の処理を２１ブロック分行うことにより、２カラムのサンプルをカラムバッファ１１３から読み出しメモリ１１５に書き込む。このメモリ１１５に書き込むために要する時間は、１ブロックの書き込みが２７クロックであり、２１ブロックでは２１μｓｅｃである。
カラムｍの書き込みを行う時、ｎ番目のローアドレスＲＡｎは下記式（１１）で表される。
【００９０】
ＲＡｎ＝ｍ ／ ２１ （１１）
【００９１】
また、ｎ番目のブロックのｐ番目のカラムアドレスＣＡｍｐは下記式（１２）で表される。
【００９２】
ＣＡｍｐ＝ｍ ｍｏｄ ２１ ＋ ｐ （１２）
【００９３】
図２３は、メモリ１１５の１ラインの読み出しのタイミングチャートである。１ラインのデータは１１ブロックにわたって記録されている。ここでは、１ブロック分の読み出しについて説明する。１ブロック中には同一ラインのサンプルが３９個記録されている。この３９個のサンプルは同一ローアドレスに配置される。 図２３において、最初にローアドレスイネーブル信号ＲＡＳを立ち下げてＬにするとともに、最初のローアドレスＲＡ０をメモリ１１５のアドレスに出力する。その後クロック毎にカラムアドレスイネーブル信号ＣＡＳをアクティブにするとともに、カラムアドレスＣＡ０、ＣＡ１、ＣＡ２、・・・、ＣＡ３８を順に出力する。その後、ローアドレスイネーブル信号ＲＡＳをディスエーブルにする。次に、カラムアドレスイネーブル信号ＣＡＳをアクティブにしてデータがメモリ１１５へ出力されるタイミングにあわせてラインバッファ１１７、１１８、１１９の書き込みイネーブル信号をアクティブにする。このように、書き込みイネーブル信号がアクティブになることにより、データバス１１４に出力される１ブロックのデータはラインバッファ１１７、１１８、１１９へ書き込まれる。
【００９４】
上記の処理を１１ブロック分行うことにより、１ラインのサンプルをメモリ１１０から読み出し、ラインバッファ１１７、１１８、１１９への書き込みが行われる。このラインバッファ１１７、１１８、１１９への書き込みに要する時間は、２７ＭＨｚクロックの場合、１ブロックの書き込みが４１クロックであり、１１ブロックでは１６．７μｓｅｃである。
ラインｍの読み出しを行う時、ｎ番目のローアドレスＲＡｎは下記式（１３）で表される。
【００９５】
ＲＡｎ＝ｍ／１１＋ｎ （１３）
【００９６】
また、ｎ番目のブロックのｐ番目のカラムアドレスＣＡｍｐは下記式（１４）で表される。
【００９７】
ＣＡｍｐ＝ｍ ｍｏｄ １１ ＋ｐ （１４）
【００９８】
メモリ制御回路１１６は、１フレーム期間（３３．３ｍｓ）に５２５ラインの読み出しと８５８カラムの書き込みを行う。この時、１フレーム分のライン読み出しと１フレーム分のカラム書き込みは、異なるバンクに対して行われることによって、同一フレームの読み出し途中での書き換えを生じさせることがない。
また、ラインの読み出しの際にあらかじめ与えられた垂直オフセットに従い、ローアドレスとカラムアドレスをシフトすることによって、画面全体の縦方向へのシフトを行う。具体的には、ラインｍの読み出しを行う際、ｍにオフセットｓを加算してローアドレスＲＡｎ及びカラムアドレスＣＡｍｐの演算を行うことにより、画面をｍラインずつシフトすることが可能である。
【００９９】
図２４は１フレーム期間のメモリ制御信号のタイミングチャートである。図２４において、まず１フレームを５２５分割する。その分割された期間の前半に１ラインの読み出しを行い、後半で２カラムの書き込みを行う。このタイミングはメモリ制御回路１１６に入力されたスタート信号に従う。
【０１００】
図２５はＹＣ組立回路１２０の詳細を示すブロック図である。図２５において、カウンタ１８１は、入力されたスタート信号によってクロック毎に１インクリメントするカウンタである。イネーブラ１８２は、カウンタ１８１のカウント値に従ってラインバッファ１１７、１１８、１１９からＹ２サンプル、ＣＲ２サンプル、ＣＢ２サンプルを読み出すイネーブル信号を生成する。
【０１０１】
輝度変換回路１８３は、ラインバッファ１１７の出力するＹ２サンプルを輝度変換を行いＹ３サンプルとしてセレクタ１８６に出力する。色差変換回路１８４はラインバッファ１１８の出力するＣＲ２サンプルとラインバッファ１１９の出力するＣＢ２サンプルに対して色空間の変換を行い、ＣＲ３サンプル、ＣＢ３サンプルとしてセレクタ１８６に出力する。
また、ブランキング生成回路１８５は、デジタル映像データに必要な水平、垂直ブランキングの信号を生成する。
セレクタ１８６はＹ３サンプル、ＣＲ３サンプル、ＣＢ３サンプル及び水平、垂直ブランキング信号をカウンタ１８１の値によって選択することでデジタル映像信号を組み立てて出力する。
【０１０２】
以上のように、実施例２の映像編集装置によれば、デジタル映像データの入出力のクロック周波数と同じ２７ＭＨｚで動作することが可能な画像編集装置を映像品質を十分維持しつつ、特殊な装置を設けることなく構築することができる。
【０１０３】
【発明の効果】
以上、実施例で詳細に説明したように本発明は以下の効果を有する。
本発明の映像編集方法は、１フレームの画面を複数のサブ画面に分割し、メモリに映像データを蓄積する際に、同一サブ画面に属する映像データをメモリの同一ローアドレスに蓄積する。この映像編集方法によれば通常のクロック周波数の２７ＭＨｚのメモリを用いて垂直方向及び水平方向に圧縮や伸張などの画像処理を行い、高い品質で映像の編集が実施できる。
また、本発明の映像編集装置によれば、圧縮や伸張等の処理において所望の品質を得られるフィルタを構成でき、メモリのアクセスにおいて、ライン方向あるいはカラム方向のどちらの方向のバーストアクセスも可能であり、デジタル映像データの２７ＭＨｚに同期したメモリ動作が可能な低コストな映像編集装置を実現することができる。
【図面の簡単の説明】
【図１】本発明に係る実施例１の映像編集装置のブロック図である。
【図２】本発明に係る実施例１における入力信号のフォーマットを示す図である。
【図３】本発明に係る実施例１のメモリのメモリマップである。
【図４】本発明に係る実施例１の画面のブロック配置図である。
【図５】本発明に係る実施例１における分割されたブロックのサンプル配置を示す図である。
【図６】本発明に係る実施例１のサンプルのメモリマップである。
【図７】本発明に係る実施例１のメモリにおけるタイミングチャートである。
【図８】本発明に係る実施例２の映像編集装置のブロック図である。
【図９】本発明に係る実施例２の多重回路１２１の詳細を示すブロック図である。
【図１０】本発明に係る実施例２のメモリ１１０のメモリマップである。
【図１１】本発明に係る実施例２の画面のブロック配置図である。
【図１２】本発明に係る実施例２のサンプルのメモリマップである。
【図１３】本発明に係る実施例２のＹＣ抽出回路１０２の詳細を示すブロック図である。
【図１４】本発明に係る実施例２におけるＹＣ抽出回路のタイミングチャートである。
【図１５】本発明に係る実施例２の水平圧縮回路１０３の詳細を示すブロック図である。
【図１６】本発明に係る実施例２のメモリ制御回路１１１の詳細を示すブロック図である。
【図１７】本発明に係る実施例２のメモリ１１０におけるライン書き込みのタイミングチャートである。
【図１８】本発明に係る実施例２のメモリ１１０におけるカラム読み出しのタイミングチャートである。
【図１９】本発明に係る実施例２のデータバス１０９におけるタイミングチャートである。
【図２０】本発明に係る実施例２の垂直圧縮回路１１２の詳細を示すブロック図である。
【図２１】本発明に係る実施例２のメモリ制御回路１１６の詳細を示すブロック図である。
【図２２】本発明に係る実施例２のメモリ１１５におけるカラム書き込みのタイミングチャートである。
【図２３】本発明に係る実施例２のメモリ１１５におけるライン読み出しのタイミングチャートである。
【図２４】本発明に係る実施例２のデータバス１１４におけるタイミングチャートである。
【図２５】本発明に係る実施例２のＹＣ組立回路１２０の詳細を示すブロック図である。
【図２６】従来の映像編集装置の構成を示すブロック図である。
【図２７】メモリを用いた従来の映像編集装置の構成を示すブロック図である。
【図２８】メモリを用いた従来の映像編集装置のメモリのメモリマップである。
【符号の説明】
１、１０２ ＹＣ抽出回路
２、３、４、８、９、１０ メモリ
５、６、７ 編集回路
１１ アドレス制御回路
１２、１２０ ＹＣ組立回路
５１、１３０、１７１、１８１ カウンタ
５２、１７２ ローアドレスデコーダ
５３、１７３ カラムアドレスデコーダ
５４、１７４ アドレス多重回路
５５、１７５ イネーブル制御回路
１０１ スタート検出回路
１０３、１０４、１０５ 水平圧縮回路
１０６、１０７、１０８、１１７、１１８、１１９ ラインバッファ
１０９、１１４ データバス
１１０、１１５ メモリ
１１１、１１６ メモリ制御回路
１１２ 垂直圧縮回路
１１３ カラムバッファ
１２１ 多重回路
１３０ カウンタ
１３１ Ｙイネーブラ
１３２ ＣＲイネーブラ
１３３ ＣＢイネーブラ
１４１、１４３、１４４ フィルタ
１４２ Ｙ組立回路
１６１、１６２、１６３、１６４ 圧縮回路
１８２ イネーブラ
１８３ 輝度変換回路
１８４ 色差変換回路
１８５ ブランキング生成回路
１８６ セレクタ
Claims (11)
- デジタル映像データを編集する映像編集方法において、
デジタル映像デ−タの１フレームの画面を複数のサブ画面に分割する工程、
メモリのアドレスを上位アドレスであるローアドレスと下位アドレスであるカラムアドレスに分け、前記１フレームにおける同一のサブ画面のデジタル映像データを前記メモリの同一ローアドレスに蓄積する工程、及び
前記ローアドレスと前記カラムアドレスを用いて前記メモリのデジタル映像データにアクセスする工程、
を有することを特徴とする映像編集方法。 - デジタル映像データのサンプル毎で輝度信号サンプルと２つの色差信号サンプルに分割され、ライン毎に多重されて輝度信号ストリーム（以下、Ｙストリームと記す）と２つの色差信号ストリーム（ＣＲストリーム、ＣＢストリームと記す）のそれぞれを形成する分割工程、
前記Ｙストリームをライン毎に編集したＹ１サンプルにより構成されたＹ１ストリームを形成する第１の編集工程、
前記ＣＲストリームをライン毎に編集したＣＲ１サンプルにより構成されたＣＲ１ストリームを形成する第２の編集工程、
前記ＣＢストリームをライン毎に編集したＣＢ１サンプルにより構成されたＣＢ１ストリームを形成する第３の編集工程、
前記Ｙ１ストリームと前記ＣＲ１ストリームと前記ＣＢ１ストリームをメモリに蓄積する第１の蓄積工程、
前記第１の蓄積工程において出力された同一カラムアドレスのＹ１サンプルにより構成されたＹ１'ストリームをカラムアドレス毎に編集して、Ｙ２サンプルにより構成されたＹ２ストリームを形成する第４の編集工程、
前記第１の蓄積工程において出力された同一カラムアドレスのＣＲ１サンプルにより構成されたＣＲ１'ストリームをカラムアドレス毎に編集して、ＣＲ２サンプルにより構成されたＣＲ２ストリームを形成する第５の編集工程、
前記第１の蓄積工程において出力された同一カラムアドレスのＣＢ１サンプルにより構成されたＣＢ１'ストリームをカラムアドレス毎に編集して、ＣＢ２サンプルにより構成されたＣＢ２ストリームを形成する第６の編集工程、
前記Ｙ２ストリームと前記ＣＲ２ストリームと前記ＣＢ２ストリームをメモリに蓄積する第２の蓄積工程、及び
前記第２の蓄積工程において出力された同一ラインのＹ２サンプルにより構成されたＹ２'ストリームとＣＲ２サンプルにより構成されたＣＲ２'ストリームとＣＢ２サンプルにより構成されたＣＢ２'ストリームが入力され、サンプル毎に前記Ｙ２サンプルと前記ＣＲ２サンプルと前記ＣＢ２サンプルを多重して出力する組立工程、
を有することを特徴とする映像編集方法。 - デジタル映像データを編集する映像編集装置において、
デジタル映像デ−タの１フレームの画面を複数のサブ画面に分割する分割回路と、
メモリのアドレスを上位アドレスであるローアドレスと下位アドレスであるカラムアドレスに分け、前記１フレームにおける同一のサブ画面のデジタル映像データを前記メモリの同一ローアドレスに蓄積する蓄積回路を具備し、
前記蓄積回路において前記ローアドレスと前記カラムアドレスを用いて前記メモリのデジタル映像データにアクセスするよう構成されたことを特徴とする映像編集装置。 - デジタル映像データのサンプル毎で輝度信号サンプルと２つの色差信号サンプルに分割され、ライン毎に多重されて輝度信号ストリーム（以下、Ｙストリームと記す）と２つの色差信号ストリーム（ＣＲストリーム、ＣＢストリームと記す）のそれぞれを形成する分割回路、
前記Ｙストリームをライン毎に編集したＹ１サンプルにより構成されたＹ１ストリームを形成する第１の編集回路、
前記ＣＲストリームをライン毎に編集したＣＲ１サンプルにより構成されたＣＲ１ストリームを形成する第２の編集回路、
前記ＣＢストリームをライン毎に編集したＣＢ１サンプルにより構成されたＣＢ１ストリームを形成する第３の編集回路、
前記Ｙ１ストリームと前記ＣＲ１ストリームと前記ＣＢ１ストリームをメモリに蓄積する第１の蓄積回路、
前記第１の蓄積回路から出力された同一カラムアドレスのＹ１サンプルにより構成されたＹ１'ストリームをカラムアドレス毎に編集して、Ｙ２サンプルにより構成されたＹ２ストリームを形成する第４の編集回路、
前記第１の蓄積回路から出力された同一カラムアドレスのＣＲ１サンプルにより構成されたＣＲ１'ストリームをカラムアドレス毎に編集して、ＣＲ２サンプルにより構成されたＣＲ２ストリームを形成する第５の編集回路、
前記第１の蓄積回路から出力された同一カラムアドレスのＣＢ１サンプルにより構成されたＣＢ１'ストリームをカラムアドレス毎に編集して、ＣＢ２サンプルにより構成されたＣＢ２ストリームを形成する第６の編集回路、
前記Ｙ２ストリームと前記ＣＲ２ストリームと前記ＣＢ２ストリームをメモリに蓄積する第２の蓄積回路、及び
前記第２の蓄積回路から出力された同一ラインのＹ２サンプルにより構成されたＹ２'ストリームとＣＲ２サンプルにより構成されたＣＲ２'ストリームとＣＢ２サンプルにより構成されたＣＢ２'ストリームが入力され、サンプル毎に前記Ｙ２サンプルと前記ＣＲ２サンプルと前記ＣＢ２サンプルを多重して出力する組立回路、
を具備することを特徴とする映像編集装置。 - 前記第１の蓄積回路が、Ｙ１サンプルを蓄積する第１のメモリと、ＣＲ１サンプルを蓄積する第２のメモリと、ＣＢ１サンプルを蓄積する第３のメモリとを有し、
前記第１のメモリと前記第２のメモリと前記第３のメモリが、それぞれのアドレスを上位アドレスであるローアドレスと下位アドレスであるカラムアドレスに分割してアクセスするよう構成され、
１フレームを構成するＹ１サンプルを格子状に分割してサブ画面とし、前記第１のメモリの同一ローアドレスには各サブ画面を構成する全てのＹ１サンプルが蓄積され、
１フレームを構成するＣＲ１サンプルを格子状に分割してサブ画面とし、前記第２のメモリの同一ローアドレスには各サブ画面を構成する全てのＣＲ１サンプルが蓄積され、そして
１フレームを構成するＣＢ１サンプルを格子状に分割してサブ画面とし、前記第３のメモリの同一ローアドレスには、各サブ画面を構成する全てのＣＢ１サンプルを蓄積されるよう構成されたことを特徴とする請求項４記載の映像編集装置。 - 前記第２の蓄積回路が、Ｙ２サンプルを蓄積する第４のメモリと、ＣＲ２サンプルを蓄積する第５のメモリと、ＣＢ２サンプルを蓄積する第６のメモリとを有し、
前記第４のメモリと前記第５のメモリと前記第６のメモリが、それぞれのアドレスを上位アドレスであるローアドレスと下位アドレスであるカラムアドレスに分割してアクセスするよう構成され、
１フレームを構成するＹ２サンプルを格子状に分割してサブ画面とし、前記第４のメモリの同一ローアドレスには各サブ画面を構成する全てのＹ２サンプルが蓄積され、
１フレームを構成するＣＲ２サンプルを格子状に分割してサブ画面とし、前記第５のメモリの同一ローアドレスには各サブ画面を構成する全てのＣＲ２サンプルが蓄積され、そして
１フレームを構成するＣＢ２サンプルを格子状に分割してサブ画面とし、前記第６のメモリの同一ローアドレスには各サブ画面を構成する全てのＣＢ２サンプルが蓄積されるよう構成されたことを特徴とする請求項４記載の映像編集装置。 - 前記第１の蓄積回路は、同一ラインで隣り合う２つのＹ１サンプルと、画面上における前記Ｙ１サンプルの近傍にある一つのＣＲ１サンプルと、画面上における前記Ｙ１サンプルの近傍にある一つのＣＢ１サンプルとを多重化する多重回路、及び
前記多重化した４つのサンプルを同一アドレスに蓄積する第７のメモリを具備することを特徴とする請求項４記載の映像編集装置。 - 前記第２の蓄積回路は、同一ラインで隣り合う２つのＹ２サンプルと、画面上における前記Ｙ２サンプルの近傍にある一つのＣＲ２サンプルと、画面上における前記Ｙ２サンプルの近傍にある一つのＣＢ２サンプルとを多重化する多重回路、及び
前記多重化した４つのサンプルを同一アドレスに蓄積する第８のメモリを具備することを特徴とする請求項４記載の映像編集装置。 - 前記第１の蓄積回路が、入力されたデジタル映像データの１ラインにおける前半で前記Ｙ１ストリームと前記ＣＲ１ストリームと前記ＣＢ１ストリームとを蓄積し、入力されたデジタル映像データの１ラインにおける後半で前記Ｙ１'ストリームと前記ＣＲ１'ストリームと前記ＣＢ１'ストリームとを出力し、
前記第２の蓄積回路が、入力されたデジタル映像データの１ラインにおける前半で前記Ｙ２ストリームと前記ＣＲ２ストリームと前記ＣＢ２ストリームとを蓄積し、入力されたデジタル映像データの１ラインにおける後半で前記Ｙ２'ストリームと前記ＣＲ２'ストリームと前記ＣＢ２'ストリームとを出力するよう構成されたことを特徴とする請求項４記載の映像編集装置。 - 前記第７のメモリが、１フレームを構成するＹ１サンプルを格子状に分割してサブ画面とし、同一ローアドレスには各サブ画面を構成する全てのＹ１サンプル、ＣＲ１サンプル及びＣＢ１サンプルを蓄積するよう構成されたことを特徴とする請求項７記載の映像編集装置。
- 前記第８のメモリが、１フレームを構成するＹ２サンプルを格子状に分割してサブ画面とし、同一ローアドレスには各サブ画面を構成する全てのＹ２サンプル、ＣＲ２サンプル及びＣＢ２サンプルを蓄積するよう構成されたことを特徴とする請求項８記載の映像編集装置。
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