JP3616709B2 - データ再生回路 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、入力するビット同期用の信号から作成した再生クロック信号により入力データを再生するデータ再生回路に関するものである。
【0002】
【従来の技術】
選択呼出信号は、通常POCSAG(Post Office Code Standardization Advisory Group)と呼ばれるディジタル信号プロトコルに沿って送受信される。この選択呼出信号は、文献「POCSAG方式無線呼出システム RCR STD−42」(電波システム開発センター、平成6年11月10日策定)に示されている。
【0003】
POCSAG方式では、情報信号を送信する前に、ビット同期のために、送信ビットレートで最低576ビットの1,0の繰り返しを送信する。これはプリアンブルと呼ばれる。そして、このプリアンブルに続いて情報信号が送信される。通常の選択呼出信号受信機(ポケットベル等)では、このプリアンブルを受信しているときにビット同期をとることが行われる。
【0004】
図5は上記したようなビット同期をとりデータ再生を行うための従来のデータ再生回路を示す図である。この回路は、位相比較器1で入力信号とディジタル制御発振器3の出力クロック(再生クロック)の位相を比較して、その結果をループフィルタ2を通した後にディジタル制御発振器3に入力するようPLLループで構成したものである。そして、このディジタル制御発振器3で得られる再生クロックをFF(フリップフロップ)回路4に入力して、その再生クロックの立ち下がりエッジで入力信号をサンプリングして、データ再生するものである。この従来のデータ再生回路では、図6に示すように、入力信号のデューティが50%であれば、プリアンブルを常に再生できていた。
【0005】
【発明が解決しようとする課題】
ところが、選択呼出受信機では、通常、25%〜75%のデューティのプリアンブルでもプリアンブルとして認識しなければならないが、図7に示すように、電波状態によって一部が欠け(斜線部分)デューティが50%で受信できない場合には、同期がかかりきらない初期の段階で、プリアンブルを再生できない場合があった。これは、FF回路4においてデータを取り込むタイミングが遅れるためである。
【0006】
本発明は以上のような点に鑑みてなされたものであり、その目的は、再生クロックの立ち上がりエッジと立ち下がりエッジの両方を使用して、高速にデータ再生が行われるようにすることである。
【0007】
【課題を解決するための手段】
上記目的を達成するための第1の発明は、少なくとも2つ以上の1,0の繰り返しからなるビット同期用の同期信号を含むディジタル信号を再生するデータ再生回路において、前記同期信号と同じビット周期をもつ再生クロックを生成するクロック再生手段と、前記再生クロックの立ち上がり又は立ち下がりの一方のエッジで入力信号をサンプリングする第1のサンプリング手段と、前記再生クロックの立ち上がり又は立ち下がりの他方のエッジで入力信号をサンプリングする第2のサンプリング手段と、前記第1のサンプリング手段が前記入力信号の2ビット以上の1,0の繰り返しを検出せず、前記第2のサンプリング手段がその繰り返しを検出したとき、前記クロック再生手段を制御して前記再生クロックを反転させる判定手段と、を具備し、前記第1のサンプリング手段の出力データを再生データとするよう構成した。
第2の発明は、第1の発明において、前記クロック再生手段が、前記同期信号の受信期間のみ前記判定手段の制御を受け、その後は再生クロックの極性を保持するよう構成した。
第3の発明は、少なくとも2つ以上の1,0の繰り返しからなるビット同期用の同期信号を含むディジタル信号を再生するデータ再生回路において、前記同期信号と同じビット周期をもつ再生クロックを生成するクロック再生手段と、前記再生クロックの立ち上がり又は立ち下がりの一方のエッジで入力信号をサンプリングする第1のサンプリング手段と、前記再生クロックの立ち上がり立ち下がりの他方のエッジで入力信号をサンプリングする第2のサンプリング手段と、前記第1、第2のサンプリング手段のうち、前記入力信号の2ビット以上の1,0の繰り返しを検出した側のサンプリング手段の出力信号を再生データとして選択する選択手段と、を具備するよう構成した。
第4の発明は、第3の発明において、前記選択手段が、前記同期信号の受信期間のみ動作し、その後は選択状態を保持するよう構成した。
【0008】
【発明の実施の形態】
[第1の実施の形態]
図1は本発明の第1の実施の形態のデータ再生回路のブロック図である。前述した図5に示したものと同一のものには、同一の符号を付している。5,6は直列データを入力して3ビットの並列データを出力するS/P(シリアル/パラレル)変換器であり、その一方のS/P変換器5は再生クロックの立ち下がりエッジで入力信号をサンプリングし、他方のS/P変換器6は再生クロックの立ち上がりエッジで入力信号をサンプリングする。7は再生クロックを反転させるためのインバータである。8は両S/P変換回路5,6の3ビットデータを比較して判定する判定器、9はプリアンブル受信時のみゲートを開くAND回路であり、この出力はディジタル制御発振器3の極性制御端子に入力している。なお、再生データは、再生クロックの立ち下がりエッジで入力信号をサンプリングするS/P変換器5の第1ビット目の出力から取り出している。
【0009】
以下、図2を参照して動作を説明する。入力する信号は、前記した図6に示した入力信号と同じとする。ディジタル制御発信器3で得られる再生クロックの立ち下がりエッジの時刻t1、t3、t5では、S/P変換器5のサンプリングデータは0,0,0であり、再生クロックの立ち上がりエッジの時刻t2,t4、t6では、S/P変換器6のサンプリングデータは1,0,1である。
【0010】
このように、再生データを取り出す側のS/P変換器5の出力データのビット列が「000」のとき、他方のS/P変換器6の出力データのビット列が「101」であれば、判定器8が「1」をAND回路9を経由して、ディジタル制御発振器3に送る。このため、このディジタル制御発振器3から出力する再生クロックの位相が反転する。
【0011】
再生クロックが反転した後は、S/P変換器5の第1ビット目の端子からプリアンブルが正常に再生されるようになる。なお、プリアンブル受信時以外では、AND回路9がゲートを閉じるので、ディジタル制御発振器3はプリアンブル受信以降は判定器8の判定結果の影響を受けない。
【0012】
図3は、判定器8の判定内容を示す図である。この判定器8は、再生クロックの立ち下がりエッジでデータを取り込むS/P変換器5の出力に「000」又は「111」のように同じデータが連続する(プリアンブルが受信できない)ときに、再生クロックの立ち上がりエッジでデータを取り込むS/P変換器6の出力に「101」又は「010」のように同じデータが続かない(プリアンブルを受信している)とき、動作して「1」を出力し再生クロックを反転させる。また、S/P変換器5の出力データに3ビットの内で1ビットでも変化があるときは、プリアンブル受信可能として、S/P変換器6のデータ如何にかかわらず、判定器8は「0」を出力する。
【0013】
以上から、入力信号のプリアンブル部分がノイズ等により劣化してそのデューティを50%で受信できない場合であっても、その入力信号の受信開始後早期にプリアンブルに同期したビット同期信号を再生することができる。
【0014】
[第2の実施の形態]
図4は第2の実施の形態のデータ再生回路を示す図である。ここでは、図1に示した回路に対して、選択部10を新たに設け、この選択部10においてS/P変換部5またはS/P変換器6の第1ビット目の出力を選択して再生データとして出力するようにしている。判定器8では、「101」又は「010」のビット列、つまりプリアンブルが得られた側のS/P変換器の出力を選択部10が選択するよう、その選択部10を制御する。なお、ディジタル制御発振器3は制御していない。また、この選択部10はプリアンブル受信が終了した後は、その選択状態を保持する。
【0015】
従って、この実施の形態でも、入力信号のプリアンブル部分がノイズ等により劣化してそのデューティを50%で受信できない場合であっても、その入力信号の受信開始後早期にプリアンブルに同期したビット同期信号を再生することができる。
【0016】
[他の実施の形態]
なお、第1の実施の形態では、S/P変化器5の第1ビット目の出力を再生データとして取り出していたが、S/P変換器6の第1ビット目の出力を再生データとするときは、そのS/P変換器6の出力が「000」又は「111」で且つのS/P変換器5の出力が「101」又は「010」のときに、再生クロックを反転させればよい。
【0017】
また、前記したS/P変換器5,6は、出力データが3ビットに限られるものではない。例えば4ビットにした場合には、第1の実施の形態では、一方のS/P変換器5が「1010」又は「0101」のビット列を検出できなかったときに、他方のS/P変換器6がそれを検出すると、再生クロックを反転させればよい。同様に、S/P変換器5,6の出力ビット長を2ビット以上の何ビットにしようとも、一方のS/P変換器5が「1010・・・・・」又は「0101・・・・・」のビット列を検出できなかったときに、他方のS/P変換器6がそれを検出すると、再生クロックを反転させればよい。
【0018】
また、一方のS/P変換器5が再生クロックの立ち上がりエッジで入力信号をサンプリングし、他方のS/P変換器6が立ち上がりエッジで入力信号をサンプリングするようにしても良い。
【0019】
また、上記では、POCSAG方式の呼出信号を受信する場合について説明したが、「1」、「0」の繰り返しからなるビット同期信号を含む信号を再生するすべての装置に適用できる。
【0020】
【発明の効果】
以上から本発明によれば、入力信号がノイズ等により劣化していても、入力信号の受信開始後早期に、つまり高速にビット同期信号を再生することができるようになるという利点がある。
【図面の簡単な説明】
【図1】第1の実施の形態のデータ再生回路のブロック図である。
【図2】同データ再生回路の動作波形図である。
【図3】同データ再生回路の判定器の判定内容の説明図である。
【図4】第2の実施の形態のデータ再生回路のブロック図である。
【図5】従来のデータ再生回路のブロック図である。
【図6】従来のデータ再生回路のデューティ50%の入力信号受信時の動作波形図である。
【図7】従来のデータ再生回路の劣化した入力信号受信時の動作波形図である。
【発明の属する技術分野】
本発明は、入力するビット同期用の信号から作成した再生クロック信号により入力データを再生するデータ再生回路に関するものである。
【0002】
【従来の技術】
選択呼出信号は、通常POCSAG(Post Office Code Standardization Advisory Group)と呼ばれるディジタル信号プロトコルに沿って送受信される。この選択呼出信号は、文献「POCSAG方式無線呼出システム RCR STD−42」(電波システム開発センター、平成6年11月10日策定)に示されている。
【0003】
POCSAG方式では、情報信号を送信する前に、ビット同期のために、送信ビットレートで最低576ビットの1,0の繰り返しを送信する。これはプリアンブルと呼ばれる。そして、このプリアンブルに続いて情報信号が送信される。通常の選択呼出信号受信機(ポケットベル等)では、このプリアンブルを受信しているときにビット同期をとることが行われる。
【0004】
図5は上記したようなビット同期をとりデータ再生を行うための従来のデータ再生回路を示す図である。この回路は、位相比較器1で入力信号とディジタル制御発振器3の出力クロック(再生クロック)の位相を比較して、その結果をループフィルタ2を通した後にディジタル制御発振器3に入力するようPLLループで構成したものである。そして、このディジタル制御発振器3で得られる再生クロックをFF(フリップフロップ)回路4に入力して、その再生クロックの立ち下がりエッジで入力信号をサンプリングして、データ再生するものである。この従来のデータ再生回路では、図6に示すように、入力信号のデューティが50%であれば、プリアンブルを常に再生できていた。
【0005】
【発明が解決しようとする課題】
ところが、選択呼出受信機では、通常、25%〜75%のデューティのプリアンブルでもプリアンブルとして認識しなければならないが、図7に示すように、電波状態によって一部が欠け(斜線部分)デューティが50%で受信できない場合には、同期がかかりきらない初期の段階で、プリアンブルを再生できない場合があった。これは、FF回路4においてデータを取り込むタイミングが遅れるためである。
【0006】
本発明は以上のような点に鑑みてなされたものであり、その目的は、再生クロックの立ち上がりエッジと立ち下がりエッジの両方を使用して、高速にデータ再生が行われるようにすることである。
【0007】
【課題を解決するための手段】
上記目的を達成するための第1の発明は、少なくとも2つ以上の1,0の繰り返しからなるビット同期用の同期信号を含むディジタル信号を再生するデータ再生回路において、前記同期信号と同じビット周期をもつ再生クロックを生成するクロック再生手段と、前記再生クロックの立ち上がり又は立ち下がりの一方のエッジで入力信号をサンプリングする第1のサンプリング手段と、前記再生クロックの立ち上がり又は立ち下がりの他方のエッジで入力信号をサンプリングする第2のサンプリング手段と、前記第1のサンプリング手段が前記入力信号の2ビット以上の1,0の繰り返しを検出せず、前記第2のサンプリング手段がその繰り返しを検出したとき、前記クロック再生手段を制御して前記再生クロックを反転させる判定手段と、を具備し、前記第1のサンプリング手段の出力データを再生データとするよう構成した。
第2の発明は、第1の発明において、前記クロック再生手段が、前記同期信号の受信期間のみ前記判定手段の制御を受け、その後は再生クロックの極性を保持するよう構成した。
第3の発明は、少なくとも2つ以上の1,0の繰り返しからなるビット同期用の同期信号を含むディジタル信号を再生するデータ再生回路において、前記同期信号と同じビット周期をもつ再生クロックを生成するクロック再生手段と、前記再生クロックの立ち上がり又は立ち下がりの一方のエッジで入力信号をサンプリングする第1のサンプリング手段と、前記再生クロックの立ち上がり立ち下がりの他方のエッジで入力信号をサンプリングする第2のサンプリング手段と、前記第1、第2のサンプリング手段のうち、前記入力信号の2ビット以上の1,0の繰り返しを検出した側のサンプリング手段の出力信号を再生データとして選択する選択手段と、を具備するよう構成した。
第4の発明は、第3の発明において、前記選択手段が、前記同期信号の受信期間のみ動作し、その後は選択状態を保持するよう構成した。
【0008】
【発明の実施の形態】
[第1の実施の形態]
図1は本発明の第1の実施の形態のデータ再生回路のブロック図である。前述した図5に示したものと同一のものには、同一の符号を付している。5,6は直列データを入力して3ビットの並列データを出力するS/P(シリアル/パラレル)変換器であり、その一方のS/P変換器5は再生クロックの立ち下がりエッジで入力信号をサンプリングし、他方のS/P変換器6は再生クロックの立ち上がりエッジで入力信号をサンプリングする。7は再生クロックを反転させるためのインバータである。8は両S/P変換回路5,6の3ビットデータを比較して判定する判定器、9はプリアンブル受信時のみゲートを開くAND回路であり、この出力はディジタル制御発振器3の極性制御端子に入力している。なお、再生データは、再生クロックの立ち下がりエッジで入力信号をサンプリングするS/P変換器5の第1ビット目の出力から取り出している。
【0009】
以下、図2を参照して動作を説明する。入力する信号は、前記した図6に示した入力信号と同じとする。ディジタル制御発信器3で得られる再生クロックの立ち下がりエッジの時刻t1、t3、t5では、S/P変換器5のサンプリングデータは0,0,0であり、再生クロックの立ち上がりエッジの時刻t2,t4、t6では、S/P変換器6のサンプリングデータは1,0,1である。
【0010】
このように、再生データを取り出す側のS/P変換器5の出力データのビット列が「000」のとき、他方のS/P変換器6の出力データのビット列が「101」であれば、判定器8が「1」をAND回路9を経由して、ディジタル制御発振器3に送る。このため、このディジタル制御発振器3から出力する再生クロックの位相が反転する。
【0011】
再生クロックが反転した後は、S/P変換器5の第1ビット目の端子からプリアンブルが正常に再生されるようになる。なお、プリアンブル受信時以外では、AND回路9がゲートを閉じるので、ディジタル制御発振器3はプリアンブル受信以降は判定器8の判定結果の影響を受けない。
【0012】
図3は、判定器8の判定内容を示す図である。この判定器8は、再生クロックの立ち下がりエッジでデータを取り込むS/P変換器5の出力に「000」又は「111」のように同じデータが連続する(プリアンブルが受信できない)ときに、再生クロックの立ち上がりエッジでデータを取り込むS/P変換器6の出力に「101」又は「010」のように同じデータが続かない(プリアンブルを受信している)とき、動作して「1」を出力し再生クロックを反転させる。また、S/P変換器5の出力データに3ビットの内で1ビットでも変化があるときは、プリアンブル受信可能として、S/P変換器6のデータ如何にかかわらず、判定器8は「0」を出力する。
【0013】
以上から、入力信号のプリアンブル部分がノイズ等により劣化してそのデューティを50%で受信できない場合であっても、その入力信号の受信開始後早期にプリアンブルに同期したビット同期信号を再生することができる。
【0014】
[第2の実施の形態]
図4は第2の実施の形態のデータ再生回路を示す図である。ここでは、図1に示した回路に対して、選択部10を新たに設け、この選択部10においてS/P変換部5またはS/P変換器6の第1ビット目の出力を選択して再生データとして出力するようにしている。判定器8では、「101」又は「010」のビット列、つまりプリアンブルが得られた側のS/P変換器の出力を選択部10が選択するよう、その選択部10を制御する。なお、ディジタル制御発振器3は制御していない。また、この選択部10はプリアンブル受信が終了した後は、その選択状態を保持する。
【0015】
従って、この実施の形態でも、入力信号のプリアンブル部分がノイズ等により劣化してそのデューティを50%で受信できない場合であっても、その入力信号の受信開始後早期にプリアンブルに同期したビット同期信号を再生することができる。
【0016】
[他の実施の形態]
なお、第1の実施の形態では、S/P変化器5の第1ビット目の出力を再生データとして取り出していたが、S/P変換器6の第1ビット目の出力を再生データとするときは、そのS/P変換器6の出力が「000」又は「111」で且つのS/P変換器5の出力が「101」又は「010」のときに、再生クロックを反転させればよい。
【0017】
また、前記したS/P変換器5,6は、出力データが3ビットに限られるものではない。例えば4ビットにした場合には、第1の実施の形態では、一方のS/P変換器5が「1010」又は「0101」のビット列を検出できなかったときに、他方のS/P変換器6がそれを検出すると、再生クロックを反転させればよい。同様に、S/P変換器5,6の出力ビット長を2ビット以上の何ビットにしようとも、一方のS/P変換器5が「1010・・・・・」又は「0101・・・・・」のビット列を検出できなかったときに、他方のS/P変換器6がそれを検出すると、再生クロックを反転させればよい。
【0018】
また、一方のS/P変換器5が再生クロックの立ち上がりエッジで入力信号をサンプリングし、他方のS/P変換器6が立ち上がりエッジで入力信号をサンプリングするようにしても良い。
【0019】
また、上記では、POCSAG方式の呼出信号を受信する場合について説明したが、「1」、「0」の繰り返しからなるビット同期信号を含む信号を再生するすべての装置に適用できる。
【0020】
【発明の効果】
以上から本発明によれば、入力信号がノイズ等により劣化していても、入力信号の受信開始後早期に、つまり高速にビット同期信号を再生することができるようになるという利点がある。
【図面の簡単な説明】
【図1】第1の実施の形態のデータ再生回路のブロック図である。
【図2】同データ再生回路の動作波形図である。
【図3】同データ再生回路の判定器の判定内容の説明図である。
【図4】第2の実施の形態のデータ再生回路のブロック図である。
【図5】従来のデータ再生回路のブロック図である。
【図6】従来のデータ再生回路のデューティ50%の入力信号受信時の動作波形図である。
【図7】従来のデータ再生回路の劣化した入力信号受信時の動作波形図である。
Claims (4)
- 少なくとも2つ以上の1,0の繰り返しからなるビット同期用の同期信号を含むディジタル信号を再生するデータ再生回路において、
前記同期信号と同じビット周期をもつ再生クロックを生成するクロック再生手段と、
前記再生クロックの立ち上がり又は立ち下がりの一方のエッジで入力信号をサンプリングする第1のサンプリング手段と、
前記再生クロックの立ち上がり又は立ち下がりの他方のエッジで入力信号をサンプリングする第2のサンプリング手段と、
前記第1のサンプリング手段が前記入力信号の2ビット以上の1,0の繰り返しを検出せず、前記第2のサンプリング手段がその繰り返しを検出したとき、前記クロック再生手段を制御して前記再生クロックを反転させる判定手段と、
を具備し、
前記第1のサンプリング手段の出力データを再生データとすることを特徴とするデータ再生回路。 - 前記クロック再生手段が、前記同期信号の受信期間のみ前記判定手段の制御を受け、その後は再生クロックの極性を保持することを特徴とする請求項1に記載のデータ再生回路。
- 少なくとも2つ以上の1,0の繰り返しからなるビット同期用の同期信号を含むディジタル信号を再生するデータ再生回路において、
前記同期信号と同じビット周期をもつ再生クロックを生成するクロック再生手段と、
前記再生クロックの立ち上がり又は立ち下がりの一方のエッジで入力信号をサンプリングする第1のサンプリング手段と、
前記再生クロックの立ち上がり立ち下がりの他方のエッジで入力信号をサンプリングする第2のサンプリング手段と、
前記第1、第2のサンプリング手段のうち、前記入力信号の2ビット以上の1,0の繰り返しを検出した側のサンプリング手段の出力信号を再生データとして選択する選択手段と、
を具備することを特徴とするデータ再生回路。 - 前記選択手段が、前記同期信号の受信期間のみ動作し、その後は選択状態を保持することを特徴とする請求項3に記載のデータ再生回路。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20396197A JP3616709B2 (ja) | 1997-07-15 | 1997-07-15 | データ再生回路 |
Applications Claiming Priority (1)
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---|---|---|---|
JP20396197A JP3616709B2 (ja) | 1997-07-15 | 1997-07-15 | データ再生回路 |
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---|---|
JPH1141223A JPH1141223A (ja) | 1999-02-12 |
JP3616709B2 true JP3616709B2 (ja) | 2005-02-02 |
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JP20396197A Expired - Fee Related JP3616709B2 (ja) | 1997-07-15 | 1997-07-15 | データ再生回路 |
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US7133481B2 (en) | 2001-04-09 | 2006-11-07 | Matsushita Electric Industrial Co., Ltd. | Synchronization detection apparatus |
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1997
- 1997-07-15 JP JP20396197A patent/JP3616709B2/ja not_active Expired - Fee Related
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JPH1141223A (ja) | 1999-02-12 |
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