JP4239320B2 - 受信データ再生装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、π/4−DQPSKのようなデジタル変調波をDSP等を用いたソフトウェア受信機によって復調を行うデジタル無線装置等に用いられる受信データ再生装置に関するものである。
【0002】
【従来の技術】
従来のデジタル無線装置において、復調データは、ICを経由して硬判定データ(情報を含む実データ)と軟判定データ(振幅・位相データなど)を再生し、これらのデータを信号処理部へ送っていた。その際にICでは、データ再生のためのシンボルクロック、ビットクロック、軟判定クロックの生成も行っており、これらのクロックは、すべて受信データに同期して生成している。
【0003】
従来のDSP(Digital Signal Processor)を用いたソフトウェア受信装置では、硬判定データ、軟判定データは、一定のタイミングではなく、間欠的に、なおかつ数シンボルの復調データを一つの塊としてまとめて出力するようになっていた。
【0004】
【発明が解決しようとする課題】
上述のように、従来のDSPを用いたソフトウェア受信装置では、DSPが数シンボル毎に受信データに同期したタイミング信号を出力することは可能であるが、受信データに同期したシンボルクロック、ビットクロック、軟判定クロックの再生を行うのが困難であるため、DSPだけで受信データを再生することができない、という問題があった。
【0005】
この場合、受信データに同期したシンボルクロック、ビットクロック、軟判定クロックが別回路から供給されていれば可能であるが、回路構成が複雑で、高価になる、という問題があった。
【0006】
本発明は、間欠的に出力される硬判定データ、軟判定データを連続的なシリアルデータに変換することによって、同期ワードの検出を行ったり、受信信号処理を行ったりすることのできる受信データ再生装置を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明は、ディジタルシグナルプロセッサ(DSP)を用いたソフトウェア受信機60で受信したデジタル信号の復調データから、硬判定データと軟判定データをそれぞれに必要なクロックを用いて再生するようにした受信データ再生装置において、前記ソフトウェア受信機60に接続されたクロック生成用のディジタルPLL回路17と、硬判定データ再生回路16と、軟判定データ再生回路15とをフィールドプログラマブルゲートアレイ(FPGA)14で構成した受信データ再生装置である。
【0008】
前記ディジタルPLL回路17は、外部から入力したBCLK(再生用基準クロック)を計数するメインカウンタ25を、ソフトウェア受信機60から入力したデータ信号、ライトイネーブル信号、アドレス信号に基づくタイミング信号により制御してHCLK(再生硬判定クロック)に対応した周波数の信号を得、この信号を基準にしてSCLK(再生軟判定クロック)とSBCK(再生シンボルクロック)を得るように構成する。
【0009】
前記硬判定データ再生回路16は、ソフトウェア受信機60からそれぞれ異なるアドレスで入力した硬判定のIデータとQデータとをそれぞれ別個に格納するIデータメモリ44とQデータメモリ45と、これらのIデータメモリ44とQデータメモリ45から読み出されたIデータとQデータを交互に並べ替えて連続して出力させ、かつ、SBCKに同期を取るために、SBCKとHCLKを用いてラッチさせるIデータラッチ回路46とQデータラッチ回路48とを具備してなるものである。
【0010】
前記軟判定データ再生回路15は、ソフトウェア受信機60から入力した軟判定データを格納するデータメモリ55と、このデータメモリ55に格納されたデータを上位ビットよりシリアルで出力させるためのパラレル・シリアル変換器57と、SBCKに同期を取るためのシフト回路58とを具備してなるものである。
【0011】
【発明の実施の形態】
以下の説明において、次の略語は、( )内の意味を表すものとする。
FPGA(Field Programmable Gate Arrey)
A/D(Analog/Digital)
PLL(Phase Locked Loop)
DSP(Digital Signal Processor)
FCLK(メモリ駆動用基準クロック)
BCLK(再生用基準クロック)
SBCK(再生シンボルクロック)
HCLK(再生硬判定クロック)
SCLK(再生軟判定クロック)
HDAT(硬判定データ)
SDAT(軟判定データ)
MSB(Most Significant Bit)
D−FF(D型Flip Flop)
FIFO(First−in First−out)
【0012】
図1において、通信情報は、アンテナ10を介してアナログ受信機11で受信され、A/D変換器12でA/D変換されて復調部13で復調される。この復調部13から出力した通信情報データ信号、ライトイネーブル信号、アドレス信号は、本発明による受信データ再生装置を経て信号処理部18と同期ワード検出部19へ送られて再生される。
【0013】
前記本発明による受信データ再生装置は、FPGA14を用いて構成をする。前記FPGA14の内部は、各種クロックを再生するためのディジタルPLL回路17、硬判定データ(情報を含む実データ)の再生を行うための硬判定データ再生回路16、軟判定データ(振幅・位相データなど)の再生を行うための軟判定データ再生回路15の3つのブロックにて構成されている。
【0014】
本発明の受信データ再生装置では、DSPを用いたソフトウェア受信機60が受信データに同期したタイミング信号を出力することができるため、これを利用して、FPGA14内でディジタルPLL回路17を構成し、受信データに同期したシンボルクロック、ビットクロック、軟判定クロックの再生を行う。これによって再生された各クロックは、同一のFPGA14内に併設した軟判定データ再生回路15、硬判定データ再生回路16からなる再生復調データ変換部へ入力し、ここで間欠的にDSPより出力される硬判定データ、軟判定データを連続的なシリアルデータに変換することによって、同期ワードの検出を行ったり、受信信号処理を行ったりするものである。
【0015】
以下、FPGA14内のディジタルPLL回路17、硬判定データ再生回路16、軟判定データ再生回路15の具体的構成例をそれぞれの作用とともに説明する。
(1)ディジタルPLL回路17(図2及び図5参照)
BCLK入力端子24には、ソフトウェア受信機60からBCLK(例:A/D変換器12のサンプリングクロックの整数倍で、サンプリングクロックが72.8kHzとしたら、2.3296MHz)が入力し、また、データ入力端子20、ライトイネーブル入力端子21、アドレス入力端子22には、前記ソフトウェア受信機60のデータバス、ライトイネーブル、アドレスバスの各信号が入力する。
SBCK出力端子35には、SBCK、HCLK出力端子31には、HCLK、SCLK出力端子38には、SCLKがそれぞれ出力する。
【0016】
BCLK入力端子24には、BCLKをカウントするメインカウンタ25が接続される。クロックの再生は、HCLKを基準に再生するから、このHCLKとして得たい周波数の倍の周波数が選ばれるように、メインカウンタ25の値を決定する。このとき、理想値の前後の値を周期として選ぶ。例えば、BCLK=2.3296MHz、HCLKの理想値=9.6kHzのとき、倍の周波数19.2kHzが選ばれるように、メインカウンタ25の値を決定する。このとき、2.3296MHz÷19.2kHz=121.333…であるから、図5(イ)に示す理想値の周期値=121又は122が選ばれる。
【0017】
図5(イ)のようなメインカウンタ25の周期値=121又は122の出力で、ある値をデコードし(例:0)、この図5(ロ)に示す出力をトグルカウンタ29のクロックとして入力する。トグルカウンタ29から出力されたデータ図5(ハ)は、HCLKとなる。メインカウンタ25の周期切換は、HCLKによってカウンタ32を作成し、そのMSBの図5(ト)とソフトウェア受信機60からのタイミング信号図5(チ)をD−FF回路33に入力して図5(リ)のように作ることができる。ソフトウェア受信機60がn(例えば2)シンボル毎にタイミング信号を出力するならば、カウンタ32は、N×2の分用意する。HCLKをクロックにしてカウンタ32を回し、MSBが"1"になるタイミングでマルチプレクサ30から切換信号"1"を出力する。ソフトウェア受信機60がタイミング信号を出力したらマルチプレクサ30からの切換信号を"0"にする。切換信号の"1"と"0"でメインカウンタ25の周期を切換えることにより、HCLKが理想値に近づき、HCLK出力端子31から出力する。
【0018】
トグルカウンタ29で得られたHCLKは、トグルカウンタ34のクロックとして入力し、この図5(ニ)に示すトグルカウンタ34の出力がSBCKとなってSBCK出力端子35から出力する。
図5(イ)に示すメインカウンタ25の周期をデコーダ36で、図5(ホ)のように、例えば、0、15、30、45、60、76、91、106で8分割し、これをトグルカウンタ37のクロックとして入力し、図5(ホ)のようなトグルカウンタ37の出力がSCLKとなり、SCLK出力端子38から出力する。元になるカウンタとして、HCLK出力端子31のHCLKとSCLK出力端子38のSCLKで同じメインカウンタ25を使用しているので、両者は、完全に同期が取れている。
以上によりHCLK、SBCK、SCLKが再生される。
【0019】
(2)硬判定データ再生回路16(図3及び図6参照)
この硬判定データ再生回路16の入力は、ソフトウェア受信機60からアドレス入力端子22(I)、22(Q)へのアドレスバス(ル)、データ入力端子20へのデータバス(ヌ)、ライトイネーブル入力端子21へのリードイネーブル(ヲ)と、ディジタルPLL回路17のHCLK出力端子31からHCLK入力端子40へのHCLK(カ)、ディジタルPLL回路17のSBCK出力端子35からSBCK入力端子39へのSBCK(ワ)と、ソフトウェア受信機60からFCLK入力端子23へのライトサイクルより速いクロック(FCLK)を入力する。
【0020】
HDATを構成するデータは、IデータとQデータとに分かれており、それぞれ別のアドレスでソフトウェア受信機60より出力されて、データ入力端子20に入力する(ヌ)。データ入力端子20から入力したIデータとQデータは、各々FIFOからなるIデータメモリ44とQデータメモリ45に格納する。Iデータメモリ44とQデータメモリ45に格納する際、FPGA14のFIFOによる処理は、動作クロックを入力する必要がある。動作クロックの立ち上がり時にライト信号が入力されると、ライト動作を次のクロックの立ち上がりで起し、リード信号が入力されるとリード信号を次のクロックの立ち上がりで動作する。したがって、ライト・リード信号が動作クロック間隔の2倍以上の長さを有する時、Iデータメモリ44、Qデータメモリ45が過剰入力、過剰出力が起こってしまう。従って、動作クロックを用いてライト信号を加工して、誤動作を防止する必要がある。そこで、Iデータについては、2重読出し防止回路41により2重読出しが防止され、Qデータについては、2重読出し防止回路43により2重読出しが防止される。また、2重書き出し防止回路42により、IデータとQデータの2重書き出しが防止される。なお、Iデータメモリ44、Qデータメモリ45の動作クロックは、FCLK入力端子23に入力したFCLKが用いられる。
【0021】
Iデータメモリ44に格納されたIデータ(ヨ)とQデータメモリ45に格納されたQデータ(タ)は、SBCK入力端子39に入力したSBCK(ワ)の立ち上がりタイミングでリード動作を行う。リード動作は、SBCK入力端子39に入力したSBCKを基準にしているため、過剰リードの恐れがある。従って、ライトの時と同様にIデータメモリ44、Qデータメモリ45の動作クロックFCLKによってリード信号を加工する必要がある。Iデータメモリ44とQデータメモリ45から出力されたIデータ(ヨ)とQデータ(タ)は、連続で出力させるためと、SBCKに同期を取るために、SBCK入力端子39からのSBCKとHCLK入力端子40からのHCLKを用いてIデータとQデータをそれぞれIデータラッチ回路46とQデータラッチ回路48でラッチさせ、SBCKで"1"区間、"0"区間にそれぞれIデータ、Qデータを出力させる。これがHDATとなる。
【0022】
(3)軟判定データ再生回路15(図4及び図7参照)
この軟判定データ再生回路15の入力は、ソフトウェア受信機60からアドレス入力端子22へのアドレスバス、データ入力端子20へのデータバス、ライトイネーブル入力端子21へのリードイネーブルと、ディジタルPLL回路17のSCLK出力端子38からSCLK入力端子51へのSCLK(ラ)、ディジタルPLL回路17のSBCK出力端子35からSBCK入力端子61へのSBCK(ナ)と、ソフトウェア受信機60からFCLK入力端子23へのライトサイクルより速いFCLKを入力する。
【0023】
SDATを構成するデータは、16ビットデータとしてあるアドレスでソフトウェア受信機60より出力される。データ入力端子20に入力したデータは、D−FF回路52を介してFIFOにより処理するデータメモリ55に格納する。格納する際に過剰入力を起さないために、FCLK入力端子23に入力したFCLKを用いてライト信号を2重書き出し防止回路54で加工して、2重書き出しの誤動作を防止する。
【0024】
データメモリ55に格納されたデータは、SBCK入力端子61に入力したSBCKの立ち上がりのタイミングでリード動作を行う。リード動作は、SBCKを基準にしているため、過剰リードの恐れがある。従って、ライトの時と同様にデータメモリ55の動作クロックによってリード信号を2重読出し防止回路53で加工して、2重読み出しの誤動作を防止する。データメモリ55より出力された16ビットデータ(ム)を上位ビットよりシリアルで出力させるために、シフトレジスタからなるパラレル・シリアル変換器57を用いてパラレル・シリアル変換を行う(ウ)。
【0025】
ここで得られたデータ(S−SDAT)は、SBCKに同期して出力がなされていないため、SBCKに同期を取るために、FSDATをシリアル入力としたシフト回路58でシリアルシフト変換を施し、SBCKに同期するまでシフトする(ヰ)。ここでシフト回路58の基準クロックは、ディジタルPLL回路17からのSCLKを用いる。SCLKとSBCKの立ち上がりは、図2におけるSCLKとSBCKが同一のメインカウンタ25を基準としていて同期が取れているため、シフト回路58によるシリアルシフト変換の際のクロックは、SCLK入力端子51に入力したSCLK(ラ)を用いる。ラッチミスを防ぐため、パラレル・シリアル変換器57におけるパラレル・シリアル変換のシフトレジスタのクロックは、NOT回路を介在してSCLKの反転を用いる。このようにして得られたシリアルシフト変換の出力が軟判定データSDATとなり、軟判定データ出力端子59から出力する。
【0026】
上述した本発明による受信データ再生装置の動作をさらに具体的に説明する。SBCK=4.8kHz、HCLK=9.6kHz、SCLK=76.8kHzとしたことは、前述の通りである。ソフトウェア受信機60は、4シンボル毎にタイミング信号を$D000hで出力する。HDATのうち、Iデータは、$A000hで、Qデータは、$A001hで出力され、SDATは、$C000hで出力されるとする。また、Iデータメモリ44、Qデータメモリ45、データメモリ55でFIFO処理をするFCLKは、2.4MHzとし、BCLKは、2.3296MHzとする。以上の条件で受信データの再生を行うときについて考える。
【0027】
図2に示すディジタルPLL回路17において、HCLKの理想値とBCLKの値より、メインカウンタ25の周期は、121と122となる。このメインカウンタ25の周期の切換は、HCLKをクロックとした3ビットのカウンタ32のMSBを使って行う。D−FF回路33でカウンタ32のMSBの立ち上がりに"1"を出力し、ソフトウェア受信機60が2シンボル周期のタイミング信号を出力したら、リセットをかけ"0"にする。このD−FF回路33の出力(CHECK)は、HCLKが2シンボル周期タイミングと比較して速いのか遅いのかを判断する。速ければCHECKの"1"区間が長くなり、メインカウンタ25の周期が遅くなるようにセットする。逆に遅ければCHECKの"1"区間が短くなり、メインカウンタ25の周期が速くなるようにセットされる。
【0028】
これの繰り返しにより、最適に近づくようにメインカウンタ25の周期がセットされ、HCLKが理想の値になる。
SCLKに関しては、メインカウンタ25の周期の間にトグルカウンタ37で作成するクロックが短くなるだけで、SCLKの8周期がHCLKと同期が取れるように動くだけであるので、SCLKも理想の値になる。
SBCKは、HCLKを基準に1/2に分周するだけである。
【0029】
図3に示す硬判定データ再生回路16において、この硬判定データ再生回路16には、FIFOにより処理されたIデータ用とQデータ用の2つの内部Iデータメモリ44、Qデータメモリ45が用意されている。これらIデータメモリ44、Qデータメモリ45への割込みは、ソフトウェア受信機60の書込み命令終了後1μs以内に行う。これは、FCLKによってライト信号を加工することで制御される。Iデータメモリ44、Qデータメモリ45へ格納されたデータは、SBCKの立ち上がりから1μs以内に出力される。これは、FCLKによってリード信号を加工することで制御される。
【0030】
図6は、硬判定データ再生回路16のタイムチャートである。Iデータメモリ44、Qデータメモリ45から出力されたIデータ、QデータをそれぞれPP−IDAT、PP−QDATとする。
PP−IDAT、PP−QDATともに、SBCKが"0"区間である時のHCLKの反転でラッチする。このラッチ後のIデータをP−IDATとする。Qデータ側の出力は、SBCKが"1"区間である時のHCLKの反転でラッチする。このラッチ後の出力をP−QDATとする。P−IDATとP−QDATをSBCKの"1"区間と"0"区間で交互に出力した結果が硬判定データHDATとなる。
【0031】
図4に示す軟判定データ再生回路15において、この軟判定データ再生回路15では、ソフトウェア受信機60のライトタイミングでFIFOからなる内部データメモリ55にデータを格納し、SBCKのタイミングでデータメモリ55からデータを出力する。データメモリ55への書込みは、ソフトウェア受信機60の書込み命令終了後、1μs以内に行う。これはFCLKによってライト信号を加工することで制御される。データメモリ55へ格納されたデータは、SBCKの立ち上がりから1μs以内に出力される。これは、FCLKによってリード信号を加工することで制御される。
【0032】
図7は、軟判定データ再生回路15のタイムチャートである。データメモリ55から出力されたデータをP−SDATとする。P−SDATは、SBCKの立上りからSCLKの1.5クロック後のSCLKの反転タイミングでパラレル・シリアル変換器57にロードされ、SCLKの反転のタイミング毎にシフト処理が行われる。この時パラレル・シリアル変換器57のシフトアウトをS−SDATとする。S−SDATをSBCKに同期させるために、さらにSCLKで15ビットのシフト処理を行う。このシフト回路58のシフトアウトが軟判定データとなる。
【0033】
【発明の効果】
本発明は、上述のように、ディジタルシグナルプロセッサ(DSP)を用いたソフトウェア受信機60で受信したデジタル信号の復調データから、硬判定データと軟判定データをそれぞれに必要なクロックを用いて再生するようにした受信データ再生装置において、前記ソフトウェア受信機60に接続されたクロック生成用のディジタルPLL回路17と、硬判定データ再生回路16と、軟判定データ再生回路15とをフィールドプログラマブルゲートアレイ(FPGA)14で構成したので、受信データの復調処理を行うDSPより受信データのシンボル周期のタイミングを受け取ることにより、FPGA内部で受信データに同期したシンボルクロック、ビットクロック、軟判定クロックの再生を行うことができる。
【0034】
更に再生されたこれらのクロックを用いることにより、DSPを用いたソフトウェア受信機60により間欠的に出力される硬判定データ、軟判定データをFPGAの内部に存在するFIFOを用いることで、連続的で、かつ、シンボルクロックに同期、つまり受信データに同期した硬判定データ、軟判定データの再生を行うことができる。
【0035】
本発明による受信データ再生装置は、次のような装置に利用することができる。
・π/4−DQPSKのようなデジタル変調波をDSP等を用いたソフトウェア受信機によって復調を行うデジタル無線装置。
・硬判定データによって周期ワードを照合し、フレームタイミングを取ることが可能なデジタル無線装置。
・軟判定データによって受信データ処理を行うことが可能なデジタル無線装置。
・受信データ、送信データが音声及び/又はデータであるデジタル無線装置。
・基地局無線局の制御を受けて、移動無線局又は基地局無線局と移動無線局との間の通信を行うことが可能な無線システム。
・基地局無線局の制御を受けずに、移動無線局間で通信を行うことが可能な無線システム。
【図面の簡単な説明】
【図1】本発明による受信データ再生装置の一実施例を示す全体のブロック図である。
【図2】図1におけるディジタルPLL回路17の詳細なブロック図である。
【図3】図1における硬判定データ再生回路16の詳細なブロック図である。
【図4】図1における軟判定データ再生回路15の詳細なブロック図である。
【図5】ディジタルPLL回路17の動作説明のための波形図である。
【図6】硬判定データ再生回路16の動作説明のための波形図である。
【図7】軟判定データ再生回路15の動作説明のための波形図である。
【符号の説明】
10…アンテナ、11…アナログ受信機、12…A/D変換器、13…復調部、14…FPGA、15…軟判定データ再生回路、16…硬判定データ再生回路、17…ディジタルPLL回路、18…信号処理部、19…同期ワード検出部、20…データ入力端子、21…ライトイネーブル入力端子、22…アドレス入力端子、23…FCLK入力端子、24…BCLK入力端子、25…メインカウンタ、26…トリガー回路、27…トリガー回路、28…トリガー回路、29…トグルカウンタ、30…マルチプレクサ、31…HCLK出力端子、32…カウンタ、33…D−FF回路、34…トグルカウンタ、35…SBCK出力端子、36…デコーダ、37…トグルカウンタ、38…SCLK出力端子、39…SBCK入力端子、40…HCLK入力端子、41…2重読出し防止回路、42…2重書き出し防止回路、43…2重読出し防止回路、44…Iデータメモリ、45…Qデータメモリ、46…Iデータラッチ回路、47…マルチプレクサ、48…Qデータラッチ回路、49…ノット回路、50…硬判定データ出力端子、51…SCLK入力端子、52…D−FF回路、53…2重読出し防止回路、54…2重書き出し防止回路、55…データメモリ、56…ロード信号作成回路、57…パラレル・シリアル変換器、58…シフト回路、59…軟判定データ出力端子、60…DSPを用いたソフトウェア受信機、61…SBCK入力端子。
Claims (11)
- ディジタルシグナルプロセッサ(DSP)を用いたソフトウェア受信機60で受信したデジタル信号の復調データから、硬判定データと軟判定データをそれぞれに必要なクロックを用いて再生するようにした受信データ再生装置において、前記ソフトウェア受信機60に接続されたクロック生成用のディジタルPLL回路17と、硬判定データ再生回路16と、軟判定データ再生回路15とをフィールドプログラマブルゲートアレイ(FPGA)14で構成したことを特徴とする受信データ再生装置。
- ディジタルPLL回路17は、外部から入力したBCLK(再生用基準クロック)を計数するメインカウンタ25を、ソフトウェア受信機60から入力したデータ信号、ライトイネーブル信号、アドレス信号に基づくタイミング信号により制御してHCLK(再生硬判定クロック)に対応した周波数の信号を得、この信号を基準にしてSCLK(再生軟判定クロック)とSBCK(再生シンボルクロック)を得るようにしたことを特徴とする請求項1記載の受信データ再生装置。
- BCLKがHCLKの整数倍でない場合において、メインカウンタ25のクリア信号は、HCLKがタイミング信号と比較して速ければメインカウンタ25の周期が遅くなるようにセットし、遅ければメインカウンタ25の周期が速くなるようにセットすることを繰り返し、最適に近づくようにメインカウンタ25の周期をセットして、HCLKを理想の値に設定し、このHCLKに基づきSCLKとSBCKとを設定するようにしたことを特徴とする請求項2記載の受信データ再生装置。
- 硬判定データ再生回路16は、ソフトウェア受信機60からそれぞれ異なるアドレスで入力した硬判定のIデータとQデータとをそれぞれ別個に格納するIデータメモリ44とQデータメモリ45と、これらのIデータメモリ44とQデータメモリ45から読み出されたIデータとQデータを交互に並べ替えて連続して出力させ、かつ、SBCKに同期を取るために、SBCKとHCLKを用いてラッチさせるIデータラッチ回路46とQデータラッチ回路48とを具備してなることを特徴とする請求項1記載の受信データ再生装置。
- Iデータメモリ44とQデータメモリ45へのデータの書き出しと読出しは、それぞれFIFO(ファーストイン・ファーストアウト)により処理するようにしたことを特徴とする請求項4記載の受信データ再生装置。
- 入力したIデータとQデータをそれぞれIデータメモリ44とQデータメモリ45に動作クロックを用いて格納する際、誤動作防止のためにライト信号を加工するIデータ用2重読出し防止回路41とQデータ用2重読出し防止回路43を介在し、また、Iデータメモリ44とQデータメモリ45からIデータとQデータを動作クロックを用いて書き出す際、誤動作防止のためにリード信号を加工する2重書き出し防止回路42を介在してなることを特徴とする請求項4又は5記載の受信データ再生装置。
- 軟判定データ再生回路15は、ソフトウェア受信機60から入力した軟判定データを格納するデータメモリ55と、このデータメモリ55に格納されたデータを上位ビットよりシリアルで出力させるためのパラレル・シリアル変換器57と、SBCKに同期を取るためのシフト回路58とを具備してなることを特徴とする請求項1記載の受信データ再生装置。
- データメモリ55へのデータの書き出しと読出しは、FIFOにより処理するようにしたことを特徴とする請求項7記載の受信データ再生装置。
- 入力した軟判定データをデータメモリ55に動作クロックを用いて格納する際、誤動作防止のために入力したFCLK(メモリ駆動用基準クロック)を用いてライト信号を加工する2重書き出し防止回路54を介在し、データメモリ55に格納されたデータを動作クロックを用いて読み出す際、誤動作防止のためにリード信号を加工する2重読み出し防止回路53を介在してなることを特徴とする請求項7又は8記載の受信データ再生装置。
- DSPを用いたソフトウェア受信機60で受信したデジタル信号の復調データから、硬判定データと軟判定データをそれぞれに必要なクロックを用いて再生するようにした受信データ再生装置において、前記ソフトウェア受信機60に接続されたクロック生成用のディジタルPLL回路17と、硬判定データ再生回路16と、軟判定データ再生回路15とをFPGA14で構成し、前記ディジタルPLL回路17は、外部から入力したBCLKを計数するメインカウンタ25を、ソフトウェア受信機60から入力したデータ信号、ライトイネーブル信号、アドレス信号に基づくタイミング信号により制御してHCLKに対応した周波数の信号を得、この信号を基準にしてSCLKとSBCKを得るようにし、前記硬判定データ再生回路16は、ソフトウェア受信機60からそれぞれ異なるアドレスで入力した硬判定のIデータとQデータをそれぞれ別個に格納するIデータメモリ44とQデータメモリ45と、これらのIデータメモリ44とQデータメモリ45から読み出されたIデータとQデータを交互に並べ替えて連続して出力させ、かつ、SBCKに同期を取るために、SBCKとHCLKを用いてラッチさせるIデータラッチ回路46とQデータラッチ回路48とを具備してなり、前記軟判定データ再生回路15は、ソフトウェア受信機60から入力した軟判定データを格納するデータメモリ55と、このデータメモリ55に格納されたデータを上位ビットよりシリアルで出力させるためのパラレル・シリアル変換器57と、SBCKに同期を取るためのシフト回路58とを具備してなることを特徴とする受信データ再生装置。
- DSPを用いたソフトウェア受信機60で受信したデジタル信号の復調データから、硬判定データと軟判定データをそれぞれに必要なクロックを用いて再生するようにした受信データ再生装置において、前記ソフトウェア受信機60に接続されたクロック生成用のディジタルPLL回路17と、硬判定データ再生回路16と、軟判定データ再生回路15とをFPGA14で構成し、前記ディジタルPLL回路17は、外部から入力したBCLKを計数するメインカウンタ25を、ソフトウェア受信機60から入力したデータ信号、ライトイネーブル信号、アドレス信号に基づくタイミング信号により制御してHCLKに対応した周波数の信号を得、この信号を基準にしてSCLKとSBCKを得るようにし、BCLKがHCLKの整数倍でない場合において、メインカウンタ25のクリア信号は、HCLKがタイミング信号と比較して速ければメインカウンタ25の周期が遅くなるようにセットし、遅ければメインカウンタ25の周期が速くなるようにセットすることを繰り返し、最適に近づくようにメインカウンタ25の周期をセットして、HCLKを理想の値に設定し、このHCLKに基づきSCLKとSBCKとを設定し、前記硬判定データ再生回路16は、ソフトウェア受信機60からそれぞれ異なるアドレスで入力した硬判定のIデータとQデータをそれぞれ別個に格納するIデータメモリ44とQデータメモリ45と、これらのIデータメモリ44とQデータメモリ45から読み出されたIデータとQデータを交互に並べ替えて連続して出力させ、かつ、SBCKに同期を取るために、SBCKとHCLKを用いてラッチさせるIデータラッチ回路46とQデータラッチ回路48とを具備してなり、Iデータメモリ44とQデータメモリ45へのデータの書き出しと読出しは、それぞれFIFO(ファーストイン・ファーストアウト)により処理し、入力したIデータとQデータをそれぞれIデータメモリ44とQデータメモリ4に動作クロックを用いて格納する際、誤動作防止のためにライト信号を加工するIデータ用2重読出し防止回路41とQデータ用2重読出し防止回路43を介在し、また、Iデータメモリ44とQデータメモリ45からIデータとQデータを動作クロックを用いて書き出す際、誤動作防止のためにリード信号を加工する2重書き出し防止回路42を介在してなり、前記軟判定データ再生回路15は、ソフトウェア受信機60から入力した軟判定データを格納するデータメモリ55と、このデータメモリ55に格納されたデータを上位ビットよりシリアルで出力させるためのパラレル・シリアル変換器57と、SBCKに同期を取るためのシフト回路58とを具備し、データメモリ55へのデータの書き出しと読出しは、FIFOにより処理するようにしてなり、入力した軟判定データをデータメモリ55に動作クロックを用いて格納する際、誤動作防止のために入力したFCLKを用いてライト信号を加工する2重書き出し防止回路54を介在し、データメモリ55に格納されたデータを動作クロックを用いて読み出す際、誤動作防止のためにリード信号を加工する2重読み出し防止回路53を介在してなることを特徴とする受信データ再生装置。
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