JP4239320B2 - 受信データ再生装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、π／４−ＤＱＰＳＫのようなデジタル変調波をＤＳＰ等を用いたソフトウェア受信機によって復調を行うデジタル無線装置等に用いられる受信データ再生装置に関するものである。
【０００２】
【従来の技術】
従来のデジタル無線装置において、復調データは、ＩＣを経由して硬判定データ（情報を含む実データ）と軟判定データ（振幅・位相データなど）を再生し、これらのデータを信号処理部へ送っていた。その際にＩＣでは、データ再生のためのシンボルクロック、ビットクロック、軟判定クロックの生成も行っており、これらのクロックは、すべて受信データに同期して生成している。
【０００３】
従来のＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）を用いたソフトウェア受信装置では、硬判定データ、軟判定データは、一定のタイミングではなく、間欠的に、なおかつ数シンボルの復調データを一つの塊としてまとめて出力するようになっていた。
【０００４】
【発明が解決しようとする課題】
上述のように、従来のＤＳＰを用いたソフトウェア受信装置では、ＤＳＰが数シンボル毎に受信データに同期したタイミング信号を出力することは可能であるが、受信データに同期したシンボルクロック、ビットクロック、軟判定クロックの再生を行うのが困難であるため、ＤＳＰだけで受信データを再生することができない、という問題があった。
【０００５】
この場合、受信データに同期したシンボルクロック、ビットクロック、軟判定クロックが別回路から供給されていれば可能であるが、回路構成が複雑で、高価になる、という問題があった。
【０００６】
本発明は、間欠的に出力される硬判定データ、軟判定データを連続的なシリアルデータに変換することによって、同期ワードの検出を行ったり、受信信号処理を行ったりすることのできる受信データ再生装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、ディジタルシグナルプロセッサ（ＤＳＰ）を用いたソフトウェア受信機６０で受信したデジタル信号の復調データから、硬判定データと軟判定データをそれぞれに必要なクロックを用いて再生するようにした受信データ再生装置において、前記ソフトウェア受信機６０に接続されたクロック生成用のディジタルＰＬＬ回路１７と、硬判定データ再生回路１６と、軟判定データ再生回路１５とをフィールドプログラマブルゲートアレイ（ＦＰＧＡ）１４で構成した受信データ再生装置である。
【０００８】
前記ディジタルＰＬＬ回路１７は、外部から入力したＢＣＬＫ（再生用基準クロック）を計数するメインカウンタ２５を、ソフトウェア受信機６０から入力したデータ信号、ライトイネーブル信号、アドレス信号に基づくタイミング信号により制御してＨＣＬＫ（再生硬判定クロック）に対応した周波数の信号を得、この信号を基準にしてＳＣＬＫ（再生軟判定クロック）とＳＢＣＫ（再生シンボルクロック）を得るように構成する。
【０００９】
前記硬判定データ再生回路１６は、ソフトウェア受信機６０からそれぞれ異なるアドレスで入力した硬判定のＩデータとＱデータとをそれぞれ別個に格納するＩデータメモリ４４とＱデータメモリ４５と、これらのＩデータメモリ４４とＱデータメモリ４５から読み出されたＩデータとＱデータを交互に並べ替えて連続して出力させ、かつ、ＳＢＣＫに同期を取るために、ＳＢＣＫとＨＣＬＫを用いてラッチさせるＩデータラッチ回路４６とＱデータラッチ回路４８とを具備してなるものである。
【００１０】
前記軟判定データ再生回路１５は、ソフトウェア受信機６０から入力した軟判定データを格納するデータメモリ５５と、このデータメモリ５５に格納されたデータを上位ビットよりシリアルで出力させるためのパラレル・シリアル変換器５７と、ＳＢＣＫに同期を取るためのシフト回路５８とを具備してなるものである。
【００１１】
【発明の実施の形態】
以下の説明において、次の略語は、（ ）内の意味を表すものとする。
ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒｅｙ）
Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）
ＦＣＬＫ（メモリ駆動用基準クロック）
ＢＣＬＫ（再生用基準クロック）
ＳＢＣＫ（再生シンボルクロック）
ＨＣＬＫ（再生硬判定クロック）
ＳＣＬＫ（再生軟判定クロック）
ＨＤＡＴ（硬判定データ）
ＳＤＡＴ（軟判定データ）
ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）
Ｄ−ＦＦ（Ｄ型Ｆｌｉｐ Ｆｌｏｐ）
ＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ Ｆｉｒｓｔ−ｏｕｔ）
【００１２】
図１において、通信情報は、アンテナ１０を介してアナログ受信機１１で受信され、Ａ／Ｄ変換器１２でＡ／Ｄ変換されて復調部１３で復調される。この復調部１３から出力した通信情報データ信号、ライトイネーブル信号、アドレス信号は、本発明による受信データ再生装置を経て信号処理部１８と同期ワード検出部１９へ送られて再生される。
【００１３】
前記本発明による受信データ再生装置は、ＦＰＧＡ１４を用いて構成をする。前記ＦＰＧＡ１４の内部は、各種クロックを再生するためのディジタルＰＬＬ回路１７、硬判定データ（情報を含む実データ）の再生を行うための硬判定データ再生回路１６、軟判定データ（振幅・位相データなど）の再生を行うための軟判定データ再生回路１５の３つのブロックにて構成されている。
【００１４】
本発明の受信データ再生装置では、ＤＳＰを用いたソフトウェア受信機６０が受信データに同期したタイミング信号を出力することができるため、これを利用して、ＦＰＧＡ１４内でディジタルＰＬＬ回路１７を構成し、受信データに同期したシンボルクロック、ビットクロック、軟判定クロックの再生を行う。これによって再生された各クロックは、同一のＦＰＧＡ１４内に併設した軟判定データ再生回路１５、硬判定データ再生回路１６からなる再生復調データ変換部へ入力し、ここで間欠的にＤＳＰより出力される硬判定データ、軟判定データを連続的なシリアルデータに変換することによって、同期ワードの検出を行ったり、受信信号処理を行ったりするものである。
【００１５】
以下、ＦＰＧＡ１４内のディジタルＰＬＬ回路１７、硬判定データ再生回路１６、軟判定データ再生回路１５の具体的構成例をそれぞれの作用とともに説明する。
（１）ディジタルＰＬＬ回路１７（図２及び図５参照）
ＢＣＬＫ入力端子２４には、ソフトウェア受信機６０からＢＣＬＫ（例：Ａ／Ｄ変換器１２のサンプリングクロックの整数倍で、サンプリングクロックが７２．８ｋＨｚとしたら、２．３２９６ＭＨｚ）が入力し、また、データ入力端子２０、ライトイネーブル入力端子２１、アドレス入力端子２２には、前記ソフトウェア受信機６０のデータバス、ライトイネーブル、アドレスバスの各信号が入力する。
ＳＢＣＫ出力端子３５には、ＳＢＣＫ、ＨＣＬＫ出力端子３１には、ＨＣＬＫ、ＳＣＬＫ出力端子３８には、ＳＣＬＫがそれぞれ出力する。
【００１６】
ＢＣＬＫ入力端子２４には、ＢＣＬＫをカウントするメインカウンタ２５が接続される。クロックの再生は、ＨＣＬＫを基準に再生するから、このＨＣＬＫとして得たい周波数の倍の周波数が選ばれるように、メインカウンタ２５の値を決定する。このとき、理想値の前後の値を周期として選ぶ。例えば、ＢＣＬＫ＝２．３２９６ＭＨｚ、ＨＣＬＫの理想値＝９．６ｋＨｚのとき、倍の周波数１９．２ｋＨｚが選ばれるように、メインカウンタ２５の値を決定する。このとき、２．３２９６ＭＨｚ÷１９．２ｋＨｚ＝１２１．３３３…であるから、図５（イ）に示す理想値の周期値＝１２１又は１２２が選ばれる。
【００１７】
図５（イ）のようなメインカウンタ２５の周期値＝１２１又は１２２の出力で、ある値をデコードし（例：０）、この図５（ロ）に示す出力をトグルカウンタ２９のクロックとして入力する。トグルカウンタ２９から出力されたデータ図５（ハ）は、ＨＣＬＫとなる。メインカウンタ２５の周期切換は、ＨＣＬＫによってカウンタ３２を作成し、そのＭＳＢの図５（ト）とソフトウェア受信機６０からのタイミング信号図５（チ）をＤ−ＦＦ回路３３に入力して図５（リ）のように作ることができる。ソフトウェア受信機６０がｎ（例えば２）シンボル毎にタイミング信号を出力するならば、カウンタ３２は、Ｎ×２の分用意する。ＨＣＬＫをクロックにしてカウンタ３２を回し、ＭＳＢが"１"になるタイミングでマルチプレクサ３０から切換信号"１"を出力する。ソフトウェア受信機６０がタイミング信号を出力したらマルチプレクサ３０からの切換信号を"０"にする。切換信号の"１"と"０"でメインカウンタ２５の周期を切換えることにより、ＨＣＬＫが理想値に近づき、ＨＣＬＫ出力端子３１から出力する。
【００１８】
トグルカウンタ２９で得られたＨＣＬＫは、トグルカウンタ３４のクロックとして入力し、この図５（ニ）に示すトグルカウンタ３４の出力がＳＢＣＫとなってＳＢＣＫ出力端子３５から出力する。
図５（イ）に示すメインカウンタ２５の周期をデコーダ３６で、図５（ホ）のように、例えば、０、１５、３０、４５、６０、７６、９１、１０６で８分割し、これをトグルカウンタ３７のクロックとして入力し、図５（ホ）のようなトグルカウンタ３７の出力がＳＣＬＫとなり、ＳＣＬＫ出力端子３８から出力する。元になるカウンタとして、ＨＣＬＫ出力端子３１のＨＣＬＫとＳＣＬＫ出力端子３８のＳＣＬＫで同じメインカウンタ２５を使用しているので、両者は、完全に同期が取れている。
以上によりＨＣＬＫ、ＳＢＣＫ、ＳＣＬＫが再生される。
【００１９】
（２）硬判定データ再生回路１６（図３及び図６参照）
この硬判定データ再生回路１６の入力は、ソフトウェア受信機６０からアドレス入力端子２２（Ｉ）、２２（Ｑ）へのアドレスバス（ル）、データ入力端子２０へのデータバス（ヌ）、ライトイネーブル入力端子２１へのリードイネーブル（ヲ）と、ディジタルＰＬＬ回路１７のＨＣＬＫ出力端子３１からＨＣＬＫ入力端子４０へのＨＣＬＫ（カ）、ディジタルＰＬＬ回路１７のＳＢＣＫ出力端子３５からＳＢＣＫ入力端子３９へのＳＢＣＫ（ワ）と、ソフトウェア受信機６０からＦＣＬＫ入力端子２３へのライトサイクルより速いクロック（ＦＣＬＫ）を入力する。
【００２０】
ＨＤＡＴを構成するデータは、ＩデータとＱデータとに分かれており、それぞれ別のアドレスでソフトウェア受信機６０より出力されて、データ入力端子２０に入力する（ヌ）。データ入力端子２０から入力したＩデータとＱデータは、各々ＦＩＦＯからなるＩデータメモリ４４とＱデータメモリ４５に格納する。Ｉデータメモリ４４とＱデータメモリ４５に格納する際、ＦＰＧＡ１４のＦＩＦＯによる処理は、動作クロックを入力する必要がある。動作クロックの立ち上がり時にライト信号が入力されると、ライト動作を次のクロックの立ち上がりで起し、リード信号が入力されるとリード信号を次のクロックの立ち上がりで動作する。したがって、ライト・リード信号が動作クロック間隔の２倍以上の長さを有する時、Ｉデータメモリ４４、Ｑデータメモリ４５が過剰入力、過剰出力が起こってしまう。従って、動作クロックを用いてライト信号を加工して、誤動作を防止する必要がある。そこで、Ｉデータについては、２重読出し防止回路４１により２重読出しが防止され、Ｑデータについては、２重読出し防止回路４３により２重読出しが防止される。また、２重書き出し防止回路４２により、ＩデータとＱデータの２重書き出しが防止される。なお、Ｉデータメモリ４４、Ｑデータメモリ４５の動作クロックは、ＦＣＬＫ入力端子２３に入力したＦＣＬＫが用いられる。
【００２１】
Ｉデータメモリ４４に格納されたＩデータ（ヨ）とＱデータメモリ４５に格納されたＱデータ（タ）は、ＳＢＣＫ入力端子３９に入力したＳＢＣＫ（ワ）の立ち上がりタイミングでリード動作を行う。リード動作は、ＳＢＣＫ入力端子３９に入力したＳＢＣＫを基準にしているため、過剰リードの恐れがある。従って、ライトの時と同様にＩデータメモリ４４、Ｑデータメモリ４５の動作クロックＦＣＬＫによってリード信号を加工する必要がある。Ｉデータメモリ４４とＱデータメモリ４５から出力されたＩデータ（ヨ）とＱデータ（タ）は、連続で出力させるためと、ＳＢＣＫに同期を取るために、ＳＢＣＫ入力端子３９からのＳＢＣＫとＨＣＬＫ入力端子４０からのＨＣＬＫを用いてＩデータとＱデータをそれぞれＩデータラッチ回路４６とＱデータラッチ回路４８でラッチさせ、ＳＢＣＫで"１"区間、"０"区間にそれぞれＩデータ、Ｑデータを出力させる。これがＨＤＡＴとなる。
【００２２】
（３）軟判定データ再生回路１５（図４及び図７参照）
この軟判定データ再生回路１５の入力は、ソフトウェア受信機６０からアドレス入力端子２２へのアドレスバス、データ入力端子２０へのデータバス、ライトイネーブル入力端子２１へのリードイネーブルと、ディジタルＰＬＬ回路１７のＳＣＬＫ出力端子３８からＳＣＬＫ入力端子５１へのＳＣＬＫ（ラ）、ディジタルＰＬＬ回路１７のＳＢＣＫ出力端子３５からＳＢＣＫ入力端子６１へのＳＢＣＫ（ナ）と、ソフトウェア受信機６０からＦＣＬＫ入力端子２３へのライトサイクルより速いＦＣＬＫを入力する。
【００２３】
ＳＤＡＴを構成するデータは、１６ビットデータとしてあるアドレスでソフトウェア受信機６０より出力される。データ入力端子２０に入力したデータは、Ｄ−ＦＦ回路５２を介してＦＩＦＯにより処理するデータメモリ５５に格納する。格納する際に過剰入力を起さないために、ＦＣＬＫ入力端子２３に入力したＦＣＬＫを用いてライト信号を２重書き出し防止回路５４で加工して、２重書き出しの誤動作を防止する。
【００２４】
データメモリ５５に格納されたデータは、ＳＢＣＫ入力端子６１に入力したＳＢＣＫの立ち上がりのタイミングでリード動作を行う。リード動作は、ＳＢＣＫを基準にしているため、過剰リードの恐れがある。従って、ライトの時と同様にデータメモリ５５の動作クロックによってリード信号を２重読出し防止回路５３で加工して、２重読み出しの誤動作を防止する。データメモリ５５より出力された１６ビットデータ（ム）を上位ビットよりシリアルで出力させるために、シフトレジスタからなるパラレル・シリアル変換器５７を用いてパラレル・シリアル変換を行う（ウ）。
【００２５】
ここで得られたデータ（Ｓ−ＳＤＡＴ）は、ＳＢＣＫに同期して出力がなされていないため、ＳＢＣＫに同期を取るために、ＦＳＤＡＴをシリアル入力としたシフト回路５８でシリアルシフト変換を施し、ＳＢＣＫに同期するまでシフトする（ヰ）。ここでシフト回路５８の基準クロックは、ディジタルＰＬＬ回路１７からのＳＣＬＫを用いる。ＳＣＬＫとＳＢＣＫの立ち上がりは、図２におけるＳＣＬＫとＳＢＣＫが同一のメインカウンタ２５を基準としていて同期が取れているため、シフト回路５８によるシリアルシフト変換の際のクロックは、ＳＣＬＫ入力端子５１に入力したＳＣＬＫ（ラ）を用いる。ラッチミスを防ぐため、パラレル・シリアル変換器５７におけるパラレル・シリアル変換のシフトレジスタのクロックは、ＮＯＴ回路を介在してＳＣＬＫの反転を用いる。このようにして得られたシリアルシフト変換の出力が軟判定データＳＤＡＴとなり、軟判定データ出力端子５９から出力する。
【００２６】
上述した本発明による受信データ再生装置の動作をさらに具体的に説明する。ＳＢＣＫ＝４．８ｋＨｚ、ＨＣＬＫ＝９．６ｋＨｚ、ＳＣＬＫ＝７６．８ｋＨｚとしたことは、前述の通りである。ソフトウェア受信機６０は、４シンボル毎にタイミング信号を＄Ｄ０００ｈで出力する。ＨＤＡＴのうち、Ｉデータは、＄Ａ０００ｈで、Ｑデータは、＄Ａ００１ｈで出力され、ＳＤＡＴは、＄Ｃ０００ｈで出力されるとする。また、Ｉデータメモリ４４、Ｑデータメモリ４５、データメモリ５５でＦＩＦＯ処理をするＦＣＬＫは、２．４ＭＨｚとし、ＢＣＬＫは、２．３２９６ＭＨｚとする。以上の条件で受信データの再生を行うときについて考える。
【００２７】
図２に示すディジタルＰＬＬ回路１７において、ＨＣＬＫの理想値とＢＣＬＫの値より、メインカウンタ２５の周期は、１２１と１２２となる。このメインカウンタ２５の周期の切換は、ＨＣＬＫをクロックとした３ビットのカウンタ３２のＭＳＢを使って行う。Ｄ−ＦＦ回路３３でカウンタ３２のＭＳＢの立ち上がりに"１"を出力し、ソフトウェア受信機６０が２シンボル周期のタイミング信号を出力したら、リセットをかけ"０"にする。このＤ−ＦＦ回路３３の出力（ＣＨＥＣＫ）は、ＨＣＬＫが２シンボル周期タイミングと比較して速いのか遅いのかを判断する。速ければＣＨＥＣＫの"１"区間が長くなり、メインカウンタ２５の周期が遅くなるようにセットする。逆に遅ければＣＨＥＣＫの"１"区間が短くなり、メインカウンタ２５の周期が速くなるようにセットされる。
【００２８】
これの繰り返しにより、最適に近づくようにメインカウンタ２５の周期がセットされ、ＨＣＬＫが理想の値になる。
ＳＣＬＫに関しては、メインカウンタ２５の周期の間にトグルカウンタ３７で作成するクロックが短くなるだけで、ＳＣＬＫの８周期がＨＣＬＫと同期が取れるように動くだけであるので、ＳＣＬＫも理想の値になる。
ＳＢＣＫは、ＨＣＬＫを基準に１／２に分周するだけである。
【００２９】
図３に示す硬判定データ再生回路１６において、この硬判定データ再生回路１６には、ＦＩＦＯにより処理されたＩデータ用とＱデータ用の２つの内部Ｉデータメモリ４４、Ｑデータメモリ４５が用意されている。これらＩデータメモリ４４、Ｑデータメモリ４５への割込みは、ソフトウェア受信機６０の書込み命令終了後１μｓ以内に行う。これは、ＦＣＬＫによってライト信号を加工することで制御される。Ｉデータメモリ４４、Ｑデータメモリ４５へ格納されたデータは、ＳＢＣＫの立ち上がりから１μｓ以内に出力される。これは、ＦＣＬＫによってリード信号を加工することで制御される。
【００３０】
図６は、硬判定データ再生回路１６のタイムチャートである。Ｉデータメモリ４４、Ｑデータメモリ４５から出力されたＩデータ、ＱデータをそれぞれＰＰ−ＩＤＡＴ、ＰＰ−ＱＤＡＴとする。
ＰＰ−ＩＤＡＴ、ＰＰ−ＱＤＡＴともに、ＳＢＣＫが"０"区間である時のＨＣＬＫの反転でラッチする。このラッチ後のＩデータをＰ−ＩＤＡＴとする。Ｑデータ側の出力は、ＳＢＣＫが"１"区間である時のＨＣＬＫの反転でラッチする。このラッチ後の出力をＰ−ＱＤＡＴとする。Ｐ−ＩＤＡＴとＰ−ＱＤＡＴをＳＢＣＫの"１"区間と"０"区間で交互に出力した結果が硬判定データＨＤＡＴとなる。
【００３１】
図４に示す軟判定データ再生回路１５において、この軟判定データ再生回路１５では、ソフトウェア受信機６０のライトタイミングでＦＩＦＯからなる内部データメモリ５５にデータを格納し、ＳＢＣＫのタイミングでデータメモリ５５からデータを出力する。データメモリ５５への書込みは、ソフトウェア受信機６０の書込み命令終了後、１μｓ以内に行う。これはＦＣＬＫによってライト信号を加工することで制御される。データメモリ５５へ格納されたデータは、ＳＢＣＫの立ち上がりから１μｓ以内に出力される。これは、ＦＣＬＫによってリード信号を加工することで制御される。
【００３２】
図７は、軟判定データ再生回路１５のタイムチャートである。データメモリ５５から出力されたデータをＰ−ＳＤＡＴとする。Ｐ−ＳＤＡＴは、ＳＢＣＫの立上りからＳＣＬＫの１．５クロック後のＳＣＬＫの反転タイミングでパラレル・シリアル変換器５７にロードされ、ＳＣＬＫの反転のタイミング毎にシフト処理が行われる。この時パラレル・シリアル変換器５７のシフトアウトをＳ−ＳＤＡＴとする。Ｓ−ＳＤＡＴをＳＢＣＫに同期させるために、さらにＳＣＬＫで１５ビットのシフト処理を行う。このシフト回路５８のシフトアウトが軟判定データとなる。
【００３３】
【発明の効果】
本発明は、上述のように、ディジタルシグナルプロセッサ（ＤＳＰ）を用いたソフトウェア受信機６０で受信したデジタル信号の復調データから、硬判定データと軟判定データをそれぞれに必要なクロックを用いて再生するようにした受信データ再生装置において、前記ソフトウェア受信機６０に接続されたクロック生成用のディジタルＰＬＬ回路１７と、硬判定データ再生回路１６と、軟判定データ再生回路１５とをフィールドプログラマブルゲートアレイ（ＦＰＧＡ）１４で構成したので、受信データの復調処理を行うＤＳＰより受信データのシンボル周期のタイミングを受け取ることにより、ＦＰＧＡ内部で受信データに同期したシンボルクロック、ビットクロック、軟判定クロックの再生を行うことができる。
【００３４】
更に再生されたこれらのクロックを用いることにより、ＤＳＰを用いたソフトウェア受信機６０により間欠的に出力される硬判定データ、軟判定データをＦＰＧＡの内部に存在するＦＩＦＯを用いることで、連続的で、かつ、シンボルクロックに同期、つまり受信データに同期した硬判定データ、軟判定データの再生を行うことができる。
【００３５】
本発明による受信データ再生装置は、次のような装置に利用することができる。
・π／４−ＤＱＰＳＫのようなデジタル変調波をＤＳＰ等を用いたソフトウェア受信機によって復調を行うデジタル無線装置。
・硬判定データによって周期ワードを照合し、フレームタイミングを取ることが可能なデジタル無線装置。
・軟判定データによって受信データ処理を行うことが可能なデジタル無線装置。
・受信データ、送信データが音声及び／又はデータであるデジタル無線装置。
・基地局無線局の制御を受けて、移動無線局又は基地局無線局と移動無線局との間の通信を行うことが可能な無線システム。
・基地局無線局の制御を受けずに、移動無線局間で通信を行うことが可能な無線システム。
【図面の簡単な説明】
【図１】本発明による受信データ再生装置の一実施例を示す全体のブロック図である。
【図２】図１におけるディジタルＰＬＬ回路１７の詳細なブロック図である。
【図３】図１における硬判定データ再生回路１６の詳細なブロック図である。
【図４】図１における軟判定データ再生回路１５の詳細なブロック図である。
【図５】ディジタルＰＬＬ回路１７の動作説明のための波形図である。
【図６】硬判定データ再生回路１６の動作説明のための波形図である。
【図７】軟判定データ再生回路１５の動作説明のための波形図である。
【符号の説明】
１０…アンテナ、１１…アナログ受信機、１２…Ａ／Ｄ変換器、１３…復調部、１４…ＦＰＧＡ、１５…軟判定データ再生回路、１６…硬判定データ再生回路、１７…ディジタルＰＬＬ回路、１８…信号処理部、１９…同期ワード検出部、２０…データ入力端子、２１…ライトイネーブル入力端子、２２…アドレス入力端子、２３…ＦＣＬＫ入力端子、２４…ＢＣＬＫ入力端子、２５…メインカウンタ、２６…トリガー回路、２７…トリガー回路、２８…トリガー回路、２９…トグルカウンタ、３０…マルチプレクサ、３１…ＨＣＬＫ出力端子、３２…カウンタ、３３…Ｄ−ＦＦ回路、３４…トグルカウンタ、３５…ＳＢＣＫ出力端子、３６…デコーダ、３７…トグルカウンタ、３８…ＳＣＬＫ出力端子、３９…ＳＢＣＫ入力端子、４０…ＨＣＬＫ入力端子、４１…２重読出し防止回路、４２…２重書き出し防止回路、４３…２重読出し防止回路、４４…Ｉデータメモリ、４５…Ｑデータメモリ、４６…Ｉデータラッチ回路、４７…マルチプレクサ、４８…Ｑデータラッチ回路、４９…ノット回路、５０…硬判定データ出力端子、５１…ＳＣＬＫ入力端子、５２…Ｄ−ＦＦ回路、５３…２重読出し防止回路、５４…２重書き出し防止回路、５５…データメモリ、５６…ロード信号作成回路、５７…パラレル・シリアル変換器、５８…シフト回路、５９…軟判定データ出力端子、６０…ＤＳＰを用いたソフトウェア受信機、６１…ＳＢＣＫ入力端子。
【発明の属する技術分野】
本発明は、π／４−ＤＱＰＳＫのようなデジタル変調波をＤＳＰ等を用いたソフトウェア受信機によって復調を行うデジタル無線装置等に用いられる受信データ再生装置に関するものである。
【０００２】
【従来の技術】
従来のデジタル無線装置において、復調データは、ＩＣを経由して硬判定データ（情報を含む実データ）と軟判定データ（振幅・位相データなど）を再生し、これらのデータを信号処理部へ送っていた。その際にＩＣでは、データ再生のためのシンボルクロック、ビットクロック、軟判定クロックの生成も行っており、これらのクロックは、すべて受信データに同期して生成している。
【０００３】
従来のＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）を用いたソフトウェア受信装置では、硬判定データ、軟判定データは、一定のタイミングではなく、間欠的に、なおかつ数シンボルの復調データを一つの塊としてまとめて出力するようになっていた。
【０００４】
【発明が解決しようとする課題】
上述のように、従来のＤＳＰを用いたソフトウェア受信装置では、ＤＳＰが数シンボル毎に受信データに同期したタイミング信号を出力することは可能であるが、受信データに同期したシンボルクロック、ビットクロック、軟判定クロックの再生を行うのが困難であるため、ＤＳＰだけで受信データを再生することができない、という問題があった。
【０００５】
この場合、受信データに同期したシンボルクロック、ビットクロック、軟判定クロックが別回路から供給されていれば可能であるが、回路構成が複雑で、高価になる、という問題があった。
【０００６】
本発明は、間欠的に出力される硬判定データ、軟判定データを連続的なシリアルデータに変換することによって、同期ワードの検出を行ったり、受信信号処理を行ったりすることのできる受信データ再生装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、ディジタルシグナルプロセッサ（ＤＳＰ）を用いたソフトウェア受信機６０で受信したデジタル信号の復調データから、硬判定データと軟判定データをそれぞれに必要なクロックを用いて再生するようにした受信データ再生装置において、前記ソフトウェア受信機６０に接続されたクロック生成用のディジタルＰＬＬ回路１７と、硬判定データ再生回路１６と、軟判定データ再生回路１５とをフィールドプログラマブルゲートアレイ（ＦＰＧＡ）１４で構成した受信データ再生装置である。
【０００８】
前記ディジタルＰＬＬ回路１７は、外部から入力したＢＣＬＫ（再生用基準クロック）を計数するメインカウンタ２５を、ソフトウェア受信機６０から入力したデータ信号、ライトイネーブル信号、アドレス信号に基づくタイミング信号により制御してＨＣＬＫ（再生硬判定クロック）に対応した周波数の信号を得、この信号を基準にしてＳＣＬＫ（再生軟判定クロック）とＳＢＣＫ（再生シンボルクロック）を得るように構成する。
【０００９】
前記硬判定データ再生回路１６は、ソフトウェア受信機６０からそれぞれ異なるアドレスで入力した硬判定のＩデータとＱデータとをそれぞれ別個に格納するＩデータメモリ４４とＱデータメモリ４５と、これらのＩデータメモリ４４とＱデータメモリ４５から読み出されたＩデータとＱデータを交互に並べ替えて連続して出力させ、かつ、ＳＢＣＫに同期を取るために、ＳＢＣＫとＨＣＬＫを用いてラッチさせるＩデータラッチ回路４６とＱデータラッチ回路４８とを具備してなるものである。
【００１０】
前記軟判定データ再生回路１５は、ソフトウェア受信機６０から入力した軟判定データを格納するデータメモリ５５と、このデータメモリ５５に格納されたデータを上位ビットよりシリアルで出力させるためのパラレル・シリアル変換器５７と、ＳＢＣＫに同期を取るためのシフト回路５８とを具備してなるものである。
【００１１】
【発明の実施の形態】
以下の説明において、次の略語は、（ ）内の意味を表すものとする。
ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒｅｙ）
Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）
ＦＣＬＫ（メモリ駆動用基準クロック）
ＢＣＬＫ（再生用基準クロック）
ＳＢＣＫ（再生シンボルクロック）
ＨＣＬＫ（再生硬判定クロック）
ＳＣＬＫ（再生軟判定クロック）
ＨＤＡＴ（硬判定データ）
ＳＤＡＴ（軟判定データ）
ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）
Ｄ−ＦＦ（Ｄ型Ｆｌｉｐ Ｆｌｏｐ）
ＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ Ｆｉｒｓｔ−ｏｕｔ）
【００１２】
図１において、通信情報は、アンテナ１０を介してアナログ受信機１１で受信され、Ａ／Ｄ変換器１２でＡ／Ｄ変換されて復調部１３で復調される。この復調部１３から出力した通信情報データ信号、ライトイネーブル信号、アドレス信号は、本発明による受信データ再生装置を経て信号処理部１８と同期ワード検出部１９へ送られて再生される。
【００１３】
前記本発明による受信データ再生装置は、ＦＰＧＡ１４を用いて構成をする。前記ＦＰＧＡ１４の内部は、各種クロックを再生するためのディジタルＰＬＬ回路１７、硬判定データ（情報を含む実データ）の再生を行うための硬判定データ再生回路１６、軟判定データ（振幅・位相データなど）の再生を行うための軟判定データ再生回路１５の３つのブロックにて構成されている。
【００１４】
本発明の受信データ再生装置では、ＤＳＰを用いたソフトウェア受信機６０が受信データに同期したタイミング信号を出力することができるため、これを利用して、ＦＰＧＡ１４内でディジタルＰＬＬ回路１７を構成し、受信データに同期したシンボルクロック、ビットクロック、軟判定クロックの再生を行う。これによって再生された各クロックは、同一のＦＰＧＡ１４内に併設した軟判定データ再生回路１５、硬判定データ再生回路１６からなる再生復調データ変換部へ入力し、ここで間欠的にＤＳＰより出力される硬判定データ、軟判定データを連続的なシリアルデータに変換することによって、同期ワードの検出を行ったり、受信信号処理を行ったりするものである。
【００１５】
以下、ＦＰＧＡ１４内のディジタルＰＬＬ回路１７、硬判定データ再生回路１６、軟判定データ再生回路１５の具体的構成例をそれぞれの作用とともに説明する。
（１）ディジタルＰＬＬ回路１７（図２及び図５参照）
ＢＣＬＫ入力端子２４には、ソフトウェア受信機６０からＢＣＬＫ（例：Ａ／Ｄ変換器１２のサンプリングクロックの整数倍で、サンプリングクロックが７２．８ｋＨｚとしたら、２．３２９６ＭＨｚ）が入力し、また、データ入力端子２０、ライトイネーブル入力端子２１、アドレス入力端子２２には、前記ソフトウェア受信機６０のデータバス、ライトイネーブル、アドレスバスの各信号が入力する。
ＳＢＣＫ出力端子３５には、ＳＢＣＫ、ＨＣＬＫ出力端子３１には、ＨＣＬＫ、ＳＣＬＫ出力端子３８には、ＳＣＬＫがそれぞれ出力する。
【００１６】
ＢＣＬＫ入力端子２４には、ＢＣＬＫをカウントするメインカウンタ２５が接続される。クロックの再生は、ＨＣＬＫを基準に再生するから、このＨＣＬＫとして得たい周波数の倍の周波数が選ばれるように、メインカウンタ２５の値を決定する。このとき、理想値の前後の値を周期として選ぶ。例えば、ＢＣＬＫ＝２．３２９６ＭＨｚ、ＨＣＬＫの理想値＝９．６ｋＨｚのとき、倍の周波数１９．２ｋＨｚが選ばれるように、メインカウンタ２５の値を決定する。このとき、２．３２９６ＭＨｚ÷１９．２ｋＨｚ＝１２１．３３３…であるから、図５（イ）に示す理想値の周期値＝１２１又は１２２が選ばれる。
【００１７】
図５（イ）のようなメインカウンタ２５の周期値＝１２１又は１２２の出力で、ある値をデコードし（例：０）、この図５（ロ）に示す出力をトグルカウンタ２９のクロックとして入力する。トグルカウンタ２９から出力されたデータ図５（ハ）は、ＨＣＬＫとなる。メインカウンタ２５の周期切換は、ＨＣＬＫによってカウンタ３２を作成し、そのＭＳＢの図５（ト）とソフトウェア受信機６０からのタイミング信号図５（チ）をＤ−ＦＦ回路３３に入力して図５（リ）のように作ることができる。ソフトウェア受信機６０がｎ（例えば２）シンボル毎にタイミング信号を出力するならば、カウンタ３２は、Ｎ×２の分用意する。ＨＣＬＫをクロックにしてカウンタ３２を回し、ＭＳＢが"１"になるタイミングでマルチプレクサ３０から切換信号"１"を出力する。ソフトウェア受信機６０がタイミング信号を出力したらマルチプレクサ３０からの切換信号を"０"にする。切換信号の"１"と"０"でメインカウンタ２５の周期を切換えることにより、ＨＣＬＫが理想値に近づき、ＨＣＬＫ出力端子３１から出力する。
【００１８】
トグルカウンタ２９で得られたＨＣＬＫは、トグルカウンタ３４のクロックとして入力し、この図５（ニ）に示すトグルカウンタ３４の出力がＳＢＣＫとなってＳＢＣＫ出力端子３５から出力する。
図５（イ）に示すメインカウンタ２５の周期をデコーダ３６で、図５（ホ）のように、例えば、０、１５、３０、４５、６０、７６、９１、１０６で８分割し、これをトグルカウンタ３７のクロックとして入力し、図５（ホ）のようなトグルカウンタ３７の出力がＳＣＬＫとなり、ＳＣＬＫ出力端子３８から出力する。元になるカウンタとして、ＨＣＬＫ出力端子３１のＨＣＬＫとＳＣＬＫ出力端子３８のＳＣＬＫで同じメインカウンタ２５を使用しているので、両者は、完全に同期が取れている。
以上によりＨＣＬＫ、ＳＢＣＫ、ＳＣＬＫが再生される。
【００１９】
（２）硬判定データ再生回路１６（図３及び図６参照）
この硬判定データ再生回路１６の入力は、ソフトウェア受信機６０からアドレス入力端子２２（Ｉ）、２２（Ｑ）へのアドレスバス（ル）、データ入力端子２０へのデータバス（ヌ）、ライトイネーブル入力端子２１へのリードイネーブル（ヲ）と、ディジタルＰＬＬ回路１７のＨＣＬＫ出力端子３１からＨＣＬＫ入力端子４０へのＨＣＬＫ（カ）、ディジタルＰＬＬ回路１７のＳＢＣＫ出力端子３５からＳＢＣＫ入力端子３９へのＳＢＣＫ（ワ）と、ソフトウェア受信機６０からＦＣＬＫ入力端子２３へのライトサイクルより速いクロック（ＦＣＬＫ）を入力する。
【００２０】
ＨＤＡＴを構成するデータは、ＩデータとＱデータとに分かれており、それぞれ別のアドレスでソフトウェア受信機６０より出力されて、データ入力端子２０に入力する（ヌ）。データ入力端子２０から入力したＩデータとＱデータは、各々ＦＩＦＯからなるＩデータメモリ４４とＱデータメモリ４５に格納する。Ｉデータメモリ４４とＱデータメモリ４５に格納する際、ＦＰＧＡ１４のＦＩＦＯによる処理は、動作クロックを入力する必要がある。動作クロックの立ち上がり時にライト信号が入力されると、ライト動作を次のクロックの立ち上がりで起し、リード信号が入力されるとリード信号を次のクロックの立ち上がりで動作する。したがって、ライト・リード信号が動作クロック間隔の２倍以上の長さを有する時、Ｉデータメモリ４４、Ｑデータメモリ４５が過剰入力、過剰出力が起こってしまう。従って、動作クロックを用いてライト信号を加工して、誤動作を防止する必要がある。そこで、Ｉデータについては、２重読出し防止回路４１により２重読出しが防止され、Ｑデータについては、２重読出し防止回路４３により２重読出しが防止される。また、２重書き出し防止回路４２により、ＩデータとＱデータの２重書き出しが防止される。なお、Ｉデータメモリ４４、Ｑデータメモリ４５の動作クロックは、ＦＣＬＫ入力端子２３に入力したＦＣＬＫが用いられる。
【００２１】
Ｉデータメモリ４４に格納されたＩデータ（ヨ）とＱデータメモリ４５に格納されたＱデータ（タ）は、ＳＢＣＫ入力端子３９に入力したＳＢＣＫ（ワ）の立ち上がりタイミングでリード動作を行う。リード動作は、ＳＢＣＫ入力端子３９に入力したＳＢＣＫを基準にしているため、過剰リードの恐れがある。従って、ライトの時と同様にＩデータメモリ４４、Ｑデータメモリ４５の動作クロックＦＣＬＫによってリード信号を加工する必要がある。Ｉデータメモリ４４とＱデータメモリ４５から出力されたＩデータ（ヨ）とＱデータ（タ）は、連続で出力させるためと、ＳＢＣＫに同期を取るために、ＳＢＣＫ入力端子３９からのＳＢＣＫとＨＣＬＫ入力端子４０からのＨＣＬＫを用いてＩデータとＱデータをそれぞれＩデータラッチ回路４６とＱデータラッチ回路４８でラッチさせ、ＳＢＣＫで"１"区間、"０"区間にそれぞれＩデータ、Ｑデータを出力させる。これがＨＤＡＴとなる。
【００２２】
（３）軟判定データ再生回路１５（図４及び図７参照）
この軟判定データ再生回路１５の入力は、ソフトウェア受信機６０からアドレス入力端子２２へのアドレスバス、データ入力端子２０へのデータバス、ライトイネーブル入力端子２１へのリードイネーブルと、ディジタルＰＬＬ回路１７のＳＣＬＫ出力端子３８からＳＣＬＫ入力端子５１へのＳＣＬＫ（ラ）、ディジタルＰＬＬ回路１７のＳＢＣＫ出力端子３５からＳＢＣＫ入力端子６１へのＳＢＣＫ（ナ）と、ソフトウェア受信機６０からＦＣＬＫ入力端子２３へのライトサイクルより速いＦＣＬＫを入力する。
【００２３】
ＳＤＡＴを構成するデータは、１６ビットデータとしてあるアドレスでソフトウェア受信機６０より出力される。データ入力端子２０に入力したデータは、Ｄ−ＦＦ回路５２を介してＦＩＦＯにより処理するデータメモリ５５に格納する。格納する際に過剰入力を起さないために、ＦＣＬＫ入力端子２３に入力したＦＣＬＫを用いてライト信号を２重書き出し防止回路５４で加工して、２重書き出しの誤動作を防止する。
【００２４】
データメモリ５５に格納されたデータは、ＳＢＣＫ入力端子６１に入力したＳＢＣＫの立ち上がりのタイミングでリード動作を行う。リード動作は、ＳＢＣＫを基準にしているため、過剰リードの恐れがある。従って、ライトの時と同様にデータメモリ５５の動作クロックによってリード信号を２重読出し防止回路５３で加工して、２重読み出しの誤動作を防止する。データメモリ５５より出力された１６ビットデータ（ム）を上位ビットよりシリアルで出力させるために、シフトレジスタからなるパラレル・シリアル変換器５７を用いてパラレル・シリアル変換を行う（ウ）。
【００２５】
ここで得られたデータ（Ｓ−ＳＤＡＴ）は、ＳＢＣＫに同期して出力がなされていないため、ＳＢＣＫに同期を取るために、ＦＳＤＡＴをシリアル入力としたシフト回路５８でシリアルシフト変換を施し、ＳＢＣＫに同期するまでシフトする（ヰ）。ここでシフト回路５８の基準クロックは、ディジタルＰＬＬ回路１７からのＳＣＬＫを用いる。ＳＣＬＫとＳＢＣＫの立ち上がりは、図２におけるＳＣＬＫとＳＢＣＫが同一のメインカウンタ２５を基準としていて同期が取れているため、シフト回路５８によるシリアルシフト変換の際のクロックは、ＳＣＬＫ入力端子５１に入力したＳＣＬＫ（ラ）を用いる。ラッチミスを防ぐため、パラレル・シリアル変換器５７におけるパラレル・シリアル変換のシフトレジスタのクロックは、ＮＯＴ回路を介在してＳＣＬＫの反転を用いる。このようにして得られたシリアルシフト変換の出力が軟判定データＳＤＡＴとなり、軟判定データ出力端子５９から出力する。
【００２６】
上述した本発明による受信データ再生装置の動作をさらに具体的に説明する。ＳＢＣＫ＝４．８ｋＨｚ、ＨＣＬＫ＝９．６ｋＨｚ、ＳＣＬＫ＝７６．８ｋＨｚとしたことは、前述の通りである。ソフトウェア受信機６０は、４シンボル毎にタイミング信号を＄Ｄ０００ｈで出力する。ＨＤＡＴのうち、Ｉデータは、＄Ａ０００ｈで、Ｑデータは、＄Ａ００１ｈで出力され、ＳＤＡＴは、＄Ｃ０００ｈで出力されるとする。また、Ｉデータメモリ４４、Ｑデータメモリ４５、データメモリ５５でＦＩＦＯ処理をするＦＣＬＫは、２．４ＭＨｚとし、ＢＣＬＫは、２．３２９６ＭＨｚとする。以上の条件で受信データの再生を行うときについて考える。
【００２７】
図２に示すディジタルＰＬＬ回路１７において、ＨＣＬＫの理想値とＢＣＬＫの値より、メインカウンタ２５の周期は、１２１と１２２となる。このメインカウンタ２５の周期の切換は、ＨＣＬＫをクロックとした３ビットのカウンタ３２のＭＳＢを使って行う。Ｄ−ＦＦ回路３３でカウンタ３２のＭＳＢの立ち上がりに"１"を出力し、ソフトウェア受信機６０が２シンボル周期のタイミング信号を出力したら、リセットをかけ"０"にする。このＤ−ＦＦ回路３３の出力（ＣＨＥＣＫ）は、ＨＣＬＫが２シンボル周期タイミングと比較して速いのか遅いのかを判断する。速ければＣＨＥＣＫの"１"区間が長くなり、メインカウンタ２５の周期が遅くなるようにセットする。逆に遅ければＣＨＥＣＫの"１"区間が短くなり、メインカウンタ２５の周期が速くなるようにセットされる。
【００２８】
これの繰り返しにより、最適に近づくようにメインカウンタ２５の周期がセットされ、ＨＣＬＫが理想の値になる。
ＳＣＬＫに関しては、メインカウンタ２５の周期の間にトグルカウンタ３７で作成するクロックが短くなるだけで、ＳＣＬＫの８周期がＨＣＬＫと同期が取れるように動くだけであるので、ＳＣＬＫも理想の値になる。
ＳＢＣＫは、ＨＣＬＫを基準に１／２に分周するだけである。
【００２９】
図３に示す硬判定データ再生回路１６において、この硬判定データ再生回路１６には、ＦＩＦＯにより処理されたＩデータ用とＱデータ用の２つの内部Ｉデータメモリ４４、Ｑデータメモリ４５が用意されている。これらＩデータメモリ４４、Ｑデータメモリ４５への割込みは、ソフトウェア受信機６０の書込み命令終了後１μｓ以内に行う。これは、ＦＣＬＫによってライト信号を加工することで制御される。Ｉデータメモリ４４、Ｑデータメモリ４５へ格納されたデータは、ＳＢＣＫの立ち上がりから１μｓ以内に出力される。これは、ＦＣＬＫによってリード信号を加工することで制御される。
【００３０】
図６は、硬判定データ再生回路１６のタイムチャートである。Ｉデータメモリ４４、Ｑデータメモリ４５から出力されたＩデータ、ＱデータをそれぞれＰＰ−ＩＤＡＴ、ＰＰ−ＱＤＡＴとする。
ＰＰ−ＩＤＡＴ、ＰＰ−ＱＤＡＴともに、ＳＢＣＫが"０"区間である時のＨＣＬＫの反転でラッチする。このラッチ後のＩデータをＰ−ＩＤＡＴとする。Ｑデータ側の出力は、ＳＢＣＫが"１"区間である時のＨＣＬＫの反転でラッチする。このラッチ後の出力をＰ−ＱＤＡＴとする。Ｐ−ＩＤＡＴとＰ−ＱＤＡＴをＳＢＣＫの"１"区間と"０"区間で交互に出力した結果が硬判定データＨＤＡＴとなる。
【００３１】
図４に示す軟判定データ再生回路１５において、この軟判定データ再生回路１５では、ソフトウェア受信機６０のライトタイミングでＦＩＦＯからなる内部データメモリ５５にデータを格納し、ＳＢＣＫのタイミングでデータメモリ５５からデータを出力する。データメモリ５５への書込みは、ソフトウェア受信機６０の書込み命令終了後、１μｓ以内に行う。これはＦＣＬＫによってライト信号を加工することで制御される。データメモリ５５へ格納されたデータは、ＳＢＣＫの立ち上がりから１μｓ以内に出力される。これは、ＦＣＬＫによってリード信号を加工することで制御される。
【００３２】
図７は、軟判定データ再生回路１５のタイムチャートである。データメモリ５５から出力されたデータをＰ−ＳＤＡＴとする。Ｐ−ＳＤＡＴは、ＳＢＣＫの立上りからＳＣＬＫの１．５クロック後のＳＣＬＫの反転タイミングでパラレル・シリアル変換器５７にロードされ、ＳＣＬＫの反転のタイミング毎にシフト処理が行われる。この時パラレル・シリアル変換器５７のシフトアウトをＳ−ＳＤＡＴとする。Ｓ−ＳＤＡＴをＳＢＣＫに同期させるために、さらにＳＣＬＫで１５ビットのシフト処理を行う。このシフト回路５８のシフトアウトが軟判定データとなる。
【００３３】
【発明の効果】
本発明は、上述のように、ディジタルシグナルプロセッサ（ＤＳＰ）を用いたソフトウェア受信機６０で受信したデジタル信号の復調データから、硬判定データと軟判定データをそれぞれに必要なクロックを用いて再生するようにした受信データ再生装置において、前記ソフトウェア受信機６０に接続されたクロック生成用のディジタルＰＬＬ回路１７と、硬判定データ再生回路１６と、軟判定データ再生回路１５とをフィールドプログラマブルゲートアレイ（ＦＰＧＡ）１４で構成したので、受信データの復調処理を行うＤＳＰより受信データのシンボル周期のタイミングを受け取ることにより、ＦＰＧＡ内部で受信データに同期したシンボルクロック、ビットクロック、軟判定クロックの再生を行うことができる。
【００３４】
更に再生されたこれらのクロックを用いることにより、ＤＳＰを用いたソフトウェア受信機６０により間欠的に出力される硬判定データ、軟判定データをＦＰＧＡの内部に存在するＦＩＦＯを用いることで、連続的で、かつ、シンボルクロックに同期、つまり受信データに同期した硬判定データ、軟判定データの再生を行うことができる。
【００３５】
本発明による受信データ再生装置は、次のような装置に利用することができる。
・π／４−ＤＱＰＳＫのようなデジタル変調波をＤＳＰ等を用いたソフトウェア受信機によって復調を行うデジタル無線装置。
・硬判定データによって周期ワードを照合し、フレームタイミングを取ることが可能なデジタル無線装置。
・軟判定データによって受信データ処理を行うことが可能なデジタル無線装置。
・受信データ、送信データが音声及び／又はデータであるデジタル無線装置。
・基地局無線局の制御を受けて、移動無線局又は基地局無線局と移動無線局との間の通信を行うことが可能な無線システム。
・基地局無線局の制御を受けずに、移動無線局間で通信を行うことが可能な無線システム。
【図面の簡単な説明】
【図１】本発明による受信データ再生装置の一実施例を示す全体のブロック図である。
【図２】図１におけるディジタルＰＬＬ回路１７の詳細なブロック図である。
【図３】図１における硬判定データ再生回路１６の詳細なブロック図である。
【図４】図１における軟判定データ再生回路１５の詳細なブロック図である。
【図５】ディジタルＰＬＬ回路１７の動作説明のための波形図である。
【図６】硬判定データ再生回路１６の動作説明のための波形図である。
【図７】軟判定データ再生回路１５の動作説明のための波形図である。
【符号の説明】
１０…アンテナ、１１…アナログ受信機、１２…Ａ／Ｄ変換器、１３…復調部、１４…ＦＰＧＡ、１５…軟判定データ再生回路、１６…硬判定データ再生回路、１７…ディジタルＰＬＬ回路、１８…信号処理部、１９…同期ワード検出部、２０…データ入力端子、２１…ライトイネーブル入力端子、２２…アドレス入力端子、２３…ＦＣＬＫ入力端子、２４…ＢＣＬＫ入力端子、２５…メインカウンタ、２６…トリガー回路、２７…トリガー回路、２８…トリガー回路、２９…トグルカウンタ、３０…マルチプレクサ、３１…ＨＣＬＫ出力端子、３２…カウンタ、３３…Ｄ−ＦＦ回路、３４…トグルカウンタ、３５…ＳＢＣＫ出力端子、３６…デコーダ、３７…トグルカウンタ、３８…ＳＣＬＫ出力端子、３９…ＳＢＣＫ入力端子、４０…ＨＣＬＫ入力端子、４１…２重読出し防止回路、４２…２重書き出し防止回路、４３…２重読出し防止回路、４４…Ｉデータメモリ、４５…Ｑデータメモリ、４６…Ｉデータラッチ回路、４７…マルチプレクサ、４８…Ｑデータラッチ回路、４９…ノット回路、５０…硬判定データ出力端子、５１…ＳＣＬＫ入力端子、５２…Ｄ−ＦＦ回路、５３…２重読出し防止回路、５４…２重書き出し防止回路、５５…データメモリ、５６…ロード信号作成回路、５７…パラレル・シリアル変換器、５８…シフト回路、５９…軟判定データ出力端子、６０…ＤＳＰを用いたソフトウェア受信機、６１…ＳＢＣＫ入力端子。
Claims (11)
- ディジタルシグナルプロセッサ（ＤＳＰ）を用いたソフトウェア受信機６０で受信したデジタル信号の復調データから、硬判定データと軟判定データをそれぞれに必要なクロックを用いて再生するようにした受信データ再生装置において、前記ソフトウェア受信機６０に接続されたクロック生成用のディジタルＰＬＬ回路１７と、硬判定データ再生回路１６と、軟判定データ再生回路１５とをフィールドプログラマブルゲートアレイ（ＦＰＧＡ）１４で構成したことを特徴とする受信データ再生装置。
- ディジタルＰＬＬ回路１７は、外部から入力したＢＣＬＫ（再生用基準クロック）を計数するメインカウンタ２５を、ソフトウェア受信機６０から入力したデータ信号、ライトイネーブル信号、アドレス信号に基づくタイミング信号により制御してＨＣＬＫ（再生硬判定クロック）に対応した周波数の信号を得、この信号を基準にしてＳＣＬＫ（再生軟判定クロック）とＳＢＣＫ（再生シンボルクロック）を得るようにしたことを特徴とする請求項１記載の受信データ再生装置。
- ＢＣＬＫがＨＣＬＫの整数倍でない場合において、メインカウンタ２５のクリア信号は、ＨＣＬＫがタイミング信号と比較して速ければメインカウンタ２５の周期が遅くなるようにセットし、遅ければメインカウンタ２５の周期が速くなるようにセットすることを繰り返し、最適に近づくようにメインカウンタ２５の周期をセットして、ＨＣＬＫを理想の値に設定し、このＨＣＬＫに基づきＳＣＬＫとＳＢＣＫとを設定するようにしたことを特徴とする請求項２記載の受信データ再生装置。
- 硬判定データ再生回路１６は、ソフトウェア受信機６０からそれぞれ異なるアドレスで入力した硬判定のＩデータとＱデータとをそれぞれ別個に格納するＩデータメモリ４４とＱデータメモリ４５と、これらのＩデータメモリ４４とＱデータメモリ４５から読み出されたＩデータとＱデータを交互に並べ替えて連続して出力させ、かつ、ＳＢＣＫに同期を取るために、ＳＢＣＫとＨＣＬＫを用いてラッチさせるＩデータラッチ回路４６とＱデータラッチ回路４８とを具備してなることを特徴とする請求項１記載の受信データ再生装置。
- Ｉデータメモリ４４とＱデータメモリ４５へのデータの書き出しと読出しは、それぞれＦＩＦＯ（ファーストイン・ファーストアウト）により処理するようにしたことを特徴とする請求項４記載の受信データ再生装置。
- 入力したＩデータとＱデータをそれぞれＩデータメモリ４４とＱデータメモリ４５に動作クロックを用いて格納する際、誤動作防止のためにライト信号を加工するＩデータ用２重読出し防止回路４１とＱデータ用２重読出し防止回路４３を介在し、また、Ｉデータメモリ４４とＱデータメモリ４５からＩデータとＱデータを動作クロックを用いて書き出す際、誤動作防止のためにリード信号を加工する２重書き出し防止回路４２を介在してなることを特徴とする請求項４又は５記載の受信データ再生装置。
- 軟判定データ再生回路１５は、ソフトウェア受信機６０から入力した軟判定データを格納するデータメモリ５５と、このデータメモリ５５に格納されたデータを上位ビットよりシリアルで出力させるためのパラレル・シリアル変換器５７と、ＳＢＣＫに同期を取るためのシフト回路５８とを具備してなることを特徴とする請求項１記載の受信データ再生装置。
- データメモリ５５へのデータの書き出しと読出しは、ＦＩＦＯにより処理するようにしたことを特徴とする請求項７記載の受信データ再生装置。
- 入力した軟判定データをデータメモリ５５に動作クロックを用いて格納する際、誤動作防止のために入力したＦＣＬＫ（メモリ駆動用基準クロック）を用いてライト信号を加工する２重書き出し防止回路５４を介在し、データメモリ５５に格納されたデータを動作クロックを用いて読み出す際、誤動作防止のためにリード信号を加工する２重読み出し防止回路５３を介在してなることを特徴とする請求項７又は８記載の受信データ再生装置。
- ＤＳＰを用いたソフトウェア受信機６０で受信したデジタル信号の復調データから、硬判定データと軟判定データをそれぞれに必要なクロックを用いて再生するようにした受信データ再生装置において、前記ソフトウェア受信機６０に接続されたクロック生成用のディジタルＰＬＬ回路１７と、硬判定データ再生回路１６と、軟判定データ再生回路１５とをＦＰＧＡ１４で構成し、前記ディジタルＰＬＬ回路１７は、外部から入力したＢＣＬＫを計数するメインカウンタ２５を、ソフトウェア受信機６０から入力したデータ信号、ライトイネーブル信号、アドレス信号に基づくタイミング信号により制御してＨＣＬＫに対応した周波数の信号を得、この信号を基準にしてＳＣＬＫとＳＢＣＫを得るようにし、前記硬判定データ再生回路１６は、ソフトウェア受信機６０からそれぞれ異なるアドレスで入力した硬判定のＩデータとＱデータをそれぞれ別個に格納するＩデータメモリ４４とＱデータメモリ４５と、これらのＩデータメモリ４４とＱデータメモリ４５から読み出されたＩデータとＱデータを交互に並べ替えて連続して出力させ、かつ、ＳＢＣＫに同期を取るために、ＳＢＣＫとＨＣＬＫを用いてラッチさせるＩデータラッチ回路４６とＱデータラッチ回路４８とを具備してなり、前記軟判定データ再生回路１５は、ソフトウェア受信機６０から入力した軟判定データを格納するデータメモリ５５と、このデータメモリ５５に格納されたデータを上位ビットよりシリアルで出力させるためのパラレル・シリアル変換器５７と、ＳＢＣＫに同期を取るためのシフト回路５８とを具備してなることを特徴とする受信データ再生装置。
- ＤＳＰを用いたソフトウェア受信機６０で受信したデジタル信号の復調データから、硬判定データと軟判定データをそれぞれに必要なクロックを用いて再生するようにした受信データ再生装置において、前記ソフトウェア受信機６０に接続されたクロック生成用のディジタルＰＬＬ回路１７と、硬判定データ再生回路１６と、軟判定データ再生回路１５とをＦＰＧＡ１４で構成し、前記ディジタルＰＬＬ回路１７は、外部から入力したＢＣＬＫを計数するメインカウンタ２５を、ソフトウェア受信機６０から入力したデータ信号、ライトイネーブル信号、アドレス信号に基づくタイミング信号により制御してＨＣＬＫに対応した周波数の信号を得、この信号を基準にしてＳＣＬＫとＳＢＣＫを得るようにし、ＢＣＬＫがＨＣＬＫの整数倍でない場合において、メインカウンタ２５のクリア信号は、ＨＣＬＫがタイミング信号と比較して速ければメインカウンタ２５の周期が遅くなるようにセットし、遅ければメインカウンタ２５の周期が速くなるようにセットすることを繰り返し、最適に近づくようにメインカウンタ２５の周期をセットして、ＨＣＬＫを理想の値に設定し、このＨＣＬＫに基づきＳＣＬＫとＳＢＣＫとを設定し、前記硬判定データ再生回路１６は、ソフトウェア受信機６０からそれぞれ異なるアドレスで入力した硬判定のＩデータとＱデータをそれぞれ別個に格納するＩデータメモリ４４とＱデータメモリ４５と、これらのＩデータメモリ４４とＱデータメモリ４５から読み出されたＩデータとＱデータを交互に並べ替えて連続して出力させ、かつ、ＳＢＣＫに同期を取るために、ＳＢＣＫとＨＣＬＫを用いてラッチさせるＩデータラッチ回路４６とＱデータラッチ回路４８とを具備してなり、Ｉデータメモリ４４とＱデータメモリ４５へのデータの書き出しと読出しは、それぞれＦＩＦＯ（ファーストイン・ファーストアウト）により処理し、入力したＩデータとＱデータをそれぞれＩデータメモリ４４とＱデータメモリ４に動作クロックを用いて格納する際、誤動作防止のためにライト信号を加工するＩデータ用２重読出し防止回路４１とＱデータ用２重読出し防止回路４３を介在し、また、Ｉデータメモリ４４とＱデータメモリ４５からＩデータとＱデータを動作クロックを用いて書き出す際、誤動作防止のためにリード信号を加工する２重書き出し防止回路４２を介在してなり、前記軟判定データ再生回路１５は、ソフトウェア受信機６０から入力した軟判定データを格納するデータメモリ５５と、このデータメモリ５５に格納されたデータを上位ビットよりシリアルで出力させるためのパラレル・シリアル変換器５７と、ＳＢＣＫに同期を取るためのシフト回路５８とを具備し、データメモリ５５へのデータの書き出しと読出しは、ＦＩＦＯにより処理するようにしてなり、入力した軟判定データをデータメモリ５５に動作クロックを用いて格納する際、誤動作防止のために入力したＦＣＬＫを用いてライト信号を加工する２重書き出し防止回路５４を介在し、データメモリ５５に格納されたデータを動作クロックを用いて読み出す際、誤動作防止のためにリード信号を加工する２重読み出し防止回路５３を介在してなることを特徴とする受信データ再生装置。
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