JP3616263B2

JP3616263B2 - Static induction transistor

Info

Publication number: JP3616263B2
Application number: JP31431498A
Authority: JP
Inventors: 貴之岩崎; 勉八尾; 俊之大野; 秀勝小野瀬
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1998-11-05
Filing date: 1998-11-05
Publication date: 2005-02-02
Anticipated expiration: 2018-11-05
Also published as: JP2000150912A

Description

【０００１】
【発明の属する技術分野】
本発明は、静電誘導トランジスタの構造に関する。
【０００２】
【従来の技術】
電力変換器の大電力かつ高周波化の要求にともなって、可制御電流が大きいだけでなく、低損失で、かつ高速に動作する半導体スイッチング素子の開発が望まれている。このような要求に応える方法として、以下に示す二つの取り組みが考えられる。一つは今日、最も多用されているシリコンを素子材料に使い、素子構造や動作原理の組み合わせを見直して、既存素子の一層の高性能化を計る方法である。この方法には高度に確立した製造技術と多くの知見を活用できることから、素子性能の向上が容易である反面、性能がシリコンの持つ物理的理論限界で制限を受け、素子性能の大幅な向上は望めないという課題がある。
【０００３】
もう一つは、素子の原材料から見直して、シリコンの限界をはるかに越えた、高性能なパワー半導体素子を実現する方法がある。例えば、シリコンカーバイド（以下ＳｉＣ）を用いた場合、素子性能がシリコンを用いた素子の１０倍以上になることが、文献：ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬｅｔｔｅｒｓ，Ｖｏｌ．１０，Ｎｏ．１０，ｐ．４５５（１９８９）の中に示されている。このように、ＳｉＣを利用することで、優れた素子性能のデバイスが実現できる理由は、アバランシェ降伏電界が大きいことにある。例えば、ＳｉＣはアバランシェ降伏電界がシリコンの約１０倍と大きく、素子のドリフト層の電気抵抗を約２桁小さくできることが、文献：ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｏｆＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，Ｖｏｌ．４０，Ｎｏ．３，ｐ．６４５（１９９３）に示されている。そのため、素子がオン状態の時に発生する電力損失を小さくできるとして、大きな期待がもたれている。
【０００４】
ＳｉＣのＭＯＳＦＥＴの試作例はこれまでに、いくつか報告されている。しかし、反転層の移動度が低く、オン抵抗が高くなる。われわれは、ＳｉＣにおいては、反転層の移動度の向上は困難と考え、静電誘導トランジスタ（ＳｔａｔｉｃＩｎｄｕｃｔｉｏｎＴｒａｎｓｉｓｔｏｒ）に注目した。静電誘導トランジスタは反転層がないため、反転層の移動度が低い問題を回避できる。
【０００５】
図２は従来の静電誘導トランジスタの鳥瞰図を示す。この半導体基板はｐ^＋型領域１，ｎ⁻型領域２，ｎ^＋型領域３，ｎ^＋型領域４，ｐ型領域５からなり、ソース電極１１と、ドレイン電極１２と、ゲート電極１３が設けられている。ソースに対して、ゲートの電位を低くすることにより、ｐ型領域５とｐ^＋型領域１の間、いわゆるチャネルと呼ばれる領域に空乏層を広げ、ドレイン電極１２とソース電極１１を流れる電流をオフすることができる。なお、ｐ^＋型領域１の電位、すなわち基板電位はソースまたはゲートと同電位とする。
【０００６】
【発明が解決しようとする課題】
しかしながら、図２の構造では、オフ特性が著しく悪いものとなる。すなわち、オフするために大きなゲート電圧を加えなければならない。
【０００７】
ＳｉＣにおいて、上記したようにオフ特性が悪いのは、ドリフト層と呼ばれるｎ⁻型領域の不純物濃度が高いため、空乏層が伸びにくいためである。シリコンの静電誘導トランジスタと同じ耐電圧で比較した場合、ＳｉＣのｎ⁻型領域の不純物濃度は約１００倍となる。
【０００８】
不純物濃度Ｎと空乏層幅Ｗには、次のような関係がある。
【０００９】
Ｗ∝Ｎ＾０．５
したがって、ＳｉＣの空乏層幅はシリコンの約１／１０となる。不純物濃度が高いことは、導通時の抵抗低減には有効であるが、オフ特性が著しく悪いという問題を引き起こす。
【００１０】
以上より、従来構造ではオフ特性の優れたＳｉＣ静電誘導トランジスタを実現することは困難である。
【００１１】
【課題を解決するための手段】
上記問題を解決するために、本発明ではゲートを表面ｐ型領域と縦型ｐ型領域から構成し、オフ状態で空乏層を二次元的に広げる。
【００１２】
以上の手段により、空乏層が横および縦方向に延びるため、低ゲート電圧でチャネルをピンチでき、オフ特性を大幅に向上することが可能となる。
【００１３】
【発明の実施の形態】
以下、本発明を実施例を開示しながら詳細に説明する。
【００１４】
図１は本発明の第１の実施例であり、シリコンカーバイド（ＳｉＣ）静電誘導トランジスタの鳥瞰図を示す。
【００１５】
この半導体基板はｐ^＋型領域１、ｎ⁻型領域２，ｎ^＋型領域３，ｎ^＋型領域４，ｐ型領域５からなり、ソース電極１１と、ドレイン電極１２と、ゲート電極
１３が設けられている。
【００１６】
本実施例の特徴は、ゲートとしてｐ型領域５の他に、縦型ｐ型領域６を用いたことである。
【００１７】
従来例とのオフ状態での動作の違いを以下説明する。図３は従来例の図２の導通状態での鳥瞰図を示す。２１は電子の流れを示す。断面２０は、ソース，ドレイン方向に対して、ゲート電極の位置で垂直に切った面を表している。
【００１８】
図４はオフ状態での図３における断面２０の空乏層の様子を示す。２１は電子の流れを示し、手前から奥に向かう向きである。２２は空乏層を示す。なお、
ｐ^＋型領域１の電位をゲート電位と同じとした。この場合、空乏層はｐ^＋型領域１とｐ型領域５から、ｎ⁻型領域２の方向に上下に広がることが分かる。すなわち、空乏層は一次元的に広がる。
【００１９】
図５は本発明の第一の実施例である図１の導通状態での鳥瞰図を示す。２１は電子の流れを示す。電子は縦型ｐ型領域６がないところを流れる。断面２０は、ソース，ドレイン方向に対して、ゲート電極の位置で垂直に切った面を表している。
【００２０】
図６はオフ状態での図５における断面２０の空乏層の様子を示す。２１は電子の流れを示し、手前から奥に向かう向きである。２２は空乏層を示す。なお、
ｐ^＋型領域１の電位をゲート電位と同じとした。この場合、空乏層はｐ^＋型領域１とｐ型領域５の間、および縦型ｐ型領域６の間に広がる。すなわち、空乏層は二次元的に広がる。以上より、本発明では低いゲート電圧でチャネルがピンチするため、優れたオフ特性のＳｉＣ静電誘導トランジスタを実現することができる。
【００２１】
図７は本発明の第二の実施例であり、ＳｉＣのショットキーゲート電界効果トランジスタの鳥瞰図を示す。
【００２２】
この半導体基板はｐ^＋型領域１，ｎ⁻型領域２，ｎ^＋型領域３，ｎ^＋型領域４からなり、ソース電極１１と、ドレイン電極１２と、ｎ⁻型領域２とショットキー接合を形成するショットキーゲート電極１４が設けられている。
【００２３】
本実施例の特徴は、ゲートとしてショットキーゲート電極１４の他に、縦型ショットキーゲート領域１５を用いたことである。この構造でも、図６と同様に空乏層は二次元的に広がる。以上より、本発明では低いゲート電圧でチャネルがピンチするため、優れたオフ特性のＳｉＣ静電誘導トランジスタを実現することができる。
【００２４】
図８は本発明の第三の実施例であり、ＳｉＣのショットキーゲート電界効果トランジスタの鳥瞰図を示す。
【００２５】
この半導体基板はｐ^＋型領域１，ｎ⁻型領域２，ｎ^＋型領域３，ｎ^＋型領域４からなり、ソース電極１１と、ドレイン電極１２と、ｎ⁻型領域２とショットキー接合を形成するショットキーゲート電極１４が設けられている。
【００２６】
本発明の特徴は、ゲートとしてショットキーゲート電極１４の下に、縦型ｐ型領域６を用いたことである。この構造でも、図６と同様に空乏層は二次元的に広がる。以上より、本実施例では低いゲート電圧でチャネルがピンチするため、優れたオフ特性のＳｉＣ静電誘導トランジスタを実現することができる。
【００２７】
図９は本発明の第四の実施例であり、ＳｉＣの静電誘導トランジスタの鳥瞰図を示す。
【００２８】
図１と異なる本実施例の特徴は、基板としてｐ^＋型領域１の代わりに、高抵抗領域７を用いたことである。この構造でも、図６と同様に空乏層は二次元的に広がる。以上より、本発明では低いゲート電圧でチャネルがピンチするため、優れたオフ特性のＳｉＣ静電誘導トランジスタを実現することができる。
【００２９】
図１０は本発明の第五の実施例であり、ＳｉＣの縦型静電誘導トランジスタの断面図である。ｐ^＋型領域１の代わりに、埋込ｐ型領域９を用いたことが、第一の実施例と異なる。ソース電極に対してドレイン電極が半導体基板の反対の表面に形成されているが、チャネルは横方向である。この構造でも、図６と同様に空乏層は二次元的に広がる。以上より、本実施例では低いゲート電圧でチャネルがピンチするため、優れたオフ特性のＳｉＣ静電誘導トランジスタを実現することができる。
【００３０】
図１１は、本発明を適用したＳｉＣ静電誘導トランジスタおよびダイオードを用いて、電動機駆動用インバータを構成した一例を示したものである。六個の静電誘導トランジスタ、ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２，ＳＷ３１，
ＳＷ３２により、三相誘導電動機を制御する例である。ＳｉＣ静電誘導トランジスタは損失が小さく、冷却系を簡素化することができる。すなわち、インバータ装置を用いたシステムの低コスト化，高効率化が達成できる。
【００３１】
以上、本発明の実施例を説明したが、本発明はさらに多くの適用範囲あるいは派生範囲をカバーするものである。
【００３２】
本明細書では、ＳｉＣ素子の場合のみを述べたが、他の半導体材料にも適用できる。特に、ダイヤモンド，ガリウムナイトライドなどのワイドギャップ半導体材料に有効である。
【００３３】
本明細書では、ｎ型素子の場合のみを述べたが、本明細書におけるｎ型層をｐ型層に変えた素子にも、本発明の構造は適用できる。
【００３４】
【発明の効果】
本発明によれば、オフ特性が優れたＳｉＣ静電誘導トランジスタを実現することができる。
【図面の簡単な説明】
【図１】本発明を適用したＳｉＣ静電誘導トランジスタの第一の実施例を示す鳥瞰図。
【図２】従来の静電誘導トランジスタを示す鳥瞰図。
【図３】図２のＳｉＣ静電誘導トランジスタの導通状態での電子の流れを示す鳥瞰図。
【図４】図２のオフ状態での空乏層の延びを示す断面図。
【図５】図１のＳｉＣ静電誘導トランジスタの導通状態での電子の流れを示す鳥瞰図。
【図６】図１のオフ状態での空乏層の延びを示す断面図。
【図７】本発明を適用したＳｉＣショットキーゲート電界効果トランジスタの第二の実施例を示す鳥瞰図。
【図８】本発明を適用したＳｉＣショットキーゲート電界効果トランジスタの第三の実施例を示す鳥瞰図。
【図９】本発明を適用したＳｉＣ静電誘導トランジスタの第四の実施例を示す鳥瞰図。
【図１０】本発明を適用したＳｉＣ縦型静電誘導トランジスタの第五の実施例を示す鳥瞰図。
【図１１】本発明を適用したＳｉＣ静電誘導トランジスタを使ったインバータ装置の一実施例の主回路。
【符号の説明】
１…ｐ^＋型領域、２…ｎ⁻型領域、３…ｎ^＋型領域、４…ｎ^＋型領域、５…ｐ型領域、６…縦型ｐ型領域、７…高抵抗領域、８…ｎ^＋型基板、９…埋込ｐ型領域、１１…ソース電極、１２…ドレイン電極、１３…ゲート電極、１４…ショットキー電極、１５…縦型ショットキー電極、２０…ソース，ドレイン方向に対して垂直な方向にゲート位置で切った断面、２１…電子の流れ、２２…空乏層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to the structure of an electrostatic induction transistor.
[0002]
[Prior art]
With the demand for high power and high frequency of power converters, development of a semiconductor switching element that not only has a large controllable current but also operates at a low loss and at high speed is desired. The following two approaches are conceivable as methods for meeting such demands. One is a method for improving the performance of existing devices by reviewing the combination of device structures and operating principles by using silicon, which is most frequently used today, as a device material. Since this method can utilize highly established manufacturing technology and many knowledges, it is easy to improve the device performance, but the performance is limited by the physical theoretical limit of silicon, and the device performance is greatly improved. There is a problem that you can not hope.
[0003]
The other is a method for realizing a high-performance power semiconductor device that has been reviewed from the raw material of the device and far exceeds the limit of silicon. For example, when silicon carbide (hereinafter referred to as SiC) is used, the performance of the device is 10 times or more that of a device using silicon. Document: IEEE Electron Device Letters, Vol. 10, no. 10, p. 455 (1989). Thus, the reason why a device having excellent element performance can be realized by using SiC is that the avalanche breakdown electric field is large. For example, SiC has an avalanche breakdown field as large as about 10 times that of silicon, and can reduce the electrical resistance of the drift layer of the device by about two orders of magnitude, according to the literature: IEEE Transaction of Electron Devices, Vol. 40, no. 3, p. 645 (1993). For this reason, there is great expectation that the power loss that occurs when the element is in the on state can be reduced.
[0004]
Several prototypes of SiC MOSFETs have been reported so far. However, the mobility of the inversion layer is low and the on-resistance is high. It, in SiC, considered difficult improvement in the mobility of the inversion layer, and focused on a static induction transistor (S tatic I nduction T ransistor) . Since the electrostatic induction transistor has no inversion layer, the problem of low mobility of the inversion layer can be avoided.
[0005]
FIG. 2 shows a bird's-eye view of a conventional electrostatic induction transistor. This semiconductor substrate comprises a p ⁺ type region 1, an n ⁻ type region 2, an n ⁺ type region 3, an n ⁺ type region 4 and a p type region 5, and a source electrode 11, a drain electrode 12 and a gate electrode 13 are provided. It has been. By lowering the gate potential with respect to the source, a depletion layer is spread in a so-called channel region between the p-type region 5 and the p ⁺ -type region 1, and the current flowing through the drain electrode 12 and the source electrode 11 is turned off. can do. Note that the potential of the p ⁺ -type region 1, that is, the substrate potential is the same as that of the source or gate.
[0006]
[Problems to be solved by the invention]
However, in the structure of FIG. That is, a large gate voltage must be applied to turn off.
[0007]
In SiC, the off characteristics are poor as described above because the depletion layer is difficult to extend because the impurity concentration of the n ⁻ -type region called the drift layer is high. When compared with the same withstand voltage as that of a silicon electrostatic induction transistor, the impurity concentration of the n ^- type region of SiC is about 100 times.
[0008]
The impurity concentration N and the depletion layer width W have the following relationship.
[0009]
W∝N ^ 0.5
Therefore, the depletion layer width of SiC is about 1/10 that of silicon. A high impurity concentration is effective for reducing resistance during conduction, but causes a problem that the off-characteristics are remarkably poor.
[0010]
From the above, it is difficult to realize a SiC static induction transistor having excellent off characteristics with the conventional structure.
[0011]
[Means for Solving the Problems]
In order to solve the above problem, in the present invention, the gate is composed of a surface p-type region and a vertical p-type region, and the depletion layer is expanded two-dimensionally in the off state.
[0012]
By the above means, since the depletion layer extends in the horizontal and vertical directions, the channel can be pinched with a low gate voltage, and the off characteristics can be greatly improved.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail while disclosing examples.
[0014]
FIG. 1 shows a bird's-eye view of a silicon carbide (SiC) static induction transistor according to a first embodiment of the present invention.
[0015]
This semiconductor substrate comprises a p ⁺ type region 1, an n ⁻ type region 2, an n ⁺ type region 3, an n ⁺ type region 4 and a p type region 5, and a source electrode 11, a drain electrode 12 and a gate electrode 13 are provided. It has been.
[0016]
The feature of this embodiment is that the vertical p-type region 6 is used in addition to the p-type region 5 as a gate.
[0017]
The difference in operation in the off state from the conventional example will be described below. FIG. 3 shows a bird's-eye view of the conventional example in the conductive state of FIG. 21 shows the flow of electrons. The cross section 20 represents a surface cut perpendicularly at the position of the gate electrode with respect to the source and drain directions.
[0018]
FIG. 4 shows the state of the depletion layer of the cross section 20 in FIG. 3 in the off state. Reference numeral 21 denotes the flow of electrons, which is directed from the front to the back. Reference numeral 22 denotes a depletion layer. In addition,
The potential of the p ⁺ type region 1 was made the same as the gate potential. In this case, it can be seen that the depletion layer extends vertically from the p ⁺ type region 1 and the p type region 5 in the direction of the n ⁻ type region 2. That is, the depletion layer spreads one-dimensionally.
[0019]
FIG. 5 shows a bird's-eye view of the first embodiment of the present invention in the conductive state of FIG. 21 shows the flow of electrons. Electrons flow where there is no vertical p-type region 6. The cross section 20 represents a surface cut perpendicularly at the position of the gate electrode with respect to the source and drain directions.
[0020]
FIG. 6 shows the state of the depletion layer of the cross section 20 in FIG. 5 in the off state. Reference numeral 21 denotes the flow of electrons, which is directed from the front to the back. Reference numeral 22 denotes a depletion layer. In addition,
The potential of the p ⁺ type region 1 was made the same as the gate potential. In this case, the depletion layer extends between the p ⁺ type region 1 and the p type region 5 and between the vertical p type region 6. That is, the depletion layer extends two-dimensionally. As described above, since the channel is pinched with a low gate voltage in the present invention, an SiC static induction transistor having excellent off characteristics can be realized.
[0021]
FIG. 7 shows a bird's-eye view of a SiC Schottky gate field effect transistor according to the second embodiment of the present invention.
[0022]
This semiconductor substrate is composed of a p ⁺ type region 1, an n ⁻ type region 2, an n ⁺ type region 3, and an n ⁺ type region 4, and a source electrode 11, a drain electrode 12, and an n ⁻ type region 2 and a Schottky junction. A Schottky gate electrode 14 to be formed is provided.
[0023]
The feature of this embodiment is that a vertical Schottky gate region 15 is used in addition to the Schottky gate electrode 14 as a gate. Even in this structure, the depletion layer spreads two-dimensionally as in FIG. As described above, since the channel is pinched with a low gate voltage in the present invention, an SiC static induction transistor having excellent off characteristics can be realized.
[0024]
FIG. 8 shows a third embodiment of the present invention, and shows a bird's-eye view of a SiC Schottky gate field effect transistor.
[0025]
This semiconductor substrate is composed of a p ⁺ type region 1, an n ⁻ type region 2, an n ⁺ type region 3, and an n ⁺ type region 4, and a source electrode 11, a drain electrode 12, and an n ⁻ type region 2 and a Schottky junction. A Schottky gate electrode 14 to be formed is provided.
[0026]
A feature of the present invention is that the vertical p-type region 6 is used under the Schottky gate electrode 14 as a gate. Even in this structure, the depletion layer spreads two-dimensionally as in FIG. As described above, in this embodiment, the channel is pinched at a low gate voltage, so that an SiC static induction transistor having excellent off characteristics can be realized.
[0027]
FIG. 9 shows a bird's-eye view of a SiC static induction transistor according to the fourth embodiment of the present invention.
[0028]
A feature of this embodiment different from FIG. 1 is that a high resistance region 7 is used instead of the p ⁺ type region 1 as a substrate. Even in this structure, the depletion layer spreads two-dimensionally as in FIG. As described above, since the channel is pinched with a low gate voltage in the present invention, an SiC static induction transistor having excellent off characteristics can be realized.
[0029]
FIG. 10 shows a fifth embodiment of the present invention and is a sectional view of a SiC vertical static induction transistor. The use of the buried p-type region 9 instead of the p ⁺ -type region 1 is different from the first embodiment. A drain electrode is formed on the opposite surface of the semiconductor substrate with respect to the source electrode, but the channel is lateral. Even in this structure, the depletion layer spreads two-dimensionally as in FIG. As described above, in this embodiment, the channel is pinched at a low gate voltage, so that an SiC static induction transistor having excellent off characteristics can be realized.
[0030]
FIG. 11 shows an example in which an inverter for driving a motor is configured using a SiC static induction transistor and a diode to which the present invention is applied. Six electrostatic induction transistors, SW11, SW12, SW21, SW22, SW31,
This is an example of controlling a three-phase induction motor by SW32. The SiC static induction transistor has a small loss and can simplify the cooling system. That is, it is possible to achieve cost reduction and high efficiency of a system using an inverter device.
[0031]
As mentioned above, although the Example of this invention was described, this invention covers many more application ranges or derivative ranges.
[0032]
In this specification, only the case of the SiC element has been described, but the present invention can also be applied to other semiconductor materials. It is particularly effective for wide gap semiconductor materials such as diamond and gallium nitride.
[0033]
Although only the case of an n-type element has been described in this specification, the structure of the present invention can be applied to an element in which the n-type layer in this specification is changed to a p-type layer.
[0034]
【The invention's effect】
According to the present invention, a SiC static induction transistor having excellent off characteristics can be realized.
[Brief description of the drawings]
FIG. 1 is a bird's-eye view showing a first embodiment of a SiC static induction transistor to which the present invention is applied.
FIG. 2 is a bird's-eye view showing a conventional electrostatic induction transistor.
3 is a bird's-eye view showing the flow of electrons in the conductive state of the SiC static induction transistor of FIG. 2;
4 is a cross-sectional view showing the extension of a depletion layer in the off state of FIG. 2;
5 is a bird's-eye view showing the flow of electrons in the conductive state of the SiC static induction transistor of FIG.
6 is a cross-sectional view showing the extension of the depletion layer in the off state of FIG. 1;
FIG. 7 is a bird's-eye view showing a second embodiment of the SiC Schottky gate field effect transistor to which the present invention is applied.
FIG. 8 is a bird's-eye view showing a third embodiment of a SiC Schottky gate field effect transistor to which the present invention is applied.
FIG. 9 is a bird's eye view showing a fourth embodiment of a SiC static induction transistor to which the present invention is applied.
FIG. 10 is a bird's eye view showing a fifth embodiment of a SiC vertical electrostatic induction transistor to which the present invention is applied.
FIG. 11 shows a main circuit of an embodiment of an inverter device using a SiC static induction transistor to which the present invention is applied.
[Explanation of symbols]
DESCRIPTION OF ^SYMBOLS 1 ... p ⁺ type area | region, 2 ... n ^- type area | region, 3 ... n ⁺ type area | region, 4 ... n ⁺ type area | region, 5 ... p-type area | region, 6 ... Vertical p-type area | region, 7 ... High resistance area | region, 8 ... n ⁺ type substrate, 9 ... buried p-type region, 11 ... source electrode, 12 ... drain electrode, 13 ... gate electrode, 14 ... Schottky electrode, 15 ... vertical Schottky electrode, 20 ... with respect to source and drain directions Cross section cut at the gate position in the vertical direction, 21 ... electron flow, 22 ... depletion layer.

Claims

一対の主表面を有し、低不純物濃度の第一導電型で炭化ケイ素よりなる基体と、前記基体の第一主表面に形成された、第二導電型の第一のゲート領域と、前記基体の前記第一主表面に形成された第一導電型のソース領域と、前記基体の第二主表面に形成されたドレイン領域と、前記ソース領域と接触したソース電極と、前記第一のゲート領域に接触したゲート電極と、前記ドレイン領域に接触したドレイン電極と、前記基体の第一主表面に露出しない埋込型の第二導電型の第二のゲート領域からなる静電誘導トランジスタにおいて、
前記第一のゲート領域と前記第二のゲート領域との間に延在し、前記第一のゲート領域と前記第二のゲート領域とに接触した複数の第二導電型領域を設けたことを特徴とする静電誘導トランジスタ。A first conductive type base body having a pair of main surfaces and having a low impurity concentration, a second gate type first gate region formed on the first main surface of the base body, and the base body A first conductivity type source region formed on the first main surface, a drain region formed on the second main surface of the substrate, a source electrode in contact with the source region, and the first gate region In an electrostatic induction transistor comprising a gate electrode in contact with a drain electrode, a drain electrode in contact with the drain region, and a buried second conductivity type second gate region that is not exposed on the first main surface of the substrate.
Providing a plurality of second conductivity type regions extending between the first gate region and the second gate region and in contact with the first gate region and the second gate region. A characteristic electrostatic induction transistor.

請求項１に記載の静電誘導トランジスタにおいて、前記第一導電型がｎ型で、前記第二導電型がｐ型であることを特徴とする静電誘導トランジスタ。2. The electrostatic induction transistor according to claim 1, wherein the first conductivity type is n-type and the second conductivity type is p-type.

請求項１に記載の静電誘導トランジスタにおいて、前記第一導電型がｐ型で、前記第二導電型がｎ型であることを特徴とする静電誘導トランジスタ。2. The electrostatic induction transistor according to claim 1, wherein the first conductivity type is p-type and the second conductivity type is n-type.