JP4339813B2

JP4339813B2 - Voltage-controlled semiconductor device

Info

Publication number: JP4339813B2
Application number: JP2005114018A
Authority: JP
Inventors: 良孝菅原; 勝則浅野
Original assignee: Kansai Electric Power Co Inc
Current assignee: Kansai Electric Power Co Inc
Priority date: 2005-04-11
Filing date: 2005-04-11
Publication date: 2009-10-07
Anticipated expiration: 2019-03-03
Also published as: JP2005217441A

Description

本発明は大電流を制御するパワ−半導体装置に係り、特に高耐圧の電圧制御型半導体装置に関する。 The present invention relates to a power semiconductor device that controls a large current, and more particularly to a voltage-controlled semiconductor device having a high withstand voltage.

大電流を制御するための従来の半導体装置としては、Ｓｉ（シリコン）製のパワ−半導体装置が使用されているが、Ｓｉの電気的物理的特性の限界から大幅な性能改善は困難になってきている。そこでＳｉに比べて電気的物理的特性が優れているワイドギャップ半導体材料を用いたパワー半導体装置の開発が進められている。ワイドギャップ半導体材料の代表的な例として２．９から３．２ｅＶのエネルギーギャップを持つＳｉＣ（炭化珪素）がある。このＳｉＣを用いた半導体装置の従来例を図１６および図１７に示す。図１６はＳｉＣ蓄積型電界効果トランジスタ（ＡＣＣＵＦＥＴ：Accumulation Field Effect Transistor)の断面図であり、例えば文献 IEEE Electron Device Letters, Vol.18、No.12、December 1997に開示されている。また図１７はＳｉＣ静電誘導型トランジスタの断面図であり、文献 Proceedings of IEEE International Symposium on Power Semiconductor Devices and ICs, p.149, 1997 に開示されている。
特開昭５９−５２８８２特開昭５３−５０６８４特開平３−１９８３８２特開平６−２２４２１３特開平６−１２５０７５特開２０００−２１６４０７ As a conventional semiconductor device for controlling a large current, a power semiconductor device made of Si (silicon) is used. However, it is difficult to significantly improve the performance due to the limit of the electrical and physical characteristics of Si. ing. Therefore, development of power semiconductor devices using a wide gap semiconductor material, which has superior electrical and physical characteristics compared to Si, has been underway. A typical example of the wide gap semiconductor material is SiC (silicon carbide) having an energy gap of 2.9 to 3.2 eV. A conventional example of a semiconductor device using this SiC is shown in FIGS. FIG. 16 is a cross-sectional view of an SiC accumulation type field effect transistor (ACCUFET), which is disclosed, for example, in the document IEEE Electron Device Letters, Vol. 18, No. 12, December 1997. FIG. 17 is a cross-sectional view of a SiC static induction transistor, which is disclosed in the document Proceedings of IEEE International Symposium on Power Semiconductor Devices and ICs, p.149, 1997.
JP 59-52882 JP 53-50684 JP 3-198382 JP-A-6-224213 JP-A-6-125075 JP 2000-216407 A

図１６に示すＳｉＣ蓄積型電界効果トランジスタは、ゲ−トＧの電圧が零であってもソースＳとドレインＤの間をオフ状態にできるという優れた機能を有する。しかしＭＯＳゲート構造であるために、ゲート絶縁膜１０４が高い電界強度で破壊されると大量の漏れ電流が発生する。このためワイドギャップ半導体であるＳｉＣ本来の、高い耐絶縁破壊電界を生かした高耐圧を実現できないという問題があり、従来のものの耐圧は約１ｋＶ以下にとどまっている。 The SiC storage type field effect transistor shown in FIG. 16 has an excellent function of being able to turn off the source S and the drain D even when the gate G voltage is zero. However, because of the MOS gate structure, a large amount of leakage current is generated when the gate insulating film 104 is broken with high electric field strength. For this reason, there is a problem that it is impossible to realize a high breakdown voltage utilizing the high dielectric breakdown electric field inherent to SiC, which is a wide gap semiconductor, and the conventional breakdown voltage is only about 1 kV or less.

図１７に示すＳｉＣ静電誘導型トランジスタはゲートＧに高い逆電圧を印加しないとオフ状態にできない。すなわち、低い逆電圧では高いオフ耐圧を実現できないという問題があった。図１７に示す例では５ｋＶのオフ耐圧を実現するためにはゲートＧに８０Ｖ以上の逆電圧を印加する必要がある。そのためＳｉＣ静電誘導型トランジスタを駆動しない時でも１００Ｖ程度の高いゲートＧ用の電圧を発生しておかなければならず、ゲート回路の消費電力が大きくなるという問題があった。 The SiC static induction transistor shown in FIG. 17 cannot be turned off unless a high reverse voltage is applied to the gate G. That is, there is a problem that a high off breakdown voltage cannot be realized with a low reverse voltage. In the example shown in FIG. 17, it is necessary to apply a reverse voltage of 80 V or more to the gate G in order to realize an off breakdown voltage of 5 kV. For this reason, even when the SiC electrostatic induction transistor is not driven, a high voltage for the gate G of about 100 V must be generated, resulting in a problem that the power consumption of the gate circuit increases.

オン抵抗に関しては、図１６に示すＳｉＣ蓄積型電界効果トランジスタはＭＯＳゲート構造を有するために、ゲート絶縁膜１０４とＳｉＣｎ型チャネル領域１０３との界面に不完全な結晶構造が存在する。そのため電流通路となるチャネル領域１０３のチャネル移動度を大きくできずオン抵抗が高いという問題があった。図１７に示すＳｉＣ静電誘導型トランジスタでは、電流通路となるゲート領域１０９及び１１０の間のチャネル１１２Ａがｎ型ドリフト領域１１２のバルク結晶内に存在するためにゲートＧの電圧を低くして高耐圧を実現しようとすると、チャネル１１２Ａを極端に狭くしなければならず、この結果としてオン抵抗が著しく高くなってしまうという問題があった。 Regarding the on-resistance, since the SiC storage field effect transistor shown in FIG. 16 has a MOS gate structure, an incomplete crystal structure exists at the interface between the gate insulating film 104 and the SiCn channel region 103. Therefore, there is a problem that the channel mobility of the channel region 103 serving as a current path cannot be increased and the on-resistance is high. In the SiC static induction transistor shown in FIG. 17, since the channel 112A between the gate regions 109 and 110 serving as a current path exists in the bulk crystal of the n-type drift region 112, the voltage of the gate G is lowered and increased. In order to achieve the withstand voltage, the channel 112A has to be made extremely narrow, resulting in a problem that the on-resistance becomes extremely high.

更に、ノイズに関しては、図１６のＳｉＣ蓄積型電界効果トランジスタはＭＯＳゲート構造を有するために、ゲート絶縁膜１０４とＳｉＣｎ型チャネル領域１０３との界面に不完全な結晶構造が存在する。そのため界面での電子の散乱に起因するノイズが発生するという問題があった。
また、これらのトランジスタを用いて構成した装置はトランジスタの消費電力が大きいために効率が悪く、水冷・空冷等の冷却設備も大型化するという問題があった。 Furthermore, regarding noise, since the SiC storage field effect transistor of FIG. 16 has a MOS gate structure, an incomplete crystal structure exists at the interface between the gate insulating film 104 and the SiCn channel region 103. For this reason, there is a problem that noise is generated due to scattering of electrons at the interface.
In addition, a device constituted by using these transistors has a problem that efficiency is low because the power consumption of the transistors is large, and a cooling facility such as water cooling or air cooling is increased in size.

本発明は、高耐圧で低オン抵抗・低ノイズの電圧制御半導体装置を提供することを目的とする。特にワイドギャップ半導体装置を対象とし、ゲ−ト電圧がゼロ（ノ−マリ−オフ形）もしくは低い電圧で高耐圧を達成できる半導体装置を提供することも目的とする。 An object of the present invention is to provide a voltage control semiconductor device having a high breakdown voltage, a low on-resistance and a low noise. In particular, it is an object to provide a semiconductor device that can achieve a high breakdown voltage with a gate voltage of zero (normally-off type) or a low voltage, targeting a wide gap semiconductor device .

本発明の電圧制御型半導体装置は、
半導体基板の上に形成した、低不純物濃度の第１の導電型及び第２の導電型の内のいずれか一方のドリフト層、
前記ドリフト層の表面を含む内部領域において、互いに間隔を設けて形成した、前記ドリフト層と異なる導電型の複数の埋め込み電圧制御ゲート半導体領域、
前記複数の埋め込み電圧制御ゲート半導体領域の各々の上面を含み前記ドリフト層の中央領域の表面に形成した前記ドリフト層と同じ導電型の、厚みが前記ドリフト層より薄い活性領域、
前記埋め込み電圧制御ゲート半導体領域の各々の上面の一部に接し、前記活性領域の表面を含む内部領域に形成した、前記ドリフト層と異なる導電型のゲートコンタクト半導体領域、
前記活性領域の表面を含む内部領域であって、前記ゲートコンタクト半導体領域の間に位置し、かつ前記埋め込み電圧制御ゲート半導体領域の各々の上部に位置する領域に形成した、前記ドリフト層と同じ導電型の２つの第１の半導体領域、
前記第１の半導体領域に形成した第１の電極、
前記活性領域の表面に形成した、前記ドリフト層と異なる導電型の表面電圧制御ゲート半導体領域、
前記表面電圧制御ゲート半導体領域に形成したゲート電極、及び
前記半導体基板の、前記ドリフト層を有する面の反対面に形成した第２の電極
を少なくとも備え、
前記第１の半導体領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されている
ことを特徴とする。 The voltage controlled semiconductor device of the present invention is
A drift layer of any one of the first conductivity type and the second conductivity type having a low impurity concentration formed on the semiconductor substrate;
In the internal region including the surface of the drift layer, a plurality of buried voltage control gate semiconductor regions having a conductivity type different from that of the drift layer formed at intervals from each other ,
An active region having the same conductivity type as the drift layer formed on the surface of the central region of the drift layer including the upper surface of each of the plurality of buried voltage control gate semiconductor regions, and having a thickness smaller than that of the drift layer;
A gate contact semiconductor region having a conductivity type different from that of the drift layer, which is in contact with a part of an upper surface of each of the embedded voltage control gate semiconductor regions and formed in an internal region including a surface of the active region;
An internal region including the surface of the active region, located between the gate contact semiconductor region, and formed in the region located on the top of each of the buried voltage controlled gate semiconductor region, the same conductivity as said drift layer Two first semiconductor regions of the mold,
A first electrode formed in the first semiconductor region;
A surface voltage control gate semiconductor region having a conductivity type different from that of the drift layer formed on the surface of the active region;
A gate electrode formed in the surface voltage control gate semiconductor region; and at least a second electrode formed on an opposite surface of the semiconductor substrate having the drift layer;
The first semiconductor region is configured such that the surface thereof is at a lower position than the surface of the surface voltage control gate semiconductor region, and the end portions of both are at the same position.

本発明の他の観点の電圧制御型半導体装置は、
第１の導電型の高不純物濃度の半導体基板、
前記半導体基板の上に形成した、低不純物濃度の第１の導電型のドリフト層、
前記ドリフト層の表面を含む内部領域において、互いに間隔を設けて形成した、第２の導電型の複数の埋め込み電圧制御ゲート半導体領域、
前記複数の埋め込み電圧制御ゲート半導体領域の各々の上面を含み、前記ドリフト層の中央領域の表面に形成した第１の導電型の、厚みが前記ドリフト層より薄い活性領域、
前記埋め込み電圧制御ゲート半導体領域の各々の上面の一部に接し、前記活性領域の表面を含む内部領域に形成した、第２の導電型のゲートコンタクト半導体領域、
前記活性領域の表面を含む内部領域であって、前記ゲートコンタクト半導体領域の間に位置し、かつ前記埋め込み電圧制御ゲート半導体領域の各々の上部に位置する領域に形成した、第１の導電型の２つのソース領域、
前記ソース領域に形成したソース電極、
前記活性領域の表面に形成した、第２の導電型の表面電圧制御ゲート半導体領域、
前記表面電圧制御ゲート半導体領域に形成したゲート電極、及び
前記半導体基板の、前記ドリフト層を有する面の反対面に形成したドレイン電極
を備え、
前記ソース領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されている
ことを特徴とする。 A voltage-controlled semiconductor device according to another aspect of the present invention includes:
A semiconductor substrate having a high impurity concentration of the first conductivity type;
A drift layer of a first conductivity type having a low impurity concentration formed on the semiconductor substrate;
A plurality of buried voltage control gate semiconductor regions of the second conductivity type formed at intervals in an internal region including the surface of the drift layer;
An active region of a first conductivity type including a top surface of each of the plurality of buried voltage control gate semiconductor regions and formed on a surface of a central region of the drift layer, wherein the thickness is smaller than that of the drift layer;
A gate contact semiconductor region of a second conductivity type formed in an internal region in contact with a part of the upper surface of each of the embedded voltage control gate semiconductor regions and including the surface of the active region;
An internal region including a surface of the active region , the first conductivity type formed in a region located between the gate contact semiconductor regions and located above each of the buried voltage control gate semiconductor regions Two source regions,
A source electrode formed in the source region;
A surface voltage control gate semiconductor region of a second conductivity type formed on the surface of the active region;
A gate electrode formed in the surface voltage control gate semiconductor region, and a drain electrode formed on a surface of the semiconductor substrate opposite to the surface having the drift layer,
The source region is configured such that the surface thereof is at a position lower than the surface of the surface voltage control gate semiconductor region, and both end portions thereof are at the same position.

上述のように、薄い活性層の上下の表面電圧制御ゲ−ト半導体領域と埋め込み電圧制御ゲ−ト半導体領域を活性領域と反対極性の半導体領域で構成し、ソ−ス領域の表面を表面電圧制御ゲ−トよりも低位置に構成することにより、高耐圧が実現出来る。特に、表面電圧制御ゲ−ト半導体領域をワイドギャップ半導体材料で構成することにより高い絶縁破壊電界に対応する高耐圧を実現出来る。ソ−ス領域の表面を表面電圧制御ゲ−ト半導体領域よりも低い位置に形成することにより、ソ−ス領域と表面電圧制御ゲ−ト半導体領域を構成する半導体領域の接触部分が少なくなり電界が緩和されるので、更に高耐圧が得られる。 As described above, the surface voltage control gate semiconductor region and the buried voltage control gate semiconductor region above and below the thin active layer are composed of semiconductor regions having the opposite polarity to the active region, and the surface of the source region is the surface voltage. A high breakdown voltage can be realized by configuring the control gate at a position lower than the control gate. In particular, by forming the surface voltage control gate semiconductor region with a wide gap semiconductor material, a high breakdown voltage corresponding to a high breakdown electric field can be realized. By forming the surface of the source region at a position lower than the surface voltage control gate semiconductor region, the contact portion between the source region and the semiconductor region constituting the surface voltage control gate semiconductor region is reduced, and the electric field is reduced. Is alleviated, so that a higher breakdown voltage can be obtained.

本発明の電圧制御型半導体装置は、薄い活性領域の上面に表面電圧制御ゲート半導体領域を設け、活性領域の下面の中央部に電流通路を有する埋め込み電圧制御ゲート半導体領域を設けている。薄い活性領域の両端部に、表面電圧制御ゲート半導体領域よりもその表面と底面がそれぞれ低位置でかつ端部が同位置になるソース領域を形成することにより、高耐圧、低オン抵抗・低ノイズの電圧制御型半導体装置を実現できる。
また、表面電圧制御ゲート半導体領域を先に形成することにより、セルフアラインによりソース領域を形成でき、量産性がよくなる。 In the voltage control type semiconductor device of the present invention, a surface voltage control gate semiconductor region is provided on the upper surface of a thin active region, and a buried voltage control gate semiconductor region having a current path is provided at the center of the lower surface of the active region. By forming source regions at both ends of the thin active region, the surface and bottom surfaces of which are lower than the surface voltage control gate semiconductor region and the ends are at the same position, high withstand voltage, low on-resistance and low noise The voltage controlled semiconductor device can be realized.
Further, by forming the surface voltage control gate semiconductor region first, the source region can be formed by self-alignment, and mass productivity is improved.

以下に、本発明の好適な実施例を図１から図１５を参照して説明する。 Hereinafter, a preferred embodiment of the present invention will be described with reference to FIGS.

《第１実施例》
図１は本発明の第１実施例の耐圧５ｋＶのＳｉＣ接合型電界効果トランジスタのセグメントの断面図である。このセグメントは図１の紙面に垂直な方向に長いストライプ状である。このセグメントを図１の左右方向に複数個連結して形成することにより、大容量のＳｉＣ接合型電界効果トランジスタが構成される複数のセグメントを連結する構成は第２ないし第９実施例においても同様である。図１において、厚さ約３５０μｍの、高不純物濃度のｎ型のＳｉＣのドレイン領域１の上に厚さ約５０μｍの低不純物濃度のｎ型のＳｉＣのドリフト層２が形成されている。図１のII−II断面図である図２に示すように、ドリフト層２の上面の中央部を除く両端部の領域に長方形のｐ型ＳｉＣの埋め込み電圧制御ゲート半導体領域５が形成されており、その厚さの最適値は０．７μｍであるが、０．３μｍから３．０μｍの範囲にあればよい。埋め込み電圧制御ゲート半導体領域５の上面、及びドリフト層２の露出部にｎ型の活性領域３が形成されており、その最適厚さは約０．７μｍである。活性領域３の厚さは０．２μｍから３．０μｍの範囲にあればよい。活性領域３の表面領域の両端部には、ソース電極２２に接続されているｎ型ＳｉＣのソース領域４がそれぞれ形成されており、その厚さは０．２μｍであるが、０．１μｍから０．５μｍ程度でもよい。ｎ型活性領域３の上にはｐ型表面電圧制御ゲート半導体領域７が形成されている。その厚さは０．３μｍ程度である。 << First Example >>
FIG. 1 is a sectional view of a segment of a SiC junction field effect transistor having a breakdown voltage of 5 kV according to the first embodiment of the present invention. This segment has a long stripe shape in a direction perpendicular to the paper surface of FIG. The structure in which a plurality of segments constituting a large capacity SiC junction field effect transistor are connected by forming a plurality of these segments in the left-right direction in FIG. 1 is the same in the second to ninth embodiments. It is. In FIG. 1, a low impurity concentration n-type SiC drift layer 2 having a thickness of about 50 μm is formed on a drain region 1 of high impurity concentration n-type SiC having a thickness of about 350 μm. As shown in FIG. 2, which is a cross-sectional view taken along the line II-II of FIG. 1, rectangular p-type SiC buried voltage control gate semiconductor regions 5 are formed in both end regions except for the central portion of the upper surface of the drift layer 2. The optimum value of the thickness is 0.7 μm, but it may be in the range of 0.3 μm to 3.0 μm. An n-type active region 3 is formed on the upper surface of the buried voltage control gate semiconductor region 5 and the exposed portion of the drift layer 2, and the optimum thickness is about 0.7 μm. The thickness of the active region 3 may be in the range of 0.2 μm to 3.0 μm. At both ends of the surface region of the active region 3, n-type SiC source regions 4 connected to the source electrode 22 are formed, and the thickness thereof is 0.2 μm. It may be about 5 μm. A p-type surface voltage control gate semiconductor region 7 is formed on the n-type active region 3. Its thickness is about 0.3 μm.

ｎ型ソース領域４とｎ型活性領域３との接合面は、ｐ型表面電圧制御ゲート半導体領域７とｎ型活性領域３との接合面より低位置のドレイン領域１に近い位置にある。ｐ型の埋め込み電圧制御ゲート半導体領域５は、ｎ型のソース領域４より１μｍ程度中央部へ突出しているのが望ましいが、０．５μｍ以上突出していればよい。両側のｐ型の埋め込み電圧制御ゲート半導体領域５の間隔は２μｍが最適であるが、１μｍないし５μｍであればよい。ｐ型ゲートコンタクト半導体領域６が、ｐ型の埋め込み電圧制御ゲート半導体領域５の上の端部領域に形成され、埋め込み電圧制御ゲート半導体領域５と、その上に形成されるｐ型の表面電圧制御ゲート半導体領域１６とを接続している。ゲートコンタクト半導体領域６は、図３に示すように、ソース領域４から所定距離離れていてもよく、また図４に示すように、ソース領域４に接していてもよい。また、片側が接して他方の側が離れていてもよい。なお、埋め込み電圧制御ゲート半導体領域５とゲートコンタクト半導体領域６は図の紙面に垂直方向に連続する帯状であってもよい。表面電圧制御ゲート半導体領域１６にはゲート電極２３が設けられている。ｎ型ソース領域４を除くｎ型の活性領域３上に形成されたｐ型表面電圧制御ゲート半導体領域７には、ゲート電極２３が設けられている。表面に保護層７０を設けるのが望ましい。本実施例では、ＳｉＣ接合型電界効果トランジスタの形状は紙面に垂直な方向に長いストライプ状であるが、その形状は例えば円形や四角形等であってもかまわない。 The junction surface between the n-type source region 4 and the n-type active region 3 is located closer to the drain region 1, which is lower than the junction surface between the p-type surface voltage control gate semiconductor region 7 and the n-type active region 3. The p-type buried voltage control gate semiconductor region 5 desirably protrudes from the n-type source region 4 to the center by about 1 μm, but it only needs to protrude 0.5 μm or more. The distance between the p-type buried voltage control gate semiconductor regions 5 on both sides is optimally 2 μm, but may be 1 μm to 5 μm. A p-type gate contact semiconductor region 6 is formed in an end region on the p-type buried voltage control gate semiconductor region 5, and the buried voltage control gate semiconductor region 5 and the p-type surface voltage control formed thereon. The gate semiconductor region 16 is connected. The gate contact semiconductor region 6 may be separated from the source region 4 by a predetermined distance as shown in FIG. 3, or may be in contact with the source region 4 as shown in FIG. Further, one side may be in contact and the other side may be separated. The embedded voltage control gate semiconductor region 5 and the gate contact semiconductor region 6 may be in the form of a strip that is continuous in the direction perpendicular to the drawing sheet. A gate electrode 23 is provided in the surface voltage control gate semiconductor region 16. A gate electrode 23 is provided in the p-type surface voltage control gate semiconductor region 7 formed on the n-type active region 3 excluding the n-type source region 4. It is desirable to provide a protective layer 70 on the surface. In the present embodiment, the shape of the SiC junction field effect transistor is a stripe shape that is long in the direction perpendicular to the paper surface, but the shape may be, for example, a circle or a rectangle.

本実施例の接合型電界効果トランジスタの製造方法の一例を、図５及び図６の断面図を用いて説明する。
図５の（ａ）に示すように、まず、ｎ型のドレイン領域１として機能する厚さ約３５０μｍのｎ型ＳｉＣ基板上に、厚さ約５０μｍのｎ型のドリフト層２をエピタキシャル成長法等により形成する。次に、図５の（ｂ）に示すように、ドリフト層２の中央部を除いてｐ型の埋め込み電圧制御ゲート半導体領域５をアルミニウム等のイオン打ち込み等により形成する。さらに図５の（ｃ）に示すように、ドリフト層２の中央部と埋め込み電圧制御ゲート半導体領域５の上に薄いｎ型の活性領域３を形成する。そして図５の（ｄ）に示すように、両端部において、ｐ型埋め込み電圧制御ゲート半導体領域５に達するｐ型ゲートコンタクト半導体領域６を、アルミニウムのイオン打ち込み法等により形成する。その上に薄いｐ型表面電圧制御ゲート半導体領域７をエピタキシャル成長法等の薄膜形成法により形成する。 An example of a method for manufacturing the junction field effect transistor of this example will be described with reference to the cross-sectional views of FIGS.
As shown in FIG. 5A, first, an n-type drift layer 2 having a thickness of about 50 μm is formed on an n-type SiC substrate having a thickness of about 350 μm functioning as the n-type drain region 1 by an epitaxial growth method or the like. Form. Next, as shown in FIG. 5B, the p-type buried voltage control gate semiconductor region 5 is formed by ion implantation of aluminum or the like except for the central portion of the drift layer 2. Further, as shown in FIG. 5C, a thin n-type active region 3 is formed on the central portion of the drift layer 2 and the buried voltage control gate semiconductor region 5. Then, as shown in FIG. 5D, the p-type gate contact semiconductor region 6 reaching the p-type buried voltage control gate semiconductor region 5 is formed at both ends by an aluminum ion implantation method or the like. A thin p-type surface voltage control gate semiconductor region 7 is formed thereon by a thin film formation method such as an epitaxial growth method.

次に、ｐ型表面電圧制御ゲート半導体領域７の上にマスクを形成し、ホトリソ技術でエッチング加工して図６の（ａ）に示すように所定の形状の表面電圧制御ゲート半導体領域７及び１６を得る。この表面電圧制御ゲート半導体領域７及び１６をマスクとして利用するセルフアラインにより、図６の（ｂ）に示すように、ｎ型ソース領域４を窒素等のイオン打ち込み法や拡散法などにより形成する。ｎ型ソース領域４は必ずしもｐ型ゲートコンタクト半導体領域６に接触している必要はない。最後に図６の（ｃ）に示すように、ｐ型表面電圧制御ゲート半導体領域７及び１６の上にゲート電極２３を形成する。またｎ型ソース領域４の上にソース電極２２を形成する。さらに、ｎ型ドレイン領域１にドレイン電極２１を形成して完成する。 Next, a mask is formed on the p-type surface voltage control gate semiconductor region 7 and etched by the photolithography technique, so that the surface voltage control gate semiconductor regions 7 and 16 having a predetermined shape are formed as shown in FIG. Get. By self-alignment using the surface voltage control gate semiconductor regions 7 and 16 as a mask, as shown in FIG. 6B, the n-type source region 4 is formed by an ion implantation method such as nitrogen or a diffusion method. The n-type source region 4 is not necessarily in contact with the p-type gate contact semiconductor region 6. Finally, as shown in FIG. 6C, the gate electrode 23 is formed on the p-type surface voltage control gate semiconductor regions 7 and 16. A source electrode 22 is formed on the n-type source region 4. Further, the drain electrode 21 is formed in the n-type drain region 1 to complete.

本実施例のＳｉＣ接合型電界効果トランジスタでは、ドレインＤの電位がソースＳの電位より高い状態で、ゲートＧとソースＳ間の電位を０Ｖにすると、ｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体領域７と、これらの領域に接するｎ型活性領域３の接合部からビルトイン電圧に対応した空乏層が広がり、ｎ型活性領域３をピンチオフ状態にできる。その結果、ソースＳとドレインＤ間の電流を遮断することができノーマリオフとなる。ｎ型ソース領域４の表面をｐ型表面電圧制御ゲート半導体領域７の表面よりも低い位置に構成しているので、ｎ型ソース領域４とｐ型表面電圧制御ゲート半導体領域７との接触部が少なくなる。この接続部は高電界となる部分であるが、これを減らすことにより高電界部分を少なくでき、高耐圧のＳｉＣ接合型電界効果トランジスタを実現できる。 In the SiC junction field effect transistor of the present embodiment, when the potential of the drain D is higher than the potential of the source S and the potential between the gate G and the source S is 0 V, the p-type buried voltage control gate semiconductor region 5 and the p A depletion layer corresponding to a built-in voltage spreads from the junction between the n-type surface voltage control gate semiconductor region 7 and the n-type active region 3 in contact with these regions, so that the n-type active region 3 can be pinched off. As a result, the current between the source S and the drain D can be cut off and normally off. Since the surface of the n-type source region 4 is formed at a position lower than the surface of the p-type surface voltage control gate semiconductor region 7, the contact portion between the n-type source region 4 and the p-type surface voltage control gate semiconductor region 7 is Less. This connection portion is a portion having a high electric field, but by reducing this, the high electric field portion can be reduced, and a high-breakdown-voltage SiC junction field effect transistor can be realized.

ドレインＤの電位をソースＳの電位より高くし、かつゲートＧに、ソースＳを基準としてビルトイン電圧以下の電圧を印加する。その結果ｐ型埋め込み電圧制御ゲート半導体領域５とｐ型表面電圧制御ゲート半導体領域７の間のｎ型活性領域３内の空乏層が狭くなる。電流はドレインから両ｐ型埋め込み電圧制御ゲート半導体領域５の間を通り、ｎ型活性領域３を経て、ソースＳに流れ込む。本実施例ではｎ型ソース領域４をｎ型活性領域３にセルフアラインにより形成しているので、矢印Ｊで示すｐ型表面電圧制御ゲート半導体領域７の端部とｎ型ソース領域４の端部は段違いとなり、両端部間にｎ型の半導体領域が存在しない。これにより、ｎ型ソース領域４の、ｎ型活性領域３に接する縦の壁面部分の抵抗が減少し、オン抵抗が低くなる。もしｎ型の半導体領域が存在するとノイズ源となることを発明者は見いだしており、このｎ型の半導体領域をなくすことにより低ノイズ化も実現できる。更に、ｎ型ソース領域４の、ｎ型活性領域３に接する底面をｐ型表面電圧制御ゲート半導体領域７の底面より低い位置にした結果、ｎ型ソース領域４の下のｎ型の半導体領域が薄くなり更にオン抵抗を減らしかつノイズを減らすことができる。 The potential of the drain D is made higher than the potential of the source S, and a voltage equal to or lower than the built-in voltage with respect to the source S is applied to the gate G. As a result, the depletion layer in the n-type active region 3 between the p-type buried voltage control gate semiconductor region 5 and the p-type surface voltage control gate semiconductor region 7 becomes narrow. A current flows from the drain between both the p-type buried voltage control gate semiconductor regions 5, flows into the source S through the n-type active region 3. In this embodiment, since the n-type source region 4 is formed in the n-type active region 3 by self-alignment, the end portion of the p-type surface voltage control gate semiconductor region 7 and the end portion of the n-type source region 4 indicated by an arrow J Is different, and there is no n-type semiconductor region between both ends. Thereby, the resistance of the vertical wall surface portion in contact with the n-type active region 3 in the n-type source region 4 is reduced, and the on-resistance is lowered. If the n-type semiconductor region exists, the inventor has found that it becomes a noise source. By eliminating the n-type semiconductor region, the noise can be reduced. Further, the bottom surface of the n-type source region 4 in contact with the n-type active region 3 is positioned lower than the bottom surface of the p-type surface voltage control gate semiconductor region 7, so that the n-type semiconductor region under the n-type source region 4 is The thickness can be reduced, and the on-resistance can be further reduced and noise can be reduced.

この実施例の接合型電界効果トランジスタの耐圧は約５．５ｋＶである。オン抵抗は、ゲート電圧を２．５Ｖとしたとき、約７５ｍΩｃｍ２と非常に低い値であった。ノイズも１０−９Ｖ２／Ｈｚ以下と非常に低い値であった。また、ゲートＧのゲート電圧をビルトイン電圧（ＳｉＣでは約２．５Ｖ）以下の値にするため、ゲートＧには空乏層の容量による電流しか流れず、駆動電力を低く抑えることができる。また、ｎ型活性領域３の厚さや不純物濃度によりトランジスタがノーマリオフとならない場合でも、小さいゲート電圧でｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体領域７とｎ型活性領域３との接合部から空乏層が広がる。その結果、ｎ型活性領域３がピンチオフし駆動電力を低く抑えつつ高耐圧を実現できる。 The breakdown voltage of the junction field effect transistor of this embodiment is about 5.5 kV. The on-resistance was a very low value of about 75 mΩcm 2 when the gate voltage was 2.5V. Noise was also a very low value of 10-9V2 / Hz or less. Further, since the gate voltage of the gate G is set to a value equal to or lower than the built-in voltage (about 2.5 V in SiC), only the current due to the capacity of the depletion layer flows through the gate G, and the driving power can be kept low. Even if the transistor is not normally off due to the thickness or impurity concentration of the n-type active region 3, the p-type buried voltage control gate semiconductor region 5, the p-type surface voltage control gate semiconductor region 7, and the n-type active region 3 with a small gate voltage. The depletion layer spreads from the junction. As a result, the n-type active region 3 is pinched off, and a high breakdown voltage can be realized while driving power is kept low.

本実施例では、ｎ型ソース領域４をセルフアラインにより形成することにより、ｐ型表面電圧制御ゲート半導体領域７端部とｎ型ソース領域４端部の間にｎ型の半導体領域が存在しない。これにより低オン抵抗化と低ノイズ化を同時に達成できるとともに、高い量産性が得られる。また、図５の（ｃ）と図５の（ｄ）の工程は逆にしてもよい。本製造方法に関しては本発明の本質を損ねることなく各種の変形ができるものである。 In this embodiment, by forming the n-type source region 4 by self-alignment, there is no n-type semiconductor region between the end of the p-type surface voltage control gate semiconductor region 7 and the end of the n-type source region 4. As a result, low on-resistance and low noise can be achieved simultaneously, and high mass productivity can be obtained. Further, the processes of FIG. 5C and FIG. 5D may be reversed. The manufacturing method can be variously modified without impairing the essence of the present invention.

《第２実施例》
図７は本発明の第２実施例の接合型電界効果トランジスタのセグメントの断面図である。図７において、第２実施例の接合型電界効果トランジスタは、ｎ型ソース領域４がｎ型活性領域３を貫通して、その底面がｐ型埋め込み電圧制御ゲート半導体領域５と接するように構成されている。従って、ｎ型ソース領域４とｐ型埋め込み電圧制御ゲート半導体領域５の間にはｎ型活性領域３は存在しない。その他の構成は第１実施例と同じであるので重複する説明は省略する。ｎ型ソース領域４とｐ型埋め込み電圧制御ゲート半導体領域５の間に活性領域３が存在すると熱雑音が発生するが、本実施例では前記のように両者間に活性領域３がないので熱雑音は発生せず、さらに低ノイズ化が実現できた。また、ｎ型ソース領域４の体積が大きいので、ソース抵抗も小さくなり、更にオン抵抗が減少した。本実施例の接合型電界効果トランジスタの耐圧は約５．３ｋＶである。オン抵抗は、ゲート電圧を２．５Ｖとしたとき約６５ｍΩｃｍ２であり、低い値であった。ノイズも４×１０−１０Ｖ２／Ｈｚ以下と極めて低い値であった。 << Second Embodiment >>
FIG. 7 is a sectional view of a segment of a junction field effect transistor according to the second embodiment of the present invention. In FIG. 7, the junction field effect transistor of the second embodiment is configured such that the n-type source region 4 penetrates the n-type active region 3 and its bottom surface is in contact with the p-type buried voltage control gate semiconductor region 5. ing. Therefore, the n-type active region 3 does not exist between the n-type source region 4 and the p-type buried voltage control gate semiconductor region 5. Since the other configuration is the same as that of the first embodiment, a duplicate description is omitted. If the active region 3 is present between the n-type source region 4 and the p-type buried voltage control gate semiconductor region 5, thermal noise is generated. In this embodiment, however, there is no active region 3 between the two as described above. No noise was generated and further noise reduction was achieved. Further, since the volume of the n-type source region 4 is large, the source resistance is also reduced, and the on-resistance is further reduced. The breakdown voltage of the junction field effect transistor of this example is about 5.3 kV. The on-resistance was about 65 mΩcm 2 when the gate voltage was 2.5 V, which was a low value. Noise was also a very low value of 4 × 10 −10 V 2 / Hz or less.

《第３実施例》
図８は、本発明の第３実施例のＳｉＣ接合型電界効果トランジスタのセグメントの断面図である。本実施例では、図７に示す第２実施例の接合型電界効果トランジスタの隣り合う両ｐ型埋め込み電圧制御ゲート半導体領域５の間に、ｐ型の第２埋め込み電圧制御ゲート半導体領域８を設けている。この領域は複数あってもよい。図８の（ａ）の断面図（ｂ）に示すように、第２埋め込み電圧制御ゲート半導体領域８は図のようにｐ型埋め込みゲート半導体領域５とｐ型領域８Ａで部分的に接続されている。その他の構成は第２実施例のものと同じであるので重複する説明は省略する。オフの時には、第２埋め込み電圧制御ゲート半導体領域８とｎ型ドリフト層２との接合部から、ｐ型埋め込み電圧制御ゲート半導体領域５及びドレイン領域１の方向に空乏層が広がる。それによりＳｉＣ接合型電界効果トランジスタの高耐圧化が図れる。オンの時には、第２埋め込み電圧制御ゲート半導体領域８とｐ型埋め込み電圧制御ゲート半導体領域５との間に電流の通路となる複数のチャネルがあるため、オン抵抗が減少する。本実施例のものでは、耐圧は６．２ｋＶであり、オン抵抗は７８ｍΩｃｍ２であった。 << Third embodiment >>
FIG. 8 is a sectional view of a segment of the SiC junction field effect transistor according to the third embodiment of the present invention. In this embodiment, a p-type second buried voltage control gate semiconductor region 8 is provided between both adjacent p-type buried voltage control gate semiconductor regions 5 of the junction field effect transistor of the second embodiment shown in FIG. ing. There may be a plurality of such areas. As shown in the sectional view (b) of FIG. 8A, the second buried voltage control gate semiconductor region 8 is partially connected by the p-type buried gate semiconductor region 5 and the p-type region 8A as shown in the figure. Yes. The other configuration is the same as that of the second embodiment, and thus a duplicate description is omitted. When turned off, a depletion layer extends from the junction between the second buried voltage control gate semiconductor region 8 and the n-type drift layer 2 in the direction of the p-type buried voltage control gate semiconductor region 5 and the drain region 1. Thereby, the breakdown voltage of the SiC junction field effect transistor can be increased. When on, there are a plurality of channels serving as current paths between the second buried voltage control gate semiconductor region 8 and the p-type buried voltage control gate semiconductor region 5, so that the on-resistance decreases. In this example, the withstand voltage was 6.2 kV and the on-resistance was 78 mΩcm 2.

《第４実施例》
図９は、本発明の第４実施例のＳｉＣ静電誘導型トランジスタのセグメントの断面図である。本実施例では、第２実施例の図７に示す接合型電界効果トランジスタのｐ型表面電圧制御ゲート半導体領域７とｐ型埋め込み電圧制御ゲート半導体領域５に挟まれた活性領域３の幅を減少する。上記活性領域３の幅の減少にともなって、セグメントの図の左右方向の幅も減少する。また対向する両埋め込み電圧制御ゲート半導体領域５の間隔も狭くすることにより、耐圧を向上できる。あるいは低いゲート電圧でも電流を遮断できる。活性領域３の幅を減らすことにより、活性領域３の抵抗が減少する。 << 4th Example >>
FIG. 9 is a sectional view of a segment of a SiC static induction transistor according to the fourth embodiment of the present invention. In this embodiment, the width of the active region 3 sandwiched between the p-type surface voltage control gate semiconductor region 7 and the p-type buried voltage control gate semiconductor region 5 of the junction field effect transistor shown in FIG. 7 of the second embodiment is reduced. To do. As the width of the active region 3 decreases, the width of the segment in the horizontal direction also decreases. Further, the withstand voltage can be improved by narrowing the interval between the two buried voltage control gate semiconductor regions 5 facing each other. Alternatively, the current can be cut off even with a low gate voltage. By reducing the width of the active region 3, the resistance of the active region 3 is reduced.

接合型電界効果トランジスタでは、オン時に活性領域３を電流が流れると、活性領域３の中央部の電位が、その領域の抵抗に比例して高くなる。流れる電流が大きくなると、さらにその電位が高くなり、ｐ型表面電圧制御ゲート半導体領域７及びｐ型埋め電圧制御ゲート半導体領域５と逆バイアスになり、それらの接合から空乏層が広がり、電流通路であるチャネルが狭くなり電流が飽和する。しかし、本実施例のようにｐ型表面電圧制御ゲート半導体領域７とｐ型埋め込み電圧制御ゲート半導体領域５に挟まれた活性領域３の幅を狭くし抵抗を減らすと、活性領域３の中央部の電位上昇が抑えられ、空乏層がチャネルに広がらないため、オン電流の飽和が起きない静電誘導型トランジスタとなる。本実施例の構造では、チャネル抵抗が小さいので、ソースＳとドレインＤ間の抵抗全体に占めるソース抵抗の割合が大きくなる。そこでｎ型ソース領域４の底面をｐ型埋め込み電圧制御ゲート半導体領域５に接するように形成することにより、ソース抵抗を小さくできる。例えばオン抵抗を５７ｍΩｃｍ２程度に低くすることができる。また、隣り合うｐ型埋め込み電圧制御ゲート半導体領域５の間隔を更に狭くすることにより、オフ時にｐ型埋め込み電圧制御ゲート半導体領域５とｎ型ドリフト層２との接合部から空乏層がドレイン領域１の方に広がる。この空乏層が電圧を分担するので耐圧が向上する。本実施例の場合、耐圧は６．２ｋＶで、オン抵抗は４８ｍΩｃｍ２であった。 In the junction field effect transistor, when a current flows through the active region 3 when it is turned on, the potential at the center of the active region 3 increases in proportion to the resistance of the region. When the flowing current increases, the potential further increases, and the p-type surface voltage control gate semiconductor region 7 and the p-type buried voltage control gate semiconductor region 5 are reverse-biased. A channel is narrowed and current is saturated. However, if the width of the active region 3 sandwiched between the p-type surface voltage control gate semiconductor region 7 and the p-type buried voltage control gate semiconductor region 5 is reduced and the resistance is reduced as in this embodiment, the central portion of the active region 3 is reduced. Therefore, the depletion layer does not spread to the channel, so that an on-state current saturation does not occur. In the structure of this embodiment, since the channel resistance is small, the ratio of the source resistance to the entire resistance between the source S and the drain D increases. Therefore, by forming the bottom surface of the n-type source region 4 so as to be in contact with the p-type buried voltage control gate semiconductor region 5, the source resistance can be reduced. For example, the on-resistance can be lowered to about 57 mΩcm 2. Further, by further narrowing the interval between adjacent p-type buried voltage control gate semiconductor regions 5, a depletion layer is formed in the drain region 1 from the junction between the p-type buried voltage control gate semiconductor region 5 and the n-type drift layer 2 when turned off. Spread towards. Since the depletion layer shares the voltage, the breakdown voltage is improved. In this example, the breakdown voltage was 6.2 kV, and the on-resistance was 48 mΩcm 2.

《第５実施例》
図１０は、本発明の第５実施例のＳｉＣ静電誘導型トランジスタのセグメントの断面図である。本実施例では、第４実施例の図９における活性領域３の中央部にｐ型領域９を設けている。その他の構成は第４実施例のものと同じであるので、重複する説明は省略する。このように構成することにより、ｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体領域７とｎ型活性領域３の接合から活性領域３内に空乏層が広がる。さらにｐ型領域９とｎ型活性領域３との接合部からも空乏層が広がるため、ゲート電圧が零又は低い場合でもｎ型活性領域３をピンチオフにすることができ、ＳｉＣ静電誘導型トランジスタの高耐圧化が図れる。本実施例の場合、耐圧は５．９ｋＶで、オン抵抗は４３ｍΩｃｍ２であった。 << 5th Example >>
FIG. 10 is a sectional view of a segment of a SiC static induction transistor according to a fifth embodiment of the present invention. In the present embodiment, the p-type region 9 is provided in the central portion of the active region 3 in FIG. 9 of the fourth embodiment. The other configuration is the same as that of the fourth embodiment, and a duplicate description is omitted. With this configuration, a depletion layer spreads in the active region 3 from the junction of the p-type buried voltage control gate semiconductor region 5 and the p-type surface voltage control gate semiconductor region 7 and the n-type active region 3. Further, since the depletion layer also spreads from the junction between the p-type region 9 and the n-type active region 3, the n-type active region 3 can be pinched off even when the gate voltage is zero or low. High breakdown voltage can be achieved. In this example, the breakdown voltage was 5.9 kV and the on-resistance was 43 mΩcm 2.

《第６実施例》
図１１は、本発明の第６実施例のＳｉＣ接合型電界効果サイリスタのセグメントの断面図である。図において、アノード領域１１として機能する１０１８から１０２０ａｔｍ／ｃｍ３の高不純物濃度のｐ型ＳｉＣの基板に、１０１３から１０１６ａｔｍ／ｃｍ３の低不純物濃度のｎ型ドリフト層２を気相成長法等により形成する。ドリフト層２の上に、前記第２実施例の場合と同様に、ｐ型の埋め込み電圧制御ゲート半導体領域５を形成する。同様にしてｎ型活性領域３、ｐ型ゲートコンタクト半導体領域６、ｐ型表面電圧制御ゲート半導体領域７、１６及びｎ型のカソード領域１４を順次形成する。ｎ型のカソード領域１４の底部は電圧制御ゲート半導体領域５に接している。カソード領域１４にカソード電極２５、ｐ型表面電圧制御ゲート半導体領域７、及びｐ型ゲートコンタクト領域１６にゲート電極２３を設ける。最後に、アノード領域１１にアノード電極２４を設ける。 << Sixth embodiment >>
FIG. 11 is a sectional view of a segment of a SiC junction field effect thyristor according to a sixth embodiment of the present invention. In the figure, an n-type drift layer 2 having a low impurity concentration of 1013 to 1016 atm / cm3 is formed by vapor phase epitaxy or the like on a p-type SiC substrate having a high impurity concentration of 1018 to 1020 atm / cm3 that functions as the anode region 11. . A p-type buried voltage control gate semiconductor region 5 is formed on the drift layer 2 in the same manner as in the second embodiment. Similarly, the n-type active region 3, the p-type gate contact semiconductor region 6, the p-type surface voltage control gate semiconductor regions 7 and 16, and the n-type cathode region 14 are sequentially formed. The bottom of the n-type cathode region 14 is in contact with the voltage control gate semiconductor region 5. The cathode electrode 25 is provided in the cathode region 14, the p-type surface voltage control gate semiconductor region 7, and the gate electrode 23 is provided in the p-type gate contact region 16. Finally, an anode electrode 24 is provided in the anode region 11.

ゲートＧ及びカソードＫを０Ｖとし、アノードＡに正の電圧を印加すると、ｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体領域７との間のｎ型活性領域３にビルトイン電圧に基づく空乏層が広がり、ｎ型活性領域３をピンチオフ状態にする。これにより、順方向電圧に対する耐電圧性が生じる。ゲートＧ及びカソードＫを０Ｖとし、アノードＡに負の電圧を印加すると、ｐ型アノード領域１１とドリフト層２との接合部から空乏層が広がり、逆方向電圧に対する耐電圧性が生じる。したがって、本実施例のＳｉＣサイリスタは順方向及び逆方向ともに高耐圧を実現できる。 When the gate G and the cathode K are set to 0 V and a positive voltage is applied to the anode A, the built-in voltage is applied to the n-type active region 3 between the p-type buried voltage control gate semiconductor region 5 and the p-type surface voltage control gate semiconductor region 7. The depletion layer based on swells and the n-type active region 3 is pinched off. Thereby, the withstand voltage property with respect to the forward voltage occurs. When the gate G and the cathode K are set to 0 V and a negative voltage is applied to the anode A, a depletion layer spreads from the junction between the p-type anode region 11 and the drift layer 2 and voltage resistance against a reverse voltage is generated. Therefore, the SiC thyristor of the present embodiment can achieve a high breakdown voltage in both the forward direction and the reverse direction.

アノードＡにビルトイン電圧以上の正の電圧を印加し、ゲートＧにカソードＫを基準にしてビルトイン電圧以下の正の電圧を印加すると、ｐ型埋め込み電圧制御ゲート半導体領域５とｐ型表面電圧制御ゲート半導体領域７との間のｎ型活性領域３内の空乏層の領域が狭くなり、アノードＡから、隣り合う両ｐ型埋め込み電圧制御ゲート半導体領域５の間を通り、ｎ型活性領域３、ｎ型カソード領域１４を経て、カソードＫに至る電流が流れる。この時、ｐ型アノード領域１１からｎ型ドリフト層２内及びｎ型活性領域３に少数キャリアである正孔が注入されるため、伝導度変調が生じオン抵抗が大幅に低減する。また、ｎ型カソード領域１４をｐ型埋め込み電圧制御ゲート半導体領域５に接触させているため、カソードＫとドリフト層２との間のカソード抵抗を小さくでき、大きな電流密度においてもカソード損失を小さくすることができる。カソード抵抗が小さいのでノイズも少ない。耐電圧５．３ｋＶのサイリスタの場合では、電流立ち上がり後のオン抵抗を６ｍΩｃｍ２以下にすることができた。 When a positive voltage higher than the built-in voltage is applied to the anode A and a positive voltage lower than the built-in voltage is applied to the gate G with reference to the cathode K, the p-type embedded voltage control gate semiconductor region 5 and the p-type surface voltage control gate The region of the depletion layer in the n-type active region 3 between the semiconductor region 7 becomes narrower, passes from the anode A between both adjacent p-type buried voltage control gate semiconductor regions 5, and passes through the n-type active region 3, n A current flowing to the cathode K flows through the mold cathode region 14. At this time, since holes, which are minority carriers, are injected from the p-type anode region 11 into the n-type drift layer 2 and the n-type active region 3, conductivity modulation occurs and the on-resistance is greatly reduced. Further, since the n-type cathode region 14 is in contact with the p-type buried voltage control gate semiconductor region 5, the cathode resistance between the cathode K and the drift layer 2 can be reduced, and the cathode loss is reduced even at a large current density. be able to. Low noise due to low cathode resistance. In the case of a thyristor with a withstand voltage of 5.3 kV, the on-resistance after the current rising was able to be 6 mΩcm 2 or less.

《第７実施例》
図１２は、本発明の第７実施例の、ＳｉＣを用いた静電誘導型サイリスタのセグメントの断面図である。本実施例のサイリスタは、第６実施例の図１１に示すサイリスタの極性を反転しており、チャネルはｐ型である。ｎ型表面電圧制御ゲート半導体領域３８とｎ型埋め込み電圧制御ゲート３５に挟まれた活性領域３３の幅を縮小し、両ｐ型アノード領域３１の間の距離を縮めることにより、チャネル抵抗を小さくして、オン電流の飽和を起こさない静電誘導現象が生じるようにしている。本構造では、チャネル抵抗が小さいので、ｐ型アノード領域３１の抵抗であるアノード抵抗の、アノードＡとカソードＫ間の抵抗に占める割合が大きくなる。本実施例ではｐ型アノード領域３１の底面がｎ型埋め込み電圧制御ゲート半導体領域３５に接しているので、アノード抵抗を小さくすることができる。本実施例のサイリスタの場合ｎ型カソード領域３４からｐ型ドリフト層３２に少数キャリアの電子が注入されるので、ｐ型ドリフト層３２やｐ型活性領域３３の抵抗が大幅に低減される。従って相対的にアノード抵抗の比率が大きくなるが、前記のようにアノード抵抗を小さくすることがカソードＫとアノードＡ間の抵抗の低減に寄与する。また、隣り合うｎ型埋め込み電圧制御ゲート半導体領域３５の間隔を狭くすることにより、オフ時にｎ型埋め込み電圧制御ゲート半導体領域３５とｐ型ドリフト層３２との接合部から空乏層がカソードＫの方に広がって電圧を分担するので、耐圧が高くなる。 << Seventh embodiment >>
FIG. 12 is a sectional view of a segment of an electrostatic induction thyristor using SiC according to the seventh embodiment of the present invention. The thyristor of this embodiment has the polarity of the thyristor shown in FIG. 11 of the sixth embodiment reversed, and the channel is p-type. By reducing the width of the active region 33 sandwiched between the n-type surface voltage control gate semiconductor region 38 and the n-type buried voltage control gate 35 and reducing the distance between the two p-type anode regions 31, the channel resistance is reduced. Thus, an electrostatic induction phenomenon that does not cause saturation of the on-current occurs. In this structure, since the channel resistance is small, the ratio of the anode resistance, which is the resistance of the p-type anode region 31, to the resistance between the anode A and the cathode K increases. In this embodiment, since the bottom surface of the p-type anode region 31 is in contact with the n-type buried voltage control gate semiconductor region 35, the anode resistance can be reduced. In the case of the thyristor of this embodiment, since minority carrier electrons are injected from the n-type cathode region 34 into the p-type drift layer 32, the resistance of the p-type drift layer 32 and the p-type active region 33 is greatly reduced. Therefore, the ratio of the anode resistance is relatively increased, but reducing the anode resistance as described above contributes to reducing the resistance between the cathode K and the anode A. Further, by reducing the interval between the adjacent n-type buried voltage control gate semiconductor regions 35, the depletion layer is located closer to the cathode K from the junction between the n-type buried voltage control gate semiconductor region 35 and the p-type drift layer 32 when turned off. Since the voltage is spread and shared, the withstand voltage is increased.

本実施例では、ｐ型ドリフト層３２とｐ型活性領域３３の不純物濃度を５×１０１４ａｔｍ／ｃｍ３、厚さをそれぞれ１５０μｍと１．２μｍにしている。本実施例のサイリスタの耐圧はゲートＧの電圧が０Ｖのとき、順方向及び逆方向とも１５０００Ｖ以上である。また立ち上がり後のオン抵抗は、ゲート電圧が２．５Ｖのとき３２ｍΩｃｍ２と非常に小さな値にすることができた。本実施例では、ｐ型基板はその抵抗を低くできないという、現状のＳｉＣ技術の問題点にかんがみ、抵抗の低いｎ型基板を用いている。その結果オン時において、オン電圧を低くくできるという効果が得られる。オン電圧はたとえば、１００Ａ／ｃｍ２の電流密度で４．４Ｖであり極めて低い値になった。 In this embodiment, the impurity concentration of the p-type drift layer 32 and the p-type active region 33 is 5 × 10 14 atm / cm 3 and the thickness is 150 μm and 1.2 μm, respectively. The withstand voltage of the thyristor of this embodiment is 15000 V or more in both the forward and reverse directions when the voltage of the gate G is 0 V. Further, the on-resistance after the rise could be a very small value of 32 mΩcm 2 when the gate voltage was 2.5V. In this embodiment, an n-type substrate having a low resistance is used in view of the problem of the current SiC technology that the resistance of the p-type substrate cannot be lowered. As a result, there is an effect that the on-voltage can be lowered at the on-time. For example, the on-state voltage was 4.4 V at a current density of 100 A / cm 2, which was a very low value.

《第８実施例》
図１３は、本発明の第８実施例の、ＳｉＣを用いた接合型電界効果トランジスタのセグメントの断面図である。本実施例のトランジスタは、図１の第１実施例の接合型電界効果トランジスタと同じ構成において、ｐ型表面電圧制御ゲート半導体領域７及びｎ型ソース領域４の上にソース電極４０を設けている。ゲート電極２３は、ｐ型の表面電圧制御ゲート半導体領域１６の上に形成している。その他の構成は第１実施例のものと同じである。本実施例では、ソース電極４０の面積を大きくすることができるので、ソース電極４０の抵抗を大幅に低減することができるという特徴がある。 << Eighth embodiment >>
FIG. 13 is a sectional view of a segment of a junction field effect transistor using SiC according to the eighth embodiment of the present invention. The transistor of this embodiment has a source electrode 40 on the p-type surface voltage control gate semiconductor region 7 and the n-type source region 4 in the same configuration as the junction field effect transistor of the first embodiment of FIG. . The gate electrode 23 is formed on the p-type surface voltage control gate semiconductor region 16. Other configurations are the same as those of the first embodiment. In this embodiment, since the area of the source electrode 40 can be increased, the resistance of the source electrode 40 can be greatly reduced.

《第９実施例》
図１４は、本発明の第９実施例の、ＳｉＣを用いた静電誘導型トランジスタのセグメントの断面図である。本実施例のトランジスタは、図９の第４実施例の静電誘導型トランジスタの中央部に、ｐ型の第３埋め込み電圧制御ゲート半導体領域１０、ｎ型ソース領域４４及びソース電極４２を設けている。ｎ型ソース領域４４の両側には、ｎ型活性領域４３が設けられ、その上にそれぞれのゲート電極４６が設けられている。各ｐ型埋め込み電圧制御ゲート半導体領域５と、ｐ型第３埋め込み電圧制御ゲート半導体領域１０の間隔は約２μｍである。この構造にすることにより、全領域に対する、ｎ型活性領域４３とソース領域４４からなる領域の割合を大きくでき、低損失化が実現できる。本実施例では、耐電圧５．３ｋＶで、オン抵抗が６９ｍΩｃｍ２のトランジスタが得られた。 << Ninth embodiment >>
FIG. 14 is a cross-sectional view of a segment of a static induction transistor using SiC according to the ninth embodiment of the present invention. In the transistor of this embodiment, a p-type third embedded voltage control gate semiconductor region 10, an n-type source region 44, and a source electrode 42 are provided in the central portion of the electrostatic induction transistor of the fourth embodiment of FIG. Yes. On both sides of the n-type source region 44, n-type active regions 43 are provided, and respective gate electrodes 46 are provided thereon. The distance between each p-type buried voltage control gate semiconductor region 5 and the p-type third buried voltage control gate semiconductor region 10 is about 2 μm. By adopting this structure, the ratio of the region composed of the n-type active region 43 and the source region 44 to the entire region can be increased, and a reduction in loss can be realized. In this example, a transistor having a withstand voltage of 5.3 kV and an on resistance of 69 mΩcm 2 was obtained.

《第１０実施例》
図１５は、本発明の各実施例を適用したＳｉＣ静電誘導型トランジスタと、ＳｉＣダイオードを用いて、電力用インバータ装置を構成した例を示す回路図である。６個の静電誘導型トランジスタＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２およびダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２により直流を三相交流に変換する。本インバータ装置は、一対の直流入力端子５１及び５２、並びに三相交流の相数に等しい３個の交流出力端子６１、６２及び６３を備えている。直流入力端子５１、５２に直流電源を接続し、静電誘導型トランジスタＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２をスイッチング動作させることにより、直流電力を交流電力に変換して交流出力端子６１、６２、６３に出力する。直流入力端子５１、５２間には、直列接続された静電誘導型トランジスタＳＷ１１とＳＷ１２、ＳＷ２１とＳＷ２２、ＳＷ３１とＳＷ３２の各両端子が接続される。各静電誘導型トランジスタＳＷ１１とＳＷ１２、ＳＷ２１とＳＷ２２、ＳＷ３１とＳＷ３２の組における２個の静電誘導型トランジスタの接続点から交流出力端子６１、６２、６３がそれぞれ取り出される。
高耐圧インバータ装置に本発明による半導体装置を適用することにより半導体装置を高耐圧化できるので、直流電力が高くても半導体装置の直列数が少なくてすむ。さらに半導体装置は、高耐圧でも低損失である。したがって、高耐圧インバータ装置のコンパクト化、低損失化、低ノイズ化を達成できる。したがって、インバータ装置を用いたシステムの低コスト、高効率化が実現できる。本発明は、インバータ装置以外にも、スイッチング電源、整流器などの電力変換装置に適用できるものである。 << Tenth embodiment >>
FIG. 15 is a circuit diagram showing an example in which a power inverter device is configured using SiC static induction transistors and SiC diodes to which the embodiments of the present invention are applied. Six electrostatic induction transistors SW11, SW12, SW21, SW22, SW31, SW32 and diodes D11, D12, D21, D22, D31, D32 convert direct current into three-phase alternating current. This inverter device includes a pair of DC input terminals 51 and 52 and three AC output terminals 61, 62 and 63 equal to the number of three-phase AC phases. A direct current power source is connected to the direct current input terminals 51 and 52, and the electrostatic induction transistors SW11, SW12, SW21, SW22, SW31, and SW32 are switched to convert the direct current power into alternating current power, and the alternating current output terminal 61, 62 and 63. Between the DC input terminals 51 and 52, both terminals of the electrostatic induction transistors SW11 and SW12, SW21 and SW22, and SW31 and SW32 connected in series are connected. AC output terminals 61, 62, and 63 are taken out from the connection points of the two electrostatic induction transistors in each of the electrostatic induction transistors SW11 and SW12, SW21 and SW22, and SW31 and SW32.
By applying the semiconductor device according to the present invention to the high withstand voltage inverter device, the semiconductor device can have a high withstand voltage, so that the number of semiconductor devices in series can be reduced even if the DC power is high. Further, the semiconductor device has a low loss even at a high breakdown voltage. Therefore, the high voltage inverter device can be made compact, low loss, and low noise. Therefore, low cost and high efficiency of the system using the inverter device can be realized. The present invention can be applied to power conversion devices such as switching power supplies and rectifiers in addition to inverter devices.

本発明はさらに多くの適用範囲あるいは派生構造をカバーするものである。
前記各実施例では、ＳｉＣを用いた素子の場合のみを例に挙げて述べたが、本発明は、特に、ダイヤモンド、ガリウムナイトライドなどのワイドギャップ半導体材料を用いた半導体素子に有効に適用できる。
前記第１ないし第８実施例では、ドリフト層２がｎ型の素子の場合について述べたが、ドリフト層２がｐ型の素子の場合には、他の要素のｎ型領域をｐ型領域に、ｐ型領域をｎ型領域に置き変えることにより、本発明の構成を適用できる。 The present invention covers more applications or derivative structures.
In each of the above-described embodiments, only the case of an element using SiC has been described as an example. However, the present invention can be effectively applied to a semiconductor element using a wide gap semiconductor material such as diamond or gallium nitride. .
In the first to eighth embodiments, the case where the drift layer 2 is an n-type element has been described. However, when the drift layer 2 is a p-type element, the n-type region of another element is changed to a p-type region. The configuration of the present invention can be applied by replacing the p-type region with the n-type region.

本発明の第１実施例の接合型電界効果トランジスタの断面図Sectional drawing of the junction field effect transistor of 1st Example of this invention 図１のII−II断面図II-II sectional view of FIG. 図２のIII−III断面図III-III sectional view of FIG. 第１実施例の他の例の接合型電界効果トランジスタの断面図Sectional drawing of the junction type field effect transistor of the other example of 1st Example 本発明の第１実施例の接合型電界効果トランジスタの製造方法の前半の工程を示す断面図Sectional drawing which shows the process of the first half of the manufacturing method of the junction field effect transistor of 1st Example of this invention 本発明の第１実施例の接合型電界効果トランジスタの製造方法の後半の工程を示す断面図Sectional drawing which shows the latter process of the manufacturing method of the junction type field effect transistor of 1st Example of this invention 本発明の第２実施例の接合型電界効果トランジスタの断面図Sectional drawing of the junction field effect transistor of 2nd Example of this invention （ａ）は本発明の第３実施例の接合型電界効果トランジスタの断面図、（ｂ）は（ａ）のｂ−ｂ断面図(A) is sectional drawing of the junction field effect transistor of 3rd Example of this invention, (b) is bb sectional drawing of (a). 本発明の第４実施例の静電誘導型トランジスタの断面図Sectional drawing of the electrostatic induction type transistor of 4th Example of this invention. 本発明の第５実施例の静電誘導型トランジスタの断面図Sectional drawing of the electrostatic induction type transistor of 5th Example of this invention. 本発明の第６実施例の接合型電界効果サイリスタの断面図Sectional drawing of the junction field effect thyristor of 6th Example of this invention 本発明の第７実施例の静電誘導型サイリスタの断面図Sectional drawing of the electrostatic induction type thyristor of 7th Example of this invention. 本発明の第８実施例の接合型電界効果トランジスタの断面図Sectional drawing of the junction field effect transistor of 8th Example of this invention 本発明の第９実施例の静電誘導型トランジスタの断面図Sectional drawing of the electrostatic induction type transistor of 9th Example of this invention 本発明の半導体装置を用いた第１０実施例の電力用インバータの回路図Circuit diagram of power inverter of tenth embodiment using semiconductor device of the present invention. 従来の蓄積型電界効果トランジスタＡＣＣＵＦＥＴの断面図Sectional view of a conventional storage type field effect transistor ACCUFET 従来の静電誘導型トランジスタの断面図Sectional view of a conventional static induction transistor

１ドレイン領域
２ドリフト層
３活性領域
４ソース領域
５埋め込み電圧制御ゲート半導体領域
６、１６ゲートコンタクト半導体領域
７表面電圧制御ゲート半導体領域
８第２埋め込み電圧制御ゲート半導体領域
９ｐ型領域
１０第３埋め込み電圧制御ゲート半導体領域
１１アノード領域
１４カソード領域
２１ドレイン電極
２２ソース電極
２３ゲート電極
２４アノード電極
２５カソード電極
３１アノード領域
３２ドリフト層
３３活性領域
３４カソード領域
３５埋め込み電圧制御ゲート半導体領域
３６、３８ゲートコンタクト半導体領域
３７表面電圧制御ゲート半導体領域
４２ソース電極
４３ｎ型活性領域
４４ソース領域
４６ゲート電極
５１、５２直流入力端子
６１、６２、６３交流出力端子
ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２静電誘導型トランジスタ
Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２ダイオード
１０１：ドレイン領域
１０２：ドリフト層
１０３：チャネル層
１０４：ゲート絶縁膜
１０５：ゲート電極
１０６：ドレイン電極
１０７：ソース電極
１０８：埋め込み領域
１０９、１１０：ゲート領域
１１２：ｎ型領域
１１２Ａ：チャネル
Ａ：アノード
Ｄ：ドレイン
Ｇ：ゲート
Ｋ：カソード
Ｓ：ソース Reference Signs List 1 drain region 2 drift layer 3 active region 4 source region 5 buried voltage control gate semiconductor region 6, 16 gate contact semiconductor region 7 surface voltage control gate semiconductor region 8 second buried voltage control gate semiconductor region 9 p-type region
10 Third buried voltage control gate semiconductor region 11 Anode region 14 Cathode region 21 Drain electrode 22 Source electrode 23 Gate electrode 24 Anode electrode 25 Cathode electrode 31 Anode region 32 Drift layer 33 Active region 34 Cathode region 35 Embedded voltage control gate semiconductor region 36 , 38 Gate contact semiconductor region 37 Surface voltage control gate semiconductor region 42 Source electrode 43 n-type active region 44 Source region 46 Gate electrode 51, 52 DC input terminal 61, 62, 63 AC output terminal SW11, SW12, SW21, SW22, SW31 , SW32 Static induction transistor D11, D12, D21, D22, D31, D32 Diode 101: Drain region 102: Drift layer 103: Channel layer 104: Gate insulating film 105 : Gate electrode 106: drain electrode 107: source electrode 108: buried region 109, 110: gate region 112: n-type region 112A: channel A: anode D: drain G: gate K: cathode S: source

Claims

半導体基板の上に形成した、低不純物濃度の第１の導電型及び第２の導電型の内のいずれか一方のドリフト層、
前記ドリフト層の表面を含む内部領域において、互いに間隔を設けて形成した、前記ドリフト層と異なる導電型の複数の埋め込み電圧制御ゲート半導体領域、
前記複数の埋め込み電圧制御ゲート半導体領域の各々の上面を含み前記ドリフト層の中央領域の表面に形成した前記ドリフト層と同じ導電型の、厚みが前記ドリフト層より薄い活性領域、
前記埋め込み電圧制御ゲート半導体領域の各々の上面の一部に接し、前記活性領域の表面を含む内部領域に形成した、前記ドリフト層と異なる導電型のゲートコンタクト半導体領域、
前記活性領域の表面を含む内部領域であって、前記ゲートコンタクト半導体領域の間に位置し、かつ前記埋め込み電圧制御ゲート半導体領域の各々の上部に位置する領域に形成した、前記ドリフト層と同じ導電型の２つの第１の半導体領域、
前記第１の半導体領域に形成した第１の電極、
前記活性領域の表面に形成した、前記ドリフト層と異なる導電型の表面電圧制御ゲート半導体領域、
前記表面電圧制御ゲート半導体領域に形成したゲート電極、及び
前記半導体基板の、前記ドリフト層を有する面の反対面に形成した第２の電極
を少なくとも備え、
前記第１の半導体領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されている
ことを特徴とする電圧制御型半導体装置。 A drift layer of any one of the first conductivity type and the second conductivity type having a low impurity concentration formed on the semiconductor substrate;
In the internal region including the surface of the drift layer, a plurality of buried voltage control gate semiconductor regions having a conductivity type different from that of the drift layer formed at intervals from each other ,
An active region having the same conductivity type as the drift layer formed on the surface of the central region of the drift layer including the upper surface of each of the plurality of buried voltage control gate semiconductor regions, and having a thickness smaller than that of the drift layer;
A gate contact semiconductor region having a conductivity type different from that of the drift layer, which is in contact with a part of an upper surface of each of the embedded voltage control gate semiconductor regions and formed in an internal region including a surface of the active region;
An internal region including the surface of the active region, located between the gate contact semiconductor region, and formed in the region located on the top of each of the buried voltage controlled gate semiconductor region, the same conductivity as said drift layer Two first semiconductor regions of the mold,
A first electrode formed in the first semiconductor region;
A surface voltage control gate semiconductor region having a conductivity type different from that of the drift layer formed on the surface of the active region;
A gate electrode formed in the surface voltage control gate semiconductor region; and at least a second electrode formed on an opposite surface of the semiconductor substrate having the drift layer;
The voltage of the first semiconductor region is such that the surface thereof is at a position lower than the surface of the surface voltage control gate semiconductor region, and the end portions of both are at the same position. Control type semiconductor device.

第１の導電型の高不純物濃度の半導体基板、
前記半導体基板の上に形成した、低不純物濃度の第１の導電型のドリフト層、
前記ドリフト層の表面を含む内部領域において、互いに間隔を設けて形成した、第２の導電型の複数の埋め込み電圧制御ゲート半導体領域、
前記複数の埋め込み電圧制御ゲート半導体領域の各々の上面を含み、前記ドリフト層の中央領域の表面に形成した第１の導電型の、厚みが前記ドリフト層より薄い活性領域、
前記埋め込み電圧制御ゲート半導体領域の各々の上面の一部に接し、前記活性領域の表面を含む内部領域に形成した、第２の導電型のゲートコンタクト半導体領域、
前記活性領域の表面を含む内部領域であって、前記ゲートコンタクト半導体領域の間に位置し、かつ前記埋め込み電圧制御ゲート半導体領域の各々の上部に位置する領域に形成した、第１の導電型の２つのソース領域、
前記ソース領域に形成したソース電極、
前記活性領域の表面に形成した、第２の導電型の表面電圧制御ゲート半導体領域、
前記表面電圧制御ゲート半導体領域に形成したゲート電極、及び
前記半導体基板の、前記ドリフト層を有する面の反対面に形成したドレイン電極
を備え、
前記ソース領域は、その表面が、前記表面電圧制御ゲート半導体領域の表面よりも低い位置になり、かつ両者の端部が同位置になるように構成されている
ことを特徴とする電圧制御型半導体装置。 A semiconductor substrate having a high impurity concentration of the first conductivity type;
A drift layer of a first conductivity type having a low impurity concentration formed on the semiconductor substrate;
A plurality of buried voltage control gate semiconductor regions of the second conductivity type formed at intervals in an internal region including the surface of the drift layer;
An active region of a first conductivity type including a top surface of each of the plurality of buried voltage control gate semiconductor regions and formed on a surface of a central region of the drift layer, wherein the thickness is smaller than that of the drift layer;
A gate contact semiconductor region of a second conductivity type formed in an internal region in contact with a part of the upper surface of each of the embedded voltage control gate semiconductor regions and including the surface of the active region;
An internal region including a surface of the active region , the first conductivity type formed in a region located between the gate contact semiconductor regions and located above each of the buried voltage control gate semiconductor regions Two source regions,
A source electrode formed in the source region;
A surface voltage control gate semiconductor region of a second conductivity type formed on the surface of the active region;
A gate electrode formed in the surface voltage control gate semiconductor region, and a drain electrode formed on a surface of the semiconductor substrate opposite to the surface having the drift layer,
The source region is configured such that the surface thereof is positioned lower than the surface of the surface voltage control gate semiconductor region, and the end portions of both are at the same position. apparatus.

前記ソース領域を、前記埋め込み電圧制御ゲート半導体領域に接するように形成した請求項２記載の電圧制御型半導体装置。 The voltage control type semiconductor device according to claim 2, wherein the source region is formed so as to be in contact with the buried voltage control gate semiconductor region.

前記両埋め込み電圧制御ゲート半導体領域の間の、前記ドリフト層の表面を含む内部領域に部分的に形成され、前記ゲート電極に接続されている他の埋め込み電圧制御ゲート半導体領域を更に有する請求項２記載の電圧制御型半導体装置。 3. The semiconductor device further comprising another buried voltage control gate semiconductor region partially formed in an internal region including the surface of the drift layer between the two buried voltage control gate semiconductor regions and connected to the gate electrode. The voltage controlled semiconductor device described.

前記ソース電極を、前記ソース領域の上面に形成するとともに、前記活性領域上の表面電圧制御ゲート半導体領域の上面に形成したことを特徴とする請求項２記載の電圧制御型半導体装置。 3. The voltage control type semiconductor device according to claim 2, wherein the source electrode is formed on an upper surface of the source region and is formed on an upper surface of a surface voltage control gate semiconductor region on the active region.

前記ドリフト層内の、前記両埋め込み電圧制御ゲート半導体領域の間に形成された第２の導電型の別の埋め込み電圧制御ゲート半導体領域、及び
前記別の埋め込み電圧制御ゲート半導体領域の少なくとも一部分に接し、前記活性領域内に形成された第１の導電型のソース領域
を更に備える請求項２記載の電圧制御型半導体装置。 Another buried voltage control gate semiconductor region of the second conductivity type formed between the two buried voltage control gate semiconductor regions in the drift layer; and at least a part of the other buried voltage control gate semiconductor region 3. The voltage controlled semiconductor device according to claim 2, further comprising a source region of the first conductivity type formed in the active region.