JP3611020B2 - Wiring method of semiconductor device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の配線方法に関し、特にＣＭＯＳＬＳＩの配線プロセスについての半導体装置の配線方法に関する。
【０００２】
【従来の技術】
ディープサブミクロン以降のＣＭＯＳＬＳＩの配線プロセスにおいては、配線容量の低減を目的として、配線間に層間絶縁膜が埋まらないようにした、エアーボイドプロセスが有望視されている。その代表的なものは、例えば、ＥＤＬ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）の第１９巻、第１号の第１６〜１８頁に紹介されている。エアーボイドプロセスは、配線スペースが非常に狭くなった部分に、層間絶縁膜が埋まりにくくなることを積極的に活用したプロセスである。配線間に形成されたエアーボイドの比誘電率ｋは１となるために、例えば０．２５μｍＣＭＯＳ世代で用いられる比誘電率ｋが３．５の層間絶縁膜を用いた場合に比べて、その配線間容量が非常に低減される。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のエアーボイドプロセスには以下のような課題が存在する。
図８は従来のエアーボイドプロセスを模式的に示す図である。この図８に示す従来の半導体装置において、１は層間絶縁膜、２は複数のＡｌ配線、３は配線間のエアーボイドを各々示している。図８（ａ）は配線スペースが狭い場合（配線スペース＝配線幅）のエアーボイドの形状を示し、同図（ｂ）は配線スペースが中程度の場合（配線スペース＝配線幅×３）のエアーボイドの形状を示し、同図（ｃ）は配線スペースが広い場合のエアーボイドの形状を示す。
【０００４】
図８（ａ）に示すように、配線２どうしのスペースが狭い場合（配線スペース＝配線幅）においては、エアーボイド３が配線間に占める割合も、その空間の大きさも大きい。しかし図８（ｂ）に示すように、配線２どうしのスペースが中程度（配線スペース＝配線幅×３）になると、エアーボイド３が配線間に占める割合も、その空間の大きさも、図８（ａ）の場合に比較して小さくなる。さらに、図８（ｃ）に示すように配線２どうしのスペースが非常に広くなると、ついにはエアーボイド自身が形成されなくなる。
【０００５】
その現象を定量的に解析すると以下のようになる。
エアーボイド３の形状を特徴づける各寸法Ｘ、Ｙ１、Ｙ２を、図９（ａ）（ｂ）に示すように定義する。図９（ａ）は配線２どうしのスペースが狭い場合（配線スペース＝配線幅）、図９（ｂ）は配線２どうしのスペースが中程度の場合（配線スペース＝配線幅×３）である。ここでＸはエアーボイド３の幅、Ｙ１、Ｙ２は、エアーボイド３の長さ方向の寸法であって配線２の長さを超えた部分の寸法である。エアーボイド３が小さくなると、図９（ｂ）に示すようにＹ１、Ｙ２の値は負になる。
【０００６】
図１０は、エアーボイドプロセスにおける各寸法Ｘ、Ｙ１、Ｙ２の配線スペース依存性を示している。この形状をもとに計算すると、図１１のような結果になる。すなわち図１１は、比誘電率ｋが３．５の層間絶縁膜を用いた場合と、エアーボイドプロセスの場合とについての、配線容量値の配線スペース依存性を示している。図１１から分かるように、エアーボイドプロセスによると、配線スペースが狭い部分では配線容量値は非常に小さいが、配線スペースが広くなるにつれて配線容量値は増大し、そして配線スペースが配線（０．２４μｍ）の約３倍である０．７５μｍ程度以上になると、配線容量値は比誘電率ｋが３．５の層間絶縁膜を用いた場合よりも一様に大きくなる。ここで、エアーボイドプロセスは比誘電率ｋが４．２の層間絶縁膜を用いたと仮定している。
【０００７】
そこで本発明は、このような課題を解決し、エアーボイドプロセスを適用した場合において、配線スペースが広くなっても配線容量値が大きくならないようにすることを目的とする。
【０００８】
【課題を解決するための手段】
この目的を達成するため本発明は、注目信号線の両隣に第１の信号線と第２の信号線とが形成されている半導体装置の製造方法において、注目信号線と第１の信号線との配線スペースと、注目信号線と第２の信号線との配線スペースとの和が、配線幅の最小デザインルールと配線スペースの最小デザインルールの３倍との和以上である場合に、注目信号線の配置を変更して、この配置を変更した注目信号線と第１の信号線との配線スペースにフローティング状態のダミー配線を配置し、第１の信号線とダミー配線との間のスペースと、注目信号線とダミー配線との間のスペースと、注目信号線と第２の信号線との間のスペースとを、それぞれ配線スペースの最小デザインルールに等しくし、第１の信号線とダミー配線との間のスペースと、注目信号線とダミー配線との間のスペースと、注目信号線と第２の信号線との間のスペースとにそれぞれエアーボイドを形成するものである。
こうすると、配線間に効率的にエアーボイドを形成できるため、配線容量の低減を効率的に達成することができると同時に、注目信号線が第１の信号線からクロストークによる信号の干渉をほとんど受けなくなる。
また本発明は、注目信号線の両隣に第１の信号線と第２の信号線とが形成されている半導体装置の製造方法において、注目信号線と第１の信号線との配線スペースと、注目信号線と第２の信号線との配線スペースとの和が、配線幅の最小デザインルールの２倍と配線スペースの最小デザインルールの４倍との和以上である場合に、注目信号線と第１の信号線との配線スペースにフローティング状態の第１のダミー配線を配置するとともに、注目信号線と第２の信号線との配線スペースにフローティング状態の第２のダミー配線を配置することができるように注目信号線の配置を変更し、第１の信号線と第１のダミー配線との間のスペースと、注目信号線と第１のダミー配線との間のスペースと、注目信号線と第２のダミー配線との間のスペースと、第２のダミー配線と第２の信号線との間のスペースとを、それぞれ配線スペースの最小デザインルールに等しくし、第１の信号線と第１のダミー配線との間のスペースと、注目信号線と第１のダミー配線との間のスペースと、注目信号線と第２のダミー配線との間のスペースと、第２のダミー配線と第２の信号線との間のスペースとのそれぞれにエアーボイドを形成するものである。
こうすると、配線間に効率的にエアーボイドを形成できるため、配線容量の低減を効率的に達成することができる。
【０００９】
【発明の実施の形態】
請求項１記載の本発明は、注目信号線の両隣に第１の信号線と第２の信号線とが形成されている半導体装置の製造方法において、注目信号線と第１の信号線との配線スペースと、注目信号線と第２の信号線との配線スペースとの和が、配線幅の最小デザインルールと配線スペースの最小デザインルールの３倍との和以上である場合に、注目信号線の配置を変更して、この配置を変更した注目信号線と第１の信号線との配線スペースにフローティング状態のダミー配線を配置し、第１の信号線とダミー配線との間のスペースと、注目信号線とダミー配線との間のスペースと、注目信号線と第２の信号線との間のスペースとを、それぞれ配線スペースの最小デザインルールに等しくし、第１の信号線とダミー配線との間のスペースと、注目信号線とダミー配線との間のスペースと、注目信号線と第２の信号線との間のスペースとにそれぞれエアーボイドを形成するものである。
こうすると、配線間に効率的にエアーボイドを形成できるため、配線容量の低減を効率的に達成することができると同時に、注目信号線が第１の信号線からクロストークによる信号の干渉をほとんど受けなくなる。
【００１２】
請求項２記載の本発明は、注目信号線の両隣に第１の信号線と第２の信号線とが形成されている半導体装置の製造方法において、注目信号線と第１の信号線との配線スペースと、注目信号線と第２の信号線との配線スペースとの和が、配線幅の最小デザインルールの２倍と配線スペースの最小デザインルールの４倍との和以上である場合に、注目信号線と第１の信号線との配線スペースにフローティング状態の第１のダミー配線を配置するとともに、注目信号線と第２の信号線との配線スペースにフローティング状態の第２のダミー配線を配置することができるように注目信号線の配置を変更し、第１の信号線と第１のダミー配線との間のスペースと、注目信号線と第１のダミー配線との間のスペースと、注目信号線と第２のダミー配線との間のスペースと、第２のダミー配線と第２の信号線との間のスペースとを、それぞれ配線スペースの最小デザインルールに等しくし、第１の信号線と第１のダミー配線との間のスペースと、注目信号線と第１のダミー配線との間のスペースと、注目信号線と第２のダミー配線との間のスペースと、第２のダミー配線と第２の信号線との間のスペースとのそれぞれにエアーボイドを形成するものである。
こうすると、配線間に効率的にエアーボイドを形成できるため、配線容量の低減を効率的に達成することができる。
【００２６】
請求項３記載の本発明は、配線間の堆積の５０％以上をしめるようにエアーボイドを形成するものである。
【００２７】
こうすると、ダミー配線を設置しない場合よりも配線容量値を低減することができ、エアーボイドプロセスにおいてダミー配線を設置するか否かの基準を明確化できる。
以下、本発明の実施の形態の半導体装置の配線方法について、図面を参照しながら説明する。
【００２８】
図１は、本発明の実施の形態の半導体装置の配線方法を説明するための半導体装置の回路図およびその回路断面図を示す。この図１において、ＧＤＬ、ＧＤＣ、ＧＤＲは駆動ゲートであり、ＧＦＬ、ＧＦＣ、ＧＦＲは負荷ゲートである。各駆動ゲートＧＤＬ、ＧＤＣ、ＧＤＲと各負荷ゲートＧＦＬ、ＧＦＣ、ＧＦＲとは、それぞれ信号線である配線ＷＬ、ＷＣ、ＷＲによって結ばれている。
【００２９】
配線ＷＬと配線ＷＣとに挟まれた位置には、フローティング状態のダミー配線Ｄ１が設置されている。また配線ＷＣと配線ＷＲとに挟まれた位置には、フローティング状態のダミー配線Ｄ２が設置されている。ここでフローティング状態とは、電源線にも接地線にも電気的に接続されていない状態のことをいう。
ここで遅延時間を考える注目ゲートは駆動ゲートＧＤＣであり、その注目配線はＷＣである。またここでは、ＣＭＯＳＬＳＩの配線プロセスとして、配線間のスペースが小さい場合に、配線間に層間絶縁膜が埋まらないエアーボイドプロセスを用いると仮定している。
【００３０】
図７は本発明と対比すべき従来の半導体装置の回路図およびその回路断面図を示す。この従来のものでは、本発明のようなフローティング状態のダミー配線Ｄ１、Ｄ２は設置されていない。
本発明によれば、フローティング状態の配線Ｄ１、Ｄ２を設置することにより、配線ＷＬと配線Ｄ１との間、配線Ｄ１と配線ＷＣとの間、配線ＷＣと配線Ｄ２との間、配線Ｄ２と配線ＷＲとの間に、それぞれ大きなエアーボイドが形成される。したがって、各々の配線間の配線容量は非常に小さい値となる。配線ＷＣと配線ＷＬとの間の配線容量は、配線ＷＬと配線Ｄ１との間の配線容量と、配線Ｄ１と配線ＷＣとの間の配線容量との直列容量となる。同様に、配線ＷＣと配線ＷＲとの間の配線容量は、配線ＷＣと配線Ｄ２との間の配線容量と、配線Ｄ２と配線ＷＲとの間の配線容量との直列容量となる。
【００３１】
このときに配線Ｄ１、Ｄ２は、上述のようにフローティング状態であることが望ましい。というのは、もし電位を固定された場合には、配線ＷＣの配線容量は、配線ＷＣと配線Ｄ１との間の配線容量と、配線ＷＣと配線Ｄ２との間の配線容量との和になり、フローティング状態の場合よりも大きくなるからである。さらに電位を固定することにより、レイアウト上の制限が加わるため、面積の増大が懸念されるからである。
【００３２】
このように、従来のエアーボイドプロセスで課題であった、配線スペースが広い場合にエアーボイドが小さいかまたは形成されないために生じる配線容量値の増加を、配線間にダミー配線を挿入することで防止することができる。すなわち、配線間にダミー配線を挿入することで、配線間に大きなエアーボイドを形成でき、それによって実効的な比誘電率を低減できる。しかも、挿入したダミー配線をフローティング状態とすることで、配線容量を低減できる。またこのときに、空気のボイドが、配線間の体積の５０％以上をしめることが好ましい。そうでないと、配線スペースを広げたほうが配線容量値の改善効果が大きくなって、ダミー配線を設置することによる本発明の効果が小さくなりやすいためである。
【００３３】
図２はゲート遅延の配線スペース依存性を示している。すなわち、一様に比誘電率ｋが３．５の層間絶縁膜を用いた従来の場合と、エアーボイドプロセスを用いた場合とを比較している。またエアーボイドプロセスについては、配線スペースが広い場合（配線スペースが配線幅の３倍以上）において、従来の通常の場合と、本発明にもとづくダミー配線として電源線を挿入した場合と、本発明にもとづくダミー配線としてフローティング状態の配線を挿入した場合との３通りを比較している。図３は、各場合の配線の断面図を示し、電源線はＶＤＤ１、ＶＤＤ２と表示している。図２から分かるように、配線スペースが広い場合に、信号配線どうしの間にダミー配線を設置することで、実効的な配線容量を大きく低減させてゲート遅延を大きく低減することができる。また特にフローティング状態のダミー配線を設置することで、実効的な配線容量をさらに低減させて、ゲート遅延をさらに低減することができる。
【００３４】
次に、本発明にもとづくダミー配線の挿入方法をＤＡツールに適用した場合の具体例について説明する。
図４は２本の信号配線間へのフローティングダミーパターンの挿入方法を示している。
図４において、Ｗ１は第１の信号配線、Ｗ２は第２の信号配線、Ｄ、Ｄ１、Ｄ２はダミー配線を各々示している。また、Ｌｗ１は信号配線Ｗ１の配線幅、Ｌｗ２は信号配線Ｗ２の配線幅、Ｓｗは信号配線Ｗ１、Ｗ２間の配線スペース、Ｌｄはダミー配線Ｄの配線幅、Ｌｍｉｎは配線幅の最小デザインルール、Ｓｍｉｎは配線スペースの最小デザインルールの寸法を各々示している。
【００３５】
信号配線Ｗ１、Ｗ２間の配線スペースＳｗの大きさに応じて、ダミーパターンの挿入方法は、基本的に図４（Ａ）〜（Ｄ）に示される４つのパターンに分類できる。
図４（Ａ）のように、信号配線間の配線スペースＳｗが、ちょうど配線幅の最小デザインルールＬｍｉｎと配線スペースの最小デザインルールＳｍｉｎの２倍との和になる場合には、すなわちＳｗ＝Ｌｍｉｎ＋２Ｓｍｉｎである場合には、最小デザインルールＬｍｉｎの幅であるダミー配線Ｄを信号配線Ｗ１と信号配線Ｗ２との真ん中に配置する。信号配線間の配線スペースＳｗが、配線幅の最小デザインルールＬｍｉｎと配線スペースの最小デザインルールＳｍｉｎの２倍との和よりも小さい場合には、ダミー配線を配置できないため、この（Ａ）の場合がダミー配線を配置できるかどうかの基準になる。
【００３６】
図４（Ｂ）のように、信号配線間の配線スペースＳｗが、配線幅の最小デザインルールＬｍｉｎと配線スペースの最小デザインルールＳｍｉｎの２倍との和以上になる場合には、最小デザインルールＬｍｉｎ以上の幅Ｌｄであるダミー配線Ｄを信号配線Ｗ１と信号配線Ｗ２との真ん中に配置する。Ｌｍｉｎ以上の幅Ｌｄであるダミー配線Ｄを配置することで、信号配線Ｗ１とダミー配線Ｄとの間のスペースと、ダミー配線Ｄと信号配線Ｗ２との間のスペースとは、各々配線スペースの最小デザインルールＳｍｉｎになるようにする。これにより、配線Ｗ１、Ｄ、Ｗ２間に効率的にエアーボイドを形成できるため、配線容量の低減を効率的に達成することができる。ただし、この場合は、Ｌｍｉｎ＋２Ｓｍｉｎ≦Ｓｗ≦２Ｌｍｉｎ＋３Ｓｍｉｎ、かつＬｍｉｎ≦Ｌｄ≦２Ｌｍｉｎ＋Ｓｍｉｎという条件を満たすことが必要である。
【００３７】
図４（Ｃ）のように、信号配線間の配線スペースＳｗが、ちょうど配線幅の最小デザインルールＬｍｉｎの２倍と配線スペースの最小デザインルールＳｍｉｎの３倍との和になる場合には、すなわちＳｗ＝２Ｌｍｉｎ＋３Ｓｍｉｎである場合には、最小デザインルールＬｍｉｎの幅である二つのダミー配線Ｄ１、Ｄ２を信号配線Ｗ１、信号配線Ｗ２の間に配置する。このときに、信号配線Ｗ１とダミー配線Ｄとの間のスペースと、ダミー配線Ｄ１とダミー配線Ｄ２との間のスペースと、ダミー配線Ｄ２と信号配線２との間のスペースは、それぞれ配線スペースの最小デザインルールＳｍｉｎになるようにする。この（Ｃ）の場合がダミー配線を２つ配置できるかどうかの基準になる。
【００３８】
図４（Ｄ）のように、信号配線間の配線スペースＳｗが、配線幅の最小デザインルールＬｍｉｎの２倍と配線スペースの最小デザインルールＳｍｉｎの３倍の和以上になる場合には、すなわちＳｗ≧２Ｌｍｉｎ＋３Ｓｍｉｎである場合には、最小デザインルールＬｍｉｎの幅である二つのダミー配線Ｄ１、Ｄ２を信号配線Ｗ１、信号配線Ｗ２の間に配置する。このときに信号配線Ｗ１とダミー配線Ｄ１との間のスペースと、ダミー配線Ｄ２と信号配線Ｗ２との間のスペースは、それぞれ配線スペースの最小デザインルールＳｍｉｎになるようにする。したがってこの場合、ダミー配線Ｄ１とダミー配線Ｄ２との間のスペースは、配線スペースの最小デザインルールＳｍｉｎよりも大きくなる。
【００３９】
この場合にダミー配線Ｄ１とダミー配線Ｄ２との配線幅を各々配線幅の最小デザインルールＬｍｉｎに設定する理由は、ダミー配線Ｄ１とダミー配線Ｄ２とについての上下の配線との配線層間容量をできるだけ小さくするためである。
また図４（Ｄ）の場合において、ダミー配線Ｄ１とダミー配線Ｄ２との間のスペースが配線幅の最小デザインルールＬｍｉｎと配線スペースの最小デザインルールＳｍｉｎの２倍との和以上になる場合には、さらに新たなダミー配線を挿入しても特に問題はない。ただし、この新たなダミー配線の挿入は、ダミー配線を挿入したほうが配線容量の増加よりもプロセス的に望ましい条件がある場合にのみ行われるべきである。
【００４０】
以上説明してきた図４の２本の信号配線Ｗ１、Ｗ２間へのフローティングダミーパターンＤ、Ｄ１、Ｄ２の挿入においては、Ｓｍｉｎを配線スペースの最小デザインルールで定義したが、（Ａ）〜（Ｄ）の場合によっては、Ｓｍｉｎを信号線配線とダミー配線との間の容量が最小となるスペースとして定義したほうが最適となる場合もある。
【００４１】
以上説明してきた図４（Ａ）〜（Ｄ）の手法によって、配線Ｗ１、Ｗ２、Ｄ、Ｄ１、Ｄ２間に効率的にエアーボイドを形成できるため、配線容量の低減を効率的に達成することができる。
図５は注目信号配線の両隣に信号配線がある場合のフローティングダミーパターンの挿入方法を示している。
【００４２】
図５において、ＷＣは注目信号配線、ＷＬは注目信号配線ＷＣの左側の信号配線、ＷＲは注目信号配線ＷＣの右側の信号配線、Ｄ、Ｄ１、Ｄ２はダミー配線を各々示している。また、Ｌｗｃは注目信号配線ＷＣの配線幅、Ｌｗｌは信号配線ＷＬの配線幅、Ｌｗｒは信号配線ＷＲの配線幅、Ｓｗ１は信号配線ＷＣと信号配線ＷＬとの配線スペース、Ｓｗ２は信号配線ＷＣと信号配線ＷＲとの配線スペース、Ｌｄ、Ｌｄ１はダミー配線の配線幅、Ｌｍｉｎは配線幅の最小デザインルール、Ｓｍｉｎは配線スペースの最小デザインルールの寸法を各々示している。
【００４３】
信号配線間の配線スペースＳｗ１とＳｗ２との和の大きさに応じて、ダミーパターンの挿入方法は基本的に図５（Ａ）〜（Ｄ）に示される４つのパターンに分類できる。
図５（Ａ）のように、信号配線間の配線スペースＳｗ１とＳｗ２との和が、ちょうど配線幅の最小デザインルールＬｍｉｎと配線スペースの最小デザインルールＳｍｉｎの３倍との和になる場合、すなわちＳｗ１＋Ｓｗ２＝Ｌｍｉｎ＋３Ｓｍｉｎである場合であって、Ｓｗ１とＳｗ２が各々Ｓｍｉｎよりも大きい場合には、注目信号線ＷＣと信号線ＷＬとの配線スペースに最小デザインルールＬｍｉｎの幅であるダミー配線Ｄが配置できるように注目信号線ＷＣの配置を変更し、注目信号線ＷＣと信号線ＷＬの配線スペースにダミー配線Ｄを配置する。このとき信号線ＷＬとダミー配線Ｄとの間のスペースと、注目信号線ＷＣとダミー配線Ｄとの間のスペースと、注目信号線ＷＣと信号線ＷＲとの間のスペースとは、それぞれ配線スペースの最小デザインルールＳｍｉｎになる。
【００４４】
このときダミー配線Ｄは、図示のように注目信号線ＷＣと信号線ＷＬとの配線スペースに配置するのと同様に、注目信号線ＷＣと信号線ＷＲとの配線スペースに配置してもよい。この２種類の配置の仕方としては、注目信号線ＷＣが信号線ＷＬと信号線ＷＲのどちらからクロストークによる信号の干渉を受けるかどうかを考慮して選択することが好ましい。
【００４５】
ここでクロストークによる信号の干渉を補足説明する。信号線の電位は過渡的に変化するために、配線間の容量を介して、注目信号線ＷＣは、過渡的に電位が変動している信号線の影響を受ける。注目信号線ＷＣの電位が変動していない場合には、この注目信号線ＷＣへのノイズとして影響を受ける。このノイズが大きい場合には論理ゲートが誤動作を起こす。一方、注目信号線ＷＣの電位が変動している場合には、この注目信号線の遅延変動として影響を受ける。注目信号線ＷＣと別の信号線ＷＬ、ＷＲとの電位の変動が同じ位相ならば、注目信号線ＷＣと別の信号線ＷＬ、ＷＲとの配線容量がみかけ上小さくなるために、注目信号線ＷＣのゲート遅延は小さくなる。一方、注目信号線ＷＣと別の信号線ＷＬ、ＷＲとの電位の変動が違う位相ならば、注目信号線ＷＣと別の信号線ＷＬ、ＷＲとの配線容量がみかけ上大きくなるために、注目信号線ＷＣのゲート遅延は大きくなる。この遅延変動によってゲート遅延が大きくなった場合には、設計時において予測した動作周波数よりも実際に製作されたチップの動作周波数が小さくなるために、非常に大きな問題となる。
【００４６】
図５（Ｂ）のように、信号配線間の配線スペースＳｗ１とＳｗ２との和が、配線幅の最小デザインルールＬｍｉｎと配線スペースの最小デザインルールＳｍｉｎの３倍との和以上になる場合で、Ｓｗ１とＳｗ２が各々Ｓｍｉｎよりも大きい場合には、注目信号線ＷＣの配置を変更し、この注目信号線ＷＣと信号線ＷＬとの配線スペースに、最小デザインルールＬｍｉｎより大きい幅Ｌｄであるダミー配線Ｄを配置する。このとき信号線ＷＬとダミー配線Ｄとの間のスペースと、注目信号線ＷＣとダミー配線Ｄとの間のスペースと、注目信号線ＷＣと信号線ＷＲとの間のスペースは、それぞれ配線スペースの最小デザインルールＳｍｉｎになる。これにより、配線間に効率的にエアーボイドを形成できるため、配線容量の低減を効率的に達成することができる。ただし、この場合は、Ｌｍｉｎ＋３Ｓｍｉｎ≦Ｓｗ１＋Ｓｗ２≦２Ｌｍｉｎ＋４Ｓｍｉｎ、かつＬｍｉｎ≦Ｌｄ≦２Ｌｍｉｎ＋Ｓｍｉｎという条件を満たすことが必要である。
【００４７】
図５（Ｃ）のように、信号配線間の配線スペースＳｗ１とＳｗ２との和が、ちょうど配線幅の最小デザインルールＬｍｉｎの２倍と配線スペースの最小デザインルールＳｍｉｎの４倍との和になる場合、すなわちＳｗ１＋Ｓｗ２＝２Ｌｍｉｎ＋４Ｓｍｉｎとなる場合で、Ｓｗ１とＳｗ２が各々Ｓｍｉｎよりも大きい場合には、注目信号線ＷＣと信号線ＷＬとの配線スペースに最小デザインルールＬｍｉｎの幅であるダミー配線Ｄ１を配置できるとともに、注目信号線ＷＣと信号線ＷＲとの配線スペースに最小デザインルールＬｍｉｎの幅であるダミー配線Ｄ２が配置できるように、注目信号線ＷＣの配置を変更する。かつ、注目信号線ＷＣと信号線ＷＬとの配線スペースにダミー配線Ｄ１を配置するとともに、注目信号線ＷＣと信号線ＷＲとの配線スペースにダミー配線Ｄ２を配置する。
【００４８】
このとき、信号線ＷＬとダミー配線Ｄ１との間のスペースと、注目信号線ＷＣとダミー配線Ｄ１との間のスペースと、注目信号線ＷＣとダミー配線Ｄ２との間のスペースと、信号線ＷＲとダミー配線Ｄ２との間のスペースとは、それぞれ配線スペースの最小デザインルールＳｍｉｎになる。
このような構成であると、配線間に効率的にエアーボイドを形成できるため、配線容量の低減を効率的に達成することができると同時に、注目信号線ＷＣが信号線ＷＬおよび信号線ＷＲからクロストークによる信号の干渉をほとんど受けなくなる。
【００４９】
図５（Ｄ）のように、信号配線間の配線スペースＳｗ１とＳｗ２との和が、配線幅の最小デザインルールＬｍｉｎの２倍と配線スペースの最小デザインルールＳｍｉｎの４倍との和以上になる場合、すなわち２Ｌｍｉｎ＋４Ｓｍｉｎ≦Ｓｗ１＋Ｓｗ２となる場合で、Ｓｗ１とＳｗ２が各々Ｓｍｉｎよりも大きい場合には、注目信号線ＷＣと信号線ＷＬとの配線スペースに最小デザインルールＬｍｉｎより大きい幅Ｌｄ１のダミー配線Ｄ１を配置できるとともに、注目信号線ＷＣと信号線ＷＲとの配線スペースに最小デザインルールＬｍｉｎの幅であるダミー配線Ｄ２を配置できるように、注目信号線ＷＣの配置を変更する。かつ、注目信号線ＷＣと信号線ＷＬとの配線スペースにダミー配線Ｄ１を配置するとともに、注目信号線ＷＣと信号線ＷＲとの配線スペースにダミー配線Ｄ２を配置する。
【００５０】
このとき、信号線ＷＬとダミー配線Ｄ１との間のスペースと、注目信号線ＷＣとダミー配線Ｄ１との間のスペースと、注目信号線ＷＣとダミー配線Ｄ２との間のスペースと、信号線ＷＲとダミー配線Ｄ２との間のスペースは、それぞれ配線スペースの最小デザインルールＳｍｉｎになる。
（Ｄ）の場合においては、原則として、２Ｌｍｉｎ＋４Ｓｍｉｎ≦Ｓｗ１＋Ｓｗ２≦３Ｌｍｉｎ＋５Ｓｍｉｎ、かつＬｍｉｎ≦Ｌｄ≦２Ｌｍｉｎ＋Ｓｍｉｎという条件を満たすことが必要である。
【００５１】
また（Ｄ）の場合において、注目信号線ＷＣと信号線ＷＬとの間のスペースが配線幅の最小デザインルールＬｍｉｎの２倍と配線スペースの最小デザインルールＳｍｉｎの３倍との和以上になる場合には、さらに新たなダミー配線を１個挿入したほうがよい。
以上説明してきた図５の注目信号配線の両隣に信号配線がある場合のフローティングダミーパターンの挿入方法においては、Ｓｍｉｎを配線スペースの最小デザインルールで定義したが、（Ａ）〜（Ｄ）の場合によっては、Ｓｍｉｎを信号線配線とダミー配線との間の容量が最小となるスペースとして定義したほうが最適となる場合もある。
【００５２】
図６は、注目信号配線の両隣に信号配線がある場合の注目信号配線の配置方法を示している。
図６において、ＷＣは注目信号配線、ＷＬは注目信号配線ＷＣの左側の信号配線、ＷＲは注目信号配線ＷＣの右側の信号配線をそれぞれ示す。Ｌｗｃは注目信号配線ＷＣの配線幅、Ｌｗｌは信号配線ＷＬの配線幅、Ｌｗｒは信号配線ＷＲの配線幅、Ｌｗｃ＊は変更後の注目信号配線ＷＣ＊の配線幅、Ｓｗ１は信号配線ＷＣと信号配線ＷＬとの配線スペース、Ｓｗ２は信号配線ＷＣと信号配線ＷＲとの配線スペース、Ｓｗ１＊は信号配線ＷＣと信号配線ＷＬとの変更後の配線スペース、Ｓｗ２＊は信号配線ＷＣと信号配線ＷＲとの変更後の配線スペース、Ｓｍｉｎは配線スペースの最小デザインルールの寸法をそれぞれ示す。信号配線間の配線スペースＳｗ１とＳｗ２との和は、配線スペースの最小デザインルールＳｍｉｎの２倍以上で、かつ配線幅の最小デザインルールＬｍｉｎと配線スペースの最小デザインルールＳｍｉｎの３倍との和以下である。すなわち、２Ｓｍｉｎ≦Ｓｗ１＋Ｓｗ２≦Ｌｍｉｎ＋３Ｓｍｉｎである。
【００５３】
図６（Ａ）においては、注目信号線ＷＣの配線抵抗が問題になる場合を想定している。
ここで、図６（Ａ）の（ｂ）に示す変更後の信号配線ＷＣ＊の配線幅Ｌｗｃ＊は、
Ｌｗｃ＊＝Ｌｗｃ＋Ｓｗ１＋Ｓｗ２−２Ｓｍｉｎ
となる。
【００５４】
注目信号線ＷＣと信号線ＷＲとの間のスペース、および注目信号線ＷＣと信号線ＷＲとの間のスペースは各々配線スペースの最小デザインルールＳｍｉｎになる。これにより、配線間に効率的にエアーボイドを形成できるため、配線容量の低減を効率的に達成することができる。
さらに信号配線ＷＣの配線幅をＬｗｃからＬｗｃ＊に大きくすることにより、配線層間容量の増加に起因する配線容量の増加率よりも配線抵抗の減少率が大きくなるため、配線遅延が全体の遅延の殆どを占めるような場合には、その配線遅延を大きく低減でき、高速化を達成できる。
【００５５】
この図６（Ａ）の場合においては、Ｓｍｉｎを配線スペースの最小デザインルールで定義したが、Ｓｍｉｎを信号線配線とダミー配線との間の容量が最小となるスペースとして定義したほうが最適となる場合もある。
図６（Ｂ）においては、注目信号線ＷＣが信号線ＷＬと信号線ＷＲからクロストークによる信号の干渉を受ける確率が同じになるようにする場合を想定している。
【００５６】
信号配線ＷＣと信号配線ＷＬとの変更後の配線スペースＳｗ１＊と、信号配線ＷＣと信号配線ＷＲとの変更後の配線スペースＳｗ２＊とは等しく、
Ｓｗ１＊＝Ｓｗ２＊＝（Ｓｗ１＋Ｓｗ２）／２
となる。
このような構成であると、配線間に効率的にエアーボイドを形成できるため、配線容量の低減を効率的に達成することができると同時に、注目信号線ＷＣが信号線ＷＬおよび信号線ＷＲからクロストークによる信号の干渉を受ける確率を等しくすることができる。
【００５７】
【発明の効果】
以上のように本発明によると、従来のエアーボイドプロセスにおいて課題であった、配線スペースが広い場合にエアーボイドが小さくまたは形成されないために生じる配線容量の増加を、配線間に効率的にエアーボイドを形成することによって、防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の配線方法を説明するための半導体装置の回路図およびその回路断面図である。
【図２】本発明にもとづく半導体装置および従来の半導体装置についてのゲート遅延の配線スペース依存性を示す図である。
【図３】図２にプロットされた半導体装置の回路断面図である。
【図４】本発明にもとづく、２本の信号配線間へのフローティングダミーパターンの挿入方法を示す図である。
【図５】本発明にもとづく、注目信号配線の両隣に信号配線がある場合のフローティングダミーパターンの挿入方法を示す図である。
【図６】本発明にもとづく、注目信号配線の両隣に信号配線がある場合の注目信号配線の配置方法を示す図である。
【図７】従来の半導体装置の回路図およびその回路断面図である。
【図８】従来のエアーボイドプロセスを説明する図である。
【図９】従来のエアーボイドプロセスにおけるエアーボイドの寸法を説明する図である。
【図１０】従来のエアーボイドプロセスにおける各寸法の配線スペース依存性を示す図である。
【図１１】従来の半導体装置における配線容量値の配線スペース依存性を示す図である。
【符号の説明】
ＷＣ 注目信号配線
ＷＬ 注目信号配線ＷＣの左側の信号配線
ＷＲ 注目信号配線ＷＣの右側の信号配線
Ｄ１ 第１のダミー配線
Ｄ２ 第２のダミー配線
Ｌｍｉｎ 配線幅の最小デザインルール
Ｓｍｉｎ 配線スペースの最小デザインルール[0001]
BACKGROUND OF THE INVENTION
The present inventionWiring method of semiconductor deviceWith regard to the wiring process of CMOS LSI in particularWiring method of semiconductor deviceAbout.
[0002]
[Prior art]
In the wiring process of CMOS LSI after deep submicron, for the purpose of reducing wiring capacity, an air void process in which an interlayer insulating film is not buried between wirings is promising. Typical examples thereof are introduced in, for example, EDL (IEEE Electron Device Letters) Vol. 19, No. 1, pages 16-18. The air void process is a process that positively utilizes the fact that the interlayer insulating film is less likely to be buried in a portion where the wiring space is extremely narrow. Since the relative dielectric constant k of the air void formed between the wirings is 1, the wiring is compared with the case where, for example, an interlayer insulating film having a relative dielectric constant k of 3.5 used in the 0.25 μm CMOS generation is used. The interstitial capacity is greatly reduced.
[0003]
[Problems to be solved by the invention]
However, the conventional air void process has the following problems.
FIG. 8 is a diagram schematically showing a conventional air void process. In the conventional semiconductor device shown in FIG. 8, 1 is an interlayer insulating film, 2 is a plurality of Al wirings, and 3 is an air void between the wirings. FIG. 8A shows the shape of the air void when the wiring space is narrow (wiring space = wiring width), and FIG. 8B shows the air when the wiring space is medium (wiring space = wiring width × 3). The shape of the void is shown, and FIG. 10C shows the shape of the air void when the wiring space is wide.
[0004]
As shown in FIG. 8A, when the space between the
[0005]
The phenomenon is quantitatively analyzed as follows.
The dimensions X, Y1, and Y2 that characterize the shape of the
[0006]
FIG. 10 shows the wiring space dependency of each dimension X, Y1, Y2 in the air void process. When calculating based on this shape, the result shown in FIG. 11 is obtained. That is, FIG. 11 shows the dependency of the wiring capacitance value on the wiring space when an interlayer insulating film having a relative dielectric constant k of 3.5 is used and when the air void process is used. As can be seen from FIG. 11, according to the air void process, the wiring capacitance value is very small in the portion where the wiring space is narrow, but the wiring capacitance value increases as the wiring space becomes wide, and the wiring space is reduced to 0.24 μm. ), Which is about three times as large as 0.75 μm, the wiring capacitance value is uniformly larger than when an interlayer insulating film having a relative dielectric constant k of 3.5 is used. Here, it is assumed that the air void process uses an interlayer insulating film having a relative dielectric constant k of 4.2.
[0007]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to solve such problems and to prevent a wiring capacitance value from increasing even when a wiring space is widened when an air void process is applied.
[0008]
[Means for Solving the Problems]
In order to achieve this object, the present inventionIn the method for manufacturing a semiconductor device in which the first signal line and the second signal line are formed on both sides of the target signal line, the wiring space between the target signal line and the first signal line, the target signal line, and the first signal line If the sum of the signal space and the wiring space of 2 is greater than or equal to the sum of the minimum design rule for the wiring width and three times the minimum design rule for the wiring space, the arrangement of the signal line of interest is changed A dummy wiring in a floating state is arranged in the wiring space between the target signal line and the first signal line, and the space between the first signal line and the dummy wiring, and between the target signal line and the dummy wiring And the space between the target signal line and the second signal line are equal to the minimum design rule of the wiring space, respectively, and the space between the first signal line and the dummy wiring and the target signal line And dummy wiring Graphics and, in the space between the target signal line and second signal line respectively and forms an air void.
In this way, since air voids can be efficiently formed between the wirings, it is possible to efficiently reduce the wiring capacity, and at the same time, the signal line of interest causes almost no signal interference due to crosstalk from the first signal line. I will not receive it.
The present invention also providesIn the method for manufacturing a semiconductor device in which the first signal line and the second signal line are formed on both sides of the target signal line, the wiring space between the target signal line and the first signal line, the target signal line, and the first signal line The signal line of interest and the first signal line when the sum of the wiring space and the signal line of 2 is equal to or greater than the sum of the minimum design rule of the wiring width and four times the minimum design rule of the wiring space The first dummy wiring in the floating state is arranged in the wiring space between and the attention signal so that the second dummy wiring in the floating state can be arranged in the wiring space between the attention signal line and the second signal line. The arrangement of the lines is changed, the space between the first signal line and the first dummy wiring, the space between the target signal line and the first dummy wiring, the target signal line and the second dummy wiring And the space between The space between the wiring and the second signal line is made equal to the minimum design rule of the wiring space, respectively, the space between the first signal line and the first dummy wiring, the signal line of interest and the first signal line Air voids are formed in the space between the first dummy wiring, the space between the target signal line and the second dummy wiring, and the space between the second dummy wiring and the second signal line, respectively. To form.
In this case, since air voids can be efficiently formed between the wirings, a reduction in wiring capacity can be achieved efficiently.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
The present invention described in claim 1In the method for manufacturing a semiconductor device in which the first signal line and the second signal line are formed on both sides of the target signal line, the wiring space between the target signal line and the first signal line, the target signal line, and the first signal line If the sum of the signal space and the wiring space of 2 is greater than or equal to the sum of the minimum design rule for the wiring width and three times the minimum design rule for the wiring space, the arrangement of the signal line of interest is changed A dummy wiring in a floating state is arranged in the wiring space between the target signal line and the first signal line, and the space between the first signal line and the dummy wiring, and between the target signal line and the dummy wiring And the space between the target signal line and the second signal line are equal to the minimum design rule of the wiring space, respectively, and the space between the first signal line and the dummy wiring and the target signal line And dummy wiring Graphics and, in the space between the target signal line and second signal line respectively and forms an air void.
In this way, since air voids can be efficiently formed between the wirings, it is possible to efficiently reduce the wiring capacity, and at the same time, the signal line of interest causes almost no signal interference due to crosstalk from the first signal line. I will not receive it.
[0012]
Claim 2According to the present invention, in the method for manufacturing a semiconductor device in which the first signal line and the second signal line are formed on both sides of the target signal line, the wiring space between the target signal line and the first signal line The signal line of interest when the sum of the wiring space of the signal line of interest and the second signal line is equal to or greater than the sum of twice the minimum design rule of the wiring width and 4 times of the minimum design rule of the wiring space The first dummy wiring in the floating state is arranged in the wiring space between the signal line and the first signal line, and the second dummy wiring in the floating state is arranged in the wiring space between the signal line of interest and the second signal line. The arrangement of the target signal line is changed so that the first signal line and the first dummy wiring, the space between the target signal line and the first dummy wiring, and the target signal line Between the first dummy wiring and the second dummy wiring And the space between the second dummy wiring and the second signal line equal to the minimum design rule of the wiring space, respectively, and the space between the first signal line and the first dummy wiring A space between the target signal line and the first dummy wiring, a space between the target signal line and the second dummy wiring, and a space between the second dummy wiring and the second signal line. An air void is formed in each of the above.
In this case, since air voids can be efficiently formed between the wirings, a reduction in wiring capacity can be achieved efficiently.
[0026]
Claim 3In the described invention, the air void is formed so as to cause 50% or more of the deposition between the wirings.
[0027]
In this way, the wiring capacitance value can be reduced as compared with the case where no dummy wiring is installed, and the criteria for determining whether or not to install the dummy wiring in the air void process can be clarified.
Hereinafter, embodiments of the present invention will be described.Wiring method of semiconductor deviceWill be described with reference to the drawings.
[0028]
FIG. 1 shows an embodiment of the present invention.For explaining a wiring method of a semiconductor deviceA circuit diagram of the semiconductor device and a circuit cross-sectional view thereof are shown. In FIG. 1, GDL, GDC, and GDR are drive gates, and GFL, GFC, and GFR are load gates. The drive gates GDL, GDC, GDR and the load gates GFL, GFC, GFR are connected by wirings WL, WC, WR which are signal lines, respectively.
[0029]
A floating dummy wiring D1 is provided at a position sandwiched between the wiring WL and the wiring WC. In addition, a dummy wiring D2 in a floating state is installed at a position sandwiched between the wiring WC and the wiring WR. Here, the floating state means a state in which neither the power supply line nor the ground line is electrically connected.
Here, the attention gate considering the delay time is the drive gate GDC, and the attention wiring is WC. Here, it is assumed that an air void process in which an interlayer insulating film is not buried between wirings when a space between wirings is small is used as a wiring process of CMOS LSI.
[0030]
FIG. 7 shows a circuit diagram of a conventional semiconductor device to be compared with the present invention and a circuit sectional view thereof. In this conventional one, the floating dummy wirings D1 and D2 as in the present invention are not provided.
According to the present invention, by installing the wirings D1 and D2 in a floating state, between the wiring WL and the wiring D1, between the wiring D1 and the wiring WC, between the wiring WC and the wiring D2, and between the wiring D2 and the wiring A large air void is formed between each WR. Therefore, the wiring capacitance between the respective wirings is a very small value. The wiring capacitance between the wiring WC and the wiring WL is a series capacitance of the wiring capacitance between the wiring WL and the wiring D1 and the wiring capacitance between the wiring D1 and the wiring WC. Similarly, the wiring capacitance between the wiring WC and the wiring WR is a series capacitance of the wiring capacitance between the wiring WC and the wiring D2 and the wiring capacitance between the wiring D2 and the wiring WR.
[0031]
At this time, it is desirable that the wirings D1 and D2 are in a floating state as described above. This is because if the potential is fixed, the wiring capacity of the wiring WC is the sum of the wiring capacity between the wiring WC and the wiring D1 and the wiring capacity between the wiring WC and the wiring D2. This is because it becomes larger than that in the floating state. Furthermore, by fixing the potential, restrictions on the layout are added, and there is a concern about an increase in area.
[0032]
In this way, the increase in the wiring capacitance value that occurs because the air void is small or not formed when the wiring space is large, which was a problem in the conventional air void process, is prevented by inserting dummy wiring between the wirings. can do. That is, by inserting a dummy wiring between the wirings, a large air void can be formed between the wirings, thereby reducing an effective relative dielectric constant. In addition, the wiring capacity can be reduced by placing the inserted dummy wiring in a floating state. At this time, it is preferable that the voids of air make up 50% or more of the volume between the wirings. Otherwise, it is because the effect of improving the wiring capacitance value becomes larger when the wiring space is expanded, and the effect of the present invention by installing the dummy wiring is likely to be reduced.
[0033]
FIG. 2 shows the dependence of the gate delay on the wiring space. That is, the conventional case where the interlayer dielectric film having a relative dielectric constant k of 3.5 is uniformly compared with the case where the air void process is used. As for the air void process, when the wiring space is wide (the wiring space is more than three times the wiring width), the conventional normal case, the case where the power line is inserted as the dummy wiring based on the present invention, and the present invention Three cases are compared with the case where a floating wiring is inserted as a basic dummy wiring. FIG. 3 shows a cross-sectional view of the wiring in each case, and the power supply lines are indicated as VDD1 and VDD2. As can be seen from FIG. 2, when the wiring space is large, the dummy wiring is provided between the signal wirings, so that the effective wiring capacity can be greatly reduced and the gate delay can be greatly reduced. In particular, by installing a dummy wiring in a floating state, the effective wiring capacity can be further reduced, and the gate delay can be further reduced.
[0034]
Next, a specific example when the dummy wiring insertion method according to the present invention is applied to a DA tool will be described.
FIG. 4 shows a method for inserting a floating dummy pattern between two signal wirings.
In FIG. 4, W1 is a first signal wiring, W2 is a second signal wiring, and D, D1, and D2 are dummy wirings. Lw1 is the wiring width of the signal wiring W1, Lw2 is the wiring width of the signal wiring W2, Sw is the wiring space between the signal wirings W1 and W2, Ld is the wiring width of the dummy wiring D, Lmin is the minimum design rule for the wiring width, Smin represents the dimension of the minimum design rule for the wiring space.
[0035]
Depending on the size of the wiring space Sw between the signal wirings W1 and W2, the dummy pattern insertion method can be basically classified into four patterns shown in FIGS.
As shown in FIG. 4A, when the wiring space Sw between the signal wirings is exactly the sum of the minimum wiring width design rule Lmin and twice the minimum wiring space design rule Smin, that is, Sw = Lmin + 2Smin. In this case, the dummy wiring D having the width of the minimum design rule Lmin is arranged in the middle between the signal wiring W1 and the signal wiring W2. In the case of (A), since the wiring space Sw between the signal wirings is smaller than the sum of the minimum design rule Lmin for the wiring width and twice the minimum design rule Smin for the wiring space, dummy wiring cannot be arranged. Is a criterion for whether or not dummy wiring can be placed.
[0036]
As shown in FIG. 4B, when the wiring space Sw between the signal wirings is equal to or more than the sum of the minimum wiring width design rule Lmin and twice the minimum wiring space design rule Smin, the minimum design rule Lmin. The dummy wiring D having the above width Ld is arranged in the middle between the signal wiring W1 and the signal wiring W2. By arranging the dummy wiring D having a width Ld equal to or greater than Lmin, the space between the signal wiring W1 and the dummy wiring D and the space between the dummy wiring D and the signal wiring W2 are each the minimum of the wiring space. Design rule Smin. Thereby, since air voids can be efficiently formed between the wirings W1, D, W2, it is possible to efficiently reduce the wiring capacity. However, in this case, it is necessary to satisfy the conditions of Lmin + 2Smin ≦ Sw ≦ 2Lmin + 3Smin and Lmin ≦ Ld ≦ 2Lmin + Smin.
[0037]
As shown in FIG. 4C, when the wiring space Sw between the signal wirings is exactly the sum of twice the minimum design rule Lmin for the wiring width and three times the minimum design rule Smin for the wiring space, When Sw = 2Lmin + 3Smin, the two dummy wirings D1 and D2 having the width of the minimum design rule Lmin are arranged between the signal wiring W1 and the signal wiring W2. At this time, the space between the signal wiring W1 and the dummy wiring D, the space between the dummy wiring D1 and the dummy wiring D2, and the space between the dummy wiring D2 and the
[0038]
As shown in FIG. 4D, when the wiring space Sw between the signal wirings is equal to or larger than the sum of twice the minimum design rule Lmin for the wiring width and three times the minimum design rule Smin for the wiring space, that is, Sw When ≧ 2Lmin + 3Smin, two dummy wirings D1 and D2 having a width of the minimum design rule Lmin are arranged between the signal wiring W1 and the signal wiring W2. At this time, the space between the signal wiring W1 and the dummy wiring D1 and the space between the dummy wiring D2 and the signal wiring W2 are set to the minimum design rule Smin of the wiring space. Therefore, in this case, the space between the dummy wiring D1 and the dummy wiring D2 is larger than the minimum design rule Smin of the wiring space.
[0039]
In this case, the reason why the wiring widths of the dummy wiring D1 and the dummy wiring D2 are set to the minimum wiring width design rule Lmin is that the wiring interlayer capacitance between the upper and lower wirings of the dummy wiring D1 and the dummy wiring D2 is as small as possible. It is to do.
In the case of FIG. 4D, if the space between the dummy wiring D1 and the dummy wiring D2 is greater than or equal to the sum of the minimum design rule Lmin for the wiring width and twice the minimum design rule Smin for the wiring space. Even if a new dummy wiring is inserted, there is no particular problem. However, the insertion of this new dummy wiring should be performed only when there is a condition that it is desirable to insert the dummy wiring in terms of process rather than an increase in wiring capacity.
[0040]
In the insertion of the floating dummy patterns D, D1, and D2 between the two signal wirings W1 and W2 in FIG. 4 described above, Smin is defined by the minimum design rule of the wiring space, but (A) to (D In some cases, it may be optimal to define Smin as a space that minimizes the capacitance between the signal line wiring and the dummy wiring.
[0041]
Since the air voids can be efficiently formed between the wirings W1, W2, D, D1, and D2 by the method described above with reference to FIGS. 4A to 4D, the wiring capacity can be effectively reduced. Can do.
FIG. 5 shows a method of inserting a floating dummy pattern when there is a signal wiring on both sides of the signal wiring of interest.
[0042]
In FIG. 5, WC indicates a signal wiring of interest, WL indicates a signal wiring on the left side of the signal of interest wiring WC, WR indicates a signal wiring on the right side of the signal wiring of attention WC, and D, D1, and D2 indicate dummy wirings. Lwc is the wiring width of the signal wiring WC of interest, Lwl is the wiring width of the signal wiring WL, Lwr is the wiring width of the signal wiring WR, Sw1 is the wiring space between the signal wiring WC and the signal wiring WL, and Sw2 is the signal wiring WC. The wiring space with the signal wiring WR, Ld and Ld1 are the wiring width of the dummy wiring, Lmin is the minimum design rule for the wiring width, and Smin is the dimension of the minimum design rule for the wiring space.
[0043]
Depending on the size of the sum of the wiring spaces Sw1 and Sw2 between the signal wirings, the dummy pattern insertion method can be basically classified into four patterns shown in FIGS.
As shown in FIG. 5A, when the sum of the wiring spaces Sw1 and Sw2 between the signal wires is the sum of the minimum design rule Lmin for the wiring width and three times the minimum design rule Smin for the wiring space, When Sw1 + Sw2 = Lmin + 3Smin and Sw1 and Sw2 are larger than Smin, a dummy wiring D having a width of the minimum design rule Lmin can be arranged in the wiring space between the target signal line WC and the signal line WL. In this way, the arrangement of the target signal line WC is changed, and the dummy wiring D is arranged in the wiring space between the target signal line WC and the signal line WL. At this time, a space between the signal line WL and the dummy wiring D, a space between the target signal line WC and the dummy wiring D, and a space between the target signal line WC and the signal line WR are respectively wiring spaces. Is the minimum design rule Smin.
[0044]
At this time, the dummy wiring D may be disposed in the wiring space between the target signal line WC and the signal line WR, as in the wiring space between the target signal line WC and the signal line WL as illustrated. The two types of arrangement are preferably selected in consideration of whether the target signal line WC receives signal interference due to crosstalk from either the signal line WL or the signal line WR.
[0045]
Here, a supplementary explanation will be given of signal interference caused by crosstalk. Since the potential of the signal line changes transiently, the target signal line WC is affected by the signal line whose potential is transiently changed through the capacitance between the wirings. When the potential of the target signal line WC does not fluctuate, it is affected as noise to the target signal line WC. When this noise is large, the logic gate malfunctions. On the other hand, when the potential of the target signal line WC is fluctuating, it is affected by the delay variation of the target signal line. If the variation in potential between the target signal line WC and another signal line WL, WR has the same phase, the wiring capacity between the target signal line WC and another signal line WL, WR is apparently reduced. The gate delay of the WC is reduced. On the other hand, if the fluctuation in potential between the target signal line WC and another signal line WL, WR is in a different phase, the wiring capacity between the target signal line WC and another signal line WL, WR will increase apparently. The gate delay of the signal line WC increases. When the gate delay increases due to this delay variation, the operating frequency of the actually manufactured chip becomes lower than the operating frequency predicted at the time of design, which is a very big problem.
[0046]
As shown in FIG. 5B, when the sum of the wiring spaces Sw1 and Sw2 between the signal wires is equal to or more than the sum of the minimum design rule Lmin of the wiring width and three times the minimum design rule Smin of the wiring space, When Sw1 and Sw2 are each larger than Smin, the arrangement of the target signal line WC is changed, and a dummy wiring having a width Ld larger than the minimum design rule Lmin is set in the wiring space between the target signal line WC and the signal line WL. D is placed. At this time, the space between the signal line WL and the dummy wiring D, the space between the target signal line WC and the dummy wiring D, and the space between the target signal line WC and the signal line WR are respectively wiring spaces. It becomes the minimum design rule Smin. Thereby, since an air void can be efficiently formed between wirings, reduction of wiring capacity can be achieved efficiently. However, in this case, it is necessary to satisfy the conditions Lmin + 3Smin ≦ Sw1 + Sw2 ≦ 2Lmin + 4Smin and Lmin ≦ Ld ≦ 2Lmin + Smin.
[0047]
As shown in FIG. 5C, the sum of the wiring spaces Sw1 and Sw2 between the signal wires is the sum of twice the minimum design rule Lmin for the wiring width and four times the minimum design rule Smin for the wiring space. In this case, that is, when Sw1 + Sw2 = 2Lmin + 4Smin and Sw1 and Sw2 are respectively larger than Smin, the dummy wiring D1 having the width of the minimum design rule Lmin is arranged in the wiring space between the target signal line WC and the signal line WL. In addition, the arrangement of the attention signal line WC is changed so that the dummy wiring D2 having the width of the minimum design rule Lmin can be arranged in the wiring space between the attention signal line WC and the signal line WR. In addition, the dummy wiring D1 is disposed in the wiring space between the target signal line WC and the signal line WL, and the dummy wiring D2 is disposed in the wiring space between the target signal line WC and the signal line WR.
[0048]
At this time, a space between the signal line WL and the dummy wiring D1, a space between the target signal line WC and the dummy wiring D1, a space between the target signal line WC and the dummy wiring D2, and the signal line WR. And the space between the dummy wiring D2 is the minimum design rule Smin of the wiring space.
With such a configuration, since air voids can be efficiently formed between the wirings, it is possible to efficiently reduce the wiring capacity, and at the same time, the target signal line WC is connected to the signal line WL and the signal line WR. Almost no signal interference due to crosstalk.
[0049]
As shown in FIG. 5D, the sum of the wiring spaces Sw1 and Sw2 between the signal wires is equal to or greater than the sum of twice the minimum design rule Lmin for the wiring width and four times the minimum design rule Smin for the wiring space. In this case, that is, when 2Lmin + 4Smin ≦ Sw1 + Sw2 and Sw1 and Sw2 are respectively larger than Smin, a dummy wiring D1 having a width Ld1 larger than the minimum design rule Lmin is provided in the wiring space between the target signal line WC and the signal line WL. The arrangement of the target signal line WC is changed so that the dummy wiring D2 having the width of the minimum design rule Lmin can be arranged in the wiring space between the target signal line WC and the signal line WR. In addition, the dummy wiring D1 is disposed in the wiring space between the target signal line WC and the signal line WL, and the dummy wiring D2 is disposed in the wiring space between the target signal line WC and the signal line WR.
[0050]
At this time, a space between the signal line WL and the dummy wiring D1, a space between the target signal line WC and the dummy wiring D1, a space between the target signal line WC and the dummy wiring D2, and the signal line WR. The space between the dummy wiring D2 and the dummy wiring D2 becomes the minimum design rule Smin of the wiring space.
In the case of (D), in principle, it is necessary to satisfy the conditions of 2Lmin + 4Smin ≦ Sw1 + Sw2 ≦ 3Lmin + 5Smin and Lmin ≦ Ld ≦ 2Lmin + Smin.
[0051]
In the case of (D), the space between the target signal line WC and the signal line WL is greater than or equal to the sum of twice the minimum design rule Lmin for the wiring width and three times the minimum design rule Smin for the wiring space. It is better to insert a new dummy wiring.
In the floating dummy pattern insertion method in the case where there is a signal wiring on both sides of the signal wiring of interest in FIG. 5 described above, Smin is defined by the minimum design rule of the wiring space, but in the cases of (A) to (D) In some cases, it may be optimal to define Smin as a space in which the capacitance between the signal line wiring and the dummy wiring is minimized.
[0052]
FIG. 6 shows a method of arranging a target signal wiring when there is a signal wiring on both sides of the target signal wiring.
In FIG. 6, WC indicates a signal wiring of interest, WL indicates a signal wiring on the left side of the signal wiring of attention WC, and WR indicates a signal wiring on the right side of the signal wiring of attention WC. Lwc is the wiring width of the target signal wiring WC, Lwl is the wiring width of the signal wiring WL, Lwr is the wiring width of the signal wiring WR, Lwc * is the wiring width of the target signal wiring WC * after change, Sw1 is the signal wiring WC and the signal Wiring space with the wiring WL, Sw2 is the wiring space between the signal wiring WC and the signal wiring WR, Sw1 * is the wiring space after the change between the signal wiring WC and the signal wiring WL, and Sw2 * is the signal wiring WC and the signal wiring WR. The wiring space after the change, Smin, indicates the dimension of the minimum design rule of the wiring space. The sum of the wiring spaces Sw1 and Sw2 between the signal wirings is not less than twice the minimum design rule Smin of the wiring space and not more than the sum of the minimum design rule Lmin of the wiring width and the minimum design rule Smin of the wiring space. It is. That is, 2Smin ≦ Sw1 + Sw2 ≦ Lmin + 3Smin.
[0053]
In FIG. 6A, it is assumed that the wiring resistance of the target signal line WC becomes a problem.
Here, the wiring width Lwc * of the changed signal wiring WC * shown in FIG.
Lwc * = Lwc + Sw1 + Sw2-2Smin
It becomes.
[0054]
The space between the target signal line WC and the signal line WR and the space between the target signal line WC and the signal line WR become the minimum design rule Smin of the wiring space. Thereby, since an air void can be efficiently formed between wirings, reduction of wiring capacity can be achieved efficiently.
Further, by increasing the wiring width of the signal wiring WC from Lwc to Lwc *, the wiring resistance decrease rate becomes larger than the wiring capacitance increasing rate due to the increase of the wiring interlayer capacitance, so that the wiring delay is less than the overall delay. In the case of occupying most, the wiring delay can be greatly reduced, and high speed can be achieved.
[0055]
In the case of FIG. 6A, Smin is defined by the minimum design rule for the wiring space, but it is more optimal to define Smin as a space where the capacitance between the signal line wiring and the dummy wiring is minimized. There is also.
In FIG. 6B, it is assumed that the signal line WC of interest has the same probability of receiving signal interference due to crosstalk from the signal line WL and the signal line WR.
[0056]
The wiring space Sw1 * after the change between the signal wiring WC and the signal wiring WL is equal to the wiring space Sw2 * after the change between the signal wiring WC and the signal wiring WR.
Sw1 * = Sw2 * = (Sw1 + Sw2) / 2
It becomes.
With such a configuration, since air voids can be efficiently formed between the wirings, it is possible to efficiently reduce the wiring capacity, and at the same time, the target signal line WC is connected to the signal line WL and the signal line WR. The probability of receiving signal interference due to crosstalk can be made equal.
[0057]
【The invention's effect】
As described above, according to the present invention, the increase in the wiring capacity that occurs because the air void is small or not formed when the wiring space is wide, which was a problem in the conventional air void process,Efficient between wiringThis can be prevented by forming an air void.
[Brief description of the drawings]
FIG. 1 shows an embodiment of the present invention.For explaining a wiring method of a semiconductor device1 is a circuit diagram of a semiconductor device and a circuit cross-sectional view thereof.
[Figure 2]Based on the present inventionIt is a figure which shows the wiring space dependence of the gate delay about a semiconductor device and the conventional semiconductor device.
FIG. 3 is a circuit cross-sectional view of the semiconductor device plotted in FIG. 2;
FIG. 4 is a diagram showing a method for inserting a floating dummy pattern between two signal wirings according to the present invention.
FIG. 5 is a diagram showing a method for inserting a floating dummy pattern when there is a signal wiring on both sides of a signal wiring of interest based on the present invention.
FIG. 6 is a diagram showing a method of arranging a signal wiring of interest when there is a signal wiring on both sides of the signal wiring of interest based on the present invention.
FIG. 7 is a circuit diagram of a conventional semiconductor device and a circuit cross-sectional view thereof.
FIG. 8 is a diagram illustrating a conventional air void process.
FIG. 9 is a diagram for explaining dimensions of air voids in a conventional air void process.
FIG. 10 is a diagram showing the wiring space dependency of each dimension in a conventional air void process.
FIG. 11 is a diagram showing the wiring space dependence of the wiring capacitance value in a conventional semiconductor device.
[Explanation of symbols]
WC signal wiring
WL Signal wiring on the left side of the target signal wiring WC
WR Signal wiring on the right side of the target signal wiring WC
D1 First dummy wiring
D2 Second dummy wiring
Lmin Minimum design rule for wiring width
Smin Minimum design rule for wiring space
Claims (3)
注目信号線と第１の信号線との配線スペースと、注目信号線と第２の信号線との配線スペースとの和が、配線幅の最小デザインルールと配線スペースの最小デザインルールの３倍との和以上である場合に、
注目信号線の配置を変更して、この配置を変更した注目信号線と第１の信号線との配線スペースにフローティング状態のダミー配線を配置し、
第１の信号線とダミー配線との間のスペースと、注目信号線とダミー配線との間のスペースと、注目信号線と第２の信号線との間のスペースとを、それぞれ配線スペースの最小デザインルールに等しくし、
第１の信号線とダミー配線との間のスペースと、注目信号線とダミー配線との間のスペースと、注目信号線と第２の信号線との間のスペースとにそれぞれエアーボイドを形成することを特徴とする半導体装置の配線方法。 In a method for manufacturing a semiconductor device in which a first signal line and a second signal line are formed on both sides of a target signal line,
The sum of the wiring space between the target signal line and the first signal line and the wiring space between the target signal line and the second signal line is three times the minimum design rule for the wiring width and the minimum design rule for the wiring space. If it is greater than or equal to
Change the arrangement of the signal line of interest and place a dummy wiring in the floating state in the wiring space between the signal line of interest and the first signal line whose arrangement has been changed,
The space between the first signal line and the dummy wiring, the space between the target signal line and the dummy wiring, and the space between the target signal line and the second signal line are respectively the minimum wiring space. Equal to design rules,
Air voids are respectively formed in the space between the first signal line and the dummy wiring, the space between the target signal line and the dummy wiring, and the space between the target signal line and the second signal line. A method of wiring a semiconductor device.
注目信号線と第１の信号線との配線スペースと、注目信号線と第２の信号線との配線スペースとの和が、配線幅の最小デザインルールの２倍と配線スペースの最小デザインルールの４倍との和以上である場合に、
注目信号線と第１の信号線との配線スペースにフローティング状態の第１のダミー配線を配置するとともに、注目信号線と第２の信号線との配線スペースにフローティング状態の第２のダミー配線を配置することができるように注目信号線の配置を変更し、
第１の信号線と第１のダミー配線との間のスペースと、注目信号線と第１のダミー配線との間のスペースと、注目信号線と第２のダミー配線との間のスペースと、第２のダミー配線と第２の信号線との間のスペースとを、それぞれ配線スペースの最小デザインルールに等しくし、
第１の信号線と第１のダミー配線との間のスペースと、注目信号線と第１のダミー配線との間のスペースと、注目信号線と第２のダミー配線との間のスペースと、第２のダミー配線と第２の信号線との間のスペースとのそれぞれにエアーボイドを形成することを特徴とする半導体装置の配線方法。 In a method for manufacturing a semiconductor device in which a first signal line and a second signal line are formed on both sides of a target signal line,
The sum of the wiring space between the target signal line and the first signal line and the wiring space between the target signal line and the second signal line is twice the minimum design rule of the wiring width and the minimum design rule of the wiring space. If it is more than 4 times the sum,
The floating first dummy wiring is arranged in the wiring space between the target signal line and the first signal line, and the floating second dummy wiring is arranged in the wiring space between the target signal line and the second signal line. Change the placement of the signal line of interest so that it can be placed,
A space between the first signal line and the first dummy wiring; a space between the target signal line and the first dummy wiring; a space between the target signal line and the second dummy wiring; The space between the second dummy wiring and the second signal line is made equal to the minimum design rule of the wiring space,
A space between the first signal line and the first dummy wiring; a space between the target signal line and the first dummy wiring; a space between the target signal line and the second dummy wiring; An air void is formed in each of the space between the second dummy wiring and the second signal line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23765299A JP3611020B2 (en) | 1998-09-11 | 1999-08-25 | Wiring method of semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25733998 | 1998-09-11 | ||
| JP10-257339 | 1998-09-11 | ||
| JP23765299A JP3611020B2 (en) | 1998-09-11 | 1999-08-25 | Wiring method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150654A JP2000150654A (en) | 2000-05-30 |
| JP3611020B2 true JP3611020B2 (en) | 2005-01-19 |
Family
ID=26533307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23765299A Expired - Fee Related JP3611020B2 (en) | 1998-09-11 | 1999-08-25 | Wiring method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3611020B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5097501B2 (en) * | 2007-10-18 | 2012-12-12 | 株式会社日立製作所 | Manufacturing method of semiconductor integrated circuit device |
| US9377502B2 (en) | 2013-12-19 | 2016-06-28 | Infineon Technologies Ag | Testing of semiconductor devices and devices, and designs thereof |
-
1999
- 1999-08-25 JP JP23765299A patent/JP3611020B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000150654A (en) | 2000-05-30 |
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