JP3610089B2

JP3610089B2 - ディジタル変調回路及びディジタル記録装置

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Publication number: JP3610089B2
Application number: JP14764494A
Authority: JP
Inventors: 信下郡山; 慎吾野澤
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-06-29
Filing date: 1994-06-29
Publication date: 2005-01-12
Anticipated expiration: 2020-01-12
Also published as: US5877908A; JPH0817143A

Description

【０００１】
【産業上の利用分野】
本発明はディジタル信号を変調するディジタル変調回路、及び、ディジタル信号を記録媒体に記録する記録装置に関し、特に、ｎビットデータをｍ（＞ｎ）ビットデータに変換するディジタル変調回路、特定周波数の信号成分の強度を制御して主情報に追加されるパイロット信号として記録するディジタル記録装置に関する。
【０００２】
【従来の技術】
従来、ディジタル信号を記録媒体に記録する装置においては、記録媒体上に多数のトラックを形成して記録することにより、高密度記録を行うことが知られている。このように記録された装置を再生する際には、これらの高密度記録トラックを再生ヘッドが確実にトレースし、良好なディジタル情報の再生を行えるように所謂トラッキング制御動作を行う必要がある。
【０００３】
トラッキングの手法としては、記録時にトラッキング制御用の何らかのパイロット信号を記録信号に重畳しておき、このパイロット信号も用いてトラッキングエラーを検出する手法が一般的である。トラッキング信号パイロット信号としては一般にアジマスなどの影響を受けることのない、低周波のパイロット信号を重畳する技術が一般的に行われている。
【０００４】
図７は従来から知られているパイロット信号の記録パターンを示す図であり、テープＴ上に多数並列して記録されたトラックに情報信号に２種類のパイロット信号ｆ１，ｆ２を周期的に多重した様子を示している。図中、Ｆ_０はパイロット信号を多重していないトラック、Ｆ_１はパイロット信号ｆ１を多重しているトラック、Ｆ_２はパイロット信号ｆ２を多重しているトラックを夫々示す。
【０００５】
再生時においては、トラックＦ_０をヘッドがトレースしている時に、トラックＦ_１からのパイロット信号ｆ１のクロストーク成分とトラックＦ_２からのパイロット信号ｆ２のクロストーク成分とを比較し、トラッキングエラー信号を形成する。
【０００６】
【発明が解決しようとしている課題】
しかしながら、上述の如くパイロット信号を多重する方式のトラッキング制御をディジタル記録装置に適用しようとすると、パイロット信号と記録信号とが無関係に重畳されてしまうことになるので、再生時においてディジタル信号の再生Ｓ／Ｎが悪化し、再生データのエラー率が高くなる。これは、ディジタルＶＴＲに適用した場合には再生画像の劣化につながる。
【０００７】
また、パイロット信号の周波数近傍にもディジタル信号のスペクトラムが強く存在し、パイロット信号の再生Ｓ／Ｎも悪化することになり、トラッキング精度が悪化することになる。これも、ディジタルＶＴＲに適用した場合には再生画質の劣化につながる。
【０００８】
また、近年デジタル変調信号に対してパイロット信号成分をもたせることにより、パイロット信号をディジタル信号に重畳することも提案されているが、その回路構成は極めて複雑であった。
【０００９】
斯かる背景下において、本件発明は、比較的簡単な回路構成によりディジタル変調信号に所望の周波数の信号成分を重畳することのできるディジタル変調回路を提供することを目的とする。また、簡単な回路構成で、所望の周波数成分と重畳した状態でディジタル信号を記録媒体に記録することのできるディジタル記録装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前述の目的下において、本発明のディジタル変調回路は、ｎビットデータをｍ（＞ｎ）ビットデータに変換するディジタル変調回路であって、互いに異なる変調方法によってｎビットデータを複数のｍビットデータに変換するプリコーダと、前記プリコーダの出力する複数のｍビットデータの１つを選択して出力する出力手段と、前記複数のｍビットデータに従い前記出力手段を制御する制御手段とを備え、前記制御手段は前記複数のｍビットデータのそれぞれから特定信号成分を抽出する複数の抽出手段と、前記複数の抽出手段の出力の絶対値を得る複数の絶対値演算手段と、前記複数の絶対値演算手段の少なくとも一方の出力とこれに対応する前記抽出手段の出力とを択一的に出力するスイッチング手段を有する構成とした。
【００１１】
上述の如く構成することにより、特定信号を重畳させたい場合にはスイッチング手段により抽出手段の出力を選択すればよく、また、その特定信号に係わる周波数成分近傍を抑圧したい場合には絶対値演算手段の出力を選択すればよい。したがって、特に特定周波数成分の重畳のための回路を別途設けることなく特定信号を変調信号に重畳できる。
【００１２】
また、本発明のディジタル記録装置は、ｎビットのディジタル情報信号をｍ（＞ｎ）ビットのディジタル情報信号に変換することによりディジタル変調して記録するディジタル記録装置であって、ｎビットのディジタル情報信号を互いに異なる複数のｍビットのディジタル情報信号に変換するプリコーダと、前記複数のｍビットのディジタル情報信号のそれぞれから特定信号成分を抽出する複数の抽出手段と、前記複数の抽出手段の出力の絶対値を得る複数の絶対値演算手段と、前記複数の絶対値演算手段のうちの少なくとも一つの絶対値演算手段の出力と、前記一つの絶対値演算手段に供給されている前記抽出手段の出力とを択一的に出力するスイッチング手段と、前記スイッチング手段の出力を用いて前記プリコーダの出力する前記複数のｍビットのディジタル情報信号のうちの１つを選択して出力する出力手段とを備える構成とした。
【００１３】
【実施例】
以下、本件発明の実施例について、図面を参照して説明する。
【００１４】
図２は本発明の実施例におけるディジタル信号記録装置の要部構成を示す図であり、図中１は複数ビット（例えば８ビット）のパラレルデータが入力される端子である。この信号はパラレル−シリアル変換器２に入力され、バイナリビットストリームとされた後、“０”挿入器３及び“１”挿入器４に入力される。即ち、同一のデータが挿入器３，４に入力されることになる。
【００１５】
挿入器３では所定数のデータ、例えば図８に示すように３ワード（２４ビット）ごとに、１ビットのバイナリ情報“０”を挿入する。また、同様に挿入器４では所定数のデータ毎（２４ビット毎）に１ビットのバイナリ情報“１”を挿入する。これらの挿入器３，４からの出力データ列（ビットストリーム）は夫々ＮＲＺＩプリコーダ５に入力される。このプリコーダ５の詳細については後述するが図３に示す通りである。このプリコーダ５はバイナリ情報“０”を挿入したデータ列とバイナリ情報“１”を挿入したデータ列とで別々のデータ列を出力する。
【００１６】
プリコーダ５から出力された２種類のデータ列はスイッチ６及び判定回路８に夫々入力される。判定回路８の詳細についても後述するが、図４に示す通りである。ここでは特定の周波数成分の強度を各データ列毎に検出し、その特定の周波数成分を抑圧もしくは強調するために、プリコーダ５の出力中、上記バイナリ情報“０”を挿入したデータ列から得られた変調データ列とバイナリ情報“１”を挿入したデータ列から得られた変調データ列の一方を選択するための選択信号ＳＥＬを出力し、この選択信号ＳＥＬによってスイッチ６が制御される。プリコーダ５の出力する一対の変調データ列は上記判定回路８による判定に必要な期間バッファ１１，１２にて遅延されて後、スイッチ６にて選択的に出力される。７はスイッチ６の出力を磁気記録装置に出力する出力端子である。
【００１７】
ここで、図３を参照してプリコーダ５の具体的構成について説明する。図３において１０１は、“０”挿入器３からのデータ列が入力される入力端子、また、１０２は“１”挿入器４からのデータ列が入力される端子である。スイッチ１０３，１０５，１２３，１２５は通常は“０”側に接続されており、各入力端子に入力されたデータ列は、１ビット遅延回路１０４，１０６，１２４，１２６により遅延された同一のデータ列の２ビット前のデータとＥＸ−ＯＲ回路１０２，１２２において排他的論理和がとられ、出力端子１０７，１２７から出力されることになる。
【００１８】
１ビットの挿入ビット及び３ワード分の情報ビットよりなる２５ビットの最終ビットが端子１０１，１２１に入力されると、端子１１１にはその２５ビットのいずれを選択するかを示す選択信号ＳＥＬが入力される。図２におけるタイミング制御回路１０、端子９に入力されたクロックを用いて、上記最終ビットがプリコーダ５に入力されるタイミングでリセット信号ＲＳＴを発生する。このリセット信号ＲＳＴは図３の端子１１０に入力され、１ビットのデータに相当する期間各スイッチ１０３，１０５，１２３，１２５を“１”側に接続する。これに伴い選択信号ＳＥＬにて選択された側の変調データ列の信号がスイッチ１１２，１１３を介して夫々１ビット遅延回路１０４，１０６，１２４，１２６に入力される。
【００１９】
従って、各２５ビット中の挿入ビットが端子１０１，１２１に入力される時、遅延回路１０４，１２４からは選択された２５ビットのデータ列の最終ビットが出力され、遅延回路１０６，１２６からは選択された２５ビットの最後から２番目のビットが夫々出力されることになる。このリセット動作以外では常に２ビット前のデータとの排他的論理和が演算されるので、最初の２５ビットにおいては奇数番目のビットデータの符号が挿入ビットによって制御され、次の２５ビットにおいては直前の２５ビットでは符号が制御されなかったビットデータの符号が制御される。
【００２０】
次に、図４を参照して、図２中の判別回路８の構成を説明する。図４において１５１，１５２は夫々入力端子であり、図２におけるプリコーダ５の２つの出力、即ち、バイナリ情報“０”を挿入したデータ列から得られた変調データ列（Ｄ０−ｉｎ）とバイナリ情報“１”を挿入したデータ列から得られた変調データ列（Ｄ１−ｉｎ）が夫々入力される。１５５は周波数ｆ１の正弦（ＳＩＮ）成分を抽出するｆ１ＳＩＮユニット、１５６は周波数ｆ１の余弦（ＣＯＳ）成分を抽出するｆ１ＣＯＳユニット、１５７は周波数ｆ２の正弦（ＳＩＮ）成分を抽出するｆ２ＳＩＮユニット、１５８は周波数ｆ２の余弦（ＣＯＳ）成分を抽出するｆ２ＣＯＳユニット、１５９は直流（ＤＣ）成分を抽出するＤＣユニットである。
【００２１】
１５２は周波数ｆ１の基準信号を発生するｆ１基準発生器で、周波数ｆ１の正弦波と余弦波を発生する。１５３は周波数ｆ２の基準信号を発生するｆ２基準発生器で、周波数ｆ１の正弦波と余弦波を発生する。これらは夫々対応するユニットの基準信号入力端子（Ｒｅｆ−ｉｎ）に入力される。また、各ユニット１５５，１５６，１５７，１５８，１５９には変調データ列（Ｄ０−ｉｎ）が入力端子Ｄ−ｉｎ０に、変調データ列（Ｄ１−ｉｎ）が入力端子Ｄ−ｉｎ１に夫々入力される。
【００２２】
図１に各ユニット１５５，１５７の構成を、図５に各ユニット１５６，１５８の構成を夫々示す。また、ＤＣユニット１５９は図５の構成において基準信号入力端子（Ｒｅｆ−ｉｎ）２２５に常に“１”が入力されているものである。２つの変調データ列（Ｄ０−ｉｎ，Ｄ１−ｉｎ）は入力端子２０１（Ｄ−ｉｎ０），２０２（Ｄ−ｉｎ１）に入力され、夫々乗算器２０２，２１２に入力される。この乗算器２０２，２１２の他方の端子には基準信号入力端子（Ｒｅｆ−ｉｎ）からの基準信号が入力されており、各周波数の正弦もしくは余弦成分が乗算器２０２，２１２にて得られる。
【００２３】
ここで、図６（ａ）に示すような特性の変調信号を出力するための動作について説明する。ここで図６（ａ）の特性とは、周波数ｆ１においてキャリア（パイロット信号）を発生し、且つその周辺のスペクトラムが減衰し、ｆ２に周辺のスペクトラムにおいてディップが発生し、更にＤＣ近傍のスペクトラムも抑圧されるという特性である。
【００２４】
乗算器２０２，２１２においては、各変調データ列（Ｄ０−ｉｎ，Ｄ１−ｉｎ）と周波数ｆ１の正弦波とが乗算され、各乗算器は変調データ列の各データが“１”の場合には基準信号に“１”が乗算され、変調データ列の各データが“０”の場合には基準信号に“−１”が乗算される構成となっている。
【００２５】
乗算器２０２，２１２からの２５個（基準信号と同一ビット数）単位のデータの総和をＣＤＳ（ＣｏｄｅＤｉｇｉｔａｌＳｕｍ）回路２０３，２１３において計算し、その計算された総和が該回路２０３，２１３から出力される。加算器２０４，２１４及び遅延器２２５，２２６よりなるＤＳＶ（ＤｉｇｉｔａｌＳｕｍＶａｌｕｅ）回路ではこの２５この総和を更に累算することになるが、過去の累算値としては実際に出力された変調信号に従う累算値がスイッチ２２０によって選択される。これら一対のＤＳＶ回路はその累算の開始時点、例えば各トラックの記録開始時点において、遅延回路２２５，２２６内のデータをリセットすることによってリセットされる。
【００２６】
加算器２０４，２１４に入力される累算値は過去に選択された変調信号の累算値であり、加算器２０４，２１４からはこの値に今回新たにＣＤＳ回路２０３，２０４にて算出された総和が加算された値が出力されることになる。各加算回路２０４，２１４の出力する累算値は絶対値回路２０５，２１５に入力される一方、正負の符号がついた状態でデータセレクタ２０６，２１６の一方の端子に直接入力される。絶対値回路２０５，２１５の出力は夫々データセレクタ２０６，２１６の他方の端子に夫々入力されることになる。
【００２７】
ここで、モード入力端子２２１には図４の回路におけるモード指示回路１６２から、図６（ａ），（ｂ），（ｃ）の何れの特性の変調信号を形成するかを示すモード信号の一方が供給されている。ここで、モード指示回路は図６（ａ）のスペクトラムを有する変調信号を形成する時にはユニット１５５に“１”、ユニット１５７に“０”なるモード信号を供給し、図６（ｂ）のスペクトラムを有する変調信号を形成する時にはユニット１５５に“０”、ユニット１５７に“１”なるモード信号を供給する。また、図６（ｃ）のスペクトラムを有する変調信号を形成する時にはユニット１５５，ユニット１５７の何れにも“０”なるモード信号を供給する。
【００２８】
ここでは、図６（ａ）なるスペクトラムの変調信号を得ようとしているのであるから、ユニット１５５のモード端子（ｍｏｄｅ−ｉｎ）には“１”なるモード信号が入力されている。図１において、モード入力端子（ｍｏｄｅ−ｉｎ）２２１に“１”が入力されている場合には、データセレクタ２０６，２１６は正負の符号がついた累算値を出力し、出力端子２０７（Ｄ−ｏｕｔ０），２１７（Ｄ−ｏｕｔ１）より夫々出力する。
【００２９】
一方、ユニット１５７のモード入力端子２２１には“０”なるモード信号が入力されているので、ユニット１５７においては絶対値回路２０５，２１５の出力がデータセレクタ２０６，２１６を介して出力端子２０７（Ｄ−ｏｕｔ０），２１７（Ｄ−ｏｕｔ１）より出力される。また、ユニット１５６，１５８，１５９の加算器２０４，２１４の出力は無条件で絶対値回路２０５，２１５において累算値の絶対値がとられ、これが出力端子２０７，２１７から出力される。
【００３０】
各ユニット１５５，１５６，１５７，１５８，１５９の各出力端子（Ｄ−ｏｕｔ０）からの出力は加算器１６０に供給され、同様に各出力端子（Ｄ−ｏｕｔ１）からの出力は加算器１６１に供給される。これら加算器１６０，１６１の出力は比較器１６３にて比較され、該比較器１６３においては加算器１６０の出力が加算器１６１の出力より小さかった場合には選択信号ＳＥＬを“０”にし、加算器１６１の出力が加算器１６０の出力より小さかった場合には選択信号ＳＥＬを“１”にする。ここで、選択信号ＳＥＬは、前述したように図２のスイッチ６を制御し、“０”の場合はプリコーダ５から出力されるバイナリ情報“０”を挿入したデータ列から得られた変調データ列を出力し、“１”の場合にはとバイナリ情報“１”を挿入したデータ列をを出力する。
【００３１】
また、この選択信号ＳＥＬは、各ユニット１５５，１５６，１５７，１５８，１５９にフィードバックされ、次の累算値を演算するための過去の累算値を実際に出力された変調データ列のそれに設定する。即ち、図１，図５の端子２２２に入力され、データセレクタ２２０を制御して、選択信号ＳＥＬが“０”の場合には遅延回路２２５の出力が加算器２０４，２１４に入力され、選択信号ＳＥＬが“１”の場合には遅延回路２２６の出力が加算器２０４，２１４に入力されるように構成している。
【００３２】
更に、この選択信号は後述のようにプリコーダ５にもフィードバックされ、次に入力されたデータ列をＮＲＺＩ変調する時の過去のデータの値を実際に出力された変調データと合致させるためにも用いられる。
【００３３】
次に、上記各モードによる判定回路８の動作について簡単に解説する。即ち、モード指示回路１６２からユニット１５５，１５７に共に“０”なるモード信号が供給されている場合には、ｆ１の正弦及び余弦，ｆ２の正弦及び余弦，更にはＤＣ成分の全てについてその絶対値成分が加算回路１６０及び加算回路１６１にて加算され、比較器１６３にて加算出力の少ない側の変調コード列を選択することにより上記各信号成分を夫々抑圧するように回路全体が動作することになる。従って、この場合には図６（ｃ）に示す如きスペクトラム特性の変調データ列が得られることになる。
【００３４】
また、モード指示回路１６２からユニット１５５に共に“１”なるモード信号が供給されている場合には、ｆ１の正弦波については符号がついた状態で、また、他の成分の全てについてその絶対値成分が加算回路１６０及び加算回路１６１にて加算され、比較器１６３にて加算出力の少ない側の変調コード列を選択することになる。この場合には乗算器２０２，２１２に入力される基準信号がｆ１の正弦波状となり、それがそのまま加算回路１６０，１６１に供給されることになるので、ｆ１についてはその正弦波に対応するスペクトラムを有し、他の成分につては夫々抑圧するように回路全体が動作することになる。従って、この場合には図６（ａ）に示す如きスペクトラム特性の変調データ列が得られることになる。
【００３５】
更に、モード指示回路１６２からユニット１５７に共に“１”なるモード信号が供給されている場合には、同様にｆ２についてはその正弦波に対応するスペクトラムを有し、他の成分につては夫々抑圧するように回路全体が動作することになる。従って、この場合には図６（ｂ）に示す如きスペクトラム特性の変調データ列が得られることになる。
【００３６】
従って、デジタル記録装置を想定した場合、図７のトラックＦ_０を形成している時には、モード指示回路１６２からユニット１５５，１５７に共に“０”なるモード信号を供給し、トラックＦ_１を形成している時には、モード指示回路１６２からユニット１５５に“１”，ユニット１５７に“０”なるモード信号を供給し、更に、トラックＦ_２を形成している時には、モード指示回路１６２からユニット１５５に“０”，ユニット１５７に“１”なるモード信号を供給するようにすれば図７に示す如くパイロット信号が重畳できる。
【００３７】
ここで、上述の実施例においては加算回路２０４，２１４のいずれの出力についても絶対値回路２０５，２１５を介したデータと介さないデータとを選択的に出力したが、これらの一方の出力についてのみ絶対値回路を介したデータと介さないデータとを選択的に出力する構成としても同様の効果が得られる。
【００３８】
上述の様な実施例の構成によれば、単にスイッチング手段を１つもしくは複数設けることにより、所望の周波数成分を抑圧する構成及び強調する構成のいずれにも対応でき、複数のパイロット信号を選択的に多重したり、多重を行わなかったりというディジタル信号の記録を、パイロット信号発生用の特別な回路を構成することなく実現することができる。
【００３９】
【発明の効果】
以上説明したように本発明によれば、比較的簡単な回路構成によりディジタル変調信号に所望の周波数の信号成分を重畳することのできるディジタル変調回路を得ることができる。また、簡単な回路構成で、所望の周波数成分と重畳した状態でディジタル信号を記録媒体に記録することのできるディジタル記録装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例としての、ディジタル変調回路の信号抽出ユニットの構成を示す図である。
【図２】本発明の実施例に係る、ディジタル記録装置の要部構成を示す図である。
【図３】図２におけるプリコーダの具体的構成を示す図である。
【図４】図２における判定回路の具体的構成を示す図である。
【図５】図４における他の信号ユニットの具体的構成を示す図である。
【図６】図２の装置において記録される信号のスペクトラムを示す図である。
【図７】トラッキング制御を行うための信号の記録フォーマットの一例を示す図である。
【図８】記録される変調データ列を示す模式図である。
【符号の説明】
１情報データ入力端子
３ “０”挿入回路
４ “１”挿入回路
５プリコーダ
６スイッチ
８判定回路
１０タイミング制御回路
１１，１２バッファ
１５２ｆ１基準発生回路
１５３ｆ２基準発生回路
１５５，１５６，１５７，１５８，１５９信号成分抽出ユニット
１６０，１６１加算回路
１６２モード指示回路
１６３比較回路
２０２，２１２乗算回路
２０３，２１３ＣＤＳ回路
２０４，２１４加算回路
２０５，２１５絶対値回路
２０６，２１６スイッチ回路
２２５，２２６バッファ

Claims

ｎビットデータをｍ（＞ｎ）ビットデータに変換するディジタル変調回路であって、
互いに異なる変調方法によってｎビットデータを複数のｍビットデータに変換するプリコーダと、
前記プリコーダの出力する複数のｍビットデータの１つを選択して出力する出力手段と、
前記複数のｍビットデータに従い前記出力手段を制御する制御手段とを備え、
前記制御手段は前記複数のｍビットデータのそれぞれから特定信号成分を抽出する複数の抽出手段と、
前記複数の抽出手段の出力の絶対値を得る複数の絶対値演算手段と、
前記複数の絶対値演算手段の少なくとも一方の出力とこれに対応する前記抽出手段の出力とを択一的に出力するスイッチング手段を具備するディジタル変調回路。
前記スイッチング手段は複数のスイッチ手段よりなり、前記複数のスイッチ手段は前記複数の絶対値演算手段の出力と前記複数の抽出手段の出力とを択一的に出力する請求項１記載のディジタル変調回路。
前記制御手段は、前記複数のスイッチ手段からの複数の出力がそれぞれ供給され、この複数の出力中小さい出力が選択されるように、前記出力手段の選択動作を制御する選択手段を更に有する請求項２記載のディジタル変調回路。
前記スイッチング手段は前記絶対値演算手段の出力と前記抽出手段の出力とを周期的に切り換えて出力する請求項１〜３のいずれかに記載のディジタル変調回路。
前記制御手段は更に、前記複数のｍビットデータのそれぞれから前記特定信号成分とは異なる第２の特定信号成分を抽出する複数の第２の抽出手段と、前記複数の第２の抽出手段の少なくとも一方の出力の絶対値をとる第２の絶対値演算手段と、前記第２の演算手段の出力と対応する前記第２の抽出手段の出力のうちの一方を選択的して出力する第２のスイッチング手段とを有する請求項１〜４のいずれかに記載のディジタル変調回路。
前記制御手段は、前記スイッチング手段からの第１の複数の出力及び前記第２のスイッチング手段からの第２の複数の出力がそれぞれ供給される複数の加算手段を有し、前記複数の加算手段の出力中小さい出力が選択されるように、前記出力手段の選択動作を制御する選択手段を更に有する請求項５記載のディジタル変調回路。
前記第２のスイッチング手段は前記第２の絶対値演算手段の出力と前記第２の抽出手段の出力とを周期的に切り換えて出力する請求項５または請求項６記載のディジタル変調回路。
前記第２のスイッチング手段が前記第２の抽出手段の出力を選択しているとき、前記スイッチング手段は前記抽出手段の出力を選択しない請求項５〜請求項７のいずれかに記載のディジタル変調回路。
ｎビットのディジタル情報信号をｍ（＞ｎ）ビットのディジタル情報信号に変換することによりディジタル変調して記録するディジタル記録装置であって、
ｎビットのディジタル情報信号を互いに異なる複数のｍビットのディジタル情報信号に変換するプリコーダと、
前記複数のｍビットのディジタル情報信号のそれぞれから特定信号成分を抽出する複数の抽出手段と、
前記複数の抽出手段の出力の絶対値を得る複数の絶対値演算手段と、
前記複数の絶対値演算手段のうちの少なくとも一つの絶対値演算手段の出力と、前記一つの絶対値演算手段に供給されている前記抽出手段の出力とを択一的に出力するスイッチング手段と、
前記スイッチング手段の出力を用いて前記プリコーダの出力する前記複数のｍビットのディジタル情報信号のうちの１つを選択して出力する出力手段とを備えるディジタル記録装置。
前記スイッチング手段は、前記絶対値演算手段の出力と前記抽出手段の出力とを周期的に切り換えて出力する請求項９記載のディジタル記録装置。
前記スイッチング手段は、記録される前記ディジタル情報信号の周波数スペクトラムを指示するモード信号に応じて前記絶対値演算手段の出力と前記抽出手段の出力とを択一的に出力する請求項９記載のディジタル記録装置。
前記複数の抽出手段はそれぞれ、前記特定信号の正弦成分を検出する請求項９記載のディジタル記録装置。
前記複数のｍビットのディジタル情報信号中からそれぞれ前記特定信号の余弦成分を検出してその絶対値を得る複数の余弦成分抽出ユニットを備え、前記出力手段は更に、前記スイッチング手段の出力と前記複数の余弦成分抽出ユニットの出力とを用いて前記複数のｍビットのディジタル変調信号を選択的に出力する請求項１２記載のディジタル記録装置。