JPH0896526A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模を大きくすることなく、変調後のデ
ータの状態を検出可能な装置を提供する。 【構成】 データ処理装置は、所定数の入力データに対
して複数の制御データ中から選択的に前記制御データを
付加すると共に、前記制御データの状態により前記所定
数の入力データの少なくとも一部が影響を受けるように
前記入力データを変調する変調手段と、前記変調手段か
ら出力された前記所定数の入力データ及び前記制御デー
タを用いて、前記変調後の前記入力データ及び前記制御
データの状態を検査する検査手段と、前記検査手段の出
力に基づいて、前記変調手段から出力された前記所定数
の入力データ及び前記制御データの少なくとも一部を変
更する変更手段とを備えて構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号処理装置に関し、
特には入力データをデジタル的に変調して出力する装置
に関する。

【０００２】

【従来の技術】この種の装置として、例えば、従来より
デジタル信号を記録媒体に対して記録再生するデジタル
ＶＴＲが知られている。

【０００３】このようなデジタルＶＴＲのうち、特に民
生用のものにおいては磁気テープにデジタル信号を記録
する際に、トラック幅をできるかぎり狭くする等により
記録密度を高くして、磁気テープの消費量を少なくする
必要がある。このように記録トラック幅を狭くした結
果、記録信号を正しく再生するためには、ヘッドが記録
トラックを正しくトレースする、いわゆるトラッキング
が重要になってくる。

【０００４】デジタルＶＴＲにおけるトラッキングのた
めのパイロット信号を記録信号に多重する装置が特開平
４−２５５９６９号に開示されている。

【０００５】図１１はこの種のパイロット信号を記録信
号に多重する装置の従来の構成を示すブロック図であ
る。

【０００６】図１１において、入力端子６０１から入力
した記録信号は、２４ビットごとに“０”付加回路６０
２及び“１”付加回路６０３に出力され、それぞれ制御
ビットとして“０”及び“１”が付加されて２Ｔプリコ
ーダ６０４，６０５に出力される。プリコーダ６０４，
６０５は２５ビットのデータをインターリーブドＮＲＺ
Ｉ変調して成分抽出回路６０６，６０７，ビット連続検
出回路６０８，６０９及び選択回路６１０に出力する。

【０００７】成分抽出回路６０６，６０７はすでに符号
化した信号列と供給された２５ビット情報語とを、連結
した信号列における多重すべきパイロット信号の所定の
周波数成分や直流成分を算出して前記パイロット信号成
分との相関を検出し、比較回路６１０に出力する。

【０００８】比較回路６１０は成分抽出回路６０６から
供給される成分と成分抽出回路６０７から供給される成
分とを比較し、パイロット信号成分に対してより相関の
ある方を示す信号を選択回路６１１に出力する。

【０００９】ビット連続検出回路６０８，６０９は供給
された２５ビット情報語中における連続する“０”また
は“１”の最大数を算出し、選択回路６１１に出力す
る。選択回路６１１は基本的にプリコーダ６０４，６０
５が供給する２５ビットのうち比較回路６１０からの信
号が示す側の情報語を出力端子６１２に出力する。

【００１０】ただし、選択回路６１１はビット連続検出
回路６０８，６０９から供給される最大数の一方が例え
ば１０以上であるとき、最大数の小さい側の２５ビット
情報語を優先して出力端子６１２に出力する。

【００１１】

【発明が解決しようとしている課題】しかしながら、前
述の如き従来例では、“０”を付加する側と“１”を付
加する側それぞれにプリコーダ，成分抽出回路及びビッ
ト連続検出回路が必要であり、回路規模が大きくなって
しまう。

【００１２】更に、プリコーダ，成分抽出回路及びビッ
ト連続検出回路を“０”付加側と“１”付加側とで共用
し、時分割に用いることも考えられるが、この場合装置
の動作クロックを速める必要があり、コストがかかって
しまう。

【００１３】前記課題を考慮して、本発明は、回路規模
を大きくすることなく、変調後のデータの状態を検出可
能な装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】従来抱えている課題を解
決し、前記目的を達成するため、本発明は、所定数の入
力データに対して複数の制御データ中から選択的に前記
制御データを付加すると共に、前記制御データの状態に
より前記所定数の入力データの少なくとも一部が影響を
受けるように前記入力データを変調する変調手段と、前
記変調手段から出力された前記所定数の入力データ及び
前記制御データを用いて、前記変調後の前記入力データ
及び前記制御データの状態を検査する検査手段と、前記
検査手段の出力に基づいて、前記変調手段から出力され
た前記所定数の入力データ及び前記制御データの少なく
とも一部を変更する変更手段とを備えて構成されてい
る。

【００１５】

【作用】本発明はこのように構成したので、簡単な構成
にて変調後のデータの状態を検出することができる。

【００１６】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。

【００１７】本実施例では、本発明をデジタルＶＴＲに
適用した場合について説明する。図１は本発明に係るト
ラッキング制御用のパイロット信号を多重して記録する
デジタルＶＴＲの記録系の概略構成を示すブロック図で
ある。

【００１８】図中、１はビデオ信号，オーディオ信号等
を含むデジタル信号が入力する入力端子、２は入力端子
１から入力されたデジタル信号に対して符号化、及びＩ
Ｄコード，同期コード，誤り訂正コード等の付加等を行
うデジタル信号処理回路であり、本実施例では１ワード
８ビットのデータを３つづつ同時に出力した２４ビット
のデータ（以下コードワード）が、同回路２から並列に
出力されるものとする。

【００１９】この２４ビットデータは変調回路３，４に
それぞれ供給される。これらの変調回路３，４は前述の
２４ビットデータを２５ビットデータに変換すると共
に、後述するようにこのデータ群をビットストリームに
戻したときの所定の周波数ｆ１，ｆ２成分及びＤＣ成分
の量を調整して出力する。

【００２０】変調回路３はｆ１，ｆ２及びＤＣの各成分
を抑圧したビットストリームを出力し、変調回路４は同
様にｆ１，ｆ２及びＤＣの各成分を抑圧すると共にｆ１
もしくはｆ２成分を有するビットストリームを出力す
る。

【００２１】図１において５，６は記録アンプであり、
それぞれ変調回路３，４の出力するビットストリームを
ヘッドｃｈ１及びヘッドｃｈ３，ヘッドｃｈ２及びヘッ
ドｃｈ４に入力する。

【００２２】次に、本発明の第１の実施例としての図１
における変調回路３，４について説明する。

【００２３】図２は変調回路３，４の構成を示すブロッ
ク図である。図２において、デジタル信号処理回路１０
２から出力されたデータが２４ビットづつ入力端子１０
１から入力し、分離回路１０２によって奇数番目のビッ
ト１２個からなるデータ列と、偶数番目のビット１２個
からなるデータ列とに分離される。そして、奇数番目の
データ列は１２ビットレジスタ１０３に出力され、偶数
番目のデータ列は１２ビットレジスタ１０４に出力され
る。

【００２４】本実施例では、２４ビットの入力データに
対して奇数番目のデータ列から処理を行うので、スイッ
チＳＷ１，ＳＷ２はまずａ側に接続する。レジスタ１０
３に記憶された奇数番目のデータ列はスイッチＳＷ１を
介して１Ｔプリコーダ１０５に供給され、ここでＮＲＺ
Ｉ変調が施される。これは連続して入力される各データ
のＥＸＯＲを取る処理である。プリコーダ１０５の出力
はスイッチＳＷ２を介して２４ビットレジスタ１０７に
供給されると共に判定回路１０６に出力される。

【００２５】以下、図３を用いて１Ｔプリコーダ１０５
及び判定回路１０６について説明する。

【００２６】図３は１Ｔプリコーダ１０５及び判定回路
１０６の構成を示すブロック図である。図３において、
スイッチＳＷ１からの１２ビットのデータ列がＥＸＯＲ
回路２０１にシリアルに供給され、１ビットレジスタ２
０２から出力された１クロック前のデータとのＥＸＯＲ
をとって出力される。ＥＸＯＲ回路２０１の出力は１ビ
ットレジスタ２０２により１クロック分遅延されて再び
ＥＸＯＲ回路２０１に帰還されると共に判定回路１０６
に供給される。

【００２７】判定回路１０６において、プリコーダ１０
５の１２ビットの出力データはＥＸＯＲ回路２０７〜２
１０及びアップダウンカウンタ２１０にシリアルに供給
される。また信号発生回路２０３〜２０６は多重すべき
パイロット信号の周波数ｆ１，ｆ２におけるｓｉｎ成分
とｃｏｓ成分を示す２値の矩形波信号を発生し、各ＥＸ
ＯＲ回路に２０７〜２１０に出力する。ＥＸＯＲ回路２
０７〜２１０は入力された１２ビットのデータと各パイ
ロット成分とのＥＸＯＲをとってアップダウンカウンタ
２１２〜２１５に出力する。

【００２８】アップダウンカウンタ２１１〜２１５は入
力データが“１”のとき内部のレジスタを＋１とし、入
力データが“０”のときに内部のレジスタを−１として
１２ビット分のデータに対する演算結果を成分抽出回路
２１６〜２１７に出力する。図４に成分抽出回路の構成
を示す。

【００２９】図４において、アップダウンカウンタ２１
２〜２１５の出力は加算器３０３及び減算器３０４に供
給され、ここでそれぞれレジスタ３０１の出力と演算さ
れる。レジスタ３０１には、後述するようなこれまでの
演算結果（直前に入力された１コードワードにおける奇
数番目の１２ビットデータと更にその前に入力された１
コードワードにおける偶数番目の１２ビットデータに対
する演算結果）の履歴が格納されており、加算器３０３
は入力データとレジスタ３０１のデータとを加算して絶
対値回路３０５に出力する。また、減算器３０４はレジ
スタ３０１のデータから入力データを減算して絶対値回
路３０６に出力する。この演算は、直前に入力された１
コードワードの偶数番目の１２ビットと現在入力されて
いる奇数番目の１２ビットのデータの合計２４ビットの
頭にそれぞれ異なるビット（“０”または“１”）を付
加してプリコード（ＮＲＺＩ）を行った場合のアップダ
ウンカウンタ出力とレジスタ３０１の出力との和を求め
ていることになる。

【００３０】絶対値回路３０５，３０６はそれぞれ入力
データの絶対値を演算して減算器３０７に出力する。減
算器３０７は絶対値回路３０５の出力から絶対値回路３
０６の出力を減算して加算器２２２〜２２４に出力す
る。

【００３１】成分抽出回路２１６〜２１９の出力はそれ
ぞれ加算器２２２〜２２４により加算され、加算器２２
５に出力される。

【００３２】アップダウンカウンタ２１１は前述のアッ
プダウンカウンタと同様に連続して入力される２４ビッ
トのデータをそのまま演算し、成分抽出回路２２０に出
力する。これは入力２４ビットデータ中の直流成分を演
算していることになる。成分抽出回路２２０は入力デー
タに対して同様に演算を行い、結果を加算器２２５に出
力する。加算器２２５は加算器２２４からの出力と成分
抽出回路２２０からの出力とを加算して符号検査回路２
２１に出力する。

【００３３】符号検査回路２２１は入力データが正のと
き“１”，負のとき“０”を出力する。

【００３４】ここで、本実施例においては各パイロット
信号のｓｉｎ成分，ｃｏｓ成分の２値の矩形波信号と入
力データとのＥＸＯＲをとり、この結果をアップダウン
カウンタにて演算している。従って、このアップダウン
カウンタの出力は入力データとパイロット信号成分との
位相差を示していることになる。

【００３５】つまり、アップダウンカウンタの出力の絶
対値が小さい場合には各矩形波信号との位相差が小さ
く、また、絶対値が大きい場合には各矩形波信号との位
相差が大きいということである。本実施例ではアップダ
ウンカウンタの出力とレジスタ３０１との加算結果の絶
対値が小さくなる方を最終的な変調データとして出力す
ることにする。従って、本実施例においては加算器３０
３の出力が入力１２ビットに制御データ“０”を付加し
てプリコードした場合のデータの処理結果を表してお
り、また、減算器３０４の出力は制御データ“１”を付
加してプリコードした場合のデータ処理結果を表してい
る。

【００３６】この奇数番目の１２ビットデータ列に対す
るすべての処理が終了すると符号検査回路２２１の出力
は判定回路１０６から合成回路１０９に出力されると共
に、各成分抽出回路２１６〜２２０における選択信号ｓ
ｅｌとして出力される。図４におけるスイッチ３０２は
この選択信号に応じて切り換わり、本実施例においては
符号検査回路２２１の出力が“０”のときａ側に接続
し、“１”のときｂ側に接続する。従って、符号検査回
路２２１の出力が“０”のときには加算器３０３の出力
を選択し、“１”のときには減算器３０４の出力を選択
する。

【００３７】ここで、符号検査回路２２１の出力が
“０”ということは、前述のとおり絶対値回路３０６の
出力の方が絶対値が小さいということである。そして、
本実施例においては絶対値の小さい方のデータである加
算器３０３の出力を選択してレジスタ３０１に記憶する
ので、レジスタ３０１には履歴情報としてパイロット成
分との位相差の少ない方のデータ、つまり各パイロット
信号成分を表す矩形波信号と一致する方のデータが記憶
されていく。ちなみに、スイッチ３０２で本実施例と逆
のデータを選択するように構成すると、各パイロット信
号とは周波数が同じで逆相のデータになるような制御デ
ータを出力することになる。

【００３８】また、奇数番目のデータに対して前述のよ
うな演算が終了すると、スイッチＳＷ１，ＳＷ２はｂ側
に接続すると共に、プリコーダ１０５内の１ビットレジ
スタ２０２を“０”に、判定回路１０６内のアップダウ
ンカウンタ２１６〜２２０の値を“０”にリセットす
る。

【００３９】そして、残りの偶数番目のデータに対する
演算を行うわけであるが、偶数番目のデータについては
アップダウンカウンタによる演算のみを行う。この理由
については後述する。

【００４０】レジスタ１０４から読み出された偶数番目
のデータは１Ｔプリコーダ１０５にて前述のようにＮＲ
ＺＩ変換され、スイッチＳＷ２を介して２４ビットレジ
スタ１０８に記憶される。２４ビットレジスタ１０７，
１０８はそれぞれ入力した奇数番目のデータ及び偶数番
目のデータを２４ビット分、つまり２コードワード分の
データを記憶する。ここで、２４ビットレジスタ１０７
に記憶されている奇数番目の１２ビットのデータは入力
２４ビットデータのうち制御データを付加してインター
リーブドＮＲＺＩ変調を行った際に制御データの影響の
及ばないデータであり、また、２４ビットレジスタ１０
８に記憶されている偶数番目の１２ビットデータは制御
データの状態、すなわち制御データが“０”であるか、
あるいは“１”であるかにより変調後の状態が反転する
データである。

【００４１】レジスタ１０７，１０８から読み出された
データは合成回路１０９に出力される。図５に合成回路
１０９の構成を示す。

【００４２】図５において、１２ビットレジスタ４０７
には今入力されて処理されたデータの１コードワード前
の１２ビットの奇数番目のデータがレジスタ１０７から
入力し、１２ビットレジスタ４０２には同じく今入力さ
れて処理されたデータの１コードワード前の１２ビット
の偶数番目のデータが入力する。また、１ビットレジス
タ４０６には判定回路１０６から出力された符号検査結
果である１ビットの制御データが入力し、１ビットレジ
スタ４０６はこの制御データを選択回路４０５に出力す
る。

【００４３】レジスタ４０１から読み出された奇数番目
の１２ビットデータは選択回路４０５及び反転回路４０
３に出力され、この反転回路４０３により各ビットが反
転されて選択回路４０５に出力される。

【００４４】また、レジスタ４０２から読み出された偶
数番目の１２ビットデータは同様に選択回路４０５及び
反転回路４０４に出力され、この反転回路４０４により
各ビットが反転されて選択回路４０５に出力される。

【００４５】更に、選択回路４０５には後述のように検
査回路１１０から出力された１ビットの制御データ及
び、遅延回路４０７により１コードワード分遅延された
現在入力しているデータの１コードワード前の２４ビッ
トデータに付加した制御データが入力し、選択回路４０
５は判定回路１０６，遅延回路４０７からの制御データ
及び検査回路１１０からの検査結果に応じて、各レジス
タ１０７，１０８及び各反転回路４０３，４０４の出力
データを選択的に出力する。

【００４６】すなわち、偶数番目のデータについては、
判定回路１０６からの制御データが“０”である場合に
はレジスタ４０２から読み出したデータをそのまま出力
し、“１”である場合には反転回路４０４からの反転結
果を出力する。

【００４７】奇数番目のデータについては、まず、遅延
回路４０７から出力されている１コードワード前の２４
ビットデータに付加した制御データの状態により反転回
路４０３の出力と１２ビットレジスタ４０１からの出力
とを選択する。

【００４８】すなわち、１２ビットレジスタ４０１に記
憶されている奇数番目の１２ビットデータは、１コード
ワード前の２４ビットデータに制御データを付加した２
５ビットデータにおける奇数番目のデータ、つまり直前
の１コードワード２４ビットに対して付加した制御デー
タの影響を受けている。本実施例においては前述のよう
に１Ｔプリコーダ１０５の初期値を０としてＥＸＯＲを
とっている。従って、この直前の２４ビットに付加した
制御データが１であった場合には、現在の奇数番目のデ
ータの符号をすべて反転しなくてはならない。

【００４９】従って、選択回路４０５は遅延回路４０７
の出力が“１”の場合は、とりあえず反転回路４０３の
出力を選択する。この“とりあえず”の意味については
後述する。

【００５０】選択回路４０５から出力された２５ビット
データは２５ビットレジスタ１１１及び検査回路１１０
に出力される。図６は検査回路１１０の構成を示すブロ
ック図である。

【００５１】図６において、０ラン検出回路５０１は入
力された２５ビットのデータ中の最も長い“０”の連続
数を計数して出力する。また、１ラン検出回路５０２は
入力された２５ビットのデータ中の最も長い“１”の連
続数を計数して出力する。交互ビット検出回路５０３は
入力された２５ビットのデータ中の“０”と“１”とが
交互に並ぶ最大数を計数して出力する。

【００５２】すなわち、合成回路１０９から入力された
２５ビットデータはそれぞれ０ラン検出回路５０１，１
ラン検出回路５０２及び交互ビット検出回路５０３に入
力される。まず、０ラン検出回路５０１において、入力
データは反転回路５１０により反転され、切り換え制御
信号としてスイッチ５０９に出力される。スイッチ５０
９はこの制御信号が１のときａ端子に接続し、０のとき
ｂ端子に接続する。

【００５３】スイッチ５０９の出力は１加算回路５１１
及び最大値選択回路５１２に出力される。１加算回路５
１１はスイッチ５０９の出力に１を加算してレジスタ５
０８に出力し、レジスタ５０８は１加算回路５１１の出
力を保持する。従って、このレジスタ５０８に記憶され
ているのが入力２５ビットデータ中の連続する０の数を
表していることになる。なお、レジスタ５０８の内容は
２５ビットごとにリセットされる。

【００５４】最大値選択回路５１２にはスイッチ５０９
からの出力データとレジスタ５１３の出力データが入力
され、その値の大きい方を選択して最大値選択回路５０
４に出力する。従って、最大値選択回路５１２により、
今まで続いた０の数のうち最大のものが出力されること
になる。

【００５５】１ラン検出回路５０２については、スイッ
チ５１５が入力データそのものに応じて切り換わる点を
除けば０ラン検出回路５０１と同様である。

【００５６】交互ビット検出回路５０３においては、入
力データが遅延回路５１８及びＥＸＯＲ回路５１９に出
力される。ＥＸＯＲ回路５１９は入力データと、遅延回
路５１８にて１クロック分遅延されたデータとのＥＸＯ
Ｒをとり、スイッチ５２２の切り換え制御信号として出
力する。すなわち、このＥＸＯＲ回路５１９の出力は交
互ビットが連続する回数を示している。なお、本実施例
において、ＥＸＯＲ回路の初期値として２５ビットごと
に０を入力する。以下の動作は前述の各検出回路と同様
である。

【００５７】最大値選択回路５０４は０ラン検出回路５
０１と１ラン検出回路５０２の出力のうち大きい方の値
を選択して、比較回路５０５，５０６に出力する。

【００５８】比較回路５０５は最大値選択回路５０４か
ら供給された値が１０以上のとき“１”を出力し、そう
でないときには“０”を出力する。

【００５９】また、比較回路５０６は交互ビット検出回
路５０３から出力された値と最大値選択回路５０４から
出力された値とを比較し、交互ビット検出回路５０３か
ら出力された値の方が大きい場合には“１”を出力し、
そうでない場合には“０”を出力する。

【００６０】アンド回路５０７は比較回路５０５の出力
と比較回路５０６とのアンドをとり、合成回路１０９の
１ビットレジスタ４０３に出力すると共に制限回路１１
２に出力する。

【００６１】制限回路１１２はアンド回路５０７の出力
が“０”のとき２５ビットレジスタ１１１の保持するデ
ータをそのまま出力端子１１３に出力し、“１”のとき
２５ビットデータにおける、合成回路１０９にて付加し
た制御データ１ビットを含む奇数番目のデータのみ反転
して出力端子１１３に出力する。ここでこのような処理
を行うのは、変調データ中に特定のビットが長期間連続
することを避け、極力直流成分が変調データ中に含まれ
ないようにするためである。

【００６２】また、合成回路１０９の選択回路４０５に
対してこの検査回路結果を出力し、選択回路４０５はこ
の検査結果が“０”のときは遅延回路４０７の出力に応
じて選択した側のデータをそのまま出力し、“１”のと
きは遅延回路４０７の出力に応じて選択した側と反対側
の出力を選択する。これは、本実施例における出力デー
タは入力された２４ビットデータに対してインターリー
ブドＮＲＺＩ変調を行った結果であり、前述の反転動作
の影響が以降に入力される２４ビットのデータ中の奇数
番目のデータに現れるのを補償するためである。

【００６３】図７に変調された２５ビットデータの例を
示す。図７（ａ）に示した場合は０，１いずれのデータ
の連続数も１０未満であるので、そのまま出力する。ま
た、（ｂ）の場合は１が１０個連続しているので奇数番
目のビットを反転して出力する。（ｃ）の場合は０と１
の交互の並びが０または１の連続数よりも長いため、そ
のまま出力する。

【００６４】ここで、本実施例における変調動作につい
て説明する。

【００６５】図８は本実施例における変調動作を説明す
るための図で、入力された２４ビットのデータに制御デ
ータ１ビットを付加してた２５ビットデータに対してイ
ンターリーブドＮＲＺＩ変調を施したデータを得る様子
を示している。

【００６６】図に示したように、本実施例ではまず、奇
数番目のデータをＮＲＺＩ変調し、その後初期値を０に
リセットして偶数番目のデータをＮＲＺＩ変調する。こ
の奇数番目のデータのインターリーブドＮＲＺＩ変調結
果は制御データが“１”か“０”かにかかわらずＮＲＺ
Ｉ変調結果と同じであるので、そのまま出力する。

【００６７】これに対し、偶数番目のデータは制御デー
タが“１”か“０”かによってその関係が反転するの
で、判定回路１０６の判定結果に応じて反転データを出
力するか否かを決定している。

【００６８】この制御データの決定方法について図８を
用いて更に詳しく説明する。

【００６９】図９は本実施例における制御データの決定
方法を説明するための図で、図８と同様に、連続して入
力された２組の２４ビットデータから偶数番目の１２ビ
ットデータと奇数番目の１２ビットデータとを抽出した
場合を示している。

【００７０】図９において、Ｂが現在入力した２４ビッ
トのデータ、Ａが１コードワード前の２４ビットのデー
タであるとし、この１コードワード前のデータに対して
付加する制御データを決定する場合を考える。

【００７１】前述のように、奇数番目の１２ビットのデ
ータの処理が終了するごとに判定回路１０６におけるア
ップダウンカウンタがリセットされると共に符号検査回
路が動作して制御データを出力する。これは、すなわち
現在入力した２４ビットのデータ中の奇数番目のデータ
が処理されたときに、１コードワード前の２４ビットの
データに付加する制御データを決定していることにほか
ならない。

【００７２】つまり、本実施例においては、１コードワ
ード前の２４ビットデータに制御データを付加してイン
ターリーブドＮＲＺＩ変調を行った場合に影響を受ける
データである１コードワード前の２４ビットデータ中の
偶数番目のデータ１２ビットと現在入力されている２４
ビットデータ中の奇数番目のデータ１２ビットを抽出
し、これら２４ビットのデータに基づいて１コードワー
ド前の２４ビットデータに付加する制御データを決定し
ている。

【００７３】従って、今入力されている２４ビットデー
タに付加する制御データは、次に入力される２４ビット
データのうち奇数番目の１２ビットのデータについての
判別回路１０６の処理が終了するまで決定されないこと
になる。

【００７４】以上説明したように、本実施例において
は、入力データに制御データを付加して最終的な２５ビ
ットのデータを決定した後に連続する“０”または
“１”の最大数を検出しているので、この連続数を検出
するための検査回路が１つで済み、回路規模を縮小する
ことができる。

【００７５】また、制御データを付加して２Ｔプリコー
ドを行った場合に影響を受けるデータとそうでないデー
タとに分離して１Ｔプリコードを行い、これらのデータ
を制御データの状態に応じて選択的に出力することによ
り２Ｔプリコードデータを得ているので、回路規模を大
型化することなく効率的にパイロット信号成分を記録デ
ータに多重することができる。

【００７６】また、本実施例においては、制御データを
付加してプリコードを行った場合に影響を受けるデータ
を２コードワード分抽出し、これらのデータに基づいて
１系統の演算回路にて制御データを決定しているので、
記録信号中のパイロット信号成分をより正確に検出する
ことができる。

【００７７】更に、制御データを決定する際にパイロッ
ト信号成分を２値の矩形波で表した信号とのＥＸＯＲを
とることにより決定しているので、パイロット信号成分
の検出のための演算が極めて簡単になる。

【００７８】なお、前述の実施例では、合成回路をレジ
スタ，反転回路及び選択回路で構成したが、これ以外の
構成をとることも可能である。

【００７９】図１０は合成回路１０９の他の構成を示す
ブロック図である。図１０において、１２ビットレジス
タ４０１には今入力されて処理されたデータの１コード
ワード前の１２ビットの奇数番目のデータがレジスタ１
０７から入力し、１２ビットレジスタ４０２には同じく
今入力されて処理されたデータの１コードワード前の１
２ビットの偶数番目のデータが入力する。また、１ビッ
トレジスタ４０６には判定回路１０６から出力された符
号検査結果の１ビットデータが入力し、ＥＸＯＲ回路４
１０はこの検査結果データとレジスタ４０２に記憶され
ているデータとのＥＸＯＲをとりスイッチ４１２に出力
する。

【００８０】また、判定回路１０６から出力された符号
検査結果の１ビットデータは遅延回路４０７により遅延
されてＥＸＯＲ回路４０８に入力される。遅延回路４０
７は入力データにおける１コードワード分符号検査結果
を遅延させて出力する。従って、ＥＸＯＲ回路４０８に
は現在入力されているデータの１コードワード前の２４
ビットデータに対して出力された符号検査結果が入力さ
れている。ＥＸＯＲ回路４０８はこの遅延回路４０７か
ら出力された符号検査結果と１２ビットレジスタ４０１
からの奇数番目の１２ビットデータとのＥＸＯＲをと
り、順次ＥＸＯＲ回路４０９に出力する。

【００８１】ここで符号検査結果を遅延させて、入力デ
ータの奇数番目の１２ビットデータとのＥＸＯＲをとる
のは、前述のように、直前の２４ビットデータに対して
制御データ（ここでは符号検査結果としての１ビットデ
ータ）を付加してインターリーブドＮＲＺＩ変調を施し
た際に、現在入力している２４ビットデータに対して制
御データ１ビットを付加した２５ビットデータ中の偶数
番目のデータ、つまり制御データを付加する前の２４ビ
ットデータ中の奇数番目のデータに対して直前の２４ビ
ットデータに付加した制御データの影響が及び、更に本
実施例ではプリコーダ１０５においてＮＲＺＩの初期デ
ータとして０を用いているためである。

【００８２】更に、１ビットレジスタ４１１には検査回
路１１０から出力された１ビットの制御データが入力
し、ＥＸＯＲ回路４０９はこの制御データとＥＸＯＲ回
路４０８から出力された奇数番目のデータ１２ビットと
のＥＸＯＲをとり、スイッチ４１２に出力する。

【００８３】スイッチ４１２はこれらＥＸＯＲ回路４０
９，４１０の出力とレジスタ４０６からの１ビットの制
御データとを選択して出力する。すなわち、スイッチ４
１２は、はじめにｃ端子に接続して、以降ａ端子とｂ端
子とに交互に接続し、今入力された２４ビットのデータ
に対して制御データ１ビットを付加したプリコードデー
タを出力する。

【００８４】なお、前述の実施例では２値の矩形波信号
と入力データとのＥＸＯＲをとったが、これに限らず、
同様の構成にて３値信号や４値信号との相関を検出する
ことにより制御データを決定することも可能である。

【００８５】また、２コードワード分のデータに基づい
て制御データを決定したが、１コードワードや３コード
ワード以上であってもよい。

【００８６】更に、前述の実施例では入力データに対し
てインターリーブドＮＲＺＩ変調を行う場合について説
明したが、これに限らず、制御データの状態により入力
データの少なくとも一部が影響を受けるように変調を行
うものであればどんなものにでも本発明を適用すること
ができ、同様の作用効果を有する。

【００８７】

【発明の効果】以上の説明から明らかなように、本発明
では、入力データに対して複数の制御データから選択的
に制御データを付加して所定の変調を行う場合において
変調データの状態に応じてその一部を変更する必要があ
る場合でも、付加する制御データを確定後の変調データ
を用いてる前記変調データの状態を検出しているので、
前記複数の制御データ各々を付加した場合についての状
態の検査を行う必要がない。

【００８８】従って、回路を大型化することなく変調後
のデータ中の一部を変更することができる。

【図面の簡単な説明】

【図１】本発明の実施例としてのデジタルＶＴＲの構成
を示すブロック図である。

【図２】図１における変調回路の構成を示すブロック図
である。

【図３】図２におけるプリコーダ及び判定回路の構成を
示すブロック図である。

【図４】図３における成分抽出回路の構成を示すブロッ
ク図である。

【図５】図２における合成回路の構成を示すブロック図
である。

【図６】図２における検査回路の構成を示す図である。

【図７】図２における制限回路の動作を説明するための
図である。

【図８】本発明の実施例における変調動作を説明するた
めの図である。

【図９】本発明の実施例における制御データの決定方法
を説明するための図である。

【図１０】図２における合成回路の他の構成を示す図で
ある。

【図１１】従来例の説明図である。

【符号の説明】

１０５ １Ｔプリコーダ １０６ 判定回路 １０９ 合成回路 １１０ 検査回路 １１２ 制限回路 ２２１ 符号検査回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 所定数の入力データに対して複数の制御
   データ中から選択的に前記制御データを付加すると共
   に、前記制御データの状態により前記所定数の入力デー
   タの少なくとも一部が影響を受けるように前記入力デー
   タを変調する変調手段と、 前記変調手段から出力された前記所定数の入力データ及
   び前記制御データを用いて、前記変調後の前記入力デー
   タ及び前記制御データの状態を検査する検査手段と、 前記検査手段の出力に基づいて、前記変調手段から出力
   された前記所定数の入力データ及び前記制御データの少
   なくとも一部を変更する変更手段とを備えるデータ処理
   装置。
2. 【請求項２】 前記入力データ及び制御データはデジタ
   ルデータであり、前記検査手段は前記変調手段から出力
   された前記所定数の入力データ及び前記制御データにお
   いて、連続する０の数を検出する０検出回路と連続する
   １の数を検出する１検出回路と０及び１が交互に並ぶ数
   を検出する回路とを有することを特徴とする請求項１に
   記載のデータ処理装置。
3. 【請求項３】 前記変更手段は、前記連続する０または
   １の最大数が前記０及び１が交互に並ぶ最大数よりも小
   さくなるように前記入力データ及び前記制御データの少
   なくとも一部のデータを反転することを特徴とする請求
   項２に記載のデータ処理装置。
4. 【請求項４】 前記変調手段は更に、前記所定数の入力
   データに後続する前記所定数のデータ中の少なくとも一
   部が影響を受けるように前記入力データを変調し、 前記所定数の入力データ及び前記所定数の入力データに
   後続する前記所定数のデータにおいて前記制御データの
   影響を被るデータに基づいて前記入力データ中の特定周
   波数成分を検出する検出手段と、 前記検出手段の出力に基づいて前記変調手段にて付加す
   る制御データを決定する決定手段とを備えることを特徴
   とする請求項１に記載のデータ処理装置。
5. 【請求項５】 前記検査手段の出力に応じて、前記入力
   データに後続する前記所定数のデータ中の少なくとも一
   部を変更するように前記変調手段を制御する制御手段を
   備えることを特徴とする請求項４に記載のデータ処理装
   置。
6. 【請求項６】 前記制御手段は、前記入力データに後続
   する前記所定数のデータのうち、前記入力データ及び前
   記制御データにおける前記変更手段により変更されたデ
   ータの影響を受けるデータを変更するように前記変調手
   段を制御することを特徴とする請求項５に記載のデータ
   処理装置。
7. 【請求項７】 前記変調手段は、２ｎビットの入力デー
   タに１ビットのデータを付加し、この２ｎ＋１ビットの
   データに対してインターリーブドＮＲＺＩ変調を行うこ
   とを特徴とする請求項１に記載のデータ処理装置。
8. 【請求項８】 ２ｎビットの入力データの先頭に１ビッ
   トの制御データを付加してインターリーブドＮＲＺＩ変
   調を施す変調手段と、 前記変調手段から出力された２ｎ＋１ビットの変調デー
   タ中の符号の状態を検査する検査手段と、 前記検査手段の出力に応じて前記２ｎ＋１ビットの変調
   データ中の奇数番目のｎ＋１ビットのデータの符号を反
   転する反転手段とを備えるデータ処理装置。
9. 【請求項９】 前記検査手段の出力に応じて前記２ｎビ
   ットの入力データに後続する２ｎ＋１ビットのデータ中
   の偶数番目のｎビットのデータの符号を反転する第２の
   反転手段を備える請求項８に記載のデータ処理装置。