JPH0896526A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0896526A JPH0896526A JP23304994A JP23304994A JPH0896526A JP H0896526 A JPH0896526 A JP H0896526A JP 23304994 A JP23304994 A JP 23304994A JP 23304994 A JP23304994 A JP 23304994A JP H0896526 A JPH0896526 A JP H0896526A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- output
- circuit
- input
- Prior art date
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- Withdrawn
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Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Adjustment Of The Magnetic Head Position Track Following On Tapes (AREA)
Abstract
(57)【要約】
【目的】 回路規模を大きくすることなく、変調後のデ
ータの状態を検出可能な装置を提供する。 【構成】 データ処理装置は、所定数の入力データに対
して複数の制御データ中から選択的に前記制御データを
付加すると共に、前記制御データの状態により前記所定
数の入力データの少なくとも一部が影響を受けるように
前記入力データを変調する変調手段と、前記変調手段か
ら出力された前記所定数の入力データ及び前記制御デー
タを用いて、前記変調後の前記入力データ及び前記制御
データの状態を検査する検査手段と、前記検査手段の出
力に基づいて、前記変調手段から出力された前記所定数
の入力データ及び前記制御データの少なくとも一部を変
更する変更手段とを備えて構成されている。
ータの状態を検出可能な装置を提供する。 【構成】 データ処理装置は、所定数の入力データに対
して複数の制御データ中から選択的に前記制御データを
付加すると共に、前記制御データの状態により前記所定
数の入力データの少なくとも一部が影響を受けるように
前記入力データを変調する変調手段と、前記変調手段か
ら出力された前記所定数の入力データ及び前記制御デー
タを用いて、前記変調後の前記入力データ及び前記制御
データの状態を検査する検査手段と、前記検査手段の出
力に基づいて、前記変調手段から出力された前記所定数
の入力データ及び前記制御データの少なくとも一部を変
更する変更手段とを備えて構成されている。
Description
【0001】
【産業上の利用分野】本発明は、信号処理装置に関し、
特には入力データをデジタル的に変調して出力する装置
に関する。
特には入力データをデジタル的に変調して出力する装置
に関する。
【0002】
【従来の技術】この種の装置として、例えば、従来より
デジタル信号を記録媒体に対して記録再生するデジタル
VTRが知られている。
デジタル信号を記録媒体に対して記録再生するデジタル
VTRが知られている。
【0003】このようなデジタルVTRのうち、特に民
生用のものにおいては磁気テープにデジタル信号を記録
する際に、トラック幅をできるかぎり狭くする等により
記録密度を高くして、磁気テープの消費量を少なくする
必要がある。このように記録トラック幅を狭くした結
果、記録信号を正しく再生するためには、ヘッドが記録
トラックを正しくトレースする、いわゆるトラッキング
が重要になってくる。
生用のものにおいては磁気テープにデジタル信号を記録
する際に、トラック幅をできるかぎり狭くする等により
記録密度を高くして、磁気テープの消費量を少なくする
必要がある。このように記録トラック幅を狭くした結
果、記録信号を正しく再生するためには、ヘッドが記録
トラックを正しくトレースする、いわゆるトラッキング
が重要になってくる。
【0004】デジタルVTRにおけるトラッキングのた
めのパイロット信号を記録信号に多重する装置が特開平
4−255969号に開示されている。
めのパイロット信号を記録信号に多重する装置が特開平
4−255969号に開示されている。
【0005】図11はこの種のパイロット信号を記録信
号に多重する装置の従来の構成を示すブロック図であ
る。
号に多重する装置の従来の構成を示すブロック図であ
る。
【0006】図11において、入力端子601から入力
した記録信号は、24ビットごとに“0”付加回路60
2及び“1”付加回路603に出力され、それぞれ制御
ビットとして“0”及び“1”が付加されて2Tプリコ
ーダ604,605に出力される。プリコーダ604,
605は25ビットのデータをインターリーブドNRZ
I変調して成分抽出回路606,607,ビット連続検
出回路608,609及び選択回路610に出力する。
した記録信号は、24ビットごとに“0”付加回路60
2及び“1”付加回路603に出力され、それぞれ制御
ビットとして“0”及び“1”が付加されて2Tプリコ
ーダ604,605に出力される。プリコーダ604,
605は25ビットのデータをインターリーブドNRZ
I変調して成分抽出回路606,607,ビット連続検
出回路608,609及び選択回路610に出力する。
【0007】成分抽出回路606,607はすでに符号
化した信号列と供給された25ビット情報語とを、連結
した信号列における多重すべきパイロット信号の所定の
周波数成分や直流成分を算出して前記パイロット信号成
分との相関を検出し、比較回路610に出力する。
化した信号列と供給された25ビット情報語とを、連結
した信号列における多重すべきパイロット信号の所定の
周波数成分や直流成分を算出して前記パイロット信号成
分との相関を検出し、比較回路610に出力する。
【0008】比較回路610は成分抽出回路606から
供給される成分と成分抽出回路607から供給される成
分とを比較し、パイロット信号成分に対してより相関の
ある方を示す信号を選択回路611に出力する。
供給される成分と成分抽出回路607から供給される成
分とを比較し、パイロット信号成分に対してより相関の
ある方を示す信号を選択回路611に出力する。
【0009】ビット連続検出回路608,609は供給
された25ビット情報語中における連続する“0”また
は“1”の最大数を算出し、選択回路611に出力す
る。選択回路611は基本的にプリコーダ604,60
5が供給する25ビットのうち比較回路610からの信
号が示す側の情報語を出力端子612に出力する。
された25ビット情報語中における連続する“0”また
は“1”の最大数を算出し、選択回路611に出力す
る。選択回路611は基本的にプリコーダ604,60
5が供給する25ビットのうち比較回路610からの信
号が示す側の情報語を出力端子612に出力する。
【0010】ただし、選択回路611はビット連続検出
回路608,609から供給される最大数の一方が例え
ば10以上であるとき、最大数の小さい側の25ビット
情報語を優先して出力端子612に出力する。
回路608,609から供給される最大数の一方が例え
ば10以上であるとき、最大数の小さい側の25ビット
情報語を優先して出力端子612に出力する。
【0011】
【発明が解決しようとしている課題】しかしながら、前
述の如き従来例では、“0”を付加する側と“1”を付
加する側それぞれにプリコーダ,成分抽出回路及びビッ
ト連続検出回路が必要であり、回路規模が大きくなって
しまう。
述の如き従来例では、“0”を付加する側と“1”を付
加する側それぞれにプリコーダ,成分抽出回路及びビッ
ト連続検出回路が必要であり、回路規模が大きくなって
しまう。
【0012】更に、プリコーダ,成分抽出回路及びビッ
ト連続検出回路を“0”付加側と“1”付加側とで共用
し、時分割に用いることも考えられるが、この場合装置
の動作クロックを速める必要があり、コストがかかって
しまう。
ト連続検出回路を“0”付加側と“1”付加側とで共用
し、時分割に用いることも考えられるが、この場合装置
の動作クロックを速める必要があり、コストがかかって
しまう。
【0013】前記課題を考慮して、本発明は、回路規模
を大きくすることなく、変調後のデータの状態を検出可
能な装置を提供することを目的とする。
を大きくすることなく、変調後のデータの状態を検出可
能な装置を提供することを目的とする。
【0014】
【課題を解決するための手段】従来抱えている課題を解
決し、前記目的を達成するため、本発明は、所定数の入
力データに対して複数の制御データ中から選択的に前記
制御データを付加すると共に、前記制御データの状態に
より前記所定数の入力データの少なくとも一部が影響を
受けるように前記入力データを変調する変調手段と、前
記変調手段から出力された前記所定数の入力データ及び
前記制御データを用いて、前記変調後の前記入力データ
及び前記制御データの状態を検査する検査手段と、前記
検査手段の出力に基づいて、前記変調手段から出力され
た前記所定数の入力データ及び前記制御データの少なく
とも一部を変更する変更手段とを備えて構成されてい
る。
決し、前記目的を達成するため、本発明は、所定数の入
力データに対して複数の制御データ中から選択的に前記
制御データを付加すると共に、前記制御データの状態に
より前記所定数の入力データの少なくとも一部が影響を
受けるように前記入力データを変調する変調手段と、前
記変調手段から出力された前記所定数の入力データ及び
前記制御データを用いて、前記変調後の前記入力データ
及び前記制御データの状態を検査する検査手段と、前記
検査手段の出力に基づいて、前記変調手段から出力され
た前記所定数の入力データ及び前記制御データの少なく
とも一部を変更する変更手段とを備えて構成されてい
る。
【0015】
【作用】本発明はこのように構成したので、簡単な構成
にて変調後のデータの状態を検出することができる。
にて変調後のデータの状態を検出することができる。
【0016】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【0017】本実施例では、本発明をデジタルVTRに
適用した場合について説明する。図1は本発明に係るト
ラッキング制御用のパイロット信号を多重して記録する
デジタルVTRの記録系の概略構成を示すブロック図で
ある。
適用した場合について説明する。図1は本発明に係るト
ラッキング制御用のパイロット信号を多重して記録する
デジタルVTRの記録系の概略構成を示すブロック図で
ある。
【0018】図中、1はビデオ信号,オーディオ信号等
を含むデジタル信号が入力する入力端子、2は入力端子
1から入力されたデジタル信号に対して符号化、及びI
Dコード,同期コード,誤り訂正コード等の付加等を行
うデジタル信号処理回路であり、本実施例では1ワード
8ビットのデータを3つづつ同時に出力した24ビット
のデータ(以下コードワード)が、同回路2から並列に
出力されるものとする。
を含むデジタル信号が入力する入力端子、2は入力端子
1から入力されたデジタル信号に対して符号化、及びI
Dコード,同期コード,誤り訂正コード等の付加等を行
うデジタル信号処理回路であり、本実施例では1ワード
8ビットのデータを3つづつ同時に出力した24ビット
のデータ(以下コードワード)が、同回路2から並列に
出力されるものとする。
【0019】この24ビットデータは変調回路3,4に
それぞれ供給される。これらの変調回路3,4は前述の
24ビットデータを25ビットデータに変換すると共
に、後述するようにこのデータ群をビットストリームに
戻したときの所定の周波数f1,f2成分及びDC成分
の量を調整して出力する。
それぞれ供給される。これらの変調回路3,4は前述の
24ビットデータを25ビットデータに変換すると共
に、後述するようにこのデータ群をビットストリームに
戻したときの所定の周波数f1,f2成分及びDC成分
の量を調整して出力する。
【0020】変調回路3はf1,f2及びDCの各成分
を抑圧したビットストリームを出力し、変調回路4は同
様にf1,f2及びDCの各成分を抑圧すると共にf1
もしくはf2成分を有するビットストリームを出力す
る。
を抑圧したビットストリームを出力し、変調回路4は同
様にf1,f2及びDCの各成分を抑圧すると共にf1
もしくはf2成分を有するビットストリームを出力す
る。
【0021】図1において5,6は記録アンプであり、
それぞれ変調回路3,4の出力するビットストリームを
ヘッドch1及びヘッドch3,ヘッドch2及びヘッ
ドch4に入力する。
それぞれ変調回路3,4の出力するビットストリームを
ヘッドch1及びヘッドch3,ヘッドch2及びヘッ
ドch4に入力する。
【0022】次に、本発明の第1の実施例としての図1
における変調回路3,4について説明する。
における変調回路3,4について説明する。
【0023】図2は変調回路3,4の構成を示すブロッ
ク図である。図2において、デジタル信号処理回路10
2から出力されたデータが24ビットづつ入力端子10
1から入力し、分離回路102によって奇数番目のビッ
ト12個からなるデータ列と、偶数番目のビット12個
からなるデータ列とに分離される。そして、奇数番目の
データ列は12ビットレジスタ103に出力され、偶数
番目のデータ列は12ビットレジスタ104に出力され
る。
ク図である。図2において、デジタル信号処理回路10
2から出力されたデータが24ビットづつ入力端子10
1から入力し、分離回路102によって奇数番目のビッ
ト12個からなるデータ列と、偶数番目のビット12個
からなるデータ列とに分離される。そして、奇数番目の
データ列は12ビットレジスタ103に出力され、偶数
番目のデータ列は12ビットレジスタ104に出力され
る。
【0024】本実施例では、24ビットの入力データに
対して奇数番目のデータ列から処理を行うので、スイッ
チSW1,SW2はまずa側に接続する。レジスタ10
3に記憶された奇数番目のデータ列はスイッチSW1を
介して1Tプリコーダ105に供給され、ここでNRZ
I変調が施される。これは連続して入力される各データ
のEXORを取る処理である。プリコーダ105の出力
はスイッチSW2を介して24ビットレジスタ107に
供給されると共に判定回路106に出力される。
対して奇数番目のデータ列から処理を行うので、スイッ
チSW1,SW2はまずa側に接続する。レジスタ10
3に記憶された奇数番目のデータ列はスイッチSW1を
介して1Tプリコーダ105に供給され、ここでNRZ
I変調が施される。これは連続して入力される各データ
のEXORを取る処理である。プリコーダ105の出力
はスイッチSW2を介して24ビットレジスタ107に
供給されると共に判定回路106に出力される。
【0025】以下、図3を用いて1Tプリコーダ105
及び判定回路106について説明する。
及び判定回路106について説明する。
【0026】図3は1Tプリコーダ105及び判定回路
106の構成を示すブロック図である。図3において、
スイッチSW1からの12ビットのデータ列がEXOR
回路201にシリアルに供給され、1ビットレジスタ2
02から出力された1クロック前のデータとのEXOR
をとって出力される。EXOR回路201の出力は1ビ
ットレジスタ202により1クロック分遅延されて再び
EXOR回路201に帰還されると共に判定回路106
に供給される。
106の構成を示すブロック図である。図3において、
スイッチSW1からの12ビットのデータ列がEXOR
回路201にシリアルに供給され、1ビットレジスタ2
02から出力された1クロック前のデータとのEXOR
をとって出力される。EXOR回路201の出力は1ビ
ットレジスタ202により1クロック分遅延されて再び
EXOR回路201に帰還されると共に判定回路106
に供給される。
【0027】判定回路106において、プリコーダ10
5の12ビットの出力データはEXOR回路207〜2
10及びアップダウンカウンタ210にシリアルに供給
される。また信号発生回路203〜206は多重すべき
パイロット信号の周波数f1,f2におけるsin成分
とcos成分を示す2値の矩形波信号を発生し、各EX
OR回路に207〜210に出力する。EXOR回路2
07〜210は入力された12ビットのデータと各パイ
ロット成分とのEXORをとってアップダウンカウンタ
212〜215に出力する。
5の12ビットの出力データはEXOR回路207〜2
10及びアップダウンカウンタ210にシリアルに供給
される。また信号発生回路203〜206は多重すべき
パイロット信号の周波数f1,f2におけるsin成分
とcos成分を示す2値の矩形波信号を発生し、各EX
OR回路に207〜210に出力する。EXOR回路2
07〜210は入力された12ビットのデータと各パイ
ロット成分とのEXORをとってアップダウンカウンタ
212〜215に出力する。
【0028】アップダウンカウンタ211〜215は入
力データが“1”のとき内部のレジスタを+1とし、入
力データが“0”のときに内部のレジスタを−1として
12ビット分のデータに対する演算結果を成分抽出回路
216〜217に出力する。図4に成分抽出回路の構成
を示す。
力データが“1”のとき内部のレジスタを+1とし、入
力データが“0”のときに内部のレジスタを−1として
12ビット分のデータに対する演算結果を成分抽出回路
216〜217に出力する。図4に成分抽出回路の構成
を示す。
【0029】図4において、アップダウンカウンタ21
2〜215の出力は加算器303及び減算器304に供
給され、ここでそれぞれレジスタ301の出力と演算さ
れる。レジスタ301には、後述するようなこれまでの
演算結果(直前に入力された1コードワードにおける奇
数番目の12ビットデータと更にその前に入力された1
コードワードにおける偶数番目の12ビットデータに対
する演算結果)の履歴が格納されており、加算器303
は入力データとレジスタ301のデータとを加算して絶
対値回路305に出力する。また、減算器304はレジ
スタ301のデータから入力データを減算して絶対値回
路306に出力する。この演算は、直前に入力された1
コードワードの偶数番目の12ビットと現在入力されて
いる奇数番目の12ビットのデータの合計24ビットの
頭にそれぞれ異なるビット(“0”または“1”)を付
加してプリコード(NRZI)を行った場合のアップダ
ウンカウンタ出力とレジスタ301の出力との和を求め
ていることになる。
2〜215の出力は加算器303及び減算器304に供
給され、ここでそれぞれレジスタ301の出力と演算さ
れる。レジスタ301には、後述するようなこれまでの
演算結果(直前に入力された1コードワードにおける奇
数番目の12ビットデータと更にその前に入力された1
コードワードにおける偶数番目の12ビットデータに対
する演算結果)の履歴が格納されており、加算器303
は入力データとレジスタ301のデータとを加算して絶
対値回路305に出力する。また、減算器304はレジ
スタ301のデータから入力データを減算して絶対値回
路306に出力する。この演算は、直前に入力された1
コードワードの偶数番目の12ビットと現在入力されて
いる奇数番目の12ビットのデータの合計24ビットの
頭にそれぞれ異なるビット(“0”または“1”)を付
加してプリコード(NRZI)を行った場合のアップダ
ウンカウンタ出力とレジスタ301の出力との和を求め
ていることになる。
【0030】絶対値回路305,306はそれぞれ入力
データの絶対値を演算して減算器307に出力する。減
算器307は絶対値回路305の出力から絶対値回路3
06の出力を減算して加算器222〜224に出力す
る。
データの絶対値を演算して減算器307に出力する。減
算器307は絶対値回路305の出力から絶対値回路3
06の出力を減算して加算器222〜224に出力す
る。
【0031】成分抽出回路216〜219の出力はそれ
ぞれ加算器222〜224により加算され、加算器22
5に出力される。
ぞれ加算器222〜224により加算され、加算器22
5に出力される。
【0032】アップダウンカウンタ211は前述のアッ
プダウンカウンタと同様に連続して入力される24ビッ
トのデータをそのまま演算し、成分抽出回路220に出
力する。これは入力24ビットデータ中の直流成分を演
算していることになる。成分抽出回路220は入力デー
タに対して同様に演算を行い、結果を加算器225に出
力する。加算器225は加算器224からの出力と成分
抽出回路220からの出力とを加算して符号検査回路2
21に出力する。
プダウンカウンタと同様に連続して入力される24ビッ
トのデータをそのまま演算し、成分抽出回路220に出
力する。これは入力24ビットデータ中の直流成分を演
算していることになる。成分抽出回路220は入力デー
タに対して同様に演算を行い、結果を加算器225に出
力する。加算器225は加算器224からの出力と成分
抽出回路220からの出力とを加算して符号検査回路2
21に出力する。
【0033】符号検査回路221は入力データが正のと
き“1”,負のとき“0”を出力する。
き“1”,負のとき“0”を出力する。
【0034】ここで、本実施例においては各パイロット
信号のsin成分,cos成分の2値の矩形波信号と入
力データとのEXORをとり、この結果をアップダウン
カウンタにて演算している。従って、このアップダウン
カウンタの出力は入力データとパイロット信号成分との
位相差を示していることになる。
信号のsin成分,cos成分の2値の矩形波信号と入
力データとのEXORをとり、この結果をアップダウン
カウンタにて演算している。従って、このアップダウン
カウンタの出力は入力データとパイロット信号成分との
位相差を示していることになる。
【0035】つまり、アップダウンカウンタの出力の絶
対値が小さい場合には各矩形波信号との位相差が小さ
く、また、絶対値が大きい場合には各矩形波信号との位
相差が大きいということである。本実施例ではアップダ
ウンカウンタの出力とレジスタ301との加算結果の絶
対値が小さくなる方を最終的な変調データとして出力す
ることにする。従って、本実施例においては加算器30
3の出力が入力12ビットに制御データ“0”を付加し
てプリコードした場合のデータの処理結果を表してお
り、また、減算器304の出力は制御データ“1”を付
加してプリコードした場合のデータ処理結果を表してい
る。
対値が小さい場合には各矩形波信号との位相差が小さ
く、また、絶対値が大きい場合には各矩形波信号との位
相差が大きいということである。本実施例ではアップダ
ウンカウンタの出力とレジスタ301との加算結果の絶
対値が小さくなる方を最終的な変調データとして出力す
ることにする。従って、本実施例においては加算器30
3の出力が入力12ビットに制御データ“0”を付加し
てプリコードした場合のデータの処理結果を表してお
り、また、減算器304の出力は制御データ“1”を付
加してプリコードした場合のデータ処理結果を表してい
る。
【0036】この奇数番目の12ビットデータ列に対す
るすべての処理が終了すると符号検査回路221の出力
は判定回路106から合成回路109に出力されると共
に、各成分抽出回路216〜220における選択信号s
elとして出力される。図4におけるスイッチ302は
この選択信号に応じて切り換わり、本実施例においては
符号検査回路221の出力が“0”のときa側に接続
し、“1”のときb側に接続する。従って、符号検査回
路221の出力が“0”のときには加算器303の出力
を選択し、“1”のときには減算器304の出力を選択
する。
るすべての処理が終了すると符号検査回路221の出力
は判定回路106から合成回路109に出力されると共
に、各成分抽出回路216〜220における選択信号s
elとして出力される。図4におけるスイッチ302は
この選択信号に応じて切り換わり、本実施例においては
符号検査回路221の出力が“0”のときa側に接続
し、“1”のときb側に接続する。従って、符号検査回
路221の出力が“0”のときには加算器303の出力
を選択し、“1”のときには減算器304の出力を選択
する。
【0037】ここで、符号検査回路221の出力が
“0”ということは、前述のとおり絶対値回路306の
出力の方が絶対値が小さいということである。そして、
本実施例においては絶対値の小さい方のデータである加
算器303の出力を選択してレジスタ301に記憶する
ので、レジスタ301には履歴情報としてパイロット成
分との位相差の少ない方のデータ、つまり各パイロット
信号成分を表す矩形波信号と一致する方のデータが記憶
されていく。ちなみに、スイッチ302で本実施例と逆
のデータを選択するように構成すると、各パイロット信
号とは周波数が同じで逆相のデータになるような制御デ
ータを出力することになる。
“0”ということは、前述のとおり絶対値回路306の
出力の方が絶対値が小さいということである。そして、
本実施例においては絶対値の小さい方のデータである加
算器303の出力を選択してレジスタ301に記憶する
ので、レジスタ301には履歴情報としてパイロット成
分との位相差の少ない方のデータ、つまり各パイロット
信号成分を表す矩形波信号と一致する方のデータが記憶
されていく。ちなみに、スイッチ302で本実施例と逆
のデータを選択するように構成すると、各パイロット信
号とは周波数が同じで逆相のデータになるような制御デ
ータを出力することになる。
【0038】また、奇数番目のデータに対して前述のよ
うな演算が終了すると、スイッチSW1,SW2はb側
に接続すると共に、プリコーダ105内の1ビットレジ
スタ202を“0”に、判定回路106内のアップダウ
ンカウンタ216〜220の値を“0”にリセットす
る。
うな演算が終了すると、スイッチSW1,SW2はb側
に接続すると共に、プリコーダ105内の1ビットレジ
スタ202を“0”に、判定回路106内のアップダウ
ンカウンタ216〜220の値を“0”にリセットす
る。
【0039】そして、残りの偶数番目のデータに対する
演算を行うわけであるが、偶数番目のデータについては
アップダウンカウンタによる演算のみを行う。この理由
については後述する。
演算を行うわけであるが、偶数番目のデータについては
アップダウンカウンタによる演算のみを行う。この理由
については後述する。
【0040】レジスタ104から読み出された偶数番目
のデータは1Tプリコーダ105にて前述のようにNR
ZI変換され、スイッチSW2を介して24ビットレジ
スタ108に記憶される。24ビットレジスタ107,
108はそれぞれ入力した奇数番目のデータ及び偶数番
目のデータを24ビット分、つまり2コードワード分の
データを記憶する。ここで、24ビットレジスタ107
に記憶されている奇数番目の12ビットのデータは入力
24ビットデータのうち制御データを付加してインター
リーブドNRZI変調を行った際に制御データの影響の
及ばないデータであり、また、24ビットレジスタ10
8に記憶されている偶数番目の12ビットデータは制御
データの状態、すなわち制御データが“0”であるか、
あるいは“1”であるかにより変調後の状態が反転する
データである。
のデータは1Tプリコーダ105にて前述のようにNR
ZI変換され、スイッチSW2を介して24ビットレジ
スタ108に記憶される。24ビットレジスタ107,
108はそれぞれ入力した奇数番目のデータ及び偶数番
目のデータを24ビット分、つまり2コードワード分の
データを記憶する。ここで、24ビットレジスタ107
に記憶されている奇数番目の12ビットのデータは入力
24ビットデータのうち制御データを付加してインター
リーブドNRZI変調を行った際に制御データの影響の
及ばないデータであり、また、24ビットレジスタ10
8に記憶されている偶数番目の12ビットデータは制御
データの状態、すなわち制御データが“0”であるか、
あるいは“1”であるかにより変調後の状態が反転する
データである。
【0041】レジスタ107,108から読み出された
データは合成回路109に出力される。図5に合成回路
109の構成を示す。
データは合成回路109に出力される。図5に合成回路
109の構成を示す。
【0042】図5において、12ビットレジスタ407
には今入力されて処理されたデータの1コードワード前
の12ビットの奇数番目のデータがレジスタ107から
入力し、12ビットレジスタ402には同じく今入力さ
れて処理されたデータの1コードワード前の12ビット
の偶数番目のデータが入力する。また、1ビットレジス
タ406には判定回路106から出力された符号検査結
果である1ビットの制御データが入力し、1ビットレジ
スタ406はこの制御データを選択回路405に出力す
る。
には今入力されて処理されたデータの1コードワード前
の12ビットの奇数番目のデータがレジスタ107から
入力し、12ビットレジスタ402には同じく今入力さ
れて処理されたデータの1コードワード前の12ビット
の偶数番目のデータが入力する。また、1ビットレジス
タ406には判定回路106から出力された符号検査結
果である1ビットの制御データが入力し、1ビットレジ
スタ406はこの制御データを選択回路405に出力す
る。
【0043】レジスタ401から読み出された奇数番目
の12ビットデータは選択回路405及び反転回路40
3に出力され、この反転回路403により各ビットが反
転されて選択回路405に出力される。
の12ビットデータは選択回路405及び反転回路40
3に出力され、この反転回路403により各ビットが反
転されて選択回路405に出力される。
【0044】また、レジスタ402から読み出された偶
数番目の12ビットデータは同様に選択回路405及び
反転回路404に出力され、この反転回路404により
各ビットが反転されて選択回路405に出力される。
数番目の12ビットデータは同様に選択回路405及び
反転回路404に出力され、この反転回路404により
各ビットが反転されて選択回路405に出力される。
【0045】更に、選択回路405には後述のように検
査回路110から出力された1ビットの制御データ及
び、遅延回路407により1コードワード分遅延された
現在入力しているデータの1コードワード前の24ビッ
トデータに付加した制御データが入力し、選択回路40
5は判定回路106,遅延回路407からの制御データ
及び検査回路110からの検査結果に応じて、各レジス
タ107,108及び各反転回路403,404の出力
データを選択的に出力する。
査回路110から出力された1ビットの制御データ及
び、遅延回路407により1コードワード分遅延された
現在入力しているデータの1コードワード前の24ビッ
トデータに付加した制御データが入力し、選択回路40
5は判定回路106,遅延回路407からの制御データ
及び検査回路110からの検査結果に応じて、各レジス
タ107,108及び各反転回路403,404の出力
データを選択的に出力する。
【0046】すなわち、偶数番目のデータについては、
判定回路106からの制御データが“0”である場合に
はレジスタ402から読み出したデータをそのまま出力
し、“1”である場合には反転回路404からの反転結
果を出力する。
判定回路106からの制御データが“0”である場合に
はレジスタ402から読み出したデータをそのまま出力
し、“1”である場合には反転回路404からの反転結
果を出力する。
【0047】奇数番目のデータについては、まず、遅延
回路407から出力されている1コードワード前の24
ビットデータに付加した制御データの状態により反転回
路403の出力と12ビットレジスタ401からの出力
とを選択する。
回路407から出力されている1コードワード前の24
ビットデータに付加した制御データの状態により反転回
路403の出力と12ビットレジスタ401からの出力
とを選択する。
【0048】すなわち、12ビットレジスタ401に記
憶されている奇数番目の12ビットデータは、1コード
ワード前の24ビットデータに制御データを付加した2
5ビットデータにおける奇数番目のデータ、つまり直前
の1コードワード24ビットに対して付加した制御デー
タの影響を受けている。本実施例においては前述のよう
に1Tプリコーダ105の初期値を0としてEXORを
とっている。従って、この直前の24ビットに付加した
制御データが1であった場合には、現在の奇数番目のデ
ータの符号をすべて反転しなくてはならない。
憶されている奇数番目の12ビットデータは、1コード
ワード前の24ビットデータに制御データを付加した2
5ビットデータにおける奇数番目のデータ、つまり直前
の1コードワード24ビットに対して付加した制御デー
タの影響を受けている。本実施例においては前述のよう
に1Tプリコーダ105の初期値を0としてEXORを
とっている。従って、この直前の24ビットに付加した
制御データが1であった場合には、現在の奇数番目のデ
ータの符号をすべて反転しなくてはならない。
【0049】従って、選択回路405は遅延回路407
の出力が“1”の場合は、とりあえず反転回路403の
出力を選択する。この“とりあえず”の意味については
後述する。
の出力が“1”の場合は、とりあえず反転回路403の
出力を選択する。この“とりあえず”の意味については
後述する。
【0050】選択回路405から出力された25ビット
データは25ビットレジスタ111及び検査回路110
に出力される。図6は検査回路110の構成を示すブロ
ック図である。
データは25ビットレジスタ111及び検査回路110
に出力される。図6は検査回路110の構成を示すブロ
ック図である。
【0051】図6において、0ラン検出回路501は入
力された25ビットのデータ中の最も長い“0”の連続
数を計数して出力する。また、1ラン検出回路502は
入力された25ビットのデータ中の最も長い“1”の連
続数を計数して出力する。交互ビット検出回路503は
入力された25ビットのデータ中の“0”と“1”とが
交互に並ぶ最大数を計数して出力する。
力された25ビットのデータ中の最も長い“0”の連続
数を計数して出力する。また、1ラン検出回路502は
入力された25ビットのデータ中の最も長い“1”の連
続数を計数して出力する。交互ビット検出回路503は
入力された25ビットのデータ中の“0”と“1”とが
交互に並ぶ最大数を計数して出力する。
【0052】すなわち、合成回路109から入力された
25ビットデータはそれぞれ0ラン検出回路501,1
ラン検出回路502及び交互ビット検出回路503に入
力される。まず、0ラン検出回路501において、入力
データは反転回路510により反転され、切り換え制御
信号としてスイッチ509に出力される。スイッチ50
9はこの制御信号が1のときa端子に接続し、0のとき
b端子に接続する。
25ビットデータはそれぞれ0ラン検出回路501,1
ラン検出回路502及び交互ビット検出回路503に入
力される。まず、0ラン検出回路501において、入力
データは反転回路510により反転され、切り換え制御
信号としてスイッチ509に出力される。スイッチ50
9はこの制御信号が1のときa端子に接続し、0のとき
b端子に接続する。
【0053】スイッチ509の出力は1加算回路511
及び最大値選択回路512に出力される。1加算回路5
11はスイッチ509の出力に1を加算してレジスタ5
08に出力し、レジスタ508は1加算回路511の出
力を保持する。従って、このレジスタ508に記憶され
ているのが入力25ビットデータ中の連続する0の数を
表していることになる。なお、レジスタ508の内容は
25ビットごとにリセットされる。
及び最大値選択回路512に出力される。1加算回路5
11はスイッチ509の出力に1を加算してレジスタ5
08に出力し、レジスタ508は1加算回路511の出
力を保持する。従って、このレジスタ508に記憶され
ているのが入力25ビットデータ中の連続する0の数を
表していることになる。なお、レジスタ508の内容は
25ビットごとにリセットされる。
【0054】最大値選択回路512にはスイッチ509
からの出力データとレジスタ513の出力データが入力
され、その値の大きい方を選択して最大値選択回路50
4に出力する。従って、最大値選択回路512により、
今まで続いた0の数のうち最大のものが出力されること
になる。
からの出力データとレジスタ513の出力データが入力
され、その値の大きい方を選択して最大値選択回路50
4に出力する。従って、最大値選択回路512により、
今まで続いた0の数のうち最大のものが出力されること
になる。
【0055】1ラン検出回路502については、スイッ
チ515が入力データそのものに応じて切り換わる点を
除けば0ラン検出回路501と同様である。
チ515が入力データそのものに応じて切り換わる点を
除けば0ラン検出回路501と同様である。
【0056】交互ビット検出回路503においては、入
力データが遅延回路518及びEXOR回路519に出
力される。EXOR回路519は入力データと、遅延回
路518にて1クロック分遅延されたデータとのEXO
Rをとり、スイッチ522の切り換え制御信号として出
力する。すなわち、このEXOR回路519の出力は交
互ビットが連続する回数を示している。なお、本実施例
において、EXOR回路の初期値として25ビットごと
に0を入力する。以下の動作は前述の各検出回路と同様
である。
力データが遅延回路518及びEXOR回路519に出
力される。EXOR回路519は入力データと、遅延回
路518にて1クロック分遅延されたデータとのEXO
Rをとり、スイッチ522の切り換え制御信号として出
力する。すなわち、このEXOR回路519の出力は交
互ビットが連続する回数を示している。なお、本実施例
において、EXOR回路の初期値として25ビットごと
に0を入力する。以下の動作は前述の各検出回路と同様
である。
【0057】最大値選択回路504は0ラン検出回路5
01と1ラン検出回路502の出力のうち大きい方の値
を選択して、比較回路505,506に出力する。
01と1ラン検出回路502の出力のうち大きい方の値
を選択して、比較回路505,506に出力する。
【0058】比較回路505は最大値選択回路504か
ら供給された値が10以上のとき“1”を出力し、そう
でないときには“0”を出力する。
ら供給された値が10以上のとき“1”を出力し、そう
でないときには“0”を出力する。
【0059】また、比較回路506は交互ビット検出回
路503から出力された値と最大値選択回路504から
出力された値とを比較し、交互ビット検出回路503か
ら出力された値の方が大きい場合には“1”を出力し、
そうでない場合には“0”を出力する。
路503から出力された値と最大値選択回路504から
出力された値とを比較し、交互ビット検出回路503か
ら出力された値の方が大きい場合には“1”を出力し、
そうでない場合には“0”を出力する。
【0060】アンド回路507は比較回路505の出力
と比較回路506とのアンドをとり、合成回路109の
1ビットレジスタ403に出力すると共に制限回路11
2に出力する。
と比較回路506とのアンドをとり、合成回路109の
1ビットレジスタ403に出力すると共に制限回路11
2に出力する。
【0061】制限回路112はアンド回路507の出力
が“0”のとき25ビットレジスタ111の保持するデ
ータをそのまま出力端子113に出力し、“1”のとき
25ビットデータにおける、合成回路109にて付加し
た制御データ1ビットを含む奇数番目のデータのみ反転
して出力端子113に出力する。ここでこのような処理
を行うのは、変調データ中に特定のビットが長期間連続
することを避け、極力直流成分が変調データ中に含まれ
ないようにするためである。
が“0”のとき25ビットレジスタ111の保持するデ
ータをそのまま出力端子113に出力し、“1”のとき
25ビットデータにおける、合成回路109にて付加し
た制御データ1ビットを含む奇数番目のデータのみ反転
して出力端子113に出力する。ここでこのような処理
を行うのは、変調データ中に特定のビットが長期間連続
することを避け、極力直流成分が変調データ中に含まれ
ないようにするためである。
【0062】また、合成回路109の選択回路405に
対してこの検査回路結果を出力し、選択回路405はこ
の検査結果が“0”のときは遅延回路407の出力に応
じて選択した側のデータをそのまま出力し、“1”のと
きは遅延回路407の出力に応じて選択した側と反対側
の出力を選択する。これは、本実施例における出力デー
タは入力された24ビットデータに対してインターリー
ブドNRZI変調を行った結果であり、前述の反転動作
の影響が以降に入力される24ビットのデータ中の奇数
番目のデータに現れるのを補償するためである。
対してこの検査回路結果を出力し、選択回路405はこ
の検査結果が“0”のときは遅延回路407の出力に応
じて選択した側のデータをそのまま出力し、“1”のと
きは遅延回路407の出力に応じて選択した側と反対側
の出力を選択する。これは、本実施例における出力デー
タは入力された24ビットデータに対してインターリー
ブドNRZI変調を行った結果であり、前述の反転動作
の影響が以降に入力される24ビットのデータ中の奇数
番目のデータに現れるのを補償するためである。
【0063】図7に変調された25ビットデータの例を
示す。図7(a)に示した場合は0,1いずれのデータ
の連続数も10未満であるので、そのまま出力する。ま
た、(b)の場合は1が10個連続しているので奇数番
目のビットを反転して出力する。(c)の場合は0と1
の交互の並びが0または1の連続数よりも長いため、そ
のまま出力する。
示す。図7(a)に示した場合は0,1いずれのデータ
の連続数も10未満であるので、そのまま出力する。ま
た、(b)の場合は1が10個連続しているので奇数番
目のビットを反転して出力する。(c)の場合は0と1
の交互の並びが0または1の連続数よりも長いため、そ
のまま出力する。
【0064】ここで、本実施例における変調動作につい
て説明する。
て説明する。
【0065】図8は本実施例における変調動作を説明す
るための図で、入力された24ビットのデータに制御デ
ータ1ビットを付加してた25ビットデータに対してイ
ンターリーブドNRZI変調を施したデータを得る様子
を示している。
るための図で、入力された24ビットのデータに制御デ
ータ1ビットを付加してた25ビットデータに対してイ
ンターリーブドNRZI変調を施したデータを得る様子
を示している。
【0066】図に示したように、本実施例ではまず、奇
数番目のデータをNRZI変調し、その後初期値を0に
リセットして偶数番目のデータをNRZI変調する。こ
の奇数番目のデータのインターリーブドNRZI変調結
果は制御データが“1”か“0”かにかかわらずNRZ
I変調結果と同じであるので、そのまま出力する。
数番目のデータをNRZI変調し、その後初期値を0に
リセットして偶数番目のデータをNRZI変調する。こ
の奇数番目のデータのインターリーブドNRZI変調結
果は制御データが“1”か“0”かにかかわらずNRZ
I変調結果と同じであるので、そのまま出力する。
【0067】これに対し、偶数番目のデータは制御デー
タが“1”か“0”かによってその関係が反転するの
で、判定回路106の判定結果に応じて反転データを出
力するか否かを決定している。
タが“1”か“0”かによってその関係が反転するの
で、判定回路106の判定結果に応じて反転データを出
力するか否かを決定している。
【0068】この制御データの決定方法について図8を
用いて更に詳しく説明する。
用いて更に詳しく説明する。
【0069】図9は本実施例における制御データの決定
方法を説明するための図で、図8と同様に、連続して入
力された2組の24ビットデータから偶数番目の12ビ
ットデータと奇数番目の12ビットデータとを抽出した
場合を示している。
方法を説明するための図で、図8と同様に、連続して入
力された2組の24ビットデータから偶数番目の12ビ
ットデータと奇数番目の12ビットデータとを抽出した
場合を示している。
【0070】図9において、Bが現在入力した24ビッ
トのデータ、Aが1コードワード前の24ビットのデー
タであるとし、この1コードワード前のデータに対して
付加する制御データを決定する場合を考える。
トのデータ、Aが1コードワード前の24ビットのデー
タであるとし、この1コードワード前のデータに対して
付加する制御データを決定する場合を考える。
【0071】前述のように、奇数番目の12ビットのデ
ータの処理が終了するごとに判定回路106におけるア
ップダウンカウンタがリセットされると共に符号検査回
路が動作して制御データを出力する。これは、すなわち
現在入力した24ビットのデータ中の奇数番目のデータ
が処理されたときに、1コードワード前の24ビットの
データに付加する制御データを決定していることにほか
ならない。
ータの処理が終了するごとに判定回路106におけるア
ップダウンカウンタがリセットされると共に符号検査回
路が動作して制御データを出力する。これは、すなわち
現在入力した24ビットのデータ中の奇数番目のデータ
が処理されたときに、1コードワード前の24ビットの
データに付加する制御データを決定していることにほか
ならない。
【0072】つまり、本実施例においては、1コードワ
ード前の24ビットデータに制御データを付加してイン
ターリーブドNRZI変調を行った場合に影響を受ける
データである1コードワード前の24ビットデータ中の
偶数番目のデータ12ビットと現在入力されている24
ビットデータ中の奇数番目のデータ12ビットを抽出
し、これら24ビットのデータに基づいて1コードワー
ド前の24ビットデータに付加する制御データを決定し
ている。
ード前の24ビットデータに制御データを付加してイン
ターリーブドNRZI変調を行った場合に影響を受ける
データである1コードワード前の24ビットデータ中の
偶数番目のデータ12ビットと現在入力されている24
ビットデータ中の奇数番目のデータ12ビットを抽出
し、これら24ビットのデータに基づいて1コードワー
ド前の24ビットデータに付加する制御データを決定し
ている。
【0073】従って、今入力されている24ビットデー
タに付加する制御データは、次に入力される24ビット
データのうち奇数番目の12ビットのデータについての
判別回路106の処理が終了するまで決定されないこと
になる。
タに付加する制御データは、次に入力される24ビット
データのうち奇数番目の12ビットのデータについての
判別回路106の処理が終了するまで決定されないこと
になる。
【0074】以上説明したように、本実施例において
は、入力データに制御データを付加して最終的な25ビ
ットのデータを決定した後に連続する“0”または
“1”の最大数を検出しているので、この連続数を検出
するための検査回路が1つで済み、回路規模を縮小する
ことができる。
は、入力データに制御データを付加して最終的な25ビ
ットのデータを決定した後に連続する“0”または
“1”の最大数を検出しているので、この連続数を検出
するための検査回路が1つで済み、回路規模を縮小する
ことができる。
【0075】また、制御データを付加して2Tプリコー
ドを行った場合に影響を受けるデータとそうでないデー
タとに分離して1Tプリコードを行い、これらのデータ
を制御データの状態に応じて選択的に出力することによ
り2Tプリコードデータを得ているので、回路規模を大
型化することなく効率的にパイロット信号成分を記録デ
ータに多重することができる。
ドを行った場合に影響を受けるデータとそうでないデー
タとに分離して1Tプリコードを行い、これらのデータ
を制御データの状態に応じて選択的に出力することによ
り2Tプリコードデータを得ているので、回路規模を大
型化することなく効率的にパイロット信号成分を記録デ
ータに多重することができる。
【0076】また、本実施例においては、制御データを
付加してプリコードを行った場合に影響を受けるデータ
を2コードワード分抽出し、これらのデータに基づいて
1系統の演算回路にて制御データを決定しているので、
記録信号中のパイロット信号成分をより正確に検出する
ことができる。
付加してプリコードを行った場合に影響を受けるデータ
を2コードワード分抽出し、これらのデータに基づいて
1系統の演算回路にて制御データを決定しているので、
記録信号中のパイロット信号成分をより正確に検出する
ことができる。
【0077】更に、制御データを決定する際にパイロッ
ト信号成分を2値の矩形波で表した信号とのEXORを
とることにより決定しているので、パイロット信号成分
の検出のための演算が極めて簡単になる。
ト信号成分を2値の矩形波で表した信号とのEXORを
とることにより決定しているので、パイロット信号成分
の検出のための演算が極めて簡単になる。
【0078】なお、前述の実施例では、合成回路をレジ
スタ,反転回路及び選択回路で構成したが、これ以外の
構成をとることも可能である。
スタ,反転回路及び選択回路で構成したが、これ以外の
構成をとることも可能である。
【0079】図10は合成回路109の他の構成を示す
ブロック図である。図10において、12ビットレジス
タ401には今入力されて処理されたデータの1コード
ワード前の12ビットの奇数番目のデータがレジスタ1
07から入力し、12ビットレジスタ402には同じく
今入力されて処理されたデータの1コードワード前の1
2ビットの偶数番目のデータが入力する。また、1ビッ
トレジスタ406には判定回路106から出力された符
号検査結果の1ビットデータが入力し、EXOR回路4
10はこの検査結果データとレジスタ402に記憶され
ているデータとのEXORをとりスイッチ412に出力
する。
ブロック図である。図10において、12ビットレジス
タ401には今入力されて処理されたデータの1コード
ワード前の12ビットの奇数番目のデータがレジスタ1
07から入力し、12ビットレジスタ402には同じく
今入力されて処理されたデータの1コードワード前の1
2ビットの偶数番目のデータが入力する。また、1ビッ
トレジスタ406には判定回路106から出力された符
号検査結果の1ビットデータが入力し、EXOR回路4
10はこの検査結果データとレジスタ402に記憶され
ているデータとのEXORをとりスイッチ412に出力
する。
【0080】また、判定回路106から出力された符号
検査結果の1ビットデータは遅延回路407により遅延
されてEXOR回路408に入力される。遅延回路40
7は入力データにおける1コードワード分符号検査結果
を遅延させて出力する。従って、EXOR回路408に
は現在入力されているデータの1コードワード前の24
ビットデータに対して出力された符号検査結果が入力さ
れている。EXOR回路408はこの遅延回路407か
ら出力された符号検査結果と12ビットレジスタ401
からの奇数番目の12ビットデータとのEXORをと
り、順次EXOR回路409に出力する。
検査結果の1ビットデータは遅延回路407により遅延
されてEXOR回路408に入力される。遅延回路40
7は入力データにおける1コードワード分符号検査結果
を遅延させて出力する。従って、EXOR回路408に
は現在入力されているデータの1コードワード前の24
ビットデータに対して出力された符号検査結果が入力さ
れている。EXOR回路408はこの遅延回路407か
ら出力された符号検査結果と12ビットレジスタ401
からの奇数番目の12ビットデータとのEXORをと
り、順次EXOR回路409に出力する。
【0081】ここで符号検査結果を遅延させて、入力デ
ータの奇数番目の12ビットデータとのEXORをとる
のは、前述のように、直前の24ビットデータに対して
制御データ(ここでは符号検査結果としての1ビットデ
ータ)を付加してインターリーブドNRZI変調を施し
た際に、現在入力している24ビットデータに対して制
御データ1ビットを付加した25ビットデータ中の偶数
番目のデータ、つまり制御データを付加する前の24ビ
ットデータ中の奇数番目のデータに対して直前の24ビ
ットデータに付加した制御データの影響が及び、更に本
実施例ではプリコーダ105においてNRZIの初期デ
ータとして0を用いているためである。
ータの奇数番目の12ビットデータとのEXORをとる
のは、前述のように、直前の24ビットデータに対して
制御データ(ここでは符号検査結果としての1ビットデ
ータ)を付加してインターリーブドNRZI変調を施し
た際に、現在入力している24ビットデータに対して制
御データ1ビットを付加した25ビットデータ中の偶数
番目のデータ、つまり制御データを付加する前の24ビ
ットデータ中の奇数番目のデータに対して直前の24ビ
ットデータに付加した制御データの影響が及び、更に本
実施例ではプリコーダ105においてNRZIの初期デ
ータとして0を用いているためである。
【0082】更に、1ビットレジスタ411には検査回
路110から出力された1ビットの制御データが入力
し、EXOR回路409はこの制御データとEXOR回
路408から出力された奇数番目のデータ12ビットと
のEXORをとり、スイッチ412に出力する。
路110から出力された1ビットの制御データが入力
し、EXOR回路409はこの制御データとEXOR回
路408から出力された奇数番目のデータ12ビットと
のEXORをとり、スイッチ412に出力する。
【0083】スイッチ412はこれらEXOR回路40
9,410の出力とレジスタ406からの1ビットの制
御データとを選択して出力する。すなわち、スイッチ4
12は、はじめにc端子に接続して、以降a端子とb端
子とに交互に接続し、今入力された24ビットのデータ
に対して制御データ1ビットを付加したプリコードデー
タを出力する。
9,410の出力とレジスタ406からの1ビットの制
御データとを選択して出力する。すなわち、スイッチ4
12は、はじめにc端子に接続して、以降a端子とb端
子とに交互に接続し、今入力された24ビットのデータ
に対して制御データ1ビットを付加したプリコードデー
タを出力する。
【0084】なお、前述の実施例では2値の矩形波信号
と入力データとのEXORをとったが、これに限らず、
同様の構成にて3値信号や4値信号との相関を検出する
ことにより制御データを決定することも可能である。
と入力データとのEXORをとったが、これに限らず、
同様の構成にて3値信号や4値信号との相関を検出する
ことにより制御データを決定することも可能である。
【0085】また、2コードワード分のデータに基づい
て制御データを決定したが、1コードワードや3コード
ワード以上であってもよい。
て制御データを決定したが、1コードワードや3コード
ワード以上であってもよい。
【0086】更に、前述の実施例では入力データに対し
てインターリーブドNRZI変調を行う場合について説
明したが、これに限らず、制御データの状態により入力
データの少なくとも一部が影響を受けるように変調を行
うものであればどんなものにでも本発明を適用すること
ができ、同様の作用効果を有する。
てインターリーブドNRZI変調を行う場合について説
明したが、これに限らず、制御データの状態により入力
データの少なくとも一部が影響を受けるように変調を行
うものであればどんなものにでも本発明を適用すること
ができ、同様の作用効果を有する。
【0087】
【発明の効果】以上の説明から明らかなように、本発明
では、入力データに対して複数の制御データから選択的
に制御データを付加して所定の変調を行う場合において
変調データの状態に応じてその一部を変更する必要があ
る場合でも、付加する制御データを確定後の変調データ
を用いてる前記変調データの状態を検出しているので、
前記複数の制御データ各々を付加した場合についての状
態の検査を行う必要がない。
では、入力データに対して複数の制御データから選択的
に制御データを付加して所定の変調を行う場合において
変調データの状態に応じてその一部を変更する必要があ
る場合でも、付加する制御データを確定後の変調データ
を用いてる前記変調データの状態を検出しているので、
前記複数の制御データ各々を付加した場合についての状
態の検査を行う必要がない。
【0088】従って、回路を大型化することなく変調後
のデータ中の一部を変更することができる。
のデータ中の一部を変更することができる。
【図1】本発明の実施例としてのデジタルVTRの構成
を示すブロック図である。
を示すブロック図である。
【図2】図1における変調回路の構成を示すブロック図
である。
である。
【図3】図2におけるプリコーダ及び判定回路の構成を
示すブロック図である。
示すブロック図である。
【図4】図3における成分抽出回路の構成を示すブロッ
ク図である。
ク図である。
【図5】図2における合成回路の構成を示すブロック図
である。
である。
【図6】図2における検査回路の構成を示す図である。
【図7】図2における制限回路の動作を説明するための
図である。
図である。
【図8】本発明の実施例における変調動作を説明するた
めの図である。
めの図である。
【図9】本発明の実施例における制御データの決定方法
を説明するための図である。
を説明するための図である。
【図10】図2における合成回路の他の構成を示す図で
ある。
ある。
【図11】従来例の説明図である。
105 1Tプリコーダ 106 判定回路 109 合成回路 110 検査回路 112 制限回路 221 符号検査回路
Claims (9)
- 【請求項1】 所定数の入力データに対して複数の制御
データ中から選択的に前記制御データを付加すると共
に、前記制御データの状態により前記所定数の入力デー
タの少なくとも一部が影響を受けるように前記入力デー
タを変調する変調手段と、 前記変調手段から出力された前記所定数の入力データ及
び前記制御データを用いて、前記変調後の前記入力デー
タ及び前記制御データの状態を検査する検査手段と、 前記検査手段の出力に基づいて、前記変調手段から出力
された前記所定数の入力データ及び前記制御データの少
なくとも一部を変更する変更手段とを備えるデータ処理
装置。 - 【請求項2】 前記入力データ及び制御データはデジタ
ルデータであり、前記検査手段は前記変調手段から出力
された前記所定数の入力データ及び前記制御データにお
いて、連続する0の数を検出する0検出回路と連続する
1の数を検出する1検出回路と0及び1が交互に並ぶ数
を検出する回路とを有することを特徴とする請求項1に
記載のデータ処理装置。 - 【請求項3】 前記変更手段は、前記連続する0または
1の最大数が前記0及び1が交互に並ぶ最大数よりも小
さくなるように前記入力データ及び前記制御データの少
なくとも一部のデータを反転することを特徴とする請求
項2に記載のデータ処理装置。 - 【請求項4】 前記変調手段は更に、前記所定数の入力
データに後続する前記所定数のデータ中の少なくとも一
部が影響を受けるように前記入力データを変調し、 前記所定数の入力データ及び前記所定数の入力データに
後続する前記所定数のデータにおいて前記制御データの
影響を被るデータに基づいて前記入力データ中の特定周
波数成分を検出する検出手段と、 前記検出手段の出力に基づいて前記変調手段にて付加す
る制御データを決定する決定手段とを備えることを特徴
とする請求項1に記載のデータ処理装置。 - 【請求項5】 前記検査手段の出力に応じて、前記入力
データに後続する前記所定数のデータ中の少なくとも一
部を変更するように前記変調手段を制御する制御手段を
備えることを特徴とする請求項4に記載のデータ処理装
置。 - 【請求項6】 前記制御手段は、前記入力データに後続
する前記所定数のデータのうち、前記入力データ及び前
記制御データにおける前記変更手段により変更されたデ
ータの影響を受けるデータを変更するように前記変調手
段を制御することを特徴とする請求項5に記載のデータ
処理装置。 - 【請求項7】 前記変調手段は、2nビットの入力デー
タに1ビットのデータを付加し、この2n+1ビットの
データに対してインターリーブドNRZI変調を行うこ
とを特徴とする請求項1に記載のデータ処理装置。 - 【請求項8】 2nビットの入力データの先頭に1ビッ
トの制御データを付加してインターリーブドNRZI変
調を施す変調手段と、 前記変調手段から出力された2n+1ビットの変調デー
タ中の符号の状態を検査する検査手段と、 前記検査手段の出力に応じて前記2n+1ビットの変調
データ中の奇数番目のn+1ビットのデータの符号を反
転する反転手段とを備えるデータ処理装置。 - 【請求項9】 前記検査手段の出力に応じて前記2nビ
ットの入力データに後続する2n+1ビットのデータ中
の偶数番目のnビットのデータの符号を反転する第2の
反転手段を備える請求項8に記載のデータ処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23304994A JPH0896526A (ja) | 1994-09-28 | 1994-09-28 | データ処理装置 |
US08/531,329 US5859600A (en) | 1994-09-28 | 1995-09-20 | Apparatus for modulating digital data and adding control data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23304994A JPH0896526A (ja) | 1994-09-28 | 1994-09-28 | データ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0896526A true JPH0896526A (ja) | 1996-04-12 |
Family
ID=16949001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23304994A Withdrawn JPH0896526A (ja) | 1994-09-28 | 1994-09-28 | データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0896526A (ja) |
-
1994
- 1994-09-28 JP JP23304994A patent/JPH0896526A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |