JP3609714B2 - 誤り訂正装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、誤り訂正装置に関し、特に、積符号ブロック化されたデータに対して、各方向の符号の誤り訂正を順次行なう誤り訂正装置に関する。
【０００２】
【従来の技術】
デジタル伝送システム、コンピュータの周辺装置などのようにデジタルデータを伝送する環境においては、デジタルデータ伝送の信頼性の向上を図るため、一般に誤り訂正符号が用いられている。特に、最近では、デジタルデータの受信再生側におけるデータ処理能力の向上に伴い、高度な訂正能力を有する誤り訂正符号が用いられるようになってきている。
【０００３】
このような誤り訂正符号の代表的なものとして、符号長・冗長度の大きいロングディスタンスコードの積符号がある。
【０００４】
図１３は、このような積符号がデジタルデータ（情報シンボル）に付加される態様を模式的に示す図である。
【０００５】
図１３を参照して、積符号は、一般に、縦横の異なる方向の誤り訂正符号を組合わせたものである。より特定的には、積符号は、情報シンボルの縦方向に対して付加された外符号のパリティＰＯと、情報シンボルおよびパリティＰＯの横方向に対して付加された内符号のパリティＰＩとから構成される。
【０００６】
それぞれの誤り訂正符号としては、バイト単位の誤り訂正が可能なリード・ソロモン符号（以下、ＲＳ符号と呼ぶ）が用いられることが多い。図１３の例では、ＰＯ方向の誤り訂正符号は、符号長ｎ_０（＝２０８），情報長ｋ_０（＝１９２），最小距離ｄ_０（＝１７）のＲＳ符号であり、ＰＩ方向の誤り訂正符号は、符号長ｎ_ｉ（＝１８２），情報長ｋ_ｉ（＝１７２），最小距離ｄ_ｉ（＝１１）のＲＳ符号である。
【０００７】
なお、ここで、ｄ_ｉ≧２ｔ_ｉ＋１，ｄ_０≧２ｔ_０＋１の関係が成り立っているものとする（ｔ_ｉ，ｔ_０は訂正可能な誤り数）。
【０００８】
このように、２つの方向のＲＳ誤り訂正符号が付加され、かつ積符号ブロック化されたデータを受信再生装置がデコード（誤り訂正）する際には、一般に、各方向の符号の誤り訂正が繰返される。
【０００９】
図１４は、このような第１の従来の誤り訂正装置における誤り訂正処理でのデータの伝送経路を簡単に示したブロック図である。
【００１０】
図１４を参照して、たとえば、ＤＶＤ等から読出されたデジタルデータは、データバス５１を介して、図１３に示したように積符号ブロック化されて一旦バッファメモリ５２に蓄積される。バッファメモリ５２には、複数の積符号ブロックを一度に蓄積するために、４Ｍｂｉｔ以上の大容量のものが用いられるのが一般的である。したがって、バッファメモリ５２としては、大容量、小面積および低コストという理由から、主にダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）や同期型ダイナミック型ランダムアクセスメモリ（以下、ＳＤＲＡＭと呼ぶ）等が用いられる。
【００１１】
そして、バッファメモリ５２からデータが順次読出されて誤り訂正回路５３で、各方向の符号の誤り訂正が行なわれる。リード・ソロモン符号を用いた誤り訂正を行なうためには、次の４つの手順が一般的である。
【００１２】
（１） 受信データからシンドロームを計算する。
（２） シンドロームから誤り位置多項式、誤り評価多項式を求める。
【００１３】
（３） 誤り位置多項式から誤り位置を求める。
（４） 誤り位置多項式、誤り評価多項式および誤り位置から誤り数値を求め、訂正する。
【００１４】
訂正能力の大きいリード・ソロモン符号による誤り訂正では、上述の手順（２）においてシンドロームから誤り位置多項式、誤り評価多項式を求める手法の１つとして、２つの多項式の最大公約数を求めるユークリッド互除法を応用したユークリッドアルゴリズムが知られている。
【００１５】
図１５は、このような誤り訂正回路５３の構成を示す概略ブロック図である。誤り訂正回路５３は、入力データからのシンドロームを計算するためのシンドローム計算回路５４と、シンドロームから誤り位置多項式、誤り評価多項式を求めるためのユークリッド実行回路５５と、誤り位置多項式、誤り評価多項式から誤り位置、誤り数値を求めるチェンサーチ実行回路５６と、誤り位置、誤りの数値により訂正を行なう訂正回路５７とから構成される。
【００１６】
たとえば、図１３の積符号ブロックにおいて、横方向のＰＩ系列のデータに対するシンドローム計算、ユークリッド法による誤り位置多項式と誤り数値多項式の計算およびチェン（Ｃｈｉｅｎ）サーチ法による誤り位置と値の計算が行なわれ、バッファメモリ５２上で誤りが訂正される。
【００１７】
その後、縦方向のＰＯ系列のデータに対するシンドローム計算、ユークリッド法による誤り位置多項式と誤り数値多項式の計算およびチェンサーチ法による誤り位置と値の計算が行なわれ、バッファメモリ５２上で誤りが訂正される。
【００１８】
このような処理を各系列に対して繰返すことにより、情報シンボル内の誤り符号が訂正されていくことになる。一般に、この誤り訂正処理の繰返しの回数が多いほど、訂正可能な誤り符号の数が多くなる。
【００１９】
図１４に示した例では、バッファメモリ５２は、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）等を備える。バッファメモリ５２は、横方向のＰＩ系列のデータにアクセスする場合にはバーストアクセスとなって高速にデータを読込むことができる。しかしながら、縦方向のＰＯ系列のデータにアクセスする場合にはランダムアクセスを必要とするため、データの読出に時間がかかり、その結果、誤り訂正速度が低下するという問題がある。
【００２０】
図１６は、このような問題に対処するための第２の従来の誤り訂正装置の構成を説明するための概略ブロック図である。
【００２１】
図１６に示すように、この第２の従来の誤り訂正装置には、縦、横のいずれの方向のデータにも高速アクセスが可能なスタティック型ランダムアクセスメモリ（以下、ＳＲＡＭと呼ぶ）からなる記憶素子５８が付加される。バッファメモリ５２における横方向のＰＩ系列のデータのアクセスの際に、この記憶素子５８に積符号ブロックのすべてのデータを書込む。つまり、縦方向のＰＯ系列のデータのアクセスは、この記憶素子５８に記憶された積符号ブロックに対して行なうようにすることで、縦方向のＰＯ系列のデータのアクセスも高速に行なえるようにすることが提案されている。
【００２２】
【発明が解決しようとする課題】
しかしながら、図１６に示した従来例にあっては、ＳＲＡＭからなる記憶素子５８の容量が膨大になり、その結果、回路面積および消費電力が増大するという新たな問題がある。
【００２３】
本発明は、このような問題点を解決するためになされたもので、その目的は、記憶素子の容量の増加を抑制した上で、高速な誤り訂正処理を行なうことができる誤り訂正装置を提供することである。
【００２４】
【課題を解決するための手段】
請求項１記載の誤り訂正装置は、異なる方向の誤り訂正符号を付加された積符号ブロックを記憶する第１の記憶回路と、積符号ブロックにおける第１の方向に配列されたデータを第１の記憶手段から受けて、第１の方向に関して誤り訂正処理を行なう第１の誤り訂正演算回路と、第１の誤り訂正手段で訂正されたデータを第１の誤り訂正手段から受けて、積符号ブロックにおける第２の方向に配列されたデータに対する誤り訂正のための処理を逐次行なう第２の誤り訂正演算回路とを備え、第１の誤り訂正演算回路は、積符号ブロックの第１の方向に配列されたデータを有する単位ブロックごとに誤り訂正処理を行ない、第２の誤り訂正演算回路は、第１の誤り訂正演算回路で訂正された単位ブロックごとのデータを順次受けて、積符号ブロックの第２の方向に配列されたデータに対する誤り訂正のための処理を、単位ブロックに含まれるデータごとに分割して行なう。
【００２６】
請求項２記載の誤り訂正装置は、請求項１記載の誤り訂正装置の構成に加えて、前記第２の方向に配列されたデータに対する誤り訂正のための処理は、前記第２の方向に配列されたデータに対するシンドローム計算処理を含み、前記第２の誤り訂正演算回路は、前記シンドローム計算処理を、前記単位ブロックに含まれるデータごとに分割し、かつ前記第２の方向について積算することで行う。
【００２７】
請求項３記載の誤り訂正装置は、請求項２記載の誤り訂正装置の構成に加えて、前記第１の誤り訂正演算回路は、訂正したデータを前記第１の記憶回路に送出するとともに、前記第２の誤り訂正演算回路にも送出する。
【００２８】
請求項４記載の誤り訂正装置は、請求項１記載の誤り訂正装置の構成に加えて、前記第２の誤り訂正演算回路は、前記第２の方向に配列されるデータからなる符号の原始多項式の複数の根にそれぞれ対応して設けられる複数の積算回路を含み、各前記積算回路は、前記第１の誤り訂正演算回路で訂正された前記単位ブロック内のデータを順次一方入力に受ける排他的論理和演算回路と、前記排他的論理和演算回路の出力を、前記単位ブロック内におけるデータの位置に応じて、それぞれ異なるアドレスに格納する第２の記憶回路と、前記排他的論理和演算回路の一方入力に与えられる入力データの前記単位ブロック内の位置に対応し、かつ前記第２の記憶回路にすでに格納されている記憶データと、前記複数の根のうち対応する根とを乗算して、前記排他的論理和演算回路の他方入力に与える乗算回路とを有する。
【００２９】
請求項５記載の誤り訂正装置は、請求項４記載の誤り訂正装置の構成に加えて、前記第２の記憶回路は、前記排他的論理和演算回路の出力を、前記単位ブロック内におけるデータの位置に応じたそれぞれ異なるアドレスに上書きして格納する。
【００３０】
請求項６記載の誤り訂正装置は、請求項４記載の誤り訂正装置の構成に加えて、前記第１の誤り訂正演算回路は、訂正したデータを前記第１の記憶回路に送出するとともに、前記第２の誤り訂正演算回路にも送出する。
【００３１】
請求項７記載の誤り訂正装置は、請求項４記載の誤り訂正装置の構成に加えて、前記誤り訂正符号は、リード・ソロモン符号である。
【００３２】
請求項８記載の誤り訂正装置は、請求項１記載の誤り訂正装置の構成に加えて、前記第１の記憶回路は、前記積符号ブロックにおける第１の方向に配列されたデータに対しバーストアクセスが可能であって、前記積符号ブロックにおける第２の方向に配列されたデータに対し、ランダムアクセスが可能である。
【００３３】
請求項９記載の誤り訂正装置は、請求項１記載の誤り訂正装置の構成に加えて、前記第１の誤り訂正演算回路は、前記積符号ブロックにおける第１の方向に配列されたデータのシンドロームを計算する第１のシンドローム計算回路を含み、前記第２の誤り訂正演算回路は、前記第１の誤り訂正演算回路で訂正された前記単位ブロックごとのデータを順次受けて、前記第２の方向に配列されたデータに対するシンドローム計算処理を、前記単位ブロックに含まれるデータごとに分割し、かつ前記第２の方向について積算することで行う第２のシンドローム計算回路を含む。
【００３４】
請求項１０記載の誤り訂正装置は、請求項９記載の誤り訂正装置の構成に加えて、前記第１のシンドローム計算回路は、前記第１の方向に配列されるデータからなる符号の原始多項式の複数の根にそれぞれ対応して設けられる複数の第１の積算回路を含み、各前記第１の積算回路は、前記第１の記憶回路から読み出された前記単位ブロック内のデータを順次一方入力に受ける第１の排他的論理和演算回路と、前記第１の排他的論理和演算回路の出力を格納する第２の記憶回路と、前記第２の記憶回路にすでに格納されている記憶データと、前記複数の根のうち対応する根とを乗算して、前記第１の排他的論理和演算回路の他方入力に与える第１の乗算回路とを有する。
【００３５】
請求項１１記載の誤り訂正装置は、請求項９記載の誤り訂正装置の構成に加えて、前記第２のシンドローム計算回路は、前記第２の方向に配列されるデータからなる符号の原始多項式の複数の根にそれぞれ対応して設けられる複数の第２の積算回路を含み、各前記第２の積算回路は、前記第１の誤り訂正演算回路で訂正された前記単位ブロック内のデータを順次一方入力に受ける第２の排他的論理和演算回路と、前記第２の排他的論理和演算回路の出力を、前記単位ブロック内におけるデータの位置に応じて、それぞれ異なるアドレスに格納する第３の記憶回路と、前記第２の排他的論理和演算回路の一方入力に与えられる入力データの前記単位ブロック内の位置に対応し、かつ前記第３の記憶回路にすでに格納されている記憶データと、前記複数の根のうち対応する根とを乗算して、前記第２の排他的論理和演算回路の他方入力に与える第２の乗算回路とを有する。
【００３６】
請求項１２記載の誤り訂正装置は、請求項１１記載の誤り訂正装置の構成に加えて、前記第３の記憶回路は、前記第２の排他的論理和演算回路の出力を、前記単位ブロック内におけるデータの位置に応じたそれぞれ異なるアドレスに上書きして格納する。
【００３７】
請求項１３記載の誤り訂正装置は、請求項１１記載の誤り訂正装置の構成に加えて、前記第２の誤り訂正演算回路は、前記第２のシンドローム計算回路による前記積算符号ブロックごとの第２の方向のシンドローム計算結果を一時的に保持する第４の記憶回路をさらに含む。
【００３８】
請求項１４記載の誤り訂正装置は、請求項１３記載の誤り訂正装置の構成に加えて、前記第２の誤り訂正演算回路は、前記第４の記憶回路に格納された第２の方向のシンドローム計算結果に基づいて、前記第２の方向についての前記積符号ブロックの誤り位置および誤り数値の検出と誤り訂正とを行うための第２方向訂正回路をさらに含み、前記第１の誤り訂正演算回路は、前記第２方向訂正回路の演算処理と並行して、次の積符号ブロックに対する誤り訂正処理を行う。
【００３９】
請求項１５記載の誤り訂正装置は、請求項１４記載の誤り訂正装置の構成に加えて、前記第１の誤り訂正演算回路は、訂正したデータを前記第１の記憶回路に送出するとともに、前記第２のシンドローム計算回路にも送出する。
【００４０】
請求項１６記載の誤り訂正装置は、請求項９記載の誤り訂正装置の構成に加えて、前記第１の記憶回路から前記第１の誤り訂正演算回路に至るデータの転送経路途中に、前記第１の誤り訂正演算回路で訂正処理を行なわせるためのデータを単位ブロックごとに個々に記憶する複数の記憶領域を備えた第５の記憶回路と、前記第５の記憶回路に記憶されたデータに対する前記第１の誤り訂正演算回路での誤り訂正処理を、前記単位ブロックごとにパイプライン処理するように制御するための制御手段とをさらに備える。
【００４１】
【発明の実施の形態】
［実施の形態１］
本発明を具体化した第１の実施の形態を図面に基づいて説明する。ただし、従来例と同様の構成部分には同じ符号を用い、その詳細な説明を省略する。
【００４２】
図１は、この発明による誤り訂正装置を用いた光ディスク再生システムの構成を示す概略ブロック図である。すなわち、図１は、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄｉｓｃ）などの光ディスクに対する情報再生システムの一例を示したものである。
【００４３】
図１において、光ディスク１から読出された信号は、読出２値化回路２によってデジタル信号に変換された後、復調・デフォーマット回路４に与えられ、図１３に示したような形態の積符号ブロック化されたデータに復調される。
【００４４】
ここで、図２は、実施の形態１の積符号ブロックの構成を示す図である。図２に示すとおり、実施の形態１の積符号ブロックは、行方向（横方向）に１８２Ｂのデータ（ＣＯＬ１８１〜ＣＯＬ０）と列方向（縦方向）に２０８Ｂのデータ（ＲＯＷ０〜ＲＯＷ２０７）とからなる。すなわち、実施の形態１の積符号ブロックは、１７２Ｂ（ｂｙｔｅｓ）列×１９２行の情報データに、横方向の１０Ｂ（ｂｙｔｅｓ）列×２０８行のパリティＰＩと、縦方向の１７２列×１６Ｂ（ｂｙｔｅｓ）行のパリティＰＯを付加することにより構成されている。
【００４５】
再び、図１に戻って、この図２に示す形態の１ブロック分のデータは、ＳＤＲＡＭからなるバッファメモリ５に格納される。したがって、バッファメモリ５も、横方向のＰＩ系列のデータにアクセスする場合にはバーストアクセスとなって高速にデータを読込むことができる。
【００４６】
一方、サーボ制御回路３は、復調・デフォーマット回路４の出力に基づいて、光ディスク１のドライブ機構（図示せず）をサーボ制御する。復調・デフォーマット回路４およびサーボ制御回路３の動作は、コントローラ８によって制御される。
【００４７】
コントローラ８はさらに、バッファメモリ５に格納された１ブロック分のデータに対するデコード（誤り訂正）命令を誤り訂正回路６に与える。誤り訂正回路６は、この命令に応じて、誤り訂正処理をバッファメモリ５に格納されているデータに施し、コントローラ８へ処理の終了を知らせる。誤り訂正回路６の動作は、コントローラ８によって制御される。
【００４８】
図３は、図１に示した誤り訂正回路６の構成を詳細に示すブロック図である。図３において、誤り訂正回路６は、第１の誤り訂正演算回路９と、第２の誤り訂正演算回路１０と、データバス１１とを備えている。第１の誤り訂正演算回路９は、バッファメモリ５に格納され、かつ積符号ブロック化されているデータに対して、横方向（ＰＩ系列）のラインの符号に対して誤り訂正を行なう。第２の誤り訂正演算回路１０は、第１の誤り訂正演算回路９により訂正された積符号ブロックの縦方向（ＰＯ系列）のラインの符号に対して誤り訂正を行なう。データバス１１は、これらバッファメモリ５、第１の誤り訂正演算回路９および第２の誤り訂正演算回路１０の間でデータのやり取りを行なうために設けられる。
【００４９】
第１の誤り訂正演算回路９は、図１５に示した誤り訂正回路５３の構成において、シンドローム計算回路５４に代えて第１のシンドローム計算回路１２を設けたものであり、その他のユークリッド実行回路５５、チェンサーチ実行回路５６および訂正回路５７の構成は同様である。
【００５０】
図４は、第１のシンドローム計算回路１２の構成を示すブロック図である。
誤りを含んでいる符号列の受信多項式（符号多項式：ｃｏｄｅ ｐｏｌｙｎｏｍｉａｌ）であるｙ（ｘ）を
ｙ（ｘ）＝ｙ_ｍ−１ｘ^ｍ−１＋ｙ_ｍ−２ｘ^ｍ−２＋… …＋ｙ_１ｘ＋ｙ_０
とする。ただし、ｍは受信多項式の項数である。たとえば、図２に示した積符号ブロックでは、ＰＩ系列のラインの符号に対して誤り訂正を行なう場合、ｍ＝１８２となり、ＰＯ系列のラインの符号に対して誤り訂正を行なう場合、ｍ＝２０８となる。
【００５１】
よく知られているように、受信多項式ｙ（ｘ）が上記のように表される場合、シンドロームは、以下の数式（１）で与えられる。
【００５２】
【数１】

【００５３】
ただし、ｔ：訂正可能な誤り数、α：原始多項式（生成多項式）の根である。このシンドロームの計算式を回路で実現したのが第１のシンドローム計算回路１２である。ただし、この場合、上記数式（１）中では、単純な和演算ではなく排他的論理和演算を行なう。
【００５４】
図４を参照して、第１のシンドローム計算回路１２は、排他的論理和回路１２ａｉ（ｉ＝０〜ｎ−１）とレジスタ１２ｂｉと乗算器１２ｃｉとを含む回路を、原始多項式の根α^０、α、…α^ｊ、…α^ｎ−１にそれぞれ対応してｎ個備えている。ここで、原始多項式は、継続するｎ個の数０〜（ｎ−１）をそれぞれべきに持つ、α^０、α、…α^ｊ、…α^ｎ−１を根とする。
【００５５】
すなわち、α^０に対応して設けられる排他的論理和回路１２ａ０は、データｙ１８１〜ｙ０を順次一方入力に受け、レジスタ１２ｂ０は、排他的論理和回路１２ａ０の出力を受けて保持する。乗算器１２ｃ０は、レジスタ１２ｂ０の出力にα^０を乗算し、排他的論理和回路１２ａ０の他方入力に与える。根αの他の累乗に対しても同様の回路が設けられる。
【００５６】
たとえば、実施の形態１のようなＤＶＤフォーマットでは、１０ＢのパリティＰＩを付加することが決められているため、ｎ＝１０（０〜９）であり、数式（１）におけるｊは、０、…、９にそれぞれ相当する。
【００５７】
再び、図３を参照して、第２の誤り訂正演算回路１０は、図１５に示した誤り訂正回路５３の構成において、シンドローム計算回路５４に代えて第２のシンドローム計算回路１３を設けたものであり、その他のユークリッド実行回路５５、チェンサーチ実行回路５６および訂正回路５７の構成は同じである。
【００５８】
図５は、第２の誤り訂正演算回路１０における第２のシンドローム計算回路１３の構成を示すブロック図である。
【００５９】
第２のシンドローム計算回路１３は、数式（１）のシンドローム計算を実現するという機能を有する点では第１のシンドローム計算回路１２と同様である。
【００６０】
図５を参照して、第２のシンドローム計算回路１３は、排他的論理和回路１３ａｎと記憶素子１３ｂｎと乗算器１３ｃｎとからなる回路をｎ個備えている。
排他的論理和回路１３ａｉ（ｉ＝０〜ｎ−１）と記憶素子１３ｂｉと乗算器１３ｃｉとを含む回路を、原始多項式の根αの累乗のα^０、…α^ｊ、…α^ｎ−１にそれぞれ対応してｎ個備えている。
【００６１】
すなわち、α^０に対応して設けられる排他的論理和回路１３ａ０は、データｙ１８１〜ｙ１０を順次一方入力に受け、記憶素子１３ｂ０は、排他的論理和回路１３ａ０の出力を受けて保持する。乗算器１３ｃ０は、記憶素子１３ｂ０の出力にα^０を乗算し、排他的論理和回路１３ａ０の他方入力に与える。根αの他の累乗に対しても同様の回路が設けられる。記憶素子１３ｂ０ ０は、シンドローム計算の途中経過の値を逐次記憶し、かつ、アドレス信号に応じてランダムにアクセス可能なもので、たとえば、スタティック型半導体記憶装置（以下、ＳＲＡＭ）からなる。根αの他の累乗に対しても同様の回路が設けられる。
【００６２】
たとえば、実施の形態１のようなＤＶＤフォーマットでは、１６ＢのＰＯパリティを付加することが決められているため、第２のシンドローム計算回路１３においては、ｎ＝１６（０〜１５）であり、数式（１）におけるｊは、０、…、１５にそれぞれ相当する。
【００６３】
図６は、図３に示した誤り訂正回路６の動作を説明するためのフローチャートである。
【００６４】
以下では、上述したような構成に基づく誤り訂正回路６の誤り訂正動作を、図３および図６に従って説明する。
【００６５】
コントローラ８からデコード命令が誤り訂正回路６に与えられると、誤り訂正回路６は、積符号ブロック化された１ブロック分のデータに対する誤り訂正処理を開始する（ステップＳ１００）。
【００６６】
誤り訂正処理が開始されると、まず、以下に説明するフローにしたがって、バッファメモリ５から第１の誤り訂正演算回路９に、図２におけるＲＯＷ０のＰＩ系列のラインデータが転送され、第１の誤り訂正演算回路９により、ＰＩ系列のライン符号に対する誤り訂正演算が実行される。
【００６７】
すなわち、図３に示したバッファメモリ５から、図２に示す積符号ブロックのＰＩ系列のラインごとにデータｙｉ（ｉ＝１８１〜０）が順次排他的論理和回路１２ａｎ（ｎ＝０〜９）に入力され（ステップＳ１０２）、その演算結果が一旦レジスタ１２ｂｎ（ｎ＝０〜９）に蓄積される。そして、レジスタ１２ｂｎで蓄積されたデータに対し、乗算器１２ｃｎ（ｎ＝０〜９）によりα^ｎ（ｎ＝０〜９）が乗算され、その結果と次のデータｙ（ｉ−１）とが排他的論理和回路１２ｎで演算される。これを繰返すことによりシンドロームが計算される（ステップＳ１０４）。
【００６８】
シンドロームを計算した後は、ユークリッド実行回路５５により、シンドロームから誤り位置多項式、誤り評価多項式を求め（ステップＳ１０６）、チェンサーチ実行回路５６により、誤り位置多項式、誤り評価多項式から誤り位置、誤り数値を求める（ステップＳ１０８）。
【００６９】
そして、バッファメモリ５に記憶されている元データ（訂正前のデータ）が読み出され（ステップＳ１１０）、続いて、排他的論理和回路を含む訂正回路５７によって、バッファメモリ５から読み出された元データ（訂正前のデータ）に対する訂正演算が行なわれる（ステップＳ１１２）。その訂正後のデータが、データバス１１を介してバッファメモリ５に転送されて、バッファメモリ５に格納される（ステップＳ１１４）。
【００７０】
一方、訂正回路５７からの訂正済みのデータは、バッファメモリ５に転送されるのと同時に第２の誤り訂正演算回路１０の第２のシンドローム計算回路１３に転送されて第２のシンドローム計算が実施される（ステップＳ１１６）。
【００７１】
このステップＳ１１６では、第１の誤り訂正演算回路９から、訂正後のＰＩ系列のラインデータｙｉ（ｉ＝１８１〜１０）が順次排他的論理和回路１３ａｎ（ｎ＝０〜１５）に入力され、その演算結果が記憶素子１３ｂｎ（ｎ＝０〜１５）に蓄積される。ただし、ＲＯＷ０のＰＩ系列ラインデータについては、それ以前に記憶素子１３ｂｎ（ｎ＝０〜１５）に蓄積されたデータが存在しないので、そのままの値が記憶素子１３ｂｎに蓄積されることになる。
【００７２】
すなわち、ステップＳ１１６では、図２におけるＲＯＷ０のＰＩ系列ラインデータが第２のシンドローム計算回路１３に入力され、１７２Ｂのデータが記憶素子１３ｂｎに記憶される。
【００７３】
次に、処理が図２に示した最終行のＲＯＷ２０７まで行われたかが、判定される（ステップＳ１１８）。
【００７４】
上述の処理では、ＲＯＷ０に対応した処理が終了しているのみであるから、処理は再びステップＳ１０２に復帰する。
【００７５】
したがって、ステップＳ１０２において、バッファメモリ５から、ＲＯＷ１のＰＩ系列ラインデータが転送され、第１の誤り訂正演算回路９により、ＰＩ系列のラインの符号に対する誤り訂正演算が実行され、ステップＳ１１４において、訂正済みのデータが、データバス１１を介してバッファメモリ５に転送されて、バッファメモリ５上で誤りが訂正される。
【００７６】
ステップＳ１１４において、第１の誤り訂正演算回路９の訂正済みデータは、バッファメモリ５に転送されるのと同時に、第２の誤り訂正演算回路１０の第２のシンドローム計算回路１３に転送される。ここで、図３に示す第２のシンドローム計算回路１３は、まず、ＲＯＷ１のＰＩ系列ラインデータにおけるｙ（１８１）が入力されると、記憶素子１３ｂｎに記憶されているｙ１８１（ＲＯＷ０のＰＩ系列ラインデータ）を読出して乗算器１３ｃｎ（ｎ＝０〜１５）に伝送し、乗算器１３ｂｎによりα^ｎ（ｎ＝０〜１５）を乗算して、その結果と上記ＲＯＷ１のＰＩ系列ラインデータにおけるｙ１８１とを排他的論理和回路１３ａｎで演算し、その値を記憶素子１３ｂｎに記憶されているｙ１８１に対応するデータに上書きする。
【００７７】
以下、同様に、ＲＯＷ１のＰＩ系列ラインデータｙｉが入力されるたびに、記憶素子１３ｂｎから対応するデータを読出して排他的論理和回路１３ａｎで演算し、その値を記憶素子１３ｂｎに記憶されているｙｉに対応するデータに上書きする。このように、記憶素子１３ｂｎにおいては、新しいデータを順次上書きするだけなので、１７２Ｂ（＝１８２Ｂ−１０Ｂ）×ｎ（＝１６）のデータを記憶するだけの極めて少ない記憶容量を備えるだけでよい。
【００７８】
なお、この第２のシンドローム計算回路１３による処理が、特許請求の範囲の欄に記載した「誤り訂正のための処理」に相当する。
【００７９】
以上のステップＳ１０２〜Ｓ１１６の動作を、図２におけるＲＯＷ２０７まで繰返し行なうことにより、積符号ブロックにおけるＰＩ系列の全ラインの符号に対する誤り訂正演算が終了するとともに、ＰＯ系列の全ラインの符号に対するシンドローム計算が終了する。
【００８０】
シンドロームを計算した後は、ユークリッド実行回路５５により、シンドロームから誤り位置多項式、誤り評価多項式を求め（ステップＳ１２０）、チェンサーチ実行回路５６により、誤り位置多項式、誤り評価多項式から誤り位置、誤り数値を求める（ステップＳ１２２）。
【００８１】
そして、バッファメモリ５から該当する符号データを読出し（ステップＳ１２４）、排他的論理和回路を含む訂正回路５７によって、これを訂正した後（ステップＳ１２６）、再びバッファメモリ５に書込む（ステップＳ１２８）。
【００８２】
図７は、誤り訂正回路１０が、積符号ブロックＤｋ（ｋ：自然数）を順次処理する過程を示す概念図である。
【００８３】
実施の形態１の誤り訂正回路１０においては、積符号ブロックＤｋに対する第１の誤り訂正演算および第２のシンドローム計算回路１３の処理が終了し、さらに、第２のユークリッド計算、第２のチェンサーチ、第２の誤り訂正演算までが終了してから、次の積符号ブロックＤ（ｋ＋１）に対する第１の誤り訂正演算および第２のシンドローム計算回路１３の処理が開始される。
【００８４】
以上説明した実施の形態１の誤り訂正装置にあっては、以下のとおりの作用効果を奏することができる。
【００８５】
（１） 記憶素子１３ｂｎは、シンドロームの計算途中経過を記憶するものであり、新たなデータが入力されるたびに順次上書きするように構成しているので、極めて少ない記憶容量を備えるだけでよく、回路面積および消費電力の増加を抑制することができる。
【００８６】
たとえば、ＤＶＤフォーマットで１ブロック分のＰＯ方向のシンドローム計算に必要なデータ量を見積もった場合、図１３に示す記憶素子５８にあっては、
８ｂｉｔ×２０８×１７２＝約２８６ｋｂｉｔ
であり、これに対し実施の形態１の記憶素子１３ｂｎにあっては、
１７２×８ｂｉｔ×１６＝約２２ｋｂｉｔ
であり、記憶素子１３ｂｎとして、従来の約１／１０の記憶容量で済む。
【００８７】
（２） 第１の誤り訂正演算回路９の訂正済みデータを、バッファメモリ５に転送するのと同時に第２の誤り訂正演算回路１０の第２のシンドローム計算回路１３に転送するよう構成したので、バッファメモリ５のアクセス回数が減少し、その分誤り訂正処理の高速化を実現することができる。
【００８８】
たとえば、ＰＩ方向の１ライン分のデータを１回のバーストアクセスですべて読込み、ＰＯ方向の１ライン分のデータは、１回に１バイトずつ読込み、誤り訂正時の書込は１バイトずつ行ない、アクセスに要する時間を４サイクルとし、誤り数がＰＩ、ＰＯそれぞれの方向に８００個と仮定した場合、図１１に示す回路にあっては、各処理に必要なサイクル数は、以下のようになる。
【００８９】
ＰＩ方向の読出に必要なサイクル数（ＰＩＲ）
ＰＩＲ＝（１８２＋４）×２０８＝３８６８８サイクル
ＰＩ方向の誤り訂正に必要なサイクル数（ＰＩＥ）
ＰＩＥ＝８００×（１＋４）＝４０００サイクル
ＰＯ方向の読出に必要なサイクル数（ＰＯＲ）
ＰＯＲ＝（１＋４）×２０８×１７２＝１７８８８０サイクル
ＰＯ方向の誤り訂正に必要なサイクル数（ＰＯＥ）
ＰＯＥ＝８００×（１＋１＋４）＝４８００サイクル
したがって、合計２２６，３６８サイクルを必要とする。
【００９０】
これに対し、実施の形態１の誤り訂正装置にあっては、ＰＯＲが不要（０）となるため、合計４７，４８８サイクルとなり、短時間で処理を行なうことができる。
【００９１】
［実施の形態２］
以下、本発明に係る実施の形態２を図面に基づいて説明する。
【００９２】
図８は、本発明の実施の形態２における誤り訂正回路２０の構成を詳細に示すブロック図である。また、図９は、実施の形態２の第２の誤り訂正演算回路１０の構成を説明するための概略ブロック図である。
【００９３】
実施の形態２の誤り訂正回路２０における第２の誤り訂正演算回路１０が、実施の形態１の第２の誤り訂正演算回路１０と異なるのは、実施の形態２の第２の誤り訂正演算回路１０においては、図９に示すとおり、第２のシンドローム計算回路１３とユークリッド実行回路５５との間に、記憶素子２１を設けたことのみであり、その他の構成は実施の形態１の第２の誤り訂正演算回路１０の構成と同様である。
【００９４】
なお、記憶素子２１は、特に限定されないが、たとえば、ＳＲＡＭからなるものとすることができる。さらに、この記憶素子２１は、図２に示した積符号ブロックについて第２のシンドローム計算回路１３が計算したシンドロームを保持することが可能なだけの記憶容量を有するものとする。
【００９５】
すなわち、実施の形態２にあっては、図６に示した実施の形態１の処理フローにおいて、積符号ブロックＤｋに対して第２のシンドローム計算回路１３で計算したシンドロームを記憶素子２１に一時的に保持させた上で、この記憶素子２１に保持されたデータ（シンドローム）に基づいて、ユークリッド法による誤り位置多項式と誤り数値多項式の計算（ステップＳ１２０）およびチェンサーチ法による誤り位置と誤り数値の計算が行なわれ（ステップＳ１２２）、訂正回路５７により、バッファメモリ５２から該当する符号データを読出し（ステップＳ１２４）、これを訂正した後（ステップＳ１２６）、再びバッファメモリ５に書込む（ステップＳ１２８）。
【００９６】
そして、このステップＳ１２０〜Ｓ１２８の処理を行っている間、第２のシンドローム計算回路１３では、次の積符号ブロックＤ（ｋ＋１）に対するシンドロームの計算を行なう。
【００９７】
図１０は、実施の形態２の誤り訂正回路２０が、積符号ブロックＤｋ（ｋ：自然数）を順次処理する過程を示す概念図である。
【００９８】
図１０において、たとえば、区間ＰＡにおいては、記憶素子２１に記憶された積符号ブロックＤｋについての第２のシンドローム計算の結果の読出し→第２のユークリッド計算→第２のチェンサーチ→第２の誤り訂正という処理と、積符号ブロックＤｋ＋１についての第２のシンドローム計算処理とを並列して行うことが可能である。
【００９９】
なお、記憶素子２１が２バンク構成であれば、例えば、積符号ブロックＤｋについてのシンドロームの読出しと、積符号ブロックＤｋ＋１についてのシンドロームの書込みとを、さらに並列して行うことも可能である。
【０１００】
すなわち、実施の形態２では、ｋ番目の積符号ブロックＤｋに対するＰＯ方向の誤り訂正を行なっている間、（ｋ＋１）番目の積符号ブロックＤ（ｋ＋１）に対するＰＯ方向のシンドロームを並行して計算させることができるので、実施の形態１よりもさらに高速で誤り訂正処理を行なうことができる。
【０１０１】
［実施の形態３］
本発明を具体化した実施の形態３を図面に基づいて説明する。
【０１０２】
図１１は、実施の形態３における誤り訂正回路３０の構成を詳細に示すブロック図である。
【０１０３】
実施の形態３が実施の形態１と異なるのは、バッファメモリ５と第１の誤り訂正演算回路９との間に、記憶素子３１を設けたことのみであり、その他の構成は実施の形態１の誤り訂正回路１０の構成と同様である。また、記憶素子３１の内部は、４個のバンク３２ａ〜３２ｄに区分けされ、各バンクは互いに独立に、データの書込みおよび読出しができるものとする。ここで、記憶素子３１は、特に限定されないが、たとえば、４バンク構成のＳＲＡＭからなるものとすることができる。
【０１０４】
図１１に示したような構成とすることにより、実施の形態３の誤り訂正回路３０は、コントローラ８の制御に従って、積符号ブロック化された１ブロック分のデータを、１ライン分のデータ単位ごとに、第１の誤り訂正演算回路９においてパイプライン処理するという特徴を有する。
【０１０５】
図１２は、誤り訂正回路３０の動作を説明するための概念図である。
以下、図１１および図１２を参照して誤り訂正回路３０の動作を説明する。
【０１０６】
コントローラ８からデコード命令が誤り訂正回路３０に与えられると、誤り訂正回路３０は、積符号ブロック化された１ブロック分のデータに対する誤り訂正処理を開始する。
【０１０７】
まず、ステージ１では、バッファメモリ５から記憶素子３１のバンク３２ａに、図２におけるＲＯＷ０のＰＩ系列ラインデータが転送される。
【０１０８】
次のステージ２では、以下の動作が並行処理される。
ｉ） バッファメモリ５から記憶素子３１のバンク３２ｂに、図２におけるＲＯＷ１のＰＩ系列ラインデータが転送される。
【０１０９】
ｉｉ） バンク３２ａから第１のシンドローム計算回路１２にＲＯＷ０のＰＩ系列ラインデータが転送されて、実施の形態１と同様にシンドロームの計算が行なわれる。
【０１１０】
次のステージ３では、以下の動作が並行処理される。
ｉｉｉ） バッファメモリ５から記憶素子３１のバンク３２ｃに、図２におけるＲＯＷ２のＰＩ系列ラインデータが転送される。
【０１１１】
ｉｖ） バンク３２ｂから第１のシンドローム計算回路１２にＲＯＷ１のＰＩ系列ラインデータが転送されてシンドロームの計算が行なわれる。
【０１１２】
ｖ） 第１のシンドローム計算回路１２からユークリッド実行回路５５に、ＲＯＷ０のＰＩ系列のラインデータのシンドロームが転送されて、誤り位置多項式、誤り評価多項式が求められる。
【０１１３】
次のステージ４では、以下の動作が並行処理される。
ｖｉ） バッファメモリ５から記憶素子３１のバンク３２ｄに、図２におけるＲＯＷ３のＰＩ系列ラインデータが転送される。
【０１１４】
ｖｉｉ） バンク３２ｃから第１のシンドローム計算回路１２にＲＯＷ２のＰＩ系列ラインデータが転送されてシンドロームの計算が行なわれる。
【０１１５】
ｖｉｉｉ） 第１のシンドローム計算回路１２からユークリッド実行回路５５に、ＲＯＷ１のＰＩ系列のラインデータのシンドロームが転送されて、誤り位置多項式、誤り評価多項式が求められる。
【０１１６】
ｉｘ） ユークリッド実行回路５５からチェンサーチ実行回路５６に、ＲＯＷ０のＰＩ系列ラインデータの誤り位置多項式、誤り評価多項式が転送されて、誤り位置、誤り数値が求められ、さらに、記憶素子３１のバンク３２ａからデータが読み出されて訂正回路５７により訂正が行なわれる。
【０１１７】
次のステージ５では、以下の動作が並行処理される。
ｘ） バッファメモリ５から記憶素子３１のバンク３２ａに、図２におけるＲＯＷ４のＰＩ系列ラインデータが転送される。
【０１１８】
ｘｉ） バンク３２ｄから第１のシンドローム計算回路１２にＲＯＷ３のＰＩ系列ラインデータが転送されてシンドロームの計算が行なわれる。
【０１１９】
ｘｉｉ） 第１のシンドローム計算回路１２からユークリッド実行回路５５に、ＲＯＷ２のＰＩ系列ラインデータのシンドロームが転送されて、誤り位置多項式、誤り評価多項式が求められる。
【０１２０】
ｘｉｉｉ） ユークリッド実行回路５５からチェンサーチ実行回路５６に、ＲＯＷ１のＰＩ系列ラインデータの誤り位置多項式、誤り評価多項式が転送されて、誤り位置、誤り数値が求められ、さらに記憶素子３１のバンク３２ｂからデータが読み出されて訂正回路５７により訂正が行なわれる。
【０１２１】
なお、訂正回路５７からの訂正済みデータは、バッファメモリ５に転送されるのと同時に第２の誤り訂正演算回路１０の第２のシンドローム計算回路１３に転送される。
【０１２２】
それ以後の第２の誤り訂正演算回路１０の動作は、図６に示した実施の形態１におけるステップＳ１１６〜ステップＳ１２８の動作と同様である。
【０１２３】
なお、ステージ６以降も、上記ステージ５と同様に、ＰＩ系列ラインデータを単位としてパイプライン処理が行なわれる。
【０１２４】
以上のとおり、実施の形態３においては、４個のバンク３２ａ〜３２ｄを持つ記憶素子３１に必要なデータを備えることにより、バッファメモリ５に頻繁にアクセスすることなく、パイプライン処理を効率よく動作させることができる。その結果、より高速な誤り訂正処理を行なうことができる。
【０１２５】
なお、実施の形態３にあっては、４段パイプライン動作を行なわせたが、これに限定されるものではなく、パイプラインの段数および記憶素子３１内のバンクの数は、誤り訂正回路３０の仕様に応じて適宜決定される。
【０１２６】
なお、第２の実施例と同様に、さらに記憶素子２１を設ける構成としてもよい。
【０１２７】
また、第１の誤り訂正演算回路９だけでなく、第２の誤り訂正演算回路１０における処理も含めたパイプライン制御を行なってもよい。
【０１２８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２９】
【発明の効果】
本発明にあっては、以上説明したとおり、回路面積および消費電力の増加を抑制しつつ、高速な誤り訂正処理を行なうことができる誤り訂正装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の誤り訂正回路を用いた光ディスク再生システムの構成を示す概略ブロック図である。
【図２】実施の形態１における積符号ブロックの説明図である。
【図３】実施の形態１における誤り訂正回路６の構成を示す概略ブロック図である。
【図４】実施の形態１における第１のシンドローム計算回路１２の概略を示すブロック図である。
【図５】実施の形態１における第２のシンドローム計算回路１３の概略を示すブロック図である。
【図６】図３に示した誤り訂正回路６の動作を説明するためのフローチャートである。
【図７】誤り訂正回路１０が、積符号ブロックＤｋ（ｋ：自然数）を順次処理する過程を示す概念図である。
【図８】実施の形態２における誤り訂正回路２０の構成を示す概略ブロック図である。
【図９】実施の形態２における第２の誤り訂正演算回路１０の概略を示すブロック図である。
【図１０】実施の形態２の誤り訂正回路２０が、積符号ブロックＤｋ（ｋ：自然数）を順次処理する過程を示す概念図である。
【図１１】実施の形態３における誤り訂正回路３０の構成を示すブロック図である。
【図１２】実施の形態３における誤り訂正回路３０の動作を説明するためのタイミングチャートである。
【図１３】積符号がデジタルデータに付加される態様を模式的に示す図である。
【図１４】第１の従来の誤り訂正装置における誤り訂正処理でのデータの伝送経路を簡単に示したブロック図である。
【図１５】一般的な誤り訂正回路の概略を示すブロック図である。
【図１６】第２の従来例における誤り訂正装置の概略を示すブロック図である。
【符号の説明】
１ 光ディスク、２ 読出２値化回路、３ サーボ制御回路、４ 復調・デフォーマット回路、５ バッファメモリ、６，２０，３０ 誤り訂正回路、７ 出力インターフェイス回路、８ コントローラ、９ 第１の誤り訂正演算回路、１０ 第２の誤り訂正演算回路、１１ データバス、１２ 第１のシンドローム計算回路、１３ 第２のシンドローム計算回路、２１，３１ 記憶素子、３２ バンク、５５ ユークリッド演算回路、５６ チェンサーチ実行回路、５７ 訂正回路。

Claims (16)

1. 異なる方向の誤り訂正符号を付加された積符号ブロックを記憶する第１の記憶回路と、
   前記積符号ブロックにおける第１の方向に配列されたデータを前記第１の記憶手段から受けて、前記第１の方向に関して誤り訂正処理を行なう第１の誤り訂正演算回路と、
   前記第１の誤り訂正手段で訂正されたデータを前記第１の誤り訂正手段から受けて、前記積符号ブロックにおける第２の方向に配列されたデータに対する誤り訂正のための処理を逐次行なう第２の誤り訂正演算回路とを備え、
   前記第１の誤り訂正演算回路は、前記積符号ブロックの第１の方向に配列されたデータを有する単位ブロックごとに誤り訂正処理を行ない、
   前記第２の誤り訂正演算回路は、前記第１の誤り訂正演算回路で訂正された前記単位ブロックごとのデータを順次受けて、前記積符号ブロックの第２の方向に配列されたデータに対する誤り訂正のための処理を、前記単位ブロックに含まれるデータごとに分割して行なう、誤り訂正装置。
2. 前記第２の方向に配列されたデータに対する誤り訂正のための処理は、前記第２の方向に配列されたデータに対するシンドローム計算処理を含み、
   前記第２の誤り訂正演算回路は、前記シンドローム計算処理を、前記単位ブロックに含まれるデータごとに分割し、かつ前記第２の方向について積算することで行う、請求項１に記載の誤り訂正装置。
3. 前記第１の誤り訂正演算回路は、訂正したデータを前記第１の記憶回路に送出するとともに、前記第２の誤り訂正演算回路にも送出する、請求項２に記載の誤り訂正装置。
4. 前記第２の誤り訂正演算回路は、前記第２の方向に配列されるデータからなる符号の原始多項式の複数の根にそれぞれ対応して設けられる複数の積算回路を含み、
   各前記積算回路は、
   前記第１の誤り訂正演算回路で訂正された前記単位ブロック内のデータを順次一方入力に受ける排他的論理和演算回路と、
   前記排他的論理和演算回路の出力を、前記単位ブロック内におけるデータの位置に応じて、それぞれ異なるアドレスに格納する第２の記憶回路と、
   前記排他的論理和演算回路の一方入力に与えられる入力データの前記単位ブロック内の位置に対応し、かつ前記第２の記憶回路にすでに格納されている記憶データと、前記複数の根のうち対応する根とを乗算して、前記排他的論理和演算回路の他方入力に与える乗算回路とを有する、請求項１に記載の誤り訂正装置。
5. 前記第２の記憶回路は、前記排他的論理和演算回路の出力を、前記単位ブロック内におけるデータの位置に応じたそれぞれ異なるアドレスに上書きして格納する、請求項４に記載の誤り訂正装置。
6. 前記第１の誤り訂正演算回路は、訂正したデータを前記第１の記憶回路に送出するとともに、前記第２の誤り訂正演算回路にも送出する、請求項４に記載の誤り訂正装置。
7. 前記誤り訂正符号は、リード・ソロモン符号である、請求項４に記載の誤り訂正装置。
8. 前記第１の記憶回路は、前記積符号ブロックにおける第１の方向に配列されたデータに対しバーストアクセスが可能であって、前記積符号ブロックにおける第２の方向に配列されたデータに対し、ランダムアクセスが可能である、請求項１に記載の誤り訂正装置。
9. 前記第１の誤り訂正演算回路は、前記積符号ブロックにおける第１の方向に配列されたデータのシンドロームを計算する第１のシンドローム計算回路を含み、
   前記第２の誤り訂正演算回路は、前記第１の誤り訂正演算回路で訂正された前記単位ブロックごとのデータを順次受けて、前記第２の方向に配列されたデータに対するシンドローム計算処理を、前記単位ブロックに含まれるデータごとに分割し、かつ前記第２の方向について積算することで行う第２のシンドローム計算回路を含む、請求項１に記載の誤り訂正装置。
10. 前記第１のシンドローム計算回路は、前記第１の方向に配列されるデータからなる符号の原始多項式の複数の根にそれぞれ対応して設けられる複数の第１の積算回路を含み、
    各前記第１の積算回路は、
    前記第１の記憶回路から読み出された前記単位ブロック内のデータを順次一方入力に受ける第１の排他的論理和演算回路と、
    前記第１の排他的論理和演算回路の出力を格納する第２の記憶回路と、
    前記第２の記憶回路にすでに格納されている記憶データと、前記複数の根のうち対応する根とを乗算して、前記第１の排他的論理和演算回路の他方入力に与える第１の乗算回路とを有する、請求項９に記載の誤り訂正装置。
11. 前記第２のシンドローム計算回路は、前記第２の方向に配列されるデータからなる符号の原始多項式の複数の根にそれぞれ対応して設けられる複数の第２の積算回路を含み、
    各前記第２の積算回路は、
    前記第１の誤り訂正演算回路で訂正された前記単位ブロック内のデータを順次一方入力に受ける第２の排他的論理和演算回路と、
    前記第２の排他的論理和演算回路の出力を、前記単位ブロック内におけるデータの位置に応じて、それぞれ異なるアドレスに格納する第３の記憶回路と、
    前記第２の排他的論理和演算回路の一方入力に与えられる入力データの前記単位ブロック内の位置に対応し、かつ前記第３の記憶回路にすでに格納されている記憶データと、前記複数の根のうち対応する根とを乗算して、前記第２の排他的論理和演算回路の他方入力に与える第２の乗算回路とを有する、請求項９に記載の誤り訂正装置。
12. 前記第３の記憶回路は、前記第２の排他的論理和演算回路の出力を、前記単位ブロック内におけるデータの位置に応じたそれぞれ異なるアドレスに上書きして格納する、請求項１１に記載の誤り訂正装置。
13. 前記第２の誤り訂正演算回路は、
    前記第２のシンドローム計算回路による前記積算符号ブロックごとの第２の方向のシンドローム計算結果を一時的に保持する第４の記憶回路をさらに含む、請求項１１に記載の誤り訂正装置。
14. 前記第２の誤り訂正演算回路は、
    前記第４の記憶回路に格納された第２の方向のシンドローム計算結果に基づいて、前記第２の方向についての前記積符号ブロックの誤り位置および誤り数値の検出と誤り訂正とを行うための第２方向訂正回路をさらに含み、
    前記第１の誤り訂正演算回路は、前記第２方向訂正回路の演算処理と並行して、次の積符号ブロックに対する誤り訂正処理を行う、請求項１３に記載の誤り訂正装置。
15. 前記第１の誤り訂正演算回路は、訂正したデータを前記第１の記憶回路に送出するとともに、前記第２のシンドローム計算回路にも送出する、請求項１４に記載の誤り訂正装置。
16. 前記第１の記憶回路から前記第１の誤り訂正演算回路に至るデータの転送経路途中に、前記第１の誤り訂正演算回路で訂正処理を行なわせるためのデータを単位ブロックごとに個々に記憶する複数の記憶領域を備えた第５の記憶回路と、
    前記第５の記憶回路に記憶されたデータに対する前記第１の誤り訂正演算回路での誤り訂正処理を、前記単位ブロックごとにパイプライン処理するように制御するための制御手段とをさらに備える、請求項９に記載の誤り訂正装置。

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