JPH0555926A - 誤り訂正装置 - Google Patents
誤り訂正装置Info
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- JPH0555926A JPH0555926A JP21548291A JP21548291A JPH0555926A JP H0555926 A JPH0555926 A JP H0555926A JP 21548291 A JP21548291 A JP 21548291A JP 21548291 A JP21548291 A JP 21548291A JP H0555926 A JPH0555926 A JP H0555926A
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- JP
- Japan
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- syndrome
- memory
- data
- error
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 シンドローム・メモリからのシンドロームの
読み出し回数を減らす。 【構成】 シンドローム計算回路76,78により計算
されたシンドロームは、シンドローム・メモリ80に記
憶される。オア回路82は計算されたシンドロームの全
ビットの論理和をとり、その結果がフラグ情報してフラ
グ・メモリ84に記憶される。誤り検出訂正処理回路8
6は、フラグ・メモリ84が立っている行又は列につい
て、シンドローム・メモリ80からシンドロームを読み
出し、データ・メモリ72に記憶される誤ったデータを
書き換える。
読み出し回数を減らす。 【構成】 シンドローム計算回路76,78により計算
されたシンドロームは、シンドローム・メモリ80に記
憶される。オア回路82は計算されたシンドロームの全
ビットの論理和をとり、その結果がフラグ情報してフラ
グ・メモリ84に記憶される。誤り検出訂正処理回路8
6は、フラグ・メモリ84が立っている行又は列につい
て、シンドローム・メモリ80からシンドロームを読み
出し、データ・メモリ72に記憶される誤ったデータを
書き換える。
Description
【0001】
【産業上の利用分野】本発明は、誤り訂正装置に関し、
より具体的には多重符号化誤り訂正符号により誤りを訂
正する誤り訂正装置に関する。
より具体的には多重符号化誤り訂正符号により誤りを訂
正する誤り訂正装置に関する。
【0002】
【従来の技術】データ伝送方式では、伝送データに例え
ば図2に示すように、横方向(C1)及び縦方向(C
2)において符号長(n1,k1),(n2,k2)で
2重符号化し、誤り訂正符号を付加して伝送路を伝送す
る。
ば図2に示すように、横方向(C1)及び縦方向(C
2)において符号長(n1,k1),(n2,k2)で
2重符号化し、誤り訂正符号を付加して伝送路を伝送す
る。
【0003】図3は、誤り訂正装置の従来例の構成ブロ
ック図を示す。ここでは、誤り訂正符号の符号長が(n
1−k1=3,n2−k2=3)で、1訂正処理を行な
う場合を例に説明する。入力端子10には、2重符号化
リードソロモン符号が付加されたデータが伝送路を介し
て入力する。この入力データは、例えば8ビットのデー
タ・ブロック単位でデータ・メモリ12に書き込まれて
いく。データ・メモリ12へのデータ書き込みと同時
に、シンドローム計算回路16,18がそれぞれC1,
C2方向のシンドロームの計算を開始する。
ック図を示す。ここでは、誤り訂正符号の符号長が(n
1−k1=3,n2−k2=3)で、1訂正処理を行な
う場合を例に説明する。入力端子10には、2重符号化
リードソロモン符号が付加されたデータが伝送路を介し
て入力する。この入力データは、例えば8ビットのデー
タ・ブロック単位でデータ・メモリ12に書き込まれて
いく。データ・メモリ12へのデータ書き込みと同時
に、シンドローム計算回路16,18がそれぞれC1,
C2方向のシンドロームの計算を開始する。
【0004】C1のシンドローム計算回路16は、加算
器20,22,24、1データ分の遅延量の1データ遅
延器26,28,30、係数αの乗算器32、及び係数
α2の乗算器34からなり、受信データをWi、生成多
項式の根をαmとすると、以下の式(1),(2),
(3)に従い、シンドロームS0,S1,S2を計算す
る。
器20,22,24、1データ分の遅延量の1データ遅
延器26,28,30、係数αの乗算器32、及び係数
α2の乗算器34からなり、受信データをWi、生成多
項式の根をαmとすると、以下の式(1),(2),
(3)に従い、シンドロームS0,S1,S2を計算す
る。
【0005】 また、 C2のシンドローム計算回路18は、加算器3
6,38,40、1データ分の1データ遅延器42,4
4,46、係数αの乗算器48及び係数α2の乗算器5
0の他に、縦方向での演算のための1ライン遅延器5
2,54,56を具備し、シンドローム計算回路16と
同様に、式(1),(2),(3)に従いシンドローム
S0,S1,S2を計算する。
6,38,40、1データ分の1データ遅延器42,4
4,46、係数αの乗算器48及び係数α2の乗算器5
0の他に、縦方向での演算のための1ライン遅延器5
2,54,56を具備し、シンドローム計算回路16と
同様に、式(1),(2),(3)に従いシンドローム
S0,S1,S2を計算する。
【0006】シンドローム計算回路14,16により計
算されたシンドロームは順次、シンドローム・メモリ5
8に書き込まれる。シンドローム・メモリ58により後
述のようにシンドロームの書き換えが行なわれる。これ
により並列処理が可能になる。
算されたシンドロームは順次、シンドローム・メモリ5
8に書き込まれる。シンドローム・メモリ58により後
述のようにシンドロームの書き換えが行なわれる。これ
により並列処理が可能になる。
【0007】入力データのデータ・メモリ12への書き
込み、及びC1,C2のシンドロームのシンドローム・
メモリ58への書き込みが完了すると、誤り検出訂正処
理回路60が、シンドローム・メモリ58からシンドロ
ームS0,S1,S2を順次読み出し、誤りを検出訂正
する。具体的には、少なくとも1つのシンドロームが”
0”でない場合、S0〜S2により誤りの位置及び大き
さを算出し、その結果によりデータ・メモリ12上の入
力データ中の誤ったデータを書き換える。この誤り検出
訂正動作をC1,C2について順次行なう。
込み、及びC1,C2のシンドロームのシンドローム・
メモリ58への書き込みが完了すると、誤り検出訂正処
理回路60が、シンドローム・メモリ58からシンドロ
ームS0,S1,S2を順次読み出し、誤りを検出訂正
する。具体的には、少なくとも1つのシンドロームが”
0”でない場合、S0〜S2により誤りの位置及び大き
さを算出し、その結果によりデータ・メモリ12上の入
力データ中の誤ったデータを書き換える。この誤り検出
訂正動作をC1,C2について順次行なう。
【0008】但し、C1方向の誤り訂正動作によりデー
タ・メモリ12に記憶される入力データを書き換えた場
合、その書き換えたデータに対するC2のシンドローム
の値が違ってくる。従って、C1側の訂正動作終了時
に、C1により訂正されたデータの誤りの大きさとその
データのC2側の誤り位置の積を、そのデータのC2側
の元のシンドロームに加算し、シンドローム・メモリ5
8の記憶値を書き換える。これにより、C1,C2のシ
ンドロームの計算を同時に行なっても正確な誤り訂正を
行なえる。
タ・メモリ12に記憶される入力データを書き換えた場
合、その書き換えたデータに対するC2のシンドローム
の値が違ってくる。従って、C1側の訂正動作終了時
に、C1により訂正されたデータの誤りの大きさとその
データのC2側の誤り位置の積を、そのデータのC2側
の元のシンドロームに加算し、シンドローム・メモリ5
8の記憶値を書き換える。これにより、C1,C2のシ
ンドロームの計算を同時に行なっても正確な誤り訂正を
行なえる。
【0009】このようなC1,C2による誤り訂正処理
が何度か行なわれた後、データ・メモリ12からデータ
が読み出され、出力端子14から出力される。タイミン
グ制御回路62が、以上の動作のタイミングを制御す
る。
が何度か行なわれた後、データ・メモリ12からデータ
が読み出され、出力端子14から出力される。タイミン
グ制御回路62が、以上の動作のタイミングを制御す
る。
【0010】
【発明が解決しようとする課題】上述の従来例では、入
力データに誤りが発生してもしなくても、常にシンドロ
ーム・メモリ58から誤り検出訂正処理回路60にシン
ドロームを読み出し、転送する。その回数は、C1,C
2で1度づつの訂正処理を行なう場合でも、3(n1+
n2)回となる。例えば、磁気記録再生の場合には、通
常の動作状態でビット・エラー・レートは10-5程度で
あり、誤り検出訂正処理回路60はほとんど無駄な処理
に時間を費やしていることになる。
力データに誤りが発生してもしなくても、常にシンドロ
ーム・メモリ58から誤り検出訂正処理回路60にシン
ドロームを読み出し、転送する。その回数は、C1,C
2で1度づつの訂正処理を行なう場合でも、3(n1+
n2)回となる。例えば、磁気記録再生の場合には、通
常の動作状態でビット・エラー・レートは10-5程度で
あり、誤り検出訂正処理回路60はほとんど無駄な処理
に時間を費やしていることになる。
【0011】これは、例えばハイビジョン信号のように
大量データを高速処理しなければならない場合に、誤り
訂正復号処理能力を実質的に低減することになり、改善
が望まれている。
大量データを高速処理しなければならない場合に、誤り
訂正復号処理能力を実質的に低減することになり、改善
が望まれている。
【0012】そこで本発明は、実質的により高速に動作
する誤り訂正装置を提示することを目的とする。
する誤り訂正装置を提示することを目的とする。
【0013】
【課題を解決するための手段】本発明に係る誤り訂正装
置は、入力データを記憶するデータ・メモリと、当該デ
ータ・メモリと並列に接続されており、入力データに付
加された多重誤り訂正符号のそれぞれについてシンドロ
ームを計算する複数のシンドローム計算手段と、当該複
数のシンドローム計算手段により計算されたシンドロー
ムを記憶するシンドローム・メモリと、当該シンドロー
ム・メモリと並列に接続されており、当該複数のシンド
ローム計算手段により計算されたシンドロームが誤りの
存在を示すか否かのフラグ情報を記憶するフラグ・メモ
リと、当該フラグ・メモリに記憶されるフラグが誤りの
存在を示す場合に、当該シンドローム・メモリに記憶さ
れるシンドロームを読み出し、当該データ・メモリの誤
りデータを書き換える誤り検出訂正処理手段とからなる
ことを特徴とする。
置は、入力データを記憶するデータ・メモリと、当該デ
ータ・メモリと並列に接続されており、入力データに付
加された多重誤り訂正符号のそれぞれについてシンドロ
ームを計算する複数のシンドローム計算手段と、当該複
数のシンドローム計算手段により計算されたシンドロー
ムを記憶するシンドローム・メモリと、当該シンドロー
ム・メモリと並列に接続されており、当該複数のシンド
ローム計算手段により計算されたシンドロームが誤りの
存在を示すか否かのフラグ情報を記憶するフラグ・メモ
リと、当該フラグ・メモリに記憶されるフラグが誤りの
存在を示す場合に、当該シンドローム・メモリに記憶さ
れるシンドロームを読み出し、当該データ・メモリの誤
りデータを書き換える誤り検出訂正処理手段とからなる
ことを特徴とする。
【0014】
【作用】上記手段により、データが入力されると同時に
シンドロームが計算され、誤りの有無も同時に判定され
記憶されることになる。そして、シンドローム・メモリ
からシンドロームを読み出すのは、誤りのあったデータ
に対してのみである。一般にエラー・レートはさほど大
きくないので、シンドロームの読み出し回数が大幅に減
少する。従って、実質的に誤り訂正を高速化できる。
シンドロームが計算され、誤りの有無も同時に判定され
記憶されることになる。そして、シンドローム・メモリ
からシンドロームを読み出すのは、誤りのあったデータ
に対してのみである。一般にエラー・レートはさほど大
きくないので、シンドロームの読み出し回数が大幅に減
少する。従って、実質的に誤り訂正を高速化できる。
【0015】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【0016】図1は本発明の一実施例の構成ブロック図
を示す。70は誤り訂正符号を付加されたデータの入力
端子、72は入力端子70に入力する入力データを記憶
するデータ・メモリ、74は誤り訂正されたデータの出
力端子、76はシンドローム計算回路16と同じ回路構
成のシンドローム計算回路、78はシンドローム計算回
路18と同じ回路構成のシンドローム計算回路、80は
シンドローム計算回路76,78により計算されたシン
ドロームS0,S1,S2を記憶するシンドローム・メ
モリである。
を示す。70は誤り訂正符号を付加されたデータの入力
端子、72は入力端子70に入力する入力データを記憶
するデータ・メモリ、74は誤り訂正されたデータの出
力端子、76はシンドローム計算回路16と同じ回路構
成のシンドローム計算回路、78はシンドローム計算回
路18と同じ回路構成のシンドローム計算回路、80は
シンドローム計算回路76,78により計算されたシン
ドロームS0,S1,S2を記憶するシンドローム・メ
モリである。
【0017】82は、シンドローム計算回路76,78
により計算されたC1,C2のシンドロームS0,S
1,S2について、シンドロームS0,S1,S2の全
ビットの論理和(フラグ情報)をとるオア回路、84は
オア回路82の出力を記憶するフラグ・メモリである。
フラグ・メモリ66の記憶容量は、C1,C2分合わせ
て(n1+n2)ビットである。86は、詳細は後述す
るが、フラグ・メモリ84が記憶するフラグに従い、シ
ンドローム・メモリ80に記憶されるシンドロームを読
み出し、データ・メモリ72の誤りデータを書き換える
誤り検出訂正処理回路、88は回路776,78,8
0,82,84,86の動作タイミングを制御するタイ
ミング制御回路である。
により計算されたC1,C2のシンドロームS0,S
1,S2について、シンドロームS0,S1,S2の全
ビットの論理和(フラグ情報)をとるオア回路、84は
オア回路82の出力を記憶するフラグ・メモリである。
フラグ・メモリ66の記憶容量は、C1,C2分合わせ
て(n1+n2)ビットである。86は、詳細は後述す
るが、フラグ・メモリ84が記憶するフラグに従い、シ
ンドローム・メモリ80に記憶されるシンドロームを読
み出し、データ・メモリ72の誤りデータを書き換える
誤り検出訂正処理回路、88は回路776,78,8
0,82,84,86の動作タイミングを制御するタイ
ミング制御回路である。
【0018】図1の動作を説明する。データ・メモリ7
2による入力データの記憶、並びに、シンドローム計算
回路76,78によるC1,C2のシンドロームの計算
及びシンドローム・メモリ80による記憶までは、従来
例と同じである。
2による入力データの記憶、並びに、シンドローム計算
回路76,78によるC1,C2のシンドロームの計算
及びシンドローム・メモリ80による記憶までは、従来
例と同じである。
【0019】シンドローム計算回路76,78により計
算されたC1,C2のシンドロームS0,S1,S2が
シンドローム・メモリ80に書き込まれた時点では、オ
ア回路82によるフラグ情報もフラグ・メモリ84に書
き込まれており、誤り検出訂正処理回路86は誤り訂正
動作を開始する。誤り検出訂正処理回路86は先ず、フ
ラグ・メモリ84から各行のC1に対するフラグ情報を
順次読み出し、”1”が立っている場合にのみ、シンド
ローム・メモリ80からその行のシンドロームS0,S
1,S2を読み出し、以後は従来例と同様に、誤りの位
置及び大きさを算出し、算出結果に基づきデータ・メモ
リ72に記憶される誤ったデータを書き換える。同時
に、誤り訂正が完全に行なわれた場合には、その行のシ
ンドロームとフラグ情報をリセットする。
算されたC1,C2のシンドロームS0,S1,S2が
シンドローム・メモリ80に書き込まれた時点では、オ
ア回路82によるフラグ情報もフラグ・メモリ84に書
き込まれており、誤り検出訂正処理回路86は誤り訂正
動作を開始する。誤り検出訂正処理回路86は先ず、フ
ラグ・メモリ84から各行のC1に対するフラグ情報を
順次読み出し、”1”が立っている場合にのみ、シンド
ローム・メモリ80からその行のシンドロームS0,S
1,S2を読み出し、以後は従来例と同様に、誤りの位
置及び大きさを算出し、算出結果に基づきデータ・メモ
リ72に記憶される誤ったデータを書き換える。同時
に、誤り訂正が完全に行なわれた場合には、その行のシ
ンドロームとフラグ情報をリセットする。
【0020】誤り検出訂正処理回路86は続いて、フラ
グ・メモリ84から各列のC2に対するフラグ情報を順
次読み出し、”1”が立っている場合のみ、シンドロー
ム・メモリ80からその列のシンドロームS0,S1,
S2を読み出し、S0=S1=S2=0の場合(C2に
対するフラグが”1”でも、C1訂正後にシンドローム
がリセットされていることがある。)を除いて、誤りの
位置及び大きさを算出し、算出結果に基づきデータ・メ
モリ72に記憶される誤ったデータを書き換える。同時
に、誤り訂正が完全に行なわれた場合には、その列のシ
ンドロームとフラグ情報をリセットする。
グ・メモリ84から各列のC2に対するフラグ情報を順
次読み出し、”1”が立っている場合のみ、シンドロー
ム・メモリ80からその列のシンドロームS0,S1,
S2を読み出し、S0=S1=S2=0の場合(C2に
対するフラグが”1”でも、C1訂正後にシンドローム
がリセットされていることがある。)を除いて、誤りの
位置及び大きさを算出し、算出結果に基づきデータ・メ
モリ72に記憶される誤ったデータを書き換える。同時
に、誤り訂正が完全に行なわれた場合には、その列のシ
ンドロームとフラグ情報をリセットする。
【0021】以上によりC1,C2の1回の訂正動作が
終了する。ここまでのシンドローム・メモリ80からの
シンドロームの読み出し回数は、3×(誤りの発生した
行及び列の数)であり、従来例に比べ大幅に減少する。
換言すれば、高速化できており、また、従来例に比べ減
少した処理時間を利用してC1,C2訂正の繰り返し処
理回路を増したり、残ったフラグ情報を元に消失訂正を
行なって、全体としての誤り訂正能力を強化することも
できる。
終了する。ここまでのシンドローム・メモリ80からの
シンドロームの読み出し回数は、3×(誤りの発生した
行及び列の数)であり、従来例に比べ大幅に減少する。
換言すれば、高速化できており、また、従来例に比べ減
少した処理時間を利用してC1,C2訂正の繰り返し処
理回路を増したり、残ったフラグ情報を元に消失訂正を
行なって、全体としての誤り訂正能力を強化することも
できる。
【0022】上記実施例では、2重符号化を行ない各符
号で1訂正処理を行なう場合を例に説明したが、3重以
上の誤り訂正符号化を行ない各符号で2訂正以上の処理
を行なう場合でも、シンドローム計算回路を相応する数
だけ並列化し、フラグ・メモリの記憶容量を増すだけで
対応でき、シンドローム・メモリの読み出し回数を増す
ことなく、高速に誤り訂正できる。
号で1訂正処理を行なう場合を例に説明したが、3重以
上の誤り訂正符号化を行ない各符号で2訂正以上の処理
を行なう場合でも、シンドローム計算回路を相応する数
だけ並列化し、フラグ・メモリの記憶容量を増すだけで
対応でき、シンドローム・メモリの読み出し回数を増す
ことなく、高速に誤り訂正できる。
【0023】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、データ・メモリへのデータ入力と
同時にシンドロームの計算及び誤りの有無の判定を実行
できる。また、シンドローム・メモリの読み出し回数を
低減でき、誤り訂正処理に要する時間を大幅に短縮でき
る。
に、本発明によれば、データ・メモリへのデータ入力と
同時にシンドロームの計算及び誤りの有無の判定を実行
できる。また、シンドローム・メモリの読み出し回数を
低減でき、誤り訂正処理に要する時間を大幅に短縮でき
る。
【図1】 本発明の一実施例の構成ブロック図である。
【図2】 2重符号化したデータ・ブロックの説明図で
ある。
ある。
【図3】 従来例の構成ブロック図である。
10:入力端子 12:データ・メモリ 14:出力端
子 16,18:シンドローム計算回路 20,22,
24:加算器 26,28,30:1データ遅延器 3
2,34:乗算器 36,38,40:加算器 42,
44,46:1データ遅延器 48,50:乗算器 5
2,54,56:1ライン遅延器 58:シンドローム
・メモリ 60:誤り検出訂正処理回路 62:タイミ
ング制御回路 70:入力端子 72:データ・メモリ
74:出力端子 76,78:シンドローム計算回路
80:シンドローム・メモリ 82:オア回路 8
4:フラグ・メモリ 86:誤り検出訂正処理回路 8
8:タイミング制御回路
子 16,18:シンドローム計算回路 20,22,
24:加算器 26,28,30:1データ遅延器 3
2,34:乗算器 36,38,40:加算器 42,
44,46:1データ遅延器 48,50:乗算器 5
2,54,56:1ライン遅延器 58:シンドローム
・メモリ 60:誤り検出訂正処理回路 62:タイミ
ング制御回路 70:入力端子 72:データ・メモリ
74:出力端子 76,78:シンドローム計算回路
80:シンドローム・メモリ 82:オア回路 8
4:フラグ・メモリ 86:誤り検出訂正処理回路 8
8:タイミング制御回路
Claims (1)
- 【請求項1】 入力データを記憶するデータ・メモリ
と、当該データ・メモリと並列に接続されており、入力
データに付加された多重誤り訂正符号のそれぞれについ
てシンドロームを計算する複数のシンドローム計算手段
と、当該複数のシンドローム計算手段により計算された
シンドロームを記憶するシンドローム・メモリと、当該
シンドローム・メモリと並列に接続されており、当該複
数のシンドローム計算手段により計算されたシンドロー
ムが誤りの存在を示すか否かのフラグ情報を記憶するフ
ラグ・メモリと、当該フラグ・メモリに記憶されるフラ
グが誤りの存在を示す場合に、当該シンドローム・メモ
リに記憶されるシンドロームを読み出し、当該データ・
メモリの誤りデータを書き換える誤り検出訂正処理手段
とからなることを特徴とする誤り訂正装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21548291A JPH0555926A (ja) | 1991-08-27 | 1991-08-27 | 誤り訂正装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21548291A JPH0555926A (ja) | 1991-08-27 | 1991-08-27 | 誤り訂正装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0555926A true JPH0555926A (ja) | 1993-03-05 |
Family
ID=16673116
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21548291A Pending JPH0555926A (ja) | 1991-08-27 | 1991-08-27 | 誤り訂正装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0555926A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100336234B1 (ko) * | 1999-02-19 | 2002-05-09 | 마츠시타 덴끼 산교 가부시키가이샤 | 데이터 오류 정정 장치 |
-
1991
- 1991-08-27 JP JP21548291A patent/JPH0555926A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100336234B1 (ko) * | 1999-02-19 | 2002-05-09 | 마츠시타 덴끼 산교 가부시키가이샤 | 데이터 오류 정정 장치 |
US6470471B1 (en) | 1999-02-19 | 2002-10-22 | Matsushita Electric Industrial Co., Ltd. | Data error correction apparatus |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011114 |