JPH0722757A - 薄膜多層回路基板用ベース基板 - Google Patents
薄膜多層回路基板用ベース基板Info
- Publication number
- JPH0722757A JPH0722757A JP5153079A JP15307993A JPH0722757A JP H0722757 A JPH0722757 A JP H0722757A JP 5153079 A JP5153079 A JP 5153079A JP 15307993 A JP15307993 A JP 15307993A JP H0722757 A JPH0722757 A JP H0722757A
- Authority
- JP
- Japan
- Prior art keywords
- base substrate
- thin film
- decoupling capacitor
- circuit board
- multilayer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 インダクタンスが小さくかつ大容量のデカッ
プリングキャパシタ１３を内蔵することができ、ＭＣＭ
のベース基板として使用した場合、高速スイッチングに
より発生するノイズ等を効果的に除去することができ、
理論回路において誤動作が発生しにくい膜多層回路基板
用ベース基板を提供すること。 【構成】 １層以上の電源層１２及び１層以上のグラン
ド層１４を含み、電源層１２及びグランド層１４間に薄
膜強誘電体からなるデカップリングキャパシタ１３が構
成されている薄膜多層回路基板用ベース基板１０。
プリングキャパシタ１３を内蔵することができ、ＭＣＭ
のベース基板として使用した場合、高速スイッチングに
より発生するノイズ等を効果的に除去することができ、
理論回路において誤動作が発生しにくい膜多層回路基板
用ベース基板を提供すること。 【構成】 １層以上の電源層１２及び１層以上のグラン
ド層１４を含み、電源層１２及びグランド層１４間に薄
膜強誘電体からなるデカップリングキャパシタ１３が構
成されている薄膜多層回路基板用ベース基板１０。
Description
【０００１】
【産業上の利用分野】本発明は薄膜多層回路基板用ベー
ス基板に関し、より詳細には大型コンピューター、ワー
クステーション、画像処理、通信といった高機能、高密
度、高速のＭＣＭ（multichip module）に用いられる薄
膜多層回路基板用ベース基板に関する。
ス基板に関し、より詳細には大型コンピューター、ワー
クステーション、画像処理、通信といった高機能、高密
度、高速のＭＣＭ（multichip module）に用いられる薄
膜多層回路基板用ベース基板に関する。
【０００２】
【従来の技術】ＬＳＩの高機能化を図る手段としては、
ＬＳＩそのものの高集積化が一般的であるが、アナロ
グ、デジタル混在ＬＳＩ、ガリウムヒ素ＬＳＩとシリコ
ンＬＳＩといったようにワンチップ化を図ることが出来
ない、または困難である場合においては、数種類のＬＳ
Ｉのベアチップを組み合わせて直接実装するＭＣＭ（mu
ltichip module）の必要性がでてきている。
ＬＳＩそのものの高集積化が一般的であるが、アナロ
グ、デジタル混在ＬＳＩ、ガリウムヒ素ＬＳＩとシリコ
ンＬＳＩといったようにワンチップ化を図ることが出来
ない、または困難である場合においては、数種類のＬＳ
Ｉのベアチップを組み合わせて直接実装するＭＣＭ（mu
ltichip module）の必要性がでてきている。
【０００３】特に高速化、高密度化といったニーズが要
求される用途が多く、前記ＭＣＭを直接実装する回路基
板においても前記のニーズを満足する必要がある。
求される用途が多く、前記ＭＣＭを直接実装する回路基
板においても前記のニーズを満足する必要がある。
【０００４】従来、このようなＭＣＭに使用される薄膜
多層回路基板用ベース基板としては、セラミックス、メ
タル、シリコンといった基板が使用され、その上にポリ
イミドなどの有機絶縁膜及びＡｌ、Ｃｕからなるメタル
薄膜配線が交互に多層に形成され、上下の配線と配線と
はビアホールによって接続する薄膜多層プロセスによる
薄膜多層回路基板が用いられている。一部のセラミック
基板ではアルミナ積層セラミック基板に電源層を形成
し、ベース基板として使用しているものもある。
多層回路基板用ベース基板としては、セラミックス、メ
タル、シリコンといった基板が使用され、その上にポリ
イミドなどの有機絶縁膜及びＡｌ、Ｃｕからなるメタル
薄膜配線が交互に多層に形成され、上下の配線と配線と
はビアホールによって接続する薄膜多層プロセスによる
薄膜多層回路基板が用いられている。一部のセラミック
基板ではアルミナ積層セラミック基板に電源層を形成
し、ベース基板として使用しているものもある。
【０００５】しかし、このような薄膜多層回路基板用ベ
ース基板においては、複数のＬＳＩが高速にスイッチン
グすることによりスイッチングノイズが発生し、このた
め論理回路において誤動作が生じることがある。このよ
うな誤作動を防ぐために、デカップリングキャパシタを
電源とグランドの間に挿入してノイズを除去する方法が
採用され、静電容量が０．１μＦ〜数μＦのセラミック
コンデンサやタンタルコンデンサなどがキャパシタとし
て後付けされている。
ース基板においては、複数のＬＳＩが高速にスイッチン
グすることによりスイッチングノイズが発生し、このた
め論理回路において誤動作が生じることがある。このよ
うな誤作動を防ぐために、デカップリングキャパシタを
電源とグランドの間に挿入してノイズを除去する方法が
採用され、静電容量が０．１μＦ〜数μＦのセラミック
コンデンサやタンタルコンデンサなどがキャパシタとし
て後付けされている。
【０００６】図４は従来のベース基板および該ベース基
板上に形成された薄膜多層回路の一例を示した摸式的断
面図である。図中４０はベース基板を示しており、ベー
ス基板４０上には、薄膜多層回路４６が形成されてお
り、これらベース基板４０と薄膜多層回路４６とにより
薄膜多層回路基板４７が構成されている。薄膜多層回路
４６は薄膜回路層４６ａ及び信号ライン４６ｂが幾重に
も積層されて形成されており、各薄膜回路層４６ａ上に
は信号ライン４６ｂが形成されている。これらの信号ラ
イン４６ｂを電気的に接続するために薄膜回路層４６ａ
内にはビアホール４８が多数形成されている。さらに、
薄膜多層回路４６上面にはボンディングパッド４９が形
成されている。ベース基板４０内の基板４１上には厚さ
が３μｍのＣｕからなるグランド層４４が形成されてお
り、グランド層４４上には絶縁層４５が形成され、絶縁
層４５上には厚さが３μｍのＣｕからなる電源層４２が
形成されている。これらベース基板４０上面にはグラン
ド層４４と信号ライン４６ｂとを電気的に接続するため
のグランド接続用パッド４４ａが形成されている。ま
た、隣り合うボンディングパッド４９上にはチップコン
デンサ４３が半田により接続されている。
板上に形成された薄膜多層回路の一例を示した摸式的断
面図である。図中４０はベース基板を示しており、ベー
ス基板４０上には、薄膜多層回路４６が形成されてお
り、これらベース基板４０と薄膜多層回路４６とにより
薄膜多層回路基板４７が構成されている。薄膜多層回路
４６は薄膜回路層４６ａ及び信号ライン４６ｂが幾重に
も積層されて形成されており、各薄膜回路層４６ａ上に
は信号ライン４６ｂが形成されている。これらの信号ラ
イン４６ｂを電気的に接続するために薄膜回路層４６ａ
内にはビアホール４８が多数形成されている。さらに、
薄膜多層回路４６上面にはボンディングパッド４９が形
成されている。ベース基板４０内の基板４１上には厚さ
が３μｍのＣｕからなるグランド層４４が形成されてお
り、グランド層４４上には絶縁層４５が形成され、絶縁
層４５上には厚さが３μｍのＣｕからなる電源層４２が
形成されている。これらベース基板４０上面にはグラン
ド層４４と信号ライン４６ｂとを電気的に接続するため
のグランド接続用パッド４４ａが形成されている。ま
た、隣り合うボンディングパッド４９上にはチップコン
デンサ４３が半田により接続されている。
【０００７】
【発明が解決しようとする課題】上記した従来のベース
基板４０においては、外部に装備し易いチップコンデン
サ４３がデカップリングキャパシタとして後付けされて
おり、このチップコンデンサ４３によりノイズが除去さ
れる。
基板４０においては、外部に装備し易いチップコンデン
サ４３がデカップリングキャパシタとして後付けされて
おり、このチップコンデンサ４３によりノイズが除去さ
れる。
【０００８】しかしながらチップコンデンサ４３が高速
動作すると、チップコンデンサ４３の電極やチップコン
デンサ４３を取り付けるためのリード線等によるインダ
クタンスが増大し、これらに起因してインピーダンスが
大きくなり、効果的なノイズ除去が行なうことが困難で
あるという課題があった。
動作すると、チップコンデンサ４３の電極やチップコン
デンサ４３を取り付けるためのリード線等によるインダ
クタンスが増大し、これらに起因してインピーダンスが
大きくなり、効果的なノイズ除去が行なうことが困難で
あるという課題があった。
【０００９】そこでこのような問題を解決するため、薄
膜多層回路基板内に形成された電源層及びグランド層間
にＳｉＯ2 の薄膜誘電体層を形成し、デカップリングキ
ャパシタを内蔵させることによりインダクタンスを小さ
くした図５に示したようなベース基板が提案されてい
る。このベース基板５０では、シリコン（ハイドープ）
製の基板５１上にＳｉＯ2 の薄膜からなるタ５３ａがス
パッタリングにより形成され、第１のデカップリングキ
ャパシタ５３ａ上には厚さが３μｍのＣｕからなる電源
層５２が形成され、電源層５２上にはＳｉＯ2 の薄膜か
らなる第２のデカップリングキャパシタ５３ｂがスパッ
タリングにより形成されている。また、第２のデカップ
リングキャパシタ５３ｂ上には厚さが３μｍのＣｕから
なるグランド層５４及び電源接続用パッド５２ａが形成
され、２つのデカップリングキャパシタ５３ａ、５３ｂ
からなるデカップリングキャパシタ５３がベース基板５
０内に構成されている。このため、デカップリングキャ
パシタ５３取り付け用のリード線が不要となり、またデ
カップリングキャパシタ５３の電極は電源層５２及びグ
ランド層５４が兼ねているため、高速作動してもインダ
クタンスが増大しない。
膜多層回路基板内に形成された電源層及びグランド層間
にＳｉＯ2 の薄膜誘電体層を形成し、デカップリングキ
ャパシタを内蔵させることによりインダクタンスを小さ
くした図５に示したようなベース基板が提案されてい
る。このベース基板５０では、シリコン（ハイドープ）
製の基板５１上にＳｉＯ2 の薄膜からなるタ５３ａがス
パッタリングにより形成され、第１のデカップリングキ
ャパシタ５３ａ上には厚さが３μｍのＣｕからなる電源
層５２が形成され、電源層５２上にはＳｉＯ2 の薄膜か
らなる第２のデカップリングキャパシタ５３ｂがスパッ
タリングにより形成されている。また、第２のデカップ
リングキャパシタ５３ｂ上には厚さが３μｍのＣｕから
なるグランド層５４及び電源接続用パッド５２ａが形成
され、２つのデカップリングキャパシタ５３ａ、５３ｂ
からなるデカップリングキャパシタ５３がベース基板５
０内に構成されている。このため、デカップリングキャ
パシタ５３取り付け用のリード線が不要となり、またデ
カップリングキャパシタ５３の電極は電源層５２及びグ
ランド層５４が兼ねているため、高速作動してもインダ
クタンスが増大しない。
【００１０】しかしながら、デカップリングキャパシタ
５３がＳｉＯ2 を用いて形成されていて誘電率が低く、
また膜厚を薄くすると耐電圧が低くなって信頼性が得ら
れなくなるため、大容量を得ることができないという課
題があり、したがってＭＣＭのベース基板として使用し
た場合、高速スイッチングにより発生するノイズ等を効
果的に除去することができないという課題があった。
５３がＳｉＯ2 を用いて形成されていて誘電率が低く、
また膜厚を薄くすると耐電圧が低くなって信頼性が得ら
れなくなるため、大容量を得ることができないという課
題があり、したがってＭＣＭのベース基板として使用し
た場合、高速スイッチングにより発生するノイズ等を効
果的に除去することができないという課題があった。
【００１１】本発明は上記した課題に鑑みなされたもの
であって、インダクタンスが小さくかつ大容量のデカッ
プリングキャパシタを内蔵することができ、ＭＣＭのベ
ース基板として使用した場合、高速スイッチングにより
発生するノイズ等を効果的に除去することができ、理論
回路において誤動作が発生しにくい薄膜多層回路基板用
ベース基板を提供することを目的としている。
であって、インダクタンスが小さくかつ大容量のデカッ
プリングキャパシタを内蔵することができ、ＭＣＭのベ
ース基板として使用した場合、高速スイッチングにより
発生するノイズ等を効果的に除去することができ、理論
回路において誤動作が発生しにくい薄膜多層回路基板用
ベース基板を提供することを目的としている。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る薄膜多層回路基板用ベース基板は、１層
以上の電源層及び１層以上のグランド層を含み、これら
の層間に薄膜強誘電体からなるデカップリングキャパシ
タが構成されていることを特徴としている。
に本発明に係る薄膜多層回路基板用ベース基板は、１層
以上の電源層及び１層以上のグランド層を含み、これら
の層間に薄膜強誘電体からなるデカップリングキャパシ
タが構成されていることを特徴としている。
【００１３】
【作用】例えば、ＰｂＺｒ0.5 Ｔｉ0.5 Ｏ3 （ＰＺＴ）
系やＰｂの一部をＬａで置換したＰＬＺＴ系やＳｒＴｉ
Ｏ3 系、ＢａＴｉＯ3 系等の強誘電体の薄膜を上下電極
間に形成すると、静電容量の大きいキャパシタが得られ
る。
系やＰｂの一部をＬａで置換したＰＬＺＴ系やＳｒＴｉ
Ｏ3 系、ＢａＴｉＯ3 系等の強誘電体の薄膜を上下電極
間に形成すると、静電容量の大きいキャパシタが得られ
る。
【００１４】したがって上記した構成の薄膜多層回路基
板用ベース基板によれば、１層以上の前記電源層及び１
層以上の前記グランド層を含み、これらの層間に薄膜強
誘電体からなる前記デカップリングキャパシタが構成さ
れているので、前記ベース基板に前記電源層及び前記グ
ランド層を上下電極とする大容量のデカップリングキャ
パシタが内蔵されることとなり、前記ベース基板のノイ
ズ除去能力を増大させることが可能となる。また、前記
デカップリングキャパシタを取り付けるためのリード線
は不要であり、しかも電極が内蔵されているため、前記
デカップリングキャパシタが高速作動してもインダクタ
ンスの増大が阻止される。これにより、インピーダンス
の増大が防止され、前記ノイズ除去能力が向上すること
となる。
板用ベース基板によれば、１層以上の前記電源層及び１
層以上の前記グランド層を含み、これらの層間に薄膜強
誘電体からなる前記デカップリングキャパシタが構成さ
れているので、前記ベース基板に前記電源層及び前記グ
ランド層を上下電極とする大容量のデカップリングキャ
パシタが内蔵されることとなり、前記ベース基板のノイ
ズ除去能力を増大させることが可能となる。また、前記
デカップリングキャパシタを取り付けるためのリード線
は不要であり、しかも電極が内蔵されているため、前記
デカップリングキャパシタが高速作動してもインダクタ
ンスの増大が阻止される。これにより、インピーダンス
の増大が防止され、前記ノイズ除去能力が向上すること
となる。
【００１５】したがって、前記ベース基板をＭＣＭ等の
ベース基板として使用した場合、高速スイッチングによ
り発生するノイズ等を効果的に除去することが可能とな
り、理論回路において誤動作が発生しにくくなる。
ベース基板として使用した場合、高速スイッチングによ
り発生するノイズ等を効果的に除去することが可能とな
り、理論回路において誤動作が発生しにくくなる。
【００１６】
【実施例及び比較例】以下、本発明に係る薄膜多層回路
基板用ベース基板の実施例を図面に基づいて説明する。
図１は実施例に係る薄膜多層回路基板用ベース基板を示
した模式的断面図であり、図中１０はベース基板を示し
ており、Ａｌ2 Ｏ3 製の基板１１上には厚さが３μｍの
Ｃｕからなる電源層１２が形成され、電源層１２上には
厚さが１μｍのデカップリングキャパシタ１３がＰｂＺ
ｒ0.5 Ｔｉ0.5 Ｏ3 を用いて形成されている。デカップ
リングキャパシタ１３上には厚さが３μｍのＣｕからな
るグランド層１４がベース基板１０上に形成される薄膜
多層回路（図示せず）の信号ライン（図示せず）と電源
層１２とを結ぶための電源接続用パッド１２ａを含んで
形成されており、これら基板１１、電源層１２、電源接
続用パッド１２ａ、デカップリングキャパシタ１３及び
グランド層１４を含んでベース基板１０が構成されてい
る。
基板用ベース基板の実施例を図面に基づいて説明する。
図１は実施例に係る薄膜多層回路基板用ベース基板を示
した模式的断面図であり、図中１０はベース基板を示し
ており、Ａｌ2 Ｏ3 製の基板１１上には厚さが３μｍの
Ｃｕからなる電源層１２が形成され、電源層１２上には
厚さが１μｍのデカップリングキャパシタ１３がＰｂＺ
ｒ0.5 Ｔｉ0.5 Ｏ3 を用いて形成されている。デカップ
リングキャパシタ１３上には厚さが３μｍのＣｕからな
るグランド層１４がベース基板１０上に形成される薄膜
多層回路（図示せず）の信号ライン（図示せず）と電源
層１２とを結ぶための電源接続用パッド１２ａを含んで
形成されており、これら基板１１、電源層１２、電源接
続用パッド１２ａ、デカップリングキャパシタ１３及び
グランド層１４を含んでベース基板１０が構成されてい
る。
【００１７】上記したベース基板１０を作製するには、
まずＡｌ2 Ｏ3 粉末にバインダ、溶媒、可塑剤等を添加
し、これらを混練して作製されたスラリーをドクターブ
レード法を用いて成形し、乾燥させたグリーンシートを
用意する。次に、該グリーンシートに電源層１２の導電
パターンをＣｕを用いて印刷する。
まずＡｌ2 Ｏ3 粉末にバインダ、溶媒、可塑剤等を添加
し、これらを混練して作製されたスラリーをドクターブ
レード法を用いて成形し、乾燥させたグリーンシートを
用意する。次に、該グリーンシートに電源層１２の導電
パターンをＣｕを用いて印刷する。
【００１８】このようにして得られた前記グリーンシー
ト上に、重縮合反応を利用するゾル・ゲル法によりＰｂ
Ｚｒ0.5 Ｔｉ0.5 Ｏ3 の薄膜をコーティングする。すな
わち、Ｚｒ及びＴｉのプトキシドのそれぞれに等モルの
ＡｃＡｃ（アセチルアセトン）を加えて反応させ、Ｚｒ
及びＴｉを適当な割合で混合する。この後、モノエタノ
ールアミンで安定化させたＰｂ−エトキシドのアルコー
ル溶液を添加し、さらに加水分解のためのＨ2 Ｏ（Ｈ2
Ｏ／全アルコキシドのモル比＝２）を加えたゾルをディ
ッピング法により前記グリーンシート上にコーティング
する。
ト上に、重縮合反応を利用するゾル・ゲル法によりＰｂ
Ｚｒ0.5 Ｔｉ0.5 Ｏ3 の薄膜をコーティングする。すな
わち、Ｚｒ及びＴｉのプトキシドのそれぞれに等モルの
ＡｃＡｃ（アセチルアセトン）を加えて反応させ、Ｚｒ
及びＴｉを適当な割合で混合する。この後、モノエタノ
ールアミンで安定化させたＰｂ−エトキシドのアルコー
ル溶液を添加し、さらに加水分解のためのＨ2 Ｏ（Ｈ2
Ｏ／全アルコキシドのモル比＝２）を加えたゾルをディ
ッピング法により前記グリーンシート上にコーティング
する。
【００１９】この後、前記ＰｂＺｒ0.5 Ｔｉ0.5 Ｏ3 の
薄膜上に、グランド層１４及び電源接続用パッド１２ａ
の導電パターンをＣｕを用いて印刷し、積層体を形成し
た後、前記積層体に脱バインダ工程及び焼成工程を施し
てベース基板１０を作製する。
薄膜上に、グランド層１４及び電源接続用パッド１２ａ
の導電パターンをＣｕを用いて印刷し、積層体を形成し
た後、前記積層体に脱バインダ工程及び焼成工程を施し
てベース基板１０を作製する。
【００２０】本実施例に係る薄膜多層回路基板用ベース
基板１０におけるデカップリングキャパシタ１３の静電
容量を測定したところ、５３０ｎＦ／ｃｍ2 の大容量を
得ることができた。
基板１０におけるデカップリングキャパシタ１３の静電
容量を測定したところ、５３０ｎＦ／ｃｍ2 の大容量を
得ることができた。
【００２１】以上のように本実施例に係る薄膜多層回路
基板用ベース基板１０にあっては、ベース基板１０内に
電源層１２及びグランド層１４を上下電極とする大容量
のデカップリングキャパシタ１３を内蔵させることがで
き、ベース基板１０のノイズ除去能力を増大させること
ができる。また、デカップリングキャパシタ１３を取り
付けるためのリード線が不要となり、また電極も内蔵さ
れているため、デカップリングキャパシタ１３が高速作
動してもインダクタンスの増大を阻止することができ
る。
基板用ベース基板１０にあっては、ベース基板１０内に
電源層１２及びグランド層１４を上下電極とする大容量
のデカップリングキャパシタ１３を内蔵させることがで
き、ベース基板１０のノイズ除去能力を増大させること
ができる。また、デカップリングキャパシタ１３を取り
付けるためのリード線が不要となり、また電極も内蔵さ
れているため、デカップリングキャパシタ１３が高速作
動してもインダクタンスの増大を阻止することができ
る。
【００２２】したがって、ベース基板１０をＭＣＭ等の
ベース基板として使用した場合、高速スイッチングによ
り発生するノイズ等を効果的に除去することができ、理
論回路において誤動作が発生しにくくすることができ
る。
ベース基板として使用した場合、高速スイッチングによ
り発生するノイズ等を効果的に除去することができ、理
論回路において誤動作が発生しにくくすることができ
る。
【００２３】図２は別の実施例に係る薄膜多層回路基板
用ベース基板を示した模式的断面図である。図中２０は
ベース基板を示しており、ＬＦＣ（低温焼結基板）製の
基板２１上には厚さが３．２μｍのグランド層２４が形
成されている。なお、このグランド層２４は厚さが０．
１μｍのＣｒ、厚さが３．０μｍのＣｕ及び厚さが０．
１μｍのＣｒが積層されて形成されている。
用ベース基板を示した模式的断面図である。図中２０は
ベース基板を示しており、ＬＦＣ（低温焼結基板）製の
基板２１上には厚さが３．２μｍのグランド層２４が形
成されている。なお、このグランド層２４は厚さが０．
１μｍのＣｒ、厚さが３．０μｍのＣｕ及び厚さが０．
１μｍのＣｒが積層されて形成されている。
【００２４】また、グランド層２４上には厚さが１０μ
ｍのデカップリングキャパシタ２３がＰｂＺｒ0.5 Ｔｉ
0.5 Ｏ3 を用いて形成され、デカップリングキャパシタ
２３上にはＣｒ／Ｃｕ（０．１／３．０μｍ）からなる
電源層２２が、ベース基板２０上に形成される薄膜多層
回路（図示せず）の信号ライン（図示せず）とグランド
層２４とを結ぶためのグランド接続用パッド２４ａを含
んで形成されている。また、電源層２２上には厚さが１
０μｍのポリイミド層２５が形成され、ポリイミド層２
６上にはの電極パッド２６がＣｒ／Ｃｕ（０．１／３．
０μｍ）を用いて形成されており、これら基板２１、電
源層２２、デカップリングキャパシタ２３、グランド層
２４、グランド接続用パッド２４ａ、ポリイミド層２５
及び電極パッド２６を含んでベース基板２０が構成され
ている。
ｍのデカップリングキャパシタ２３がＰｂＺｒ0.5 Ｔｉ
0.5 Ｏ3 を用いて形成され、デカップリングキャパシタ
２３上にはＣｒ／Ｃｕ（０．１／３．０μｍ）からなる
電源層２２が、ベース基板２０上に形成される薄膜多層
回路（図示せず）の信号ライン（図示せず）とグランド
層２４とを結ぶためのグランド接続用パッド２４ａを含
んで形成されている。また、電源層２２上には厚さが１
０μｍのポリイミド層２５が形成され、ポリイミド層２
６上にはの電極パッド２６がＣｒ／Ｃｕ（０．１／３．
０μｍ）を用いて形成されており、これら基板２１、電
源層２２、デカップリングキャパシタ２３、グランド層
２４、グランド接続用パッド２４ａ、ポリイミド層２５
及び電極パッド２６を含んでベース基板２０が構成され
ている。
【００２５】上記したベース基板２０を作製するには、
まず基板原料の粉末にバインダ、溶媒、可塑剤等を添加
し、これらを混練して作製されたスラリーをドクターブ
レード法を用いて成形し、乾燥させて焼成した基板上に
グランド層２４の導電パターンをＣｒ及びＣｕをスパッ
タリングすることにより形成する。次に前記導電パター
ンが印刷された前記グリーンシート上にゾル・ゲル法に
よりＰｂＺｒ0.5 Ｔｉ0.5 Ｏ3 の薄膜をコーティングし
た後、前記ＰｂＺｒ0.5 Ｔｉ0.5 Ｏ3 の薄膜の所定の位
置にビアホールを形成する。そして前記ＰｂＺｒ0.5 Ｔ
ｉ0.5 Ｏ3 の薄膜上に電源層２２及びグランド接続用パ
ッド２４ａの導電パターンをＣｒ及びＣｕをスパッタリ
ングすることにより形成し、その後該導電パターン上に
ポリイミドの薄膜をスピンコート法によりコーティング
した後、該ポリイミドの薄膜の所定の位置にビアホール
を形成する。次に、前記ポリイミドの薄膜上に電極パッ
ド２６の導電パターンをＣｒ及びＣｕのスパッタリング
とフォトリソグラフィとにより形成して積層体を形成
し、ベース基板２０を作製する。
まず基板原料の粉末にバインダ、溶媒、可塑剤等を添加
し、これらを混練して作製されたスラリーをドクターブ
レード法を用いて成形し、乾燥させて焼成した基板上に
グランド層２４の導電パターンをＣｒ及びＣｕをスパッ
タリングすることにより形成する。次に前記導電パター
ンが印刷された前記グリーンシート上にゾル・ゲル法に
よりＰｂＺｒ0.5 Ｔｉ0.5 Ｏ3 の薄膜をコーティングし
た後、前記ＰｂＺｒ0.5 Ｔｉ0.5 Ｏ3 の薄膜の所定の位
置にビアホールを形成する。そして前記ＰｂＺｒ0.5 Ｔ
ｉ0.5 Ｏ3 の薄膜上に電源層２２及びグランド接続用パ
ッド２４ａの導電パターンをＣｒ及びＣｕをスパッタリ
ングすることにより形成し、その後該導電パターン上に
ポリイミドの薄膜をスピンコート法によりコーティング
した後、該ポリイミドの薄膜の所定の位置にビアホール
を形成する。次に、前記ポリイミドの薄膜上に電極パッ
ド２６の導電パターンをＣｒ及びＣｕのスパッタリング
とフォトリソグラフィとにより形成して積層体を形成
し、ベース基板２０を作製する。
【００２６】本実施例に係る薄膜多層回路基板用ベース
基板２０におけるデカップリングキャパシタ２３の静電
容量を測定したところ、７０ｎＦ／ｃｍ2 の大容量を得
ることができた。
基板２０におけるデカップリングキャパシタ２３の静電
容量を測定したところ、７０ｎＦ／ｃｍ2 の大容量を得
ることができた。
【００２７】本実施例に係る薄膜多層回路基板用ベース
基板２０にあっては、図１に示した実施例に係る薄膜多
層回路基板用ベース基板１０における効果と同様の効果
を得ることができる他、このようにして製作されたベー
ス基板２０を薄膜多層回路基板用ベース基板に用いた場
合、薄膜多層回路の種々のパターンの信号ライン（配
線）に対応させることができる。
基板２０にあっては、図１に示した実施例に係る薄膜多
層回路基板用ベース基板１０における効果と同様の効果
を得ることができる他、このようにして製作されたベー
ス基板２０を薄膜多層回路基板用ベース基板に用いた場
合、薄膜多層回路の種々のパターンの信号ライン（配
線）に対応させることができる。
【００２８】図３はさらに別の実施例に係る薄膜多層回
路基板用ベース基板を示した模式的断面図である。図中
３０はベース基板を示しており、ＡｌＮ製の基板３１上
には厚さが３．０μｍのグランド層３４がＡｌにより形
成され、グランド層３４上には厚さが２μｍの第１のデ
カップリングキャパシタ３３ａがＳｒＴｉＯ3 により形
成され、第１のデカップリングキャパシタ３３ａ上には
厚さが３μｍのＡｌからなる電源層３２がグランド接続
用パッド３４ａを含んで形成されている。また、電源層
３２上には厚さが２μｍの第２のデカップリングキャパ
シタ３３ｂがＳｒＴｉＯ3 により形成されており、第２
のデカップリングキャパシタ３３ｂ上には厚さが３μｍ
のＡｌからなるグランド層３４が電源接続用パッド３２
ａを含んで形成され、第１のデカップリングキャパシタ
３３ａと第２のデカップリングキャパシタ３３ｂとでデ
カップリングキャパシタ３３が構成されており、これら
基板３１、電源層３２、電源接続用パッド３２ａ、第１
のデカップリングキャパシタ３３、グランド層３４及び
グランド接続用パッド３４ａを含んでベース基板３０が
構成されている。
路基板用ベース基板を示した模式的断面図である。図中
３０はベース基板を示しており、ＡｌＮ製の基板３１上
には厚さが３．０μｍのグランド層３４がＡｌにより形
成され、グランド層３４上には厚さが２μｍの第１のデ
カップリングキャパシタ３３ａがＳｒＴｉＯ3 により形
成され、第１のデカップリングキャパシタ３３ａ上には
厚さが３μｍのＡｌからなる電源層３２がグランド接続
用パッド３４ａを含んで形成されている。また、電源層
３２上には厚さが２μｍの第２のデカップリングキャパ
シタ３３ｂがＳｒＴｉＯ3 により形成されており、第２
のデカップリングキャパシタ３３ｂ上には厚さが３μｍ
のＡｌからなるグランド層３４が電源接続用パッド３２
ａを含んで形成され、第１のデカップリングキャパシタ
３３ａと第２のデカップリングキャパシタ３３ｂとでデ
カップリングキャパシタ３３が構成されており、これら
基板３１、電源層３２、電源接続用パッド３２ａ、第１
のデカップリングキャパシタ３３、グランド層３４及び
グランド接続用パッド３４ａを含んでベース基板３０が
構成されている。
【００２９】上記したベース基板３０を作製するには、
まずＡｌＮの原料粉末にバインダ、溶媒、可塑剤等を添
加し、これらを混練して作製されたスラリーをドクター
ブレード法を用いて成形し、乾燥させて焼成した基板を
用意する。次に、該基板上にグランド層３４の導電パタ
ーンをＡｌをスパッタリングすることにより形成した
後、該導電パター上にスパッタリング法によりＳｒＴｉ
Ｏ3 薄膜を形成した後、前記ＳｒＴｉＯ3 薄膜の所定の
位置にビアホールを形成する。そして前記ＳｒＴｉＯ3
薄膜上に電源層３２及びグランド接続用パッド３４ａの
導電パターンをＡｌをスパッタリングすることにより形
成する。さらに、該導電パターン上にスパッタリングに
よりＳｒＴｉＯ3 薄膜をコーティングした後、該ＳｒＴ
ｉＯ3 薄膜の所定の位置にビアホールを形成する。そし
て、前記ＳｒＴｉＯ3 薄膜上にグランド層３４及び電源
接続用パッド３２ａの導電パターンをＡｌをスパッタリ
ングすることにより形成して積層体を形成し、基板３０
を作製する。
まずＡｌＮの原料粉末にバインダ、溶媒、可塑剤等を添
加し、これらを混練して作製されたスラリーをドクター
ブレード法を用いて成形し、乾燥させて焼成した基板を
用意する。次に、該基板上にグランド層３４の導電パタ
ーンをＡｌをスパッタリングすることにより形成した
後、該導電パター上にスパッタリング法によりＳｒＴｉ
Ｏ3 薄膜を形成した後、前記ＳｒＴｉＯ3 薄膜の所定の
位置にビアホールを形成する。そして前記ＳｒＴｉＯ3
薄膜上に電源層３２及びグランド接続用パッド３４ａの
導電パターンをＡｌをスパッタリングすることにより形
成する。さらに、該導電パターン上にスパッタリングに
よりＳｒＴｉＯ3 薄膜をコーティングした後、該ＳｒＴ
ｉＯ3 薄膜の所定の位置にビアホールを形成する。そし
て、前記ＳｒＴｉＯ3 薄膜上にグランド層３４及び電源
接続用パッド３２ａの導電パターンをＡｌをスパッタリ
ングすることにより形成して積層体を形成し、基板３０
を作製する。
【００３０】本実施例に係る薄膜多層回路基板用ベース
基板３０におけるデカップリングキャパシタ３３の静電
容量を測定したところ、１８０ｎＦ／ｃｍ2 の大容量を
得ることができた。
基板３０におけるデカップリングキャパシタ３３の静電
容量を測定したところ、１８０ｎＦ／ｃｍ2 の大容量を
得ることができた。
【００３１】以上のように本実施例に係る薄膜多層回路
基板用ベース基板３０にあっては、上記した実施例に係
る薄膜多層回路基板用ベース基板１０における効果と同
様の効果を得ることができる。
基板用ベース基板３０にあっては、上記した実施例に係
る薄膜多層回路基板用ベース基板１０における効果と同
様の効果を得ることができる。
【００３２】
【表１】
【００３３】表１は上記した実施例に係るデカップリン
グキャパシタ１３と、デカップリングキャパシタ２３
と、デカップリングキャパシタ３３とにおける静電容量
と、従来のチップコンデンサ４３と従来のＳｉＯ2 から
なるデカップリングキャパシタ５３とにおける静電容量
とを比較した結果を示したものである。
グキャパシタ１３と、デカップリングキャパシタ２３
と、デカップリングキャパシタ３３とにおける静電容量
と、従来のチップコンデンサ４３と従来のＳｉＯ2 から
なるデカップリングキャパシタ５３とにおける静電容量
とを比較した結果を示したものである。
【００３４】表１から明らかなように、比較例に係るチ
ップコンデンサ４３では静電容量が５〜６ｎＦ／ｃｍ2
とかなり小さく、また比較例に係るデカップリングキャ
パシタ５３では静電容量が５０ｎＦ／ｃｍ2 と小さい。
しかし、実施例に係るデカップリングキャパシタ２３で
は静電容量が７０ｎＦ／ｃｍ2 であり、デカップリング
キャパシタ５３の約１．４倍、またチップコンデンサ４
３の約１４倍と向上している。さらに、実施例に係るデ
カップリングキャパシタ１３では静電容量が５３０ｎＦ
／ｃｍ2 であり、デカップリングキャパシタ５３の約１
１倍、またチップコンデンサ４３の約１００倍と大幅に
向上している。このように、薄膜強誘電体からなるデカ
ップリングキャパシタ１３、２３を構成することによ
り、大容量が得られることを確認することができた。ま
た、インピーダンスにおいても優れた値を示していた。
ップコンデンサ４３では静電容量が５〜６ｎＦ／ｃｍ2
とかなり小さく、また比較例に係るデカップリングキャ
パシタ５３では静電容量が５０ｎＦ／ｃｍ2 と小さい。
しかし、実施例に係るデカップリングキャパシタ２３で
は静電容量が７０ｎＦ／ｃｍ2 であり、デカップリング
キャパシタ５３の約１．４倍、またチップコンデンサ４
３の約１４倍と向上している。さらに、実施例に係るデ
カップリングキャパシタ１３では静電容量が５３０ｎＦ
／ｃｍ2 であり、デカップリングキャパシタ５３の約１
１倍、またチップコンデンサ４３の約１００倍と大幅に
向上している。このように、薄膜強誘電体からなるデカ
ップリングキャパシタ１３、２３を構成することによ
り、大容量が得られることを確認することができた。ま
た、インピーダンスにおいても優れた値を示していた。
【００３５】なお、上記実施例では、ＰＺＴ系、ＳｒＴ
ｉＯ3 系の強誘電体からなるデカップリングキャパシタ
１３、２３、３３が構成されている場合について説明し
たが、別の実施例ではその他ＰＺＬＴ系、ＢａＴｉＯ3
系等の強誘電体からなるデカップリングキャパシタが構
成されていてもよい。
ｉＯ3 系の強誘電体からなるデカップリングキャパシタ
１３、２３、３３が構成されている場合について説明し
たが、別の実施例ではその他ＰＺＬＴ系、ＢａＴｉＯ3
系等の強誘電体からなるデカップリングキャパシタが構
成されていてもよい。
【００３６】また、前記デカップリングキャパシタの材
料としては、３０以上の比誘電率（ε）を有する強誘電
体を用いるのが望ましい。
料としては、３０以上の比誘電率（ε）を有する強誘電
体を用いるのが望ましい。
【００３７】さらに、前記デカップリングキャパシタの
厚さが０．１μｍ以上の場合は耐圧の信頼性を得ること
ができ、また５０μｍ以下の場合はゾル・ゲル法及びス
パッタリング法により形成することができる。
厚さが０．１μｍ以上の場合は耐圧の信頼性を得ること
ができ、また５０μｍ以下の場合はゾル・ゲル法及びス
パッタリング法により形成することができる。
【００３８】そのうえ、上記実施例では、電源層１２、
２２、３２及びグランド層１４、２４、３４が１層また
は２層である場合について説明したが、別の実施例では
電源層及びグランド層が２層以上形成されていてもよ
く、この場合は容量をより増大させることができる。
２２、３２及びグランド層１４、２４、３４が１層また
は２層である場合について説明したが、別の実施例では
電源層及びグランド層が２層以上形成されていてもよ
く、この場合は容量をより増大させることができる。
【００３９】
【発明の効果】以上詳述したように本発明に係る薄膜多
層回路基板用ベース基板あっては、１層以上の電源層及
び１層以上のグランド層を含み、これらの層間に薄膜強
誘電体からなるデカップリングキャパシタが構成されて
いるので、前記ベース基板に前記電源層及び前記グラン
ド層を上下電極とする大容量のデカップリングキャパシ
タを内蔵させることができ、前記ベース基板のノイズ除
去能力を増大させることができる。また、前記デカップ
リングキャパシタを取り付けるためのリード線は不要で
あり、また電極も内蔵されているため、前記デカップリ
ングキャパシタが高速作動してもインダクタンスの増大
を阻止することができる。これにより、インピーダンス
の増大を防止することができ、前記ノイズ除去能力を向
上させることができる。
層回路基板用ベース基板あっては、１層以上の電源層及
び１層以上のグランド層を含み、これらの層間に薄膜強
誘電体からなるデカップリングキャパシタが構成されて
いるので、前記ベース基板に前記電源層及び前記グラン
ド層を上下電極とする大容量のデカップリングキャパシ
タを内蔵させることができ、前記ベース基板のノイズ除
去能力を増大させることができる。また、前記デカップ
リングキャパシタを取り付けるためのリード線は不要で
あり、また電極も内蔵されているため、前記デカップリ
ングキャパシタが高速作動してもインダクタンスの増大
を阻止することができる。これにより、インピーダンス
の増大を防止することができ、前記ノイズ除去能力を向
上させることができる。
【００４０】したがって、前記ベース基板をＭＣＭ等の
ベース基板として使用した場合、高速スイッチングによ
り発生するノイズ等を効果的に除去することができ、理
論回路において誤動作が発生しにくくすることができ
る。
ベース基板として使用した場合、高速スイッチングによ
り発生するノイズ等を効果的に除去することができ、理
論回路において誤動作が発生しにくくすることができ
る。
【図１】本発明に係る薄膜多層回路基板用ベース基板の
実施例を示した模式的断面図である。
実施例を示した模式的断面図である。
【図２】別の実施例に係る薄膜多層回路基板用ベース基
板を示した模式的断面図である。
板を示した模式的断面図である。
【図３】さらに別の実施例に係る薄膜多層回路基板用ベ
ース基板を示した模式的断面図である。
ース基板を示した模式的断面図である。
【図４】従来の薄膜多層回路基板用ベース基板を示した
模式的断面図である。
模式的断面図である。
【図５】別の従来の薄膜多層回路基板用ベース基板を示
した模式的断面図である。
した模式的断面図である。
１０、２０、３０ ベース基板（薄膜多層回路基板用ベ
ース基板） １２、２２、３２ 電源層 １３、２３、３３ デカップリングキャパシタ １４、２４、３４ グランド層
ース基板） １２、２２、３２ 電源層 １３、２３、３３ デカップリングキャパシタ １４、２４、３４ グランド層
Claims (1)
- 【請求項１】 １層以上の電源層及び１層以上のグラン
ド層を含み、これらの層間に薄膜強誘電体からなるデカ
ップリングキャパシタが構成されていることを特徴とす
る薄膜多層回路基板用ベース基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153079A JPH0722757A (ja) | 1993-06-24 | 1993-06-24 | 薄膜多層回路基板用ベース基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153079A JPH0722757A (ja) | 1993-06-24 | 1993-06-24 | 薄膜多層回路基板用ベース基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722757A true JPH0722757A (ja) | 1995-01-24 |
Family
ID=15554523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5153079A Pending JPH0722757A (ja) | 1993-06-24 | 1993-06-24 | 薄膜多層回路基板用ベース基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722757A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359237B1 (en) | 1999-08-13 | 2002-03-19 | Nec Corporation | Multi-layer printed board |
| JP2002118481A (ja) * | 2000-07-21 | 2002-04-19 | Koninkl Philips Electronics Nv | モバイル電話装置及び高周波コンポーネント |
| US6524905B2 (en) | 2000-07-14 | 2003-02-25 | Nec Corporation | Semiconductor device, and thin film capacitor |
| US6640429B2 (en) * | 1999-10-19 | 2003-11-04 | Shinko Electric Industries Co., Ltd. | Method of making multilayer circuit board |
| US6906411B1 (en) | 2000-06-29 | 2005-06-14 | Mitsubishi Denki Kabushiki Kaisha | Multilayer substrate module and portable wireless terminal |
| JP2006157031A (ja) * | 2006-01-10 | 2006-06-15 | Ngk Spark Plug Co Ltd | コンデンサ |
| KR100651358B1 (ko) * | 2005-06-22 | 2006-11-29 | 삼성전기주식회사 | Ｒｆ모듈의 전력단 회로를 내장한 인쇄회로기판 |
| WO2007029789A1 (ja) * | 2005-09-08 | 2007-03-15 | Mitsui Mining & Smelting Co., Ltd. | プリント配線板の内蔵キャパシタ回路に適したｐｚｔ系誘電層の形成方法 |
| JP2008258312A (ja) * | 2007-04-03 | 2008-10-23 | Hitachi Ltd | 半導体装置及びその配線部品 |
| US8026777B2 (en) * | 2006-03-07 | 2011-09-27 | X2Y Attenuators, Llc | Energy conditioner structures |
| JP2013051450A (ja) * | 2012-12-11 | 2013-03-14 | Hitachi Ltd | 半導体装置及びその配線部品 |
-
1993
- 1993-06-24 JP JP5153079A patent/JPH0722757A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359237B1 (en) | 1999-08-13 | 2002-03-19 | Nec Corporation | Multi-layer printed board |
| US6640429B2 (en) * | 1999-10-19 | 2003-11-04 | Shinko Electric Industries Co., Ltd. | Method of making multilayer circuit board |
| US6906411B1 (en) | 2000-06-29 | 2005-06-14 | Mitsubishi Denki Kabushiki Kaisha | Multilayer substrate module and portable wireless terminal |
| US6524905B2 (en) | 2000-07-14 | 2003-02-25 | Nec Corporation | Semiconductor device, and thin film capacitor |
| JP2002118481A (ja) * | 2000-07-21 | 2002-04-19 | Koninkl Philips Electronics Nv | モバイル電話装置及び高周波コンポーネント |
| KR100651358B1 (ko) * | 2005-06-22 | 2006-11-29 | 삼성전기주식회사 | Ｒｆ모듈의 전력단 회로를 내장한 인쇄회로기판 |
| WO2007029789A1 (ja) * | 2005-09-08 | 2007-03-15 | Mitsui Mining & Smelting Co., Ltd. | プリント配線板の内蔵キャパシタ回路に適したｐｚｔ系誘電層の形成方法 |
| JP2006157031A (ja) * | 2006-01-10 | 2006-06-15 | Ngk Spark Plug Co Ltd | コンデンサ |
| US8026777B2 (en) * | 2006-03-07 | 2011-09-27 | X2Y Attenuators, Llc | Energy conditioner structures |
| JP2008258312A (ja) * | 2007-04-03 | 2008-10-23 | Hitachi Ltd | 半導体装置及びその配線部品 |
| JP2013051450A (ja) * | 2012-12-11 | 2013-03-14 | Hitachi Ltd | 半導体装置及びその配線部品 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5080144B2 (ja) | コンデンサ内蔵配線基板 | |
| US7480150B2 (en) | Printed wiring board and method of manufacturing the same | |
| JPH0722757A (ja) | 薄膜多層回路基板用ベース基板 | |
| JP3154594B2 (ja) | キャパシタ内蔵多層配線基板とその製造方法 | |
| JP2000323845A (ja) | 電子回路実装用基板の製造方法 | |
| JP2001358248A (ja) | キャパシタを内蔵した回路基板とその製造方法 | |
| JP4160863B2 (ja) | 中間基板 | |
| US20070086145A1 (en) | Capacitor-built-in substrate and method of manufacturing the same | |
| JP4009078B2 (ja) | 薄膜電子部品 | |
| JP3860675B2 (ja) | コンデンサ | |
| JP2003204163A (ja) | 多層配線基板 | |
| JP3246166B2 (ja) | 薄膜コンデンサ | |
| JP2001177008A (ja) | キャパシタを内蔵した回路基板とそれを用いた半導体装置 | |
| JPH06104578A (ja) | 多層配線基板及びその製造方法 | |
| JPH0935997A (ja) | 薄膜コンデンサ内蔵型モジュール | |
| JPH0950936A (ja) | 薄膜コンデンサ内蔵型モジュール | |
| JP2005012106A (ja) | コンデンサ | |
| JP4372471B2 (ja) | 電子部品内蔵基板の製造方法 | |
| JPS6089995A (ja) | 複合積層セラミツク部品 | |
| JPS6092697A (ja) | 複合積層セラミツク部品 | |
| JP3645808B2 (ja) | 薄膜電子部品およびその製法並びに基板 | |
| JP3987702B2 (ja) | 薄膜コンデンサ | |
| JP4454174B2 (ja) | 薄膜コンデンサ | |
| JPH0786078A (ja) | セラミックコンデンサおよびセラミックコンデンサを取り付けた半導体装置 | |
| JP2001023851A (ja) | コンデンサ一体化セラミック焼結体およびその製造方法 |