JP3608260B2 - 負荷制御回路における負荷保護回路 - Google Patents
負荷制御回路における負荷保護回路 Download PDFInfo
- Publication number
- JP3608260B2 JP3608260B2 JP21507195A JP21507195A JP3608260B2 JP 3608260 B2 JP3608260 B2 JP 3608260B2 JP 21507195 A JP21507195 A JP 21507195A JP 21507195 A JP21507195 A JP 21507195A JP 3608260 B2 JP3608260 B2 JP 3608260B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- load
- reset
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Power Sources (AREA)
- Protection Of Static Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、負荷制御回路における負荷保護回路に関するものであり、特に、ＣＰＵのリセット時における負荷素子の破壊を防止する負荷保護回路に関するものである。
【０００２】
【従来の技術】
従来の技術を図３に従って説明する。同図はワイヤレスリモートコントローラの回路を示し、赤外ＬＥＤ１をスイッチングトランジスタ２によりオン／オフして赤外コントロール信号を送信する。ＮＰＮ形のスイッチングトランジスタ２のベースはＣＰＵ３の出力ポート４に接続され、ＣＰＵ３がキー（図示せず）の入力に応じてスイッチングトランジスタ２を制御する。
【０００３】
また、電池による電源５に対してＣＰＵ３と並列にシステムリセットＩＣ６が接続されている。システムリセットＩＣ６の出力端子７はＣＰＵ３のリセット端子８に接続され、Ｖｃｃ端子９とＧＮＤ端子１０は電源５に接続されている。システムリセットＩＣ６の出力ラインはＣＬ とＲＬ とによる時定数回路を介して電源５の両極に接続されており、電源電池を接続したときや電圧低下時にローレベルリセット信号を出力する。
【０００４】
電源５の電圧が規定値以下に降下した場合は、システムリセットＩＣ６がリセット信号を出力することによってＣＰＵ３がリセットされ、ＣＰＵ３の誤動作やプログラムの暴走を防止する。
【０００５】
【発明が解決しようとする課題】
従来のＣＰＵのリセット回路が作動すると、ＣＰＵの出力ポートの状態がリセット時の状態に固定されてしまうため、負荷駆動状態で固定されることがある。この場合は、ＬＥＤ等の負荷に電流が流れ続けて負荷が破壊されることがある。
【０００６】
そこで、リセット時において負荷を非駆動状態に維持して負荷の破壊を防止するために解決すべき技術的課題が生じてくるのであり、本発明は上記課題を解決することを目的とする。
【０００７】
【課題を解決するための手段】
この発明は、上記目的を達成するために提案するものであり、負荷駆動回路を制御するＣＰＵの電源に、前記ＣＰＵと並列にシステムリセットＩＣを接続して前記システムリセットＩＣの出力端子をＣＰＵのリセット端子に接続し、電源電圧が規定電圧以下に降下したときにＣＰＵをリセットする負荷制御回路において、前記システムリセットＩＣの出力端子とＣＰＵの出力ポートとをショットキバリヤダイオードを介して接続し、前記ショットキバリヤダイオードは、前記システムリセットＩＣのリセット信号出力時において前記負荷駆動回路の制御信号ラインレベルをリセット信号レベルに維持する方向に接続された負荷制御回路における負荷保護回路を提供するものである。
【０００８】
上記の負荷保護回路は、負荷の制御論理によってショットキバリヤダイオードの接続方向が異なり、ＣＰＵのハイレベル出力によって負荷が駆動される負荷制御回路においてはＣＰＵの出力ポート側にアノードを接続し、ローレベルリセット形システムリセットＩＣの出力端子側にカソードを接続する。
【０００９】
また、ＣＰＵのローレベル出力によって負荷を駆動する場合は、ハイレベルリセット形システムリセットＩＣを用いてショットキバリヤダイオードの接続方向は上記のものとは逆になる。
【００１０】
ローレベルリセット形の負荷制御回路において、電圧降下によりシステムリセットＩＣからローレベルリセット信号が出力された際に、ＣＰＵの出力ポートの状態がハイレベルに固定された場合は、ショットキバリヤダイオードがオンして出力ポートのレベルが低下し、負荷駆動回路が停止する。
【００１１】
ハイレベルリセット形の負荷制御回路においては、上記と逆にＣＰＵがリセット信号によってリセットされた際に、ＣＰＵの出力ポートの状態がローレベルで負荷が駆動される状態になった場合は、ショットキバリヤダイオードがオンしてハイレベルリセット信号が負荷駆動回路に供給されて負荷駆動回路が停止する。
【００１２】
【発明の実施の形態】
以下、この発明の実施の形態を図１及び図２に従って詳述する。尚、従来例と同一部分には同一符号を付して説明する。図１はワイヤレスリモートコントローラの回路を示し、１は赤外ＬＥＤ、２はＮＰＮ形スイッチングトランジスタ、３はローリセット形のＣＰＵ、６はシステムリセットＩＣである。
【００１３】
スイッチングトランジスタ２のベースはＣＰＵ３の出力ポート４に接続され、出力ポート４からのハイレベル信号によってオンし、スイッチングトランジスタ２のコレクタに接続された赤外ＬＥＤ１を発光させる。
【００１４】
システムリセットＩＣ６のＶｃｃ端子９とＧＮＤ端子１０は電池による電源５に接続され、出力端子７はＣＰＵ３のリセット端子８に接続されている。システムリセットＩＣ６の出力ラインはＣＬ とＲＬ とによる時定数回路を介して電源５の両極に接続されている。
【００１５】
また、ＣＰＵ３の出力ラインにはショットキバリヤダイオード１１のアノードが接続され、カソードはシステムリセットＩＣ６の出力ラインに接続されている。
【００１６】
電源５の電圧が正常な場合は、システムリセットＩＣ６の出力レベルはハイであり、ＣＰＵ３の出力にかかわらずショットキバリヤダイオード１１はオフしており、ＣＰＵ３の出力パルスによってスイッチングトランジスタ２及び赤外ＬＥＤ１が駆動される。
【００１７】
電源５の電圧がシステムリセットＩＣ６のリセット動作電圧に降下した場合は、システムリセットＩＣ６の出力がローレベルに切換わり、ＣＰＵ３のハードウェアがリセットされる。このとき、出力ポート４の状態がローレベルであれば、スイッチングトランジスタ２はオフ状態に維持され、赤外ＬＥＤ１は動作を停止する。
【００１８】
一方、出力ポート４の状態がハイレベルで固定されたときは、ショットキバリヤダイオード１１がオンしてシステムリセットＩＣ６を通じて電流がＧＮＤに流れるためスイッチングトランジスタ２のベース電圧が低下し、スイッチングトランジスタ２及び赤外ＬＥＤ１はオフする。
【００１９】
図２は他の実施形態を示し、ＣＰＵ２１のローレベル出力で赤外ＬＥＤ１を駆動する形式のワイヤレスリモートコントローラであり、ハイレベルリセット形のＣＰＵ２１の出力ポート２２にＰＮＰ形スイッチングトランジスタ２３のベースが接続されている。ショットキバリヤダイオード１１は、図１に示したものとは逆向きに、アノードがハイレベルリセット出力形システムリセットＩＣ２４の出力ラインに接続され、カソードがＣＰＵ２１の出力ラインに接続されている。
【００２０】
電源５の電圧が正常な場合は、システムリセットＩＣ２４の出力レベルはローであり、ショットキバリヤダイオード１１はオフしているため、ＣＰＵ２１の出力パルスによってスイッチングトランジスタ２３及び赤外ＬＥＤ１が駆動される。
【００２１】
電源電圧がシステムリセットＩＣ２４のリセット動作電圧に降下すると、ハイレベルリセット信号が出力され、ＣＰＵ２１のハードウェアがリセットされる。このとき、ＣＰＵ２１の出力ポート２２の状態がハイレベルに固定されれば、スイッチングトランジスタ２３、赤外ＬＥＤ１はオフとなる。また、出力ポート２２の状態がローレベルで固定される場合は、システムリセットＩＣ２４からハイレベルリセット信号が出力され、ショットキバリヤダイオード１１を介してＰＮＰ形スイッチングトランジスタ２３のベース電圧をハイレベルに固定し、スイッチングトランジスタ２３及び赤外ＬＥＤ１をオフする。
【００２２】
このように、ＣＰＵをリセットした際に、赤外ＬＥＤ等の負荷素子がオン状態となった場合は、即座にオフさせて電流を遮断するものである。
尚、本発明は、上記のワイヤレスリモートコントローラに限定されるものではなく、種々の負荷制御回路に応用することができ、本発明がそれらの改変されたものに及ぶことは当然である。
【００２３】
【発明の効果】
以上説明したように、本発明は電源電圧の降下によりＣＰＵがリセットされたときに、ＣＰＵの出力ポートの状態にかかわらず負荷駆動回路をオフさせて負荷素子への電流を遮断するため、電流が流れ続けて負荷素子が破壊される虞れが解消される。
【図面の簡単な説明】
【図１】本発明の負荷保護回路を搭載したワイヤレスリモートコントローラの回路図。
【図２】
他の実施形態を示すワイヤレスリモートコントローラの回路図。
【図３】
従来例を示し、ワイヤレスリモートコントローラの回路図。
【符号の説明】
１ 赤外ＬＥＤ
２，２３ スイッチングトランジスタ
３，２１ ＣＰＵ
４，２２ 出力ポート
６，２４ システムリセットＩＣ
７ 出力端子
８ リセット端子
１１ ショットキバリヤダイオード
【発明の属する技術分野】
この発明は、負荷制御回路における負荷保護回路に関するものであり、特に、ＣＰＵのリセット時における負荷素子の破壊を防止する負荷保護回路に関するものである。
【０００２】
【従来の技術】
従来の技術を図３に従って説明する。同図はワイヤレスリモートコントローラの回路を示し、赤外ＬＥＤ１をスイッチングトランジスタ２によりオン／オフして赤外コントロール信号を送信する。ＮＰＮ形のスイッチングトランジスタ２のベースはＣＰＵ３の出力ポート４に接続され、ＣＰＵ３がキー（図示せず）の入力に応じてスイッチングトランジスタ２を制御する。
【０００３】
また、電池による電源５に対してＣＰＵ３と並列にシステムリセットＩＣ６が接続されている。システムリセットＩＣ６の出力端子７はＣＰＵ３のリセット端子８に接続され、Ｖｃｃ端子９とＧＮＤ端子１０は電源５に接続されている。システムリセットＩＣ６の出力ラインはＣＬ とＲＬ とによる時定数回路を介して電源５の両極に接続されており、電源電池を接続したときや電圧低下時にローレベルリセット信号を出力する。
【０００４】
電源５の電圧が規定値以下に降下した場合は、システムリセットＩＣ６がリセット信号を出力することによってＣＰＵ３がリセットされ、ＣＰＵ３の誤動作やプログラムの暴走を防止する。
【０００５】
【発明が解決しようとする課題】
従来のＣＰＵのリセット回路が作動すると、ＣＰＵの出力ポートの状態がリセット時の状態に固定されてしまうため、負荷駆動状態で固定されることがある。この場合は、ＬＥＤ等の負荷に電流が流れ続けて負荷が破壊されることがある。
【０００６】
そこで、リセット時において負荷を非駆動状態に維持して負荷の破壊を防止するために解決すべき技術的課題が生じてくるのであり、本発明は上記課題を解決することを目的とする。
【０００７】
【課題を解決するための手段】
この発明は、上記目的を達成するために提案するものであり、負荷駆動回路を制御するＣＰＵの電源に、前記ＣＰＵと並列にシステムリセットＩＣを接続して前記システムリセットＩＣの出力端子をＣＰＵのリセット端子に接続し、電源電圧が規定電圧以下に降下したときにＣＰＵをリセットする負荷制御回路において、前記システムリセットＩＣの出力端子とＣＰＵの出力ポートとをショットキバリヤダイオードを介して接続し、前記ショットキバリヤダイオードは、前記システムリセットＩＣのリセット信号出力時において前記負荷駆動回路の制御信号ラインレベルをリセット信号レベルに維持する方向に接続された負荷制御回路における負荷保護回路を提供するものである。
【０００８】
上記の負荷保護回路は、負荷の制御論理によってショットキバリヤダイオードの接続方向が異なり、ＣＰＵのハイレベル出力によって負荷が駆動される負荷制御回路においてはＣＰＵの出力ポート側にアノードを接続し、ローレベルリセット形システムリセットＩＣの出力端子側にカソードを接続する。
【０００９】
また、ＣＰＵのローレベル出力によって負荷を駆動する場合は、ハイレベルリセット形システムリセットＩＣを用いてショットキバリヤダイオードの接続方向は上記のものとは逆になる。
【００１０】
ローレベルリセット形の負荷制御回路において、電圧降下によりシステムリセットＩＣからローレベルリセット信号が出力された際に、ＣＰＵの出力ポートの状態がハイレベルに固定された場合は、ショットキバリヤダイオードがオンして出力ポートのレベルが低下し、負荷駆動回路が停止する。
【００１１】
ハイレベルリセット形の負荷制御回路においては、上記と逆にＣＰＵがリセット信号によってリセットされた際に、ＣＰＵの出力ポートの状態がローレベルで負荷が駆動される状態になった場合は、ショットキバリヤダイオードがオンしてハイレベルリセット信号が負荷駆動回路に供給されて負荷駆動回路が停止する。
【００１２】
【発明の実施の形態】
以下、この発明の実施の形態を図１及び図２に従って詳述する。尚、従来例と同一部分には同一符号を付して説明する。図１はワイヤレスリモートコントローラの回路を示し、１は赤外ＬＥＤ、２はＮＰＮ形スイッチングトランジスタ、３はローリセット形のＣＰＵ、６はシステムリセットＩＣである。
【００１３】
スイッチングトランジスタ２のベースはＣＰＵ３の出力ポート４に接続され、出力ポート４からのハイレベル信号によってオンし、スイッチングトランジスタ２のコレクタに接続された赤外ＬＥＤ１を発光させる。
【００１４】
システムリセットＩＣ６のＶｃｃ端子９とＧＮＤ端子１０は電池による電源５に接続され、出力端子７はＣＰＵ３のリセット端子８に接続されている。システムリセットＩＣ６の出力ラインはＣＬ とＲＬ とによる時定数回路を介して電源５の両極に接続されている。
【００１５】
また、ＣＰＵ３の出力ラインにはショットキバリヤダイオード１１のアノードが接続され、カソードはシステムリセットＩＣ６の出力ラインに接続されている。
【００１６】
電源５の電圧が正常な場合は、システムリセットＩＣ６の出力レベルはハイであり、ＣＰＵ３の出力にかかわらずショットキバリヤダイオード１１はオフしており、ＣＰＵ３の出力パルスによってスイッチングトランジスタ２及び赤外ＬＥＤ１が駆動される。
【００１７】
電源５の電圧がシステムリセットＩＣ６のリセット動作電圧に降下した場合は、システムリセットＩＣ６の出力がローレベルに切換わり、ＣＰＵ３のハードウェアがリセットされる。このとき、出力ポート４の状態がローレベルであれば、スイッチングトランジスタ２はオフ状態に維持され、赤外ＬＥＤ１は動作を停止する。
【００１８】
一方、出力ポート４の状態がハイレベルで固定されたときは、ショットキバリヤダイオード１１がオンしてシステムリセットＩＣ６を通じて電流がＧＮＤに流れるためスイッチングトランジスタ２のベース電圧が低下し、スイッチングトランジスタ２及び赤外ＬＥＤ１はオフする。
【００１９】
図２は他の実施形態を示し、ＣＰＵ２１のローレベル出力で赤外ＬＥＤ１を駆動する形式のワイヤレスリモートコントローラであり、ハイレベルリセット形のＣＰＵ２１の出力ポート２２にＰＮＰ形スイッチングトランジスタ２３のベースが接続されている。ショットキバリヤダイオード１１は、図１に示したものとは逆向きに、アノードがハイレベルリセット出力形システムリセットＩＣ２４の出力ラインに接続され、カソードがＣＰＵ２１の出力ラインに接続されている。
【００２０】
電源５の電圧が正常な場合は、システムリセットＩＣ２４の出力レベルはローであり、ショットキバリヤダイオード１１はオフしているため、ＣＰＵ２１の出力パルスによってスイッチングトランジスタ２３及び赤外ＬＥＤ１が駆動される。
【００２１】
電源電圧がシステムリセットＩＣ２４のリセット動作電圧に降下すると、ハイレベルリセット信号が出力され、ＣＰＵ２１のハードウェアがリセットされる。このとき、ＣＰＵ２１の出力ポート２２の状態がハイレベルに固定されれば、スイッチングトランジスタ２３、赤外ＬＥＤ１はオフとなる。また、出力ポート２２の状態がローレベルで固定される場合は、システムリセットＩＣ２４からハイレベルリセット信号が出力され、ショットキバリヤダイオード１１を介してＰＮＰ形スイッチングトランジスタ２３のベース電圧をハイレベルに固定し、スイッチングトランジスタ２３及び赤外ＬＥＤ１をオフする。
【００２２】
このように、ＣＰＵをリセットした際に、赤外ＬＥＤ等の負荷素子がオン状態となった場合は、即座にオフさせて電流を遮断するものである。
尚、本発明は、上記のワイヤレスリモートコントローラに限定されるものではなく、種々の負荷制御回路に応用することができ、本発明がそれらの改変されたものに及ぶことは当然である。
【００２３】
【発明の効果】
以上説明したように、本発明は電源電圧の降下によりＣＰＵがリセットされたときに、ＣＰＵの出力ポートの状態にかかわらず負荷駆動回路をオフさせて負荷素子への電流を遮断するため、電流が流れ続けて負荷素子が破壊される虞れが解消される。
【図面の簡単な説明】
【図１】本発明の負荷保護回路を搭載したワイヤレスリモートコントローラの回路図。
【図２】
他の実施形態を示すワイヤレスリモートコントローラの回路図。
【図３】
従来例を示し、ワイヤレスリモートコントローラの回路図。
【符号の説明】
１ 赤外ＬＥＤ
２，２３ スイッチングトランジスタ
３，２１ ＣＰＵ
４，２２ 出力ポート
６，２４ システムリセットＩＣ
７ 出力端子
８ リセット端子
１１ ショットキバリヤダイオード
Claims (1)
- 負荷駆動回路を制御するＣＰＵの電源に、前記ＣＰＵと並列にシステムリセットＩＣを接続して前記システムリセットＩＣの出力端子をＣＰＵのリセット端子に接続し、電源電圧が規定電圧以下に降下したときにＣＰＵをリセットする負荷制御回路において、前記システムリセットＩＣの出力端子とＣＰＵの出力ポートとをショットキバリヤダイオードを介して接続し、前記ショットキバリヤダイオードは、前記システムリセットＩＣのリセット信号出力時において前記負荷駆動回路の制御信号ラインレベルをリセット信号レベルに維持する方向に接続された負荷制御回路における負荷保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21507195A JP3608260B2 (ja) | 1995-08-23 | 1995-08-23 | 負荷制御回路における負荷保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21507195A JP3608260B2 (ja) | 1995-08-23 | 1995-08-23 | 負荷制御回路における負荷保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0965568A JPH0965568A (ja) | 1997-03-07 |
| JP3608260B2 true JP3608260B2 (ja) | 2005-01-05 |
Family
ID=16666281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21507195A Expired - Fee Related JP3608260B2 (ja) | 1995-08-23 | 1995-08-23 | 負荷制御回路における負荷保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3608260B2 (ja) |
-
1995
- 1995-08-23 JP JP21507195A patent/JP3608260B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0965568A (ja) | 1997-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0883909A (ja) | 半導体集積回路 | |
| JP2001224135A (ja) | 負荷駆動装置 | |
| JP3608260B2 (ja) | 負荷制御回路における負荷保護回路 | |
| US6034448A (en) | Semiconductor switch | |
| US4725912A (en) | Power MOS loss of ground protection | |
| JP2006518980A (ja) | Ｄｃ電源によりｄｃモータを制御する制御回路及びこの制御回路を備える風防ガラスワイパ装置 | |
| JP2002246884A (ja) | 負荷駆動回路 | |
| JPS6258709A (ja) | トランジスタ保護回路 | |
| JPH01311617A (ja) | スイッチング素子駆動装置 | |
| JPH01220915A (ja) | トランジスタの出力短絡保護回路 | |
| JP3476903B2 (ja) | 保護機能付き負荷駆動回路 | |
| JP3437588B2 (ja) | 負荷ドライブ回路 | |
| JP3627481B2 (ja) | インターフェイス回路 | |
| JP2732677B2 (ja) | メモリバックアップ用電圧検出回路 | |
| JP3185632B2 (ja) | 出力保護回路 | |
| JPH0724816Y2 (ja) | Ｃｍｏｓ回路の保護装置 | |
| KR100316933B1 (ko) | 솔레노이드 구동 회로 | |
| KR0163264B1 (ko) | 모터의 구동제어회로 | |
| JP2886398B2 (ja) | ステッピングモ−タの駆動装置 | |
| JPH0467724A (ja) | 電源出力遮断装置 | |
| JP2003133936A (ja) | 負荷制御装置 | |
| JPS6041413B2 (ja) | ヒュ−ズ溶断方法 | |
| JPH0755078B2 (ja) | 過電流検出装置 | |
| JPH0555730U (ja) | 過負荷保護回路 | |
| JPS63299784A (ja) | インバ−タ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040921 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041004 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071022 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |