JP3608260B2 - 負荷制御回路における負荷保護回路 - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、負荷制御回路における負荷保護回路に関するものであり、特に、CPUのリセット時における負荷素子の破壊を防止する負荷保護回路に関するものである。
【0002】
【従来の技術】
従来の技術を図3に従って説明する。同図はワイヤレスリモートコントローラの回路を示し、赤外LED1をスイッチングトランジスタ2によりオン/オフして赤外コントロール信号を送信する。NPN形のスイッチングトランジスタ2のベースはCPU3の出力ポート4に接続され、CPU3がキー(図示せず)の入力に応じてスイッチングトランジスタ2を制御する。
【0003】
また、電池による電源5に対してCPU3と並列にシステムリセットIC6が接続されている。システムリセットIC6の出力端子7はCPU3のリセット端子8に接続され、Vcc端子9とGND端子10は電源5に接続されている。システムリセットIC6の出力ラインはCL とRL とによる時定数回路を介して電源5の両極に接続されており、電源電池を接続したときや電圧低下時にローレベルリセット信号を出力する。
【0004】
電源5の電圧が規定値以下に降下した場合は、システムリセットIC6がリセット信号を出力することによってCPU3がリセットされ、CPU3の誤動作やプログラムの暴走を防止する。
【0005】
【発明が解決しようとする課題】
従来のCPUのリセット回路が作動すると、CPUの出力ポートの状態がリセット時の状態に固定されてしまうため、負荷駆動状態で固定されることがある。この場合は、LED等の負荷に電流が流れ続けて負荷が破壊されることがある。
【0006】
そこで、リセット時において負荷を非駆動状態に維持して負荷の破壊を防止するために解決すべき技術的課題が生じてくるのであり、本発明は上記課題を解決することを目的とする。
【0007】
【課題を解決するための手段】
この発明は、上記目的を達成するために提案するものであり、負荷駆動回路を制御するCPUの電源に、前記CPUと並列にシステムリセットICを接続して前記システムリセットICの出力端子をCPUのリセット端子に接続し、電源電圧が規定電圧以下に降下したときにCPUをリセットする負荷制御回路において、前記システムリセットICの出力端子とCPUの出力ポートとをショットキバリヤダイオードを介して接続し、前記ショットキバリヤダイオードは、前記システムリセットICのリセット信号出力時において前記負荷駆動回路の制御信号ラインレベルをリセット信号レベルに維持する方向に接続された負荷制御回路における負荷保護回路を提供するものである。
【0008】
上記の負荷保護回路は、負荷の制御論理によってショットキバリヤダイオードの接続方向が異なり、CPUのハイレベル出力によって負荷が駆動される負荷制御回路においてはCPUの出力ポート側にアノードを接続し、ローレベルリセット形システムリセットICの出力端子側にカソードを接続する。
【0009】
また、CPUのローレベル出力によって負荷を駆動する場合は、ハイレベルリセット形システムリセットICを用いてショットキバリヤダイオードの接続方向は上記のものとは逆になる。
【0010】
ローレベルリセット形の負荷制御回路において、電圧降下によりシステムリセットICからローレベルリセット信号が出力された際に、CPUの出力ポートの状態がハイレベルに固定された場合は、ショットキバリヤダイオードがオンして出力ポートのレベルが低下し、負荷駆動回路が停止する。
【0011】
ハイレベルリセット形の負荷制御回路においては、上記と逆にCPUがリセット信号によってリセットされた際に、CPUの出力ポートの状態がローレベルで負荷が駆動される状態になった場合は、ショットキバリヤダイオードがオンしてハイレベルリセット信号が負荷駆動回路に供給されて負荷駆動回路が停止する。
【0012】
【発明の実施の形態】
以下、この発明の実施の形態を図1及び図2に従って詳述する。尚、従来例と同一部分には同一符号を付して説明する。図1はワイヤレスリモートコントローラの回路を示し、1は赤外LED、2はNPN形スイッチングトランジスタ、3はローリセット形のCPU、6はシステムリセットICである。
【0013】
スイッチングトランジスタ2のベースはCPU3の出力ポート4に接続され、出力ポート4からのハイレベル信号によってオンし、スイッチングトランジスタ2のコレクタに接続された赤外LED1を発光させる。
【0014】
システムリセットIC6のVcc端子9とGND端子10は電池による電源5に接続され、出力端子7はCPU3のリセット端子8に接続されている。システムリセットIC6の出力ラインはCL とRL とによる時定数回路を介して電源5の両極に接続されている。
【0015】
また、CPU3の出力ラインにはショットキバリヤダイオード11のアノードが接続され、カソードはシステムリセットIC6の出力ラインに接続されている。
【0016】
電源5の電圧が正常な場合は、システムリセットIC6の出力レベルはハイであり、CPU3の出力にかかわらずショットキバリヤダイオード11はオフしており、CPU3の出力パルスによってスイッチングトランジスタ2及び赤外LED1が駆動される。
【0017】
電源5の電圧がシステムリセットIC6のリセット動作電圧に降下した場合は、システムリセットIC6の出力がローレベルに切換わり、CPU3のハードウェアがリセットされる。このとき、出力ポート4の状態がローレベルであれば、スイッチングトランジスタ2はオフ状態に維持され、赤外LED1は動作を停止する。
【0018】
一方、出力ポート4の状態がハイレベルで固定されたときは、ショットキバリヤダイオード11がオンしてシステムリセットIC6を通じて電流がGNDに流れるためスイッチングトランジスタ2のベース電圧が低下し、スイッチングトランジスタ2及び赤外LED1はオフする。
【0019】
図2は他の実施形態を示し、CPU21のローレベル出力で赤外LED1を駆動する形式のワイヤレスリモートコントローラであり、ハイレベルリセット形のCPU21の出力ポート22にPNP形スイッチングトランジスタ23のベースが接続されている。ショットキバリヤダイオード11は、図1に示したものとは逆向きに、アノードがハイレベルリセット出力形システムリセットIC24の出力ラインに接続され、カソードがCPU21の出力ラインに接続されている。
【0020】
電源5の電圧が正常な場合は、システムリセットIC24の出力レベルはローであり、ショットキバリヤダイオード11はオフしているため、CPU21の出力パルスによってスイッチングトランジスタ23及び赤外LED1が駆動される。
【0021】
電源電圧がシステムリセットIC24のリセット動作電圧に降下すると、ハイレベルリセット信号が出力され、CPU21のハードウェアがリセットされる。このとき、CPU21の出力ポート22の状態がハイレベルに固定されれば、スイッチングトランジスタ23、赤外LED1はオフとなる。また、出力ポート22の状態がローレベルで固定される場合は、システムリセットIC24からハイレベルリセット信号が出力され、ショットキバリヤダイオード11を介してPNP形スイッチングトランジスタ23のベース電圧をハイレベルに固定し、スイッチングトランジスタ23及び赤外LED1をオフする。
【0022】
このように、CPUをリセットした際に、赤外LED等の負荷素子がオン状態となった場合は、即座にオフさせて電流を遮断するものである。
尚、本発明は、上記のワイヤレスリモートコントローラに限定されるものではなく、種々の負荷制御回路に応用することができ、本発明がそれらの改変されたものに及ぶことは当然である。
【0023】
【発明の効果】
以上説明したように、本発明は電源電圧の降下によりCPUがリセットされたときに、CPUの出力ポートの状態にかかわらず負荷駆動回路をオフさせて負荷素子への電流を遮断するため、電流が流れ続けて負荷素子が破壊される虞れが解消される。
【図面の簡単な説明】
【図1】本発明の負荷保護回路を搭載したワイヤレスリモートコントローラの回路図。
【図2】
他の実施形態を示すワイヤレスリモートコントローラの回路図。
【図3】
従来例を示し、ワイヤレスリモートコントローラの回路図。
【符号の説明】
1 赤外LED
2,23 スイッチングトランジスタ
3,21 CPU
4,22 出力ポート
6,24 システムリセットIC
7 出力端子
8 リセット端子
11 ショットキバリヤダイオード
【発明の属する技術分野】
この発明は、負荷制御回路における負荷保護回路に関するものであり、特に、CPUのリセット時における負荷素子の破壊を防止する負荷保護回路に関するものである。
【0002】
【従来の技術】
従来の技術を図3に従って説明する。同図はワイヤレスリモートコントローラの回路を示し、赤外LED1をスイッチングトランジスタ2によりオン/オフして赤外コントロール信号を送信する。NPN形のスイッチングトランジスタ2のベースはCPU3の出力ポート4に接続され、CPU3がキー(図示せず)の入力に応じてスイッチングトランジスタ2を制御する。
【0003】
また、電池による電源5に対してCPU3と並列にシステムリセットIC6が接続されている。システムリセットIC6の出力端子7はCPU3のリセット端子8に接続され、Vcc端子9とGND端子10は電源5に接続されている。システムリセットIC6の出力ラインはCL とRL とによる時定数回路を介して電源5の両極に接続されており、電源電池を接続したときや電圧低下時にローレベルリセット信号を出力する。
【0004】
電源5の電圧が規定値以下に降下した場合は、システムリセットIC6がリセット信号を出力することによってCPU3がリセットされ、CPU3の誤動作やプログラムの暴走を防止する。
【0005】
【発明が解決しようとする課題】
従来のCPUのリセット回路が作動すると、CPUの出力ポートの状態がリセット時の状態に固定されてしまうため、負荷駆動状態で固定されることがある。この場合は、LED等の負荷に電流が流れ続けて負荷が破壊されることがある。
【0006】
そこで、リセット時において負荷を非駆動状態に維持して負荷の破壊を防止するために解決すべき技術的課題が生じてくるのであり、本発明は上記課題を解決することを目的とする。
【0007】
【課題を解決するための手段】
この発明は、上記目的を達成するために提案するものであり、負荷駆動回路を制御するCPUの電源に、前記CPUと並列にシステムリセットICを接続して前記システムリセットICの出力端子をCPUのリセット端子に接続し、電源電圧が規定電圧以下に降下したときにCPUをリセットする負荷制御回路において、前記システムリセットICの出力端子とCPUの出力ポートとをショットキバリヤダイオードを介して接続し、前記ショットキバリヤダイオードは、前記システムリセットICのリセット信号出力時において前記負荷駆動回路の制御信号ラインレベルをリセット信号レベルに維持する方向に接続された負荷制御回路における負荷保護回路を提供するものである。
【0008】
上記の負荷保護回路は、負荷の制御論理によってショットキバリヤダイオードの接続方向が異なり、CPUのハイレベル出力によって負荷が駆動される負荷制御回路においてはCPUの出力ポート側にアノードを接続し、ローレベルリセット形システムリセットICの出力端子側にカソードを接続する。
【0009】
また、CPUのローレベル出力によって負荷を駆動する場合は、ハイレベルリセット形システムリセットICを用いてショットキバリヤダイオードの接続方向は上記のものとは逆になる。
【0010】
ローレベルリセット形の負荷制御回路において、電圧降下によりシステムリセットICからローレベルリセット信号が出力された際に、CPUの出力ポートの状態がハイレベルに固定された場合は、ショットキバリヤダイオードがオンして出力ポートのレベルが低下し、負荷駆動回路が停止する。
【0011】
ハイレベルリセット形の負荷制御回路においては、上記と逆にCPUがリセット信号によってリセットされた際に、CPUの出力ポートの状態がローレベルで負荷が駆動される状態になった場合は、ショットキバリヤダイオードがオンしてハイレベルリセット信号が負荷駆動回路に供給されて負荷駆動回路が停止する。
【0012】
【発明の実施の形態】
以下、この発明の実施の形態を図1及び図2に従って詳述する。尚、従来例と同一部分には同一符号を付して説明する。図1はワイヤレスリモートコントローラの回路を示し、1は赤外LED、2はNPN形スイッチングトランジスタ、3はローリセット形のCPU、6はシステムリセットICである。
【0013】
スイッチングトランジスタ2のベースはCPU3の出力ポート4に接続され、出力ポート4からのハイレベル信号によってオンし、スイッチングトランジスタ2のコレクタに接続された赤外LED1を発光させる。
【0014】
システムリセットIC6のVcc端子9とGND端子10は電池による電源5に接続され、出力端子7はCPU3のリセット端子8に接続されている。システムリセットIC6の出力ラインはCL とRL とによる時定数回路を介して電源5の両極に接続されている。
【0015】
また、CPU3の出力ラインにはショットキバリヤダイオード11のアノードが接続され、カソードはシステムリセットIC6の出力ラインに接続されている。
【0016】
電源5の電圧が正常な場合は、システムリセットIC6の出力レベルはハイであり、CPU3の出力にかかわらずショットキバリヤダイオード11はオフしており、CPU3の出力パルスによってスイッチングトランジスタ2及び赤外LED1が駆動される。
【0017】
電源5の電圧がシステムリセットIC6のリセット動作電圧に降下した場合は、システムリセットIC6の出力がローレベルに切換わり、CPU3のハードウェアがリセットされる。このとき、出力ポート4の状態がローレベルであれば、スイッチングトランジスタ2はオフ状態に維持され、赤外LED1は動作を停止する。
【0018】
一方、出力ポート4の状態がハイレベルで固定されたときは、ショットキバリヤダイオード11がオンしてシステムリセットIC6を通じて電流がGNDに流れるためスイッチングトランジスタ2のベース電圧が低下し、スイッチングトランジスタ2及び赤外LED1はオフする。
【0019】
図2は他の実施形態を示し、CPU21のローレベル出力で赤外LED1を駆動する形式のワイヤレスリモートコントローラであり、ハイレベルリセット形のCPU21の出力ポート22にPNP形スイッチングトランジスタ23のベースが接続されている。ショットキバリヤダイオード11は、図1に示したものとは逆向きに、アノードがハイレベルリセット出力形システムリセットIC24の出力ラインに接続され、カソードがCPU21の出力ラインに接続されている。
【0020】
電源5の電圧が正常な場合は、システムリセットIC24の出力レベルはローであり、ショットキバリヤダイオード11はオフしているため、CPU21の出力パルスによってスイッチングトランジスタ23及び赤外LED1が駆動される。
【0021】
電源電圧がシステムリセットIC24のリセット動作電圧に降下すると、ハイレベルリセット信号が出力され、CPU21のハードウェアがリセットされる。このとき、CPU21の出力ポート22の状態がハイレベルに固定されれば、スイッチングトランジスタ23、赤外LED1はオフとなる。また、出力ポート22の状態がローレベルで固定される場合は、システムリセットIC24からハイレベルリセット信号が出力され、ショットキバリヤダイオード11を介してPNP形スイッチングトランジスタ23のベース電圧をハイレベルに固定し、スイッチングトランジスタ23及び赤外LED1をオフする。
【0022】
このように、CPUをリセットした際に、赤外LED等の負荷素子がオン状態となった場合は、即座にオフさせて電流を遮断するものである。
尚、本発明は、上記のワイヤレスリモートコントローラに限定されるものではなく、種々の負荷制御回路に応用することができ、本発明がそれらの改変されたものに及ぶことは当然である。
【0023】
【発明の効果】
以上説明したように、本発明は電源電圧の降下によりCPUがリセットされたときに、CPUの出力ポートの状態にかかわらず負荷駆動回路をオフさせて負荷素子への電流を遮断するため、電流が流れ続けて負荷素子が破壊される虞れが解消される。
【図面の簡単な説明】
【図1】本発明の負荷保護回路を搭載したワイヤレスリモートコントローラの回路図。
【図2】
他の実施形態を示すワイヤレスリモートコントローラの回路図。
【図3】
従来例を示し、ワイヤレスリモートコントローラの回路図。
【符号の説明】
1 赤外LED
2,23 スイッチングトランジスタ
3,21 CPU
4,22 出力ポート
6,24 システムリセットIC
7 出力端子
8 リセット端子
11 ショットキバリヤダイオード
Claims (1)
- 負荷駆動回路を制御するCPUの電源に、前記CPUと並列にシステムリセットICを接続して前記システムリセットICの出力端子をCPUのリセット端子に接続し、電源電圧が規定電圧以下に降下したときにCPUをリセットする負荷制御回路において、前記システムリセットICの出力端子とCPUの出力ポートとをショットキバリヤダイオードを介して接続し、前記ショットキバリヤダイオードは、前記システムリセットICのリセット信号出力時において前記負荷駆動回路の制御信号ラインレベルをリセット信号レベルに維持する方向に接続された負荷制御回路における負荷保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21507195A JP3608260B2 (ja) | 1995-08-23 | 1995-08-23 | 負荷制御回路における負荷保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21507195A JP3608260B2 (ja) | 1995-08-23 | 1995-08-23 | 負荷制御回路における負荷保護回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0965568A JPH0965568A (ja) | 1997-03-07 |
JP3608260B2 true JP3608260B2 (ja) | 2005-01-05 |
Family
ID=16666281
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21507195A Expired - Fee Related JP3608260B2 (ja) | 1995-08-23 | 1995-08-23 | 負荷制御回路における負荷保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3608260B2 (ja) |
-
1995
- 1995-08-23 JP JP21507195A patent/JP3608260B2/ja not_active Expired - Fee Related
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JPH0965568A (ja) | 1997-03-07 |
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