JP3606353B2 - 電流−電圧変換回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、受光した光信号によって生じる信号光電流を増幅する受光アンプ回路などとして用いられる電流−電圧変換回路に関し、特に、書き込み可能なコンパクトディスクやデジタルビデオディスクなどを読み書きする装置に好適に用いられ、入力電流の大小に拘わらず、誤差の小さい電流−電圧変換回路に関するものである。
【0002】
【従来の技術】
従来より、例えば、光ディスクの読み取り・書き込み装置で用いられる光ピックアップなどにおいて、受光した光信号を電気信号に変換する受光アンプ回路は、広く用いられている。例えば、図7に示す受光アンプ回路101において、光信号を受け取ると、フォトダイオード102のカソード端子からアノード端子へ向けて、光信号に応じた量の信号光電流ISCが流れる。フォトダイオード102のカソード端子は、差動アンプ103の負入力端子に接続されている。また、差動アンプ103の出力は、互いに直列に接続された抵抗R101・R102を介して、差動アンプ103の負入力端子へ負帰還される。これにより、受光アンプ回路101は、信号光電流ISCをI−V(電流−電圧)変換して出力できる。
【0003】
ここで、光ディスクへデータを書き込む場合には、読み取る場合に比べて極めて強い光を照射する必要がある。このように、信号光電流ISCの変動範囲が広い場合、受光アンプ回路101のゲインを一定にすると、信号光電流ISCが大きいときに受光アンプ回路101が飽和して、正しくI−V変換できなくなる。したがって、光ディスクの読み取り・書き込み装置で用いられる受光アンプ回路101では、I−V変換時のゲインを変更して、受光アンプ回路101の飽和を防止するために、上記抵抗R101の両端を導通/遮断するスイッチングトランジスタQ101が設けられている。
【0004】
読み取り時のように、信号光電流ISCが小さいときは、スイッチングトランジスタQ101が遮断されている。この場合は、差動アンプ103、抵抗R102、抵抗R101によって負帰還ループが構成される。この結果、受光アンプ回路101の出力電圧は、VREF +(R101 +R102 )×ISCとなり、ゲインは、大きな値に設定される。なお、R101 ・R102 は、各抵抗R101・R102の抵抗値であり、R101 <<R102 に設定される。
【0005】
一方、書き込み時のように、信号光電流ISCが大きいときには、スイッチングトランジスタQ101が導通する。これにより、負帰還ループの抵抗値が減少し、受光アンプ回路101のゲインを小さな値に切り換えることができる。
【0006】
【発明が解決しようとする課題】
しかしながら、上記構成の受光アンプ回路では、負帰還ループ中に、スイッチングトランジスタが配されるため、出力電圧に誤差が発生するという問題を生ずる。
【0007】
具体的には、スイッチングトランジスタQ101が導通した場合、負帰還ループは、差動アンプ103、スイッチングトランジスタQ101および抵抗R101によって構成される。この状態では、スイッチングトランジスタQ101は、飽和しているので、受光アンプ回路101の出力電圧は、VREF +(R101 ×ISC)+Vsat(Q101) となり、スイッチングトランジスタQ101の飽和電圧Vsat(Q101) 分だけ、誤差を生じる。
【0008】
本発明は、上記の問題点を鑑みてなされたものであり、その目的は、入力電流が大きい場合であっても、入力電流が小さい場合と同様に出力誤差の小さな電流−電圧変換回路を実現することにある。
【0009】
【課題を解決するための手段】
請求項1の発明に係る電流−電圧変換回路は、上記課題を解決するために、差動アンプと、当該差動アンプの出力端子と負入力端子との間に設けられた第1抵抗とを有し、上記第1抵抗と負入力端子との接続点に供給される入力電流を電圧に変換して出力電圧として出力する電流−電圧変換回路において、以下の手段を講じたことを特徴としている。
【0010】
すなわち、上記第1抵抗は、複数設けられており、かつ、一端が上記負入力端子へ共通接続されており、ゲイン切り換え信号に基づいて、上記各第1抵抗の他端と、上記差動アンプの出力端子とを選択的に接続し、飽和せずに動作する第1スイッチを備え、上記各第1抵抗の他端と上記第1スイッチとの接続点から上記出力電圧が出力される。
【0011】
上記構成において、第1スイッチは、ゲイン切り換え信号に基づいて、第1抵抗のうちの1つを選択し、差動アンプの出力端子と接続する。これにより、差動アンプ、第1スイッチ、および、選択された第1抵抗によって、負帰還ループが形成され、第1抵抗と第1スイッチとの接続点(以下では、出力端と称する)から出力される出力電圧は、入力電流に比例する電圧になる。なお、比例定数、すなわち、電流−電圧変換回路が電流から電圧へ変換する際のゲインは、当該第1抵抗の抵抗値によって決定される。
【0012】
ゲイン切り換え信号が第1抵抗の切り換えを指示すると、第1スイッチは、新たな第1抵抗を選択して、差動アンプの出力端子と接続する。これにより、ゲイン切り換え信号によって指示された第1抵抗を含む負帰還ループが選択され、電流−電圧変換回路のゲインを切り換えることができる。
【0013】
ここで、上記各第1抵抗の他端と上記第1スイッチとの接続点から上記出力電圧が出力されるので、この接続点から差動アンプの負入力端子までの間には、飽和するスイッチが介在しない。さらに、上記第1スイッチは、飽和せずに動作するので、いずれの負帰還ループを選択したとしても、飽和デバイスを含まない安定した負帰還ループを構成でき、例えば、スイッチングトランジスタやアナログスイッチなどの飽和デバイスが、負帰還ループ中に設けられている従来技術のように、飽和電圧による誤差が発生しない。
【0014】
この結果、入力電流が大きく、ゲインが小さな場合であっても、入力電流が小さい場合と同様に出力誤差の小さな電流−電圧変換回路を実現できる。
【0015】
また、請求項2の発明に係る電流−電圧変換回路は、上記請求項1記載の発明の構成において、上記差動アンプの正入力端子へ印加する電圧を調整するオフセット補償手段とを備え、当該オフセット補償手段には、一端が基準電圧に共通接続され、それぞれの抵抗値が、対応する上記第1抵抗と同一に設定された第2抵抗と、選択された上記第1抵抗と同一値の第2抵抗を選択して、上記差動アンプの正入力端子に接続する第2スイッチとが設けられていることを特徴としている。
【0016】
当該構成によれば、第1スイッチが第1抵抗を選択すると、第2スイッチは、当該第1抵抗と同一の抵抗値を持つ第2抵抗を選択し、当該第2抵抗と、差動アンプの正入力端子とを接続する。これにより、正入力端子へ印加される電圧は、正入力端子へ流れ込む入力バイアス電流と、選択された第2抵抗の抵抗値との積だけ、基準電圧から低下する。
【0017】
ここで、一般の差動アンプでは、正入力端子へ流れ込む入力バイアス電流と、負入力端子へ流れ込む入力バイアス電流とは、同じ量である。一方、出力電圧のオフセットは、負入力端子へ流れ込む入力バイアス電流と、第1抵抗の抵抗値との積で表される。
【0018】
したがって、オフセット電圧を切り換えたり、測定したりすることなく、オフセット補償手段は、入力バイアス電流に起因するオフセットを相殺可能な電圧を、上記正入力端子へ印加できる。これにより、オフセット補償手段は、第1スイッチがいずれの第1抵抗を選択した場合であっても、差動アンプの入力バイアスに起因するオフセットを確実に除去でき、電流−電圧変換回路の出力電圧の誤差をさらに低減できる。
【0019】
なお、上記構成では、上記オフセット補償手段が差動アンプの正入力端子に接続されているため、負入力端子側に入力される入力電流に影響を与えることなく、オフセットを調整できる。
【0020】
また、請求項3の発明に係る電流−電圧変換回路は、請求項1または2記載の発明の構成において、上記第1スイッチには、上記各第1抵抗に対応して、エミッタ共通接続されたトランジスタ対と、上記各トランジスタ対のエミッタ共通接続点に所定の電流を供給する第1定電流回路と、上記各トランジスタ対のエミッタ共通接続点に入力端子が接続され、対応する第1抵抗に出力端子が接続された第1のエミッタフォロワ回路とが設けられており、上記各トランジスタ対を構成する一方の第1トランジスタは、上記差動アンプの出力端子がベース端子に接続され、他方の第2トランジスタは、上記ゲイン切り換え信号に基づいて導通/遮断が制御されることを特徴としている。
【0021】
上記構成において、ゲイン切り換え信号が、ある第1抵抗からなる負帰還ループの選択を指示した場合、当該第1抵抗に対応するトランジスタ対において、第2トランジスタは、例えば、ベース端子に遮断電圧が印加されるなどして遮断され、第1トランジスタが導通する。この状態では、第1のエミッタフォロワ回路の入力端子となるトランジスタ対の共通エミッタ接続点の電位は、差動アンプの出力に応じて変動し、第1のエミッタフォロワ回路が動作可能となる。したがって、差動アンプの出力は、第1トランジスタ、上記第1のエミッタフォロワ回路および第1抵抗を介して、負入力端子へ負帰還される。
【0022】
一方、残余のトランジスタ対では、第2トランジスタは、例えば、ベース端子に電源電圧が印加されるなどして導通し、第1トランジスタが遮断される。この状態では、第1エミッタフォロワ回路の入力端子電圧は、上記差動アンプの出力に拘わらず、例えば、第2トランジスタのエミッタ端子電圧と略同一の電圧など、一定の値に保たれる。この結果、第1のエミッタフォロワ回路は、上記差動アンプの出力を、第1抵抗を介して差動アンプの負入力端子へ負帰還できなくなり、負帰還ループの形成が阻止される。
【0023】
この結果、上記第1スイッチは、ゲイン切り換え信号に応じて、負帰還ループを選択できる。加えて、第1スイッチの入力は、第1トランジスタおよび第1のエミッタフォロワ回路を介して出力される。したがって、例えば、入出力間にスイッチングトランジスタを設ける場合とは異なり、入出力間に飽和するトランジスタを持たない。したがって、電流−電圧変換回路は、さらに高精度に入力電流を電圧へ変換できる。
【0024】
なお、上記構成の各トランジスタ対は、第1のエミッタフォロワ回路の入力端子を電位的に制御することによって、選択されていない第1のエミッタフォロワ回路の動作を停止させている。ところが、この場合、ノイズなどによって、入力端子電圧が一時的に変動すると、第1のエミッタフォロワ回路が不所望に動作して、電流−電圧変換回路の出力電圧を変動させる虞れがある。
【0025】
これに対して、請求項4の発明に係る電流−電圧変換回路は、請求項3記載の発明の構成において、上記各第1のエミッタフォロワ回路を構成するトランジスタのエミッタには、上記ゲイン切り換え信号に連動して、当該トランジスタに電流を供給するか否かを選択する第2定電流回路が接続されていることを特徴としている。
【0026】
上記構成によれば、第2定電流回路は、ゲイン切り換え信号に基づいて、自らに関連する負帰還ループが選択されているか否かを判定する。選択されていなかった場合、第2定電流回路は、電流供給を停止して、第1のエミッタフォロワ回路の動作を停止させる。
【0027】
これにより、ノイズなどによって、入力端子電圧が不所望に変動した場合であっても、選択されていない第1のエミッタフォロワ回路を確実に停止させることができる。この結果、電流−電圧変換回路の出力電圧の誤差を、さらに低減できる。
【0028】
さらに、請求項5の発明に係る電流−電圧変換回路は、請求項3または4記載の発明の構成において、上記第1スイッチは、上記トランジスタ対の動作停止が指示された時点から、所定の時間が経過した後で、当該トランジスタ対の動作を停止させる遅延回路を備えていることを特徴としている。なお、遅延回路は、例えば、第2トランジスタのベース端子に接続されたキャパシタなどによって形成できる。
【0029】
上記構成において、ゲイン切り換え信号が負帰還ループの切り換えを指示した場合、これまで選択されていたトランジスタ対の動作停止が指示され、新たに選択されるトランジスタ対が動作を開始する。なお、以下では、これまで選択されていた負帰還ループに関連する部材と、新たに選択される負帰還ループに関連する部材とを、名称に旧あるいは新を付して区別する。
【0030】
ここで、遅延回路は、旧トランジスタ対の動作停止が指示された時点から、所定の時間が経過した後で、当該旧トランジスタ対の動作を停止させる。したがって、旧負帰還ループは、新負帰還ループが十分に活性化されるまで、活性状態のまま保持される。所定の時間が経過して、旧トランジスタ対が動作を停止して、旧負帰還ループが不活性化される。
【0031】
上記構成では、旧負帰還ループは、新負帰還ループが十分に活性化された後で、不活性化される。したがって、不活性化する際に、例えば、第2トランジスタのベース端子電圧変動などに起因するノイズが発生し、旧第1抵抗を介して負入力端子へ印加されたとしても、新負帰還ループが活性化されているので、当該ノイズを除去できる。これにより、負帰還ループの切り換えを円滑に行うことができる。この結果、電流−電圧変換回路において、負帰還ループ切り換え時の出力電圧変動を抑えることができる。
【0032】
一方、請求項6の発明に係る電流−電圧変換回路は、請求項1、2、3、4または5記載の発明の構成において、上記ゲイン切り換え信号に連動して、上記各第1抵抗と上記差動アンプの出力端子との各接続点の1つを選択する第3スイッチを備えていることを特徴としている。
【0033】
上記構成によれば、第1スイッチが、ある第1抵抗を選択すると、第3スイッチは、第1スイッチに連動して、当該第1抵抗と差動アンプの出力端子との接続点を選択し、当該接続点の電圧に応じた電圧を出力する。この結果、出力端子を1つにまとめることができ、電流−電圧変換回路は、いずれの負帰還ループが選択されている場合であっても、単一の出力端子から、電流−電圧変換して生成した電圧を出力できる。
【0034】
ところで、上記構成の電流−電圧変換回路では、出力側に接続された負荷の変動によって、第1抵抗へ流れる電流が変化すると、出力電圧に誤差を生じる。したがって、多くの場合、第1抵抗と、電流−電圧変換回路の出力との間には、例えば、ボルテージフォロワ回路など、インピーダンスの変換回路が設けられ、負荷変動による誤差を削減している。
【0035】
ここで、上記第3スイッチを、スイッチングトランジスタなどによって構成し、その後に、上記インピーダンス変換回路が設けられた場合、電流−電圧変換回路の出力電圧には、スイッチングトランジスタの飽和電圧の分だけ、誤差が発生する。
【0036】
これに対して、請求項7の発明に係る電流−電圧変換回路は、請求項6記載の発明の構成において、 上記第3スイッチには、上記各接続点のうちの対応する接続点の電圧が、正入力端子に印加される差動入力部と、上記各第1抵抗のうちの対応する第1抵抗に、正入力端子が接続された差動入力部と、上記各差動入力部の出力を、各差動入力部の負入力端子へ負帰還する第2のエミッタフォロワ回路と、上記ゲイン切り換え信号に連動して、上記各差動入力部へバイアス電流を供給するか否かを選択する第3定電流回路とを備えていることを特徴としている。
【0037】
当該構成によれば、第3定電流回路は、ゲイン切り換え信号に基づいて、選択された第1抵抗に対応する差動入力部のみへ、バイアス電流を供給する。これにより、選択された差動入力部のみが動作して、当該差動入力部と、第2のエミッタフォロワ回路とによって負帰還回路が形成される。この結果、電流−電圧変換回路は、選択して入力電圧を、インピーダンス変換した後で出力できる。
【0038】
上記構成では、第3スイッチと上記インピーダンス変換回路とが同時に構成される。また、第3スイッチの入出力間には、飽和するトランジスタが存在しないため、当然ながら、トランジスタの飽和電圧に起因する出力誤差も発生しない。この結果、電流−電圧変換回路の出力電圧の誤差をさらに低減できる。
【0039】
さらに、請求項8の発明に係る電流−電圧変換回路は、請求項7記載の発明の構成において、上記差動入力部のうちの少なくとも1つの負入力端子と上記第2のエミッタフォロワ回路の出力端子との間には、第3抵抗が設けられ、当該負入力端子には、第4抵抗を介して、所定の電圧が印加されていることを特徴としている。
【0040】
上記構成の第3スイッチでは、少なくとも1つの負帰還ループ中には、第3抵抗が挿入されており、負入力端子には、第4抵抗を介して所定の電圧が印加されているので、入力電圧を所定のゲインで増幅できる。ここで、第3および第4抵抗は、負帰還ループ毎に設けるか否かを選択できるので、入力端子毎に、増幅時のゲインを所望の値に設定できる。
【0041】
上記構成では、電流−電圧変換回路が電流−電圧変換する際のゲインは、第1抵抗の抵抗値と増幅時のゲインとの積で設定されるので、第1抵抗において、抵抗値の最小値に対する最大値の比率を抑えることができる。したがって、例えば、光ディスクの読み取り・書き込み装置の光ピックアップ用の受光アンプ回路として電流−電圧変換回路を使用する場合のように、電流−電圧変換する際のゲインが、極めて小さい値から極めて大きい値までの広い範囲で選択される場合であっても、小型かつ高精度の電流−電圧変換回路を実現できる。
【0042】
また、請求項9の発明に係る電流−電圧変換回路は、請求項1、2、3、4、5、6、7または8記載の発明の構成において、上記各第1抵抗には、それぞれに並列に接続された位相補償用キャパシタが設けられていることを特徴としている。
【0043】
上記構成では、各位相補償用キャパシタは、電流−電圧変換回路の位相補償を行い、電流−電圧変換回路において、ピーキングなどの異常な動作を防止できる。さらに、第1抵抗と位相補償用キャパシタとの積で決定される周波数以上の信号をカットオフして帯域制限する。この結果、高域のノイズを除去でき、電流−電圧変換回路の出力電圧の誤差を、さらに低減できる。
【0044】
なお、上記位相補償用キャパシタの構造は種々の構造が考えられるが、上記構成では、一端が共通接続されているため、各位相補償用キャパシタにて、共通接続側の電極に付随する寄生容量が合計され、負入力端子に付加される。この結果、各位相補償用キャパシタにて、余分な寄生容量が付加されると、負入力端子へ付加される容量は、極めて大きくなり、電流−電圧変換回路の動作速度を低下させる虞れがある。
【0045】
これに対して、請求項10の発明に係る電流−電圧変換回路は、請求項9記載の発明の構成において、上記位相補償用キャパシタは、電極となる金属と半導体とで絶縁膜を挟んで形成されており、金属側の電極が上記差動アンプの負入力端子に接続されていることを特徴としている。
【0046】
上記構成の位相補償用キャパシタは、通常の半導体製造工程と同一の工程で製造でき、差動アンプなど、電流−電圧変換回路の他の回路と集積しやすい。また、上記差動アンプの負入力端子には、上記構成の位相補償用キャパシタの電極のうち、金属側の電極が接続される。したがって、半導体側の電極を接続する場合に比べて、負入力端子へ付加される寄生容量を削減でき、寄生容量に起因する電流−電圧変換回路の動作速度の低下を抑えることができる。
【0047】
【発明の実施の形態】
本発明の一実施形態について図1ないし図6に基づいて説明すると以下の通りである。すなわち、本実施形態に係る受光アンプ回路は、例えば、少なくとも1回の書き込み可能な光ディスクの読み取り・書き込み装置の光ピックアップ用受光アンプ回路などに特に好適に用いられる回路であって、光信号の光強度を示す信号光電流が出力電圧へ変換される際のゲインを切り換えることができる。
【0048】
なお、上記光ディスクとしては、例えば、1回だけ書き込み可能なコンパクトディスク(CD−R)、複数回の書き込み及び消去が可能なコンパクトディスク(CD−RW)、あるいは、書き込み及び消去が可能なデジタルビデオディスク(DVD−RAM)などが挙げられる。また、読み取り・書き込み装置としては、CD−Rドライバ、CD−RWドライバあるいはDVD−RAMドライバなどが挙げられる。
【0049】
具体的には、図1に示すように、上記受光アンプ回路(電流−電圧変換回路)1は、光信号を受光した場合、当該光信号の光強度に応じた信号光電流ISCがカソードからアノードへ流れるフォトダイオード2と、フォトダイオード2のカソードに負入力端子が接続されたI−V変換用の差動アンプ3と、上記フォトダイオード2と差動アンプ3との接続点に、それぞれの一端が共通接続されたI−V変換用抵抗(第1抵抗)4a・4bと、各I−V変換用抵抗4a・4bの他端に個別接点5a・5bが接続され、共通接点5cが上記差動アンプ3の出力端子に接続された第1スイッチ5とを備えている。なお、上記フォトダイオード2のアノードは、接地されている。
【0050】
上記I−V変換用抵抗4a・4bの抵抗値R4a・R4bは、図示しない光ディスクの読み取り・書き込み装置において、読み取りモード時に必要なゲインと、書き込みモード時に必要なゲインとに応じて設定されている。一般に、光ディスクの読み取り・書き込み装置では、光ディスクへ書き込む際、読み取り時に比べて、より光強度の強い光が照射され、フォトダイオード2へ入力される信号光電流ISCが大きくなる。したがって、上記抵抗値R4a・R4bは、R4a>>R4bに設定されている。
【0051】
一方、上記第1スイッチ5は、制御回路21からのスイッチング信号CTL1によって、いずれの個別端子を選択するかが制御されており、個別接点5aを選択した場合、差動アンプ3の出力から第1スイッチ5およびI−V変換用抵抗4aを介して、差動アンプ3の負入力端子への負帰還ループLaが形成される。同様に、個別接点5b側が選択された場合は、差動アンプ3、第1スイッチ5およびI−V変換用抵抗4bによって負帰還ループLbが形成される。当該第1スイッチ5は、後述するように、いずれを選択した場合であっても、入出力間に飽和する素子を介さないように構成されており、常に飽和せずに動作できる。
【0052】
上記構成において、読み取りモード時には、第1スイッチ5は、制御回路21の指示に従って、個別接点5aを選択する。この結果、上記負帰還ループLaが形成され、フォトダイオード2の信号光電流ISCは、I−V変換用抵抗4aによってI−V変換される。この場合、個別接点5aと上記I−V変換用抵抗4aとの接続点Aの電圧VA は、差動アンプ3の正入力端子電圧VC および負入力端子電圧VD を基準電圧VREF とすると、以下の式(1)に示すように、
VA =VREF +(R4a×ISC) …(1)
となる。
【0053】
一方、書き込みモード時には、個別接点5bが選択されるので、負帰還ループLbが形成され、信号光電流ISCは、I−V変換用抵抗4bによってI−V変換される。同様に、個別接点5bと上記I−V変換用抵抗4bとの接続点Bの電圧VB は、差動アンプ3の両入力端子電圧VC ・VD をVREF とすると、以下の式(2)に示すように、
VB =VREF +(R4b×ISC) …(2)
となる。
【0054】
いずれの負帰還ループLa・Lbが選択された場合であっても、出力点となる各点A・Bからフォトダイオード2までの間には、図7に示す従来技術の場合と異なり、飽和するスイッチが介在していない。さらに、第1スイッチ5が飽和せずに動作するので、いずれの負帰還ループLa・Lbも飽和デバイスを含まずに構成される。これらの結果、信号光電流ISCの大きさに合わせて、受光アンプ回路1のゲインを選択可能でありながら、上記従来技術に比べて、当該飽和デバイスに起因する出力電圧の誤差を削減できる。したがって、受光アンプ回路1は、信号光電流ISCが大きい光ディスクの書き込み時であっても、信号光電流ISCが小さな読み取り時と同様、高精度にI−V変換できる。
【0055】
加えて、上記構成では、フォトダイオード2は、差動アンプ3の負入力端子のみに接続されており、正入力端子と接続されていない。したがって、上記正入力端子へ印加する電圧VC を調整することによって、フォトダイオード2の動作に影響を与えることなく、例えば、差動アンプ3の入力バイアス電流などに起因する差動アンプ3の出力誤差を削減できる。この結果、受光アンプ回路1は、極めて高精度に、信号光電流ISCをI−V変換できる。
【0056】
ここで、本実施形態に係る受光アンプ回路1は、上記構成に加えて、上記各I−V変換用抵抗4a・4bのうちの対応する抵抗と同一の抵抗値を持つオフセット補償用抵抗(第2抵抗)6a・6bと、上記第1スイッチ5と連動して動作する第2スイッチ7とを備えている。なお、上記オフセット補償用抵抗6a・6bと第2スイッチ7とによって、特許請求の範囲に記載のオフセット補償手段が構成されている。
【0057】
上記第2スイッチ7の個別接点7aは、上記オフセット補償用抵抗6aを介して、基準電圧VREF に保たれる端子REFに接続されており、個別接点7bは、オフセット補償用抵抗6bを介して端子REFに接続されている。また、第2スイッチ7の共通接点7cは、上記差動アンプ3の正入力端子に接続されている。
【0058】
読み取りモード時には、第2スイッチ7は、制御回路21の指示に従って、個別接点7a側を選択する。この結果、差動アンプ3の正入力端子の電圧VC は、正入力端子へ流れ込むバイアス電流をIB1とすると、以下の式(3)に示すように、
VC =VREF −(R6a×IB1) …(3)
となる。なお、上式(3)において、R6aは、オフセット補償用抵抗6aの抵抗値である。
【0059】
一方、上記I−V変換用抵抗4aを流れる電流は、信号光電流ISCに比べて、差動アンプ3の負入力端子へ流れ込むバイアス電流IB2だけ増加している。この結果、バイアス電流IB2を考慮すると、上記点Aの電圧VA は、上述の式(1)とは異なり、以下の式(4)に示すように、
VA =VD +R4a×(ISC+IB2) …(4)
となり、バイアス電流IB2に応じたオフセット誤差が発生する。
【0060】
ここで、差動アンプ3の入力端子間オフセット電圧を無視すると、負入力端子電圧VD は、上記の式(3)に示す正入力端子電圧VC と等しくなる。したがって、点Aの電圧VA は、以下の式(5)に示すように、
VA =VREF −(R6a×IB1)+R4a×(ISC+IB2) …(5)
となる。
【0061】
ここで、上式(5)において、オフセット補償用抵抗6aの抵抗値R6aは、I−V変換用抵抗4aの抵抗値R4aと同一である。また、差動アンプ3の正入力端子側の入力トランジスタと、負入力端子側の入力トランジスタとは整合のとれた同一特性のトランジスタを使用しているので、通常は、IB1=IB2の関係が成立する。この結果、以下の式(6)に示すように、
VA =VREF +(R4a×ISC) …(6)
となり、バイアス電流IB1およびIB2に起因するオフセット誤差を打ち消すことができる。
【0062】
同様に、書き込みモード時には、第2スイッチ7は、個別接点7bを選択するので、差動アンプ3の正入力端子の電圧VC は、以下の式(7)に示すように、
VC =VREF −(R6b×IB1) …(7)
となり、点Bの電圧VB は、以下の式(8)および式(9)に示すように、
VB =VD +R4b×(ISC+IB2) …(8)
VB =VREF −(R6b×IB1)+R4b×(ISC+IB2) …(9)
となる。さらに、R6b=R4b、IB1=IB2なので、
VB =VREF +(R4b×ISC) …(10)
となり、バイアス電流IB1およびIB2に起因するオフセット誤差が打ち消される。
【0063】
上記構成では、差動アンプ3の正入力端子へ印加される電圧VC は、第2スイッチ7が上記第1スイッチ5に連動して、オフセット補償用抵抗6aおよび6bの一方を選択することによって、上記負入力端子のバイアス電流IB2に起因するオフセット誤差を打ち消し可能な値に調整される。この結果、スイッチと抵抗という比較的簡単な構成で、バイアス電流IB1・IB2による出力電圧の誤差を打ち消すことができる。
【0064】
特に、I−V変換用抵抗4a・4bおよびオフセット補償用抵抗6a・6bを形成する際、同一の抵抗値を持つ両抵抗の形状を同一に設定し、両抵抗を同一基板上に集積することによって、両抵抗の特性や周囲条件を揃えることができる。この結果、製造工程にて比較的大きな特性バラツキが発生する場合や、周囲温度などの周囲条件が大きく変動する場合であっても、受光アンプ回路1は、極めて高精度に、信号光電流ISCをI−V変換できる。
【0065】
また、本実施形態に係る受光アンプ回路1では、位相補償用のキャパシタ8a・8bが、上記各I−V変換用抵抗4a・4bに並列に設けられている。これにより、受光アンプ回路1の位相が補償され、例えば、ピーキングなど、受光アンプ回路1の異常動作を防止できる。
【0066】
また、負帰還ループLaの高域遮断周波数fcaは、I−V変換用抵抗4aの抵抗値R4aとキャパシタ8aの容量C8aとで決定され、以下の式(11)に示すように、
fca=1/(2π×R4a×C8a) …(11)
となる。同様に、負帰還ループLbの高域遮断周波数fcbは、I−V変換用抵抗4bの抵抗値R4bとキャパシタ8bの容量C8bとで決定され、以下の式(12)に示すように、
fcb=1/(2π×R4b×C8b) …(12)
となる。
【0067】
これにより、受光アンプ回路1は、上記各高域遮断周波数fca・fcb以上の周波数帯域でカットオフされる。ここで、上記各高域周波数fca・fcbは、例えば、高域ノイズ成分の周波数などに応じて設定される所定の周波数以下で、かつ、信号光電流ISCの信号成分よりも高い周波数に設定される。この帯域制限によって、高周波領域でのノイズが削減され、受光アンプ回路1は、信号光電流ISCの信号成分を、さらに高精度にI−V変換できる。
【0068】
加えて、R4a×C8a=R4b×C8bと設定すれば、第1スイッチ5によって、いずれの負帰還ループLa・Lbが選択された場合であっても、受光アンプ回路1の高域遮断周波数を一定の値に保つことができる。
【0069】
ところで、上記構成において、各キャパシタ8a・8bの一端は、差動アンプ3の負入力端子に共通接続されている。したがって、各キャパシタ8a・8bの接合容量、並びに、フォトダイオード2の接続容量を加えた容量が、負入力端子に接続され、受光アンプ回路1の応答速度が低下する虞れがある。
【0070】
したがって、特に、速い応答速度が必要な場合には、上記各キャパシタ8a(8b)は、例えば、図2に示すように構成される方がよい。すなわち、P型の半導体基板81の上には、エピタキシャル層による不純物濃度の薄いN型半導体層82が形成されている。上記N型半導層82のうち、キャパシタ部のエピタキシャル層82aは、P型拡散層83・83によって、他のエピタキシャル層82b・82bと分離されている。また、エピタキシャル層82aの上面には、不純物濃度の濃いN型半導体層(半導体)84によって、キャパシタ8a(8b)の一方の電極が形成されており、当該N型半導体層84の上には、キャパシタ8a(8b)の誘電体として、例えば、厚さ約10,000nm程度の窒化膜や酸化膜などの薄膜層(絶縁膜)85が形成されている。さらに、薄膜層85の上には、キャパシタ8a(8b)の他方の電極となる金属層(金属)86が形成されている。また、上記N型半導体層84の上で、かつ、上記金属層86とは別の位置には、金属層87が形成されている。当該金属層87は、上記N型半導体層84とオーミックコンタクトを行っており、当該N型半導体層84からなるキャパシタ8a(8b)の電極の取り出し口となる。なお、上記N型半導体層82の上で、両金属膜86および87以外の場所には、例えば、キャパシタ外部の酸化膜などによって、厚い保護膜88が形成されている。
【0071】
上記構成のキャパシタ8a(8b)において、金属層86からなる電極が、図1に示す差動アンプ3の負入力端子に接続される。当該電極は、金属で形成された電極なので、薄膜層85による容量以外の容量は持たない。この結果、差動アンプ3の負入力端子には、余分な容量が接続されず、受光アンプ回路1の応答速度の低下を防止できる。
【0072】
なお、これに対して、N型半導体層84によって形成される電極が上記負入力端子に接続される場合は、上記薄膜層85による容量に加えて、エピタキシャル層82aと半導体基板81とによって構成されるPN接合の接合容量が、上記負入力端子に接続される。したがって、上述の金属層86側を接続した場合と比較すると、各キャパシタ8a・8bにおける上記接合容量を合わせた容量によって、受光アンプ回路1の応答速度が低下する。
【0073】
ところで、図1に示す第1スイッチ5は、例えば、リレーなど、機械的なスイッチによって構成することもできるが、小型で動作速度の速い受光アンプ回路1を実現するためには、電気的なスイッチによって実現されることが望まれる。以下では、図3を参照して、第1スイッチ5の好適な構成例について詳細に説明する。
【0074】
すなわち、本実施形態に係る第1スイッチ5は、個別接点5aおよび5bのそれぞれに対応して設けられた2系統の入力回路部(トランジスタ対)51a・51b、定電流回路部(第1定電流回路)52a・52b、エミッタフォロワ回路部(第1のエミッタフォロワ回路)53a・53bおよび能動負荷部(第2定電流回路)54a・54bと、スイッチング信号入力端子T1へ与えられるスイッチング信号CTL1に基づいて、両系統のうちの一方を選択して動作させる制御回路部55とを備えている。
【0075】
個別接点5aに関連する第1系統において、上記入力回路部51aは、エミッタ端子が共通接続されたNPN型のトランジスタQ1a・Q2aからなる入力トランジスタ対を備えており、上記共通のエミッタ端子には、上記定電流回路部52aから所定の電流I1aが供給される。当該トランジスタQ1aのベース端子は、共通接点5cであり、図1に示す差動アンプ3の出力端子に接続されている。一方、トランジスタQ1bのベース端子電圧は、制御回路部55によって制御される。なお、上記トランジスタQ1aが、特許請求の範囲に記載の第1トランジスタに対応し、トランジスタQ2aが第2トランジスタに対応する。
【0076】
また、上記共通のエミッタ端子は、上記エミッタフォロワ回路部53aを構成するPNP型のトランジスタQ3aのベース端子に接続されている。当該トランジスタQ3aは、コレクタ端子が接地されており、個別端子5aとなるエミッタ端子は、能動負荷部54aを構成するトランジスタQ4aのコレクタ端子に接続されている。上記トランジスタQ4aは、トランジスタQ3aの能動負荷となり、両トランジスタQ3a・Q4aによってエミッタフォロワ回路が構成される。
【0077】
さらに、能動負荷部54aでは、ベース端子が互いに接続されたPNP型のトランジスタQ4a・Q5aによってカレントミラー回路が構成されている。共通のベース端子には、トランジスタQ5bのコレクタ端子が接続され、さらに、抵抗R1a、および、制御回路部55のトランジスタQ6aを介して接地される。なお、両トランジスタQ4a・Q5aのエミッタ端子には、電源電圧VCCが印加される。
【0078】
一方、第2系統の入力回路部51b、定電流回路部52b、エミッタフォロワ回路部53bおよび能動負荷部54bは、上記第1系統の対応する部材と同一の構成である。したがって、説明の便宜上、第2系統の各部材には、対応する部材の参照符号の末尾をaからbに変更した符号を付して、説明を省略する。例えば、第1系統のトランジスタQ3aは、第2系統のトランジスタQ3bに対応しており、当該トランジスタQ3bのエミッタ端子が個別接点5bとなる。なお、トランジスタQ1bのベース端子は、第1系統のトランジスタQ1aと同様に、共通接点5cである。
【0079】
また、上記制御回路部55において、スイッチング動作を行うNPN型のトランジスタQ7のベース端子には、スイッチング信号入力端子T1が接続されており、図1に示す制御回路21からスイッチング信号CTL1が印加される。当該トランジスタQ7のコレクタ端子は、抵抗R2を介して、NPN型のトランジスタQ8のベース端子に接続されている。当該トランジスタQ8および抵抗R2は、上記トランジスタQ7の出力を反転するためのインバータとして動作する。なお、トランジスタQ7およびQ8のエミッタ端子は、接地されている。
【0080】
上記トランジスタQ8のコレクタ端子は、抵抗R3aを介して、能動負荷部54aに接続された上記トランジスタQ6aのベース端子に接続されている。また、トランジスタQ8のコレクタ端子は、抵抗R4aを介して、NPN型のトランジスタQ9aのベース端子に接続されている。当該トランジスタQ9aのコレクタ端子には、上記入力回路部51aのトランジスタQ2aのベース端子が接続されていると共に、抵抗R5aを介して、電源電圧VCCが印加されている。また、トランジスタQ9aのエミッタ端子は、接地されており、上記抵抗R3aおよびR4aの接続点には、抵抗R6aを介して、電源電圧VCCが印加されている。さらに、本実施形態に係る第1スイッチ5では、トランジスタQ9aのコレクタ端子が、キャパシタ(遅延回路)C1aを介して接地されている。
【0081】
一方、制御回路部55には、上記第1系統に関連する抵抗R3a、R4a、R5aおよびR6a、トランジスタQ9a、並びに、キャパシタC1aと同様に、第2系統に関連する抵抗R3b、R4b、R5bおよびR6b、トランジスタQ9b、並びに、キャパシタC1bが設けられている。ただし、第1系統とは異なり、制御回路部55は、スイッチング信号CTL1がローレベルのときに第2系統の回路へ動作を指示する。したがって、抵抗R3b、R4bおよびR6bの接続点は、インバータ回路として動作する上記トランジスタQ8のコレクタ端子ではなく、上記トランジスタQ7のコレクタ端子に接続されている。なお、それ以外の接続は、第1系統の回路と同様であるため、説明を省略する。
【0082】
上記構成の第1スイッチ5において、スイッチング信号入力端子T1にハイレベル(約0.8V以上)のスイッチング信号CTL1が印加された場合、制御回路部55のトランジスタQ7は導通し、そのコレクタ端子電圧がローレベル(約0.4V以下)となる。したがって、トランジスタQ8が遮断され、そのコレクタ端子電圧は、ハイレベルとなる。これにより、第1系統に関連するトランジスタQ9aは、導通し、そのコレクタ端子電圧、すなわち、入力回路部51aのトランジスタQ2aのベース端子電圧V2aは、ローレベルとなる。
【0083】
この状態では、トランジスタQ1a・Q2aからなるトランジスタ対において、トランジスタQ1aのベース端子電圧VF (図1に示す差動アンプ3の出力電圧)は、トランジスタQ2aのベース端子電圧V2aよりも大きくなるので、トランジスタQ1aが導通(能動)状態、トランジスタQ2aが遮断状態となる。したがって、上記トランジスタ対に共通のエミッタ端子電圧V3aは、以下の式(13)に示すように、
V3a=VF −VBE(Q1a) …(13)
となる。なお、上式(13)において、VBE(Q1a) は、トランジスタQ1aのベース−エミッタ間電圧である。
【0084】
上記電圧V3aは、エミッタフォロワ回路部53aを構成するトランジスタQ3aのベース端子へ印加され、トランジスタQ3aのエミッタ端子の電圧は、個別接点5a、および、図1に示すI−V変換用抵抗4aを介して、差動アンプ3の負入力端子へ負帰還する。このとき、図1に示す差動アンプ3、トランジスタQ1a、トランジスタQ3aおよびI−V変換用抵抗4aによって、負帰還ループLaが構成される。したがって、トランジスタQ3aのエミッタ端子電圧、すなわち、個別接点5aの電圧VA は、式(1)および(6)に示すように、VREF +R4a×ISCとなる。
【0085】
一方、第2系統に関連する回路では、上記トランジスタQ7のコレクタ端子電圧がローレベルなので、制御回路部55のトランジスタQ9bが遮断され、そのコレクタ端子電圧、すなわち、入力回路部51bのトランジスタQ2bのベース端子電圧は、ハイレベルとなる。
【0086】
この状態では、トランジスタQ1b・Q2bからなるトランジスタ対において、トランジスタQ1bのベース端子電圧VF は、トランジスタQ2bのベース端子電圧V2bよりも小さくなる。この結果、上述の第1系統の場合とは逆に、トランジスタQ1bが遮断状態、トランジスタQ2aが導通状態となる。ここで、上記トランジスタQ9bが遮断されているので、トランジスタQ2bのベース電流を無視すると、上記トランジスタ対に共通のエミッタ端子電圧V3b、は、以下の式(14)に示すように、
V3b=VCC−VBE(Q2b) …(14)
となる。なお、上式(14)において、VBE(Q2b) は、トランジスタQ2aのベース−エミッタ間電圧である。
【0087】
上記電圧V3bは、エミッタフォロワ回路部53bのトランジスタQ3bのベース端子へ印加される。ここで、個別接点5bとなるトランジスタQ3bのエミッタ端子電圧は、差動アンプ3の負入力端子電圧と略同一であり、基準電圧VREF と略同一となる。したがって、トランジスタQ3bは、ベース端子電圧がエミッタ端子電圧よりも大きくなり、遮断される。これにより、共通接点5cと個別接点5bとの間が遮断され、図1に示すI−V変換用抵抗4bを含む負帰還ループLbの形成が阻止される。
【0088】
これに対して、スイッチング信号入力端子T1へローレベルのスイッチング信号CTL1が印加される場合、各トランジスタは、ハイレベルの場合とは逆の動作を行う。
【0089】
具体的には、制御回路部55において、トランジスタQ7のコレクタ端子電圧がハイレベル、トランジスタQ8のコレクタ端子電圧がローレベルとなり、トランジスタQ9aのコレクタ端子電圧がハイレベル、トランジスタQ9bのコレクタ端子電圧がローレベルとなる。したがって、入力回路部51aでは、トランジスタ対のうちのトランジスタQ2aが導通し、入力回路部51bでは、トランジスタQ1bが導通する。この結果、上記各共通エミッタ端子電圧V3a、V3bは、以下の式(15)および式(16)に示すように、
V3a=VCC−VBE(Q2a) …(15)
V3b=VF −VBE(Q1b) …(16)
となる。なお、VBE(Q2a) 、VBE(Q1b) は、それぞれ、トランジスタQ2aおよびQ1bのベース−エミッタ間電圧を示している。これにより、エミッタフォロワ回路部53aのトランジスタQ3aが遮断され、エミッタフォロワ回路部53bのトランジスタQ3bが導通する。この結果、図1に示す差動アンプ3、上記トランジスタQ1bおよびQ3b、並びに、I−V変換用抵抗4bによる負帰還ループLbが構成され、トランジスタQ3bのエミッタ端子電圧、すなわち、個別接点5bの電圧VB は、式(2)および(10)に示すように、VREF +R4b×ISCとなる。
【0090】
このように、第1スイッチ5は、スイッチング信号CTL1のレベルに基づいて、第1系統のエミッタフォロワ回路部53aが動作するか、あるいは、第2系統のエミッタフォロワ回路部53bが動作するかを制御することによって、図1に示すI−V変換用抵抗4a・4bの一方を選択している。したがって、各個別接点5a・5bと、共通接点5cとの間にスイッチングトランジスタを設ける場合とは異なり、各負帰還ループLa・Lb中に、飽和するトランジスタなどの飽和デバイスを持たない。したがって、受光アンプ回路1は、より高精度に、信号光電流ISCをI−V変換できる。
【0091】
なお、本実施形態に係る第1スイッチ5では、後述するように、能動負荷部54a・54bのうちの一方のみが動作して、対応するエミッタフォロワ回路部53a・53bのみにバイアス電流を供給しているが、これに限るものではない。上述したように、エミッタフォロワ回路部53a・53bのトランジスタQ3a・Q3bは、電位的に導通/遮断が制御されているので、各トランジスタQ3a・Q3bの導通/遮断は、上記トランジスタQ3a・Q3bの双方にバイアス電流を供給しても制御され、第1スイッチ5は、個別接点5a・5bの一方を選択できる。ただし、この場合は、例えば、ノイズなどによって、トランジスタQ3a・Q3bのベース端子電圧やエミッタ端子電圧が変動した場合、各トランジスタQ3a・Q3bが不所望に導通する虞れがある。
【0092】
これに対して、本実施形態に係る第1スイッチ5において、トランジスタQ5aは、抵抗R1aおよびトランジスタQ6aを介して接地されており、制御回路部55は、能動負荷部54aがエミッタフォロワ回路部53aへ電流を供給するか否かを指示できる。同様に、制御回路部55は、トランジスタQ6bの導通/遮断を制御することで、能動負荷部54bが動作するか否かを選択できる。これにより、制御回路部55は、スイッチング信号CTL1に基づいて、エミッタフォロワ回路部53a・53bおよび能動負荷部54a・54bのうち、選択した系統のみを動作させることができる。
【0093】
具体的には、スイッチング信号CTL1がハイレベルの場合、トランジスタQ8のコレクタ端子電圧がハイレベルとなるので、第1系統に関連するトランジスタQ6aは導通している。この結果、トランジスタQ6aのコレクタ電流I2aは、以下の式(17)に示すように、
I2a=(VCC−VBE(Q5a) −Vsat(Q6a))/R1a …(17)
となる。なお、上式(17)において、VBE(Q5a) は、トランジスタQ5aのベース−エミッタ間電圧、Vsat(Q6a)は、トランジスタQ6aの飽和電圧、R1aは、抵抗R1aの抵抗値である。
【0094】
ここで、能動負荷部54aにおいて、トランジスタQ4a・Q5aは、カレントミラー回路を構成しているので、両トランジスタQ4a・Q5aのベース電流を無視すると、トランジスタQ4aのコレクタ電流I3aは、上記電流I2aと等しくなる。この結果、トランジスタQ3aは、上記電流I3aでバイアスされ、エミッタフォロワ回路部53aが動作状態となる。
【0095】
なお、この状態では、能動負荷部54aから上記定電流I3aが供給されているので、図1に示す差動アンプ3の負入力端子側からの電流が、I−V変換用抵抗4bを介して、上記トランジスタQ3aへ流入することは防止される。
【0096】
一方、スイッチング信号CTL1がハイレベルの場合、トランジスタQ7のコレクタ端子電圧がローレベルなので、第2系統に関連するトランジスタQ6bは遮断され、トランジスタQ6bのコレクタ電流I2b=0となる。したがって、能動負荷部54bにおいて、トランジスタQ4bのコレクタ電流I3bも0となり、エミッタフォロワ回路部53bのトランジスタQ3bは、バイアスされない状態となる。ここで、上述したように、スイッチング信号CTL1がハイレベルの場合、トランジスタQ6bは、電位的にも遮断状態となっている。したがって、バイアス電流(I3b)を遮断することによって、例えば、ノイズなどが印加されても、トランジスタQ3bおよびQ4bから構成されるエミッタフォロワ回路を完全に遮断状態(オフ状態)に保つことができる。この結果、当該エミッタフォロワ回路の電流が、図1に示すI−V変換用抵抗4bを介して、差動アンプ3の負入力端子へ入力することを防止できる。
【0097】
これとは逆に、スイッチング信号CTL1がローレベルの場合、トランジスタQ6aが遮断され、トランジスタQ6bが導通する。この場合、トランジスタQ6aのコレクタ電流I2a=0となり、トランジスタQ6bのコレクタ電流I2bは、以下の式(18)に示すように、
I2b=(VCC−VBE(Q5b) −Vsat(Q6b))/R1b …(18)
となる。なお、上式(17)において、VBE(Q5b) は、トランジスタQ5bのベース−エミッタ間電圧、Vsat(Q6b)は、トランジスタQ6bの飽和電圧、R1bは、抵抗R1bの抵抗値である。
【0098】
この結果、カレントミラー回路を構成するトランジスタQ4b・Q5bのベース電流を無視すると、上式(18)に示す電流I2bと同量の電流I3bによって、トランジスタQ3bがバイアスされ、トランジスタQ3b・Q4bから構成されるエミッタフォロワ回路が動作状態となる。また、トランジスタQ3aのエミッタ電流I3aは、0となり、トランジスタQ3aがバイアスされない状態となる。この結果、トランジスタQ3a・Q4aで構成されるエミッタフォロワ回路の動作を完全に停止させ、当該エミッタフォロワ回路の電流が、図1に示すI−V変換用抵抗4aを介して、差動アンプ3の負入力端子へ流入することを防止できる。また、負入力端子側の電流が、I−V変換用抵抗4bを介して、トランジスタQ3bのエミッタ端子へ流入することを防止できる。
【0099】
なお、本実施形態では、後述するように、各入力回路部51a・51bにおいて、トランジスタQ2a・Q2bのベース端子にキャパシタC1a・C1bが接続されており、当該ベース端子電圧変動を緩和しているが、これに限るものではない。例えば、両キャパシタC1a・C1bを省くこともできる。
【0100】
ただし、この場合は、負帰還ループLa・Lbを切り換える際、受光アンプ回路1の出力電圧が大きく変動し、例えば、光ピックアップの駆動回路など、受光アンプ回路1の後段に設けられた回路に悪影響を及ぼす虞れがある。
【0101】
例えば、負帰還ループLbから負帰還ループLaへ切り換える場合を例にして具体的に説明すると、切り換えを指示してから負帰還ループLaが活性化して、負帰還ループLaの出力端の電圧VA が上述の式(1)および(6)に示す値になるまでには、ある一定時間の遅延が発生する。この期間中、負帰還ループLaは、十分に活性化していないため、例えば、ノイズや他の負帰還ループLbが差動アンプ3の負入力端子電圧を変動させたとしても、当該変動を打ち消すことができない。この結果、出力電圧VA は、不所望に変動する虞れがある。なお、この遅延期間の長さは、例えば、エミッタフォロワ回路部53aの駆動能力や負荷容量などによって決定される。
【0102】
特に、図3に示す第1スイッチ5では、これまで活性化されていた負帰還ループLbが不活性化する際、入力回路部51bにおいて、トランジスタQ2bのベース端子電圧V2bが急峻に上昇すると、この急峻な変動は、トランジスタQ1b、Q2bのベース端子電圧VF 、V2bが、V2b>VF を満足する期間中に、エミッタフォロワ回路部53bから出力されてしまう。これにより、図1に示す差動アンプ3の負入力端子電圧が不所望に変動し、他方の出力電圧VA を大きく変動させる虞れがある。
【0103】
これに対して、本実施形態に係る第1スイッチ5には、上記両キャパシタC1a・C1bが設けられており、負帰還ループLa・Lbの切り換えを円滑に行うことができる。以下では、上記両キャパシタC1a・C1bの動作について、詳細に説明する。
【0104】
すなわち、スイッチング信号CTL1がローレベルからハイレベルへと切り換わると、第1系統に関連するトランジスタQ9aが導通し、入力回路部51aのトランジスタQ2aのベース端子電圧を低下させる。この結果、上述したように、入力回路部51aのトランジスタQ1a、エミッタフォロワ回路部53aのトランジスタQ3aおよびI−V変換用抵抗4aによって、負帰還ループLaが構成される。この負帰還ループLaは、上述の遅延時間を経た後、活性になる。
【0105】
一方、第2系統に関連するトランジスタQ9bのベース端子電圧は、ハイレベルからローレベルへと切り換えられ、トランジスタQ9bのコレクタ端子電圧がローレベルからハイレベルへ急峻に上昇しようとする。ところが、トランジスタQ9bのコレクタ端子には、キャパシタC1bが接続されており、抵抗R5bおよびキャパシタC1bによって、時定数がR5b×C1bの積分回路が構成されている。なお、R5bは、抵抗R5bの抵抗値、C1bはキャパシタC1bの容量をそれぞれ示しており、上述の遅延時間に応じて設定される。
【0106】
これらの数値R5bおよびC1bの一例として、負帰還ループLa・Lbを円滑に切り換え可能な最小値をシミュレーションより算出すると、例えば、R5a=R5b=50kΩ、C1a=C1b=5pFなどの数値となる。なお、R5aとC1aとは、後述する抵抗R5aの抵抗値とキャパシタC1aの容量である。
【0107】
この結果、トランジスタQ9bのコレクタ端子電圧、すなわち、入力回路部51bにおけるトランジスタQ2bのベース端子電圧V2bの上昇は、緩和される。したがって、スイッチング信号CTL1が切り換えられてから、上記ベース端子電圧V2bが、トランジスタQ1bのベース端子電圧VF を上回るまでの時間、すなわち、図1に示す負帰還ループLbが不活性化するまでの時間が長くなる。この結果、上記負帰還ループLbは、負帰還ループLaが活性化するまでの期間、活性のまま保持される。
【0108】
加えて、ベース端子電圧V2bの上昇が緩和されているので、V2b>VF の期間中に、差動アンプ3の負入力端子電圧へ与える影響は少ない。また、V2b>VF となる時点も遅くなっており、負帰還ループLaがある程度活性化している。したがって、ベース端子電圧V2bの上昇に起因する負帰還ループLaの出力電圧変動を抑えることができる。
【0109】
これらの結果、受光アンプ回路1は、負帰還ループLbから負帰還ループLaへの移行を円滑に行うことができる。
【0110】
同様にして、抵抗値がR5aの抵抗R5aと、容量がC1aのキャパシタC1aとによって、時定数がR5a×C1aの積分回路が構成されている。この結果、スイッチング信号CTL1がハイレベルからローレベルへ切り換わる際、当該積分回路によって、トランジスタQ2aのベース電圧V2aの上昇は、緩和されると共に、負帰還ループLbが活性化するまでの間、負帰還ループLaを活性のまま保持する。したがって、受光アンプ回路1は、負帰還ループLaから負帰還ループLbへ円滑に移行できる。
【0111】
ここで、図1に戻って説明すると、本実施形態に係る受光アンプ回路1は、第1スイッチ5の後段に、当該第1スイッチ5と連動する第3スイッチ11と、ボルテージフォロワ回路を構成する差動アンプ12とが設けられている。これにより、受光アンプ回路1は、第1スイッチ5が両負帰還ループLa・Lbのいずれを選択するかに拘わらず、単一の端子OUTから出力電圧を出力できる。
【0112】
具体的には、第3スイッチ11の個別接点11aは、負帰還ループLa選択時の出力端となる点Aに接続され、個別接点11bは、負帰還ループLb選択時の出力端となる点Bに接続されている。また、第3スイッチ11の共通接点11cは、差動アンプ12の正入力端子に接続されている。一方、差動アンプ12の負入力端子は、差動アンプ12の出力および上記端子OUTに接続されている。
【0113】
上記構成において、図示しない読み取り・書き込み装置が読み取りモードの場合、第3スイッチ11は、制御回路21の指示に従って、個別接点11aと共通接点11cとを接続する。また、このモードでは、第1スイッチ5が負帰還ループLaを選択している。したがって、上述の式(1)および式(6)に示す点Aの電圧VA が上記差動アンプ12の正入力端子へ印加される。当該差動アンプ12からなるボルテージフォロワ回路は、インピーダンス変換を行い、当該電圧VA と同一の電圧を出力電圧VOUT として出力する。
【0114】
同様に、書き込みモードの場合は、個別接点11b側が選択される。したがって、上述の式(2)および式(10)に示す点Bの電圧VB が差動アンプ12の正入力端子へ印加され、ボルテージフォロワ回路によって、インピーダンス変換された後、出力電圧VOUT として出力される。
【0115】
上記構成では、第3スイッチ11は、各負帰還ループLa・Lbの出力端となる点A・点Bのうちの上記第1スイッチ5が選択した方と、差動アンプ12からなるボルテージフォロワ回路とを接続する。この結果、受光アンプ回路1は、単一の端子OUTから出力電圧VOUT を出力できる。さらに、ボルテージフォロワ回路によってインピーダンス変換されているので、端子OUTに接続された負荷が変動しても、出力電圧VOUT の変動を抑えることができ、受光アンプ回路1の出力誤差を低減できる。
【0116】
ここで、上記第3スイッチ11は、例えば、機械的スイッチによって構成することもできるが、小型で動作速度の速い受光アンプ回路1を実現するためには、電気的なスイッチによって実現されることが望まれる。以下では、好適な構成例として、図4を参照しながら、第3スイッチ11と差動アンプ12との双方の機能を有する端子選択機能付きのアンプ13について説明する。
【0117】
すなわち、上記アンプ13は、スイッチング信号CTL3と、その反転信号CTL3バーとに基づいて、個別接点11a・11bの一方を選択すると共に、選択した個別接点の電圧をインピーダンス変換して出力端子OUTより出力できる。
【0118】
具体的には、アンプ13は、個別接点11aに対応するトランジスタ対Q11a・Q12aと、個別接点11bに対応するトランジスタ対Q11b・Q12bとを備えている。両トランジスタ対Q11a・Q12a、並びに、Q11b・Q12bは、NPNトランジスタ対であり、エミッタ共通接続されている。上記トランジスタ対Q11a・Q12aにおいて、トランジスタQ11aのベース端子は、図1に示す差動アンプ12の正入力端子に対応しており、上記個別接点11aに接続されている。また、トランジスタQ12aのベース端子は、上記差動アンプ12の負入力端子に対応しており、出力端子OUTに接続されている。一方、トランジスタ対Q11b・Q12bは、トランジスタ対Q11a・Q11bと同様に接続されており、例えば、上記正入力端子に対応するトランジスタQ11aのベース端子は、上記個別接点11bに接続されている。
【0119】
また、上記両トランジスタ対Q11a・Q12a並びにQ11b・Q12bは、能動負荷となるPNPトランジスタ対Q13・Q14に接続されている。当該トランジスタQ13・Q14は、ベース共通接続されて、カレントミラー回路を構成しており、トランジスタQ13のコレクタ端子とベース端子との間が接続されている。また、トランジスタQ13のコレクタ端子は、上記正入力に対応する上記トランジスタQ11aおよびQ11bのコレクタ端子に接続され、トランジスタQ14のコレクタ端子は、負入力側、すなわち、上記トランジスタQ12a・Q12bのコレクタ端子に接続されている。なお、トランジスタQ13およびQ14のエミッタ端子には、電源電圧VCCが印加される。
【0120】
さらに、上記トランジスタQ14のコレクタ端子は、NPN型のトランジスタQ15のベース端子に接続されており、当該トランジスタQ15のエミッタ端子は、定電流回路I11を介して接地されている。上記トランジスタQ15と定電流回路I11は、エミッタフォロワ回路を構成しており、出力となるトランジスタQ15のエミッタ端子は、出力端子OUTと、上記負入力側のトランジスタQ12a・Q12のベース端子とに接続されている。なお、トランジスタQ15のコレクタ端子には、電源電圧VCCが印加される。
【0121】
一方、上記両トランジスタ対Q11a・Q12a並びにQ11b・Q12bの電流源として、ベース共通接続されたNPN型のトランジスタQ16a・Q16bおよびQ17からなるカレントミラー回路が設けられている。上記トランジスタQ17は、コレクタ端子とベース端子とが接続され、定電流回路I12によってバイアスされている。また、上記各トランジスタQ16a・Q16b・Q17のエミッタ端子は、それぞれ、抵抗値が互いに同一の抵抗R11a・R11b・R12を介して接地されている。さらに、上記トランジスタQ16aのコレクタ端子は、上記トランジスタ対Q11a・Q12aのエミッタ共通接続点に接続されており、同様に、トランジスタQ16bのコレクタ端子は、上記トランジスタ対Q11b・Q12bのエミッタ共通接続点に接続される。なお、上記トランジスタQ16a・Q16bが特許請求の範囲に記載の第3定電流回路に対応する。
【0122】
さらに、アンプ13は、ハイレベルのスイッチング信号CTL3が印加された場合に上記トランジスタQ16aを動作させるために、当該トランジスタQ16aにエミッタ共通接続されたNPN型のトランジスタQ18aと、ベース端子とコレクタ端子とが互いに接続されたNPN型のトランジスタQ19a・Q20aと、当該トランジスタQ19a・Q20aをバイアスする定電流回路I13aと、スイッチング用のNPN型のトランジスタQ21aとを備えている。上記トランジスタQ18aのベース端子は、上記定電流回路I13aとトランジスタQ19aとの接続点に接続されており、さらに、上記トランジスタQ21aのコレクタ端子に接続されている。また、上記トランジスタQ21aのベース端子には、ベース電流制限用の抵抗R13aを介して、スイッチング信号CTL3が印加される。
【0123】
一方、上記スイッチング信号CTL3の反転信号CTL3バーがハイレベルの場合に上記トランジスタQ16bを動作させるために、上記トランジスタQ18aないしQ21a、定電流回路I13a、並びに、抵抗R13aと同様の構成のトランジスタQ18bないしQ21b、定電流回路I13b、並びに、抵抗R13bが設けられている。
【0124】
上記構成のアンプ13において、スイッチング信号CTL3がハイレベル、その反転信号CTL3バーがローレベルの場合、スイッチング用のトランジスタQ21aは導通する。この結果、トランジスタQ21aのコレクタ端子電圧がローレベルとなり、トランジスタQ18aが遮断される。この状態では、カレントミラー回路を構成するトランジスタQ17・Q16aにおいて、ベース電流を無視すると、トランジスタQ16aのコレクタ電流は、トランジスタQ17のコレクタ電流、すなわち、定電流回路I12が供給する電流I12と同じ量になる。
【0125】
この結果、トランジスタQ11a・Q12a・Q13・Q14およびQ16aから構成される差動アンプ(差動入力部)13aと、トランジスタQ15および定電流回路I11からなるエミッタフォロワ回路(第2のエミッタフォロワ回路)13cとが動作する。ここで、当該エミッタフォロワ回路13cの出力となるトランジスタQ15のエミッタ端子と、上記差動アンプ13aの負入力端子となるトランジスタQ12aのベース端子とが接続されているので、ボルテージフォロワ回路が構成される。これにより、アンプ13は、個別接点11aの電圧VA をインピーダンス変換した後、出力電圧VOUT として出力する。
【0126】
一方、個別接点11bに関連する回路では、上記反転信号CTL3バーがローレベルなので、スイッチング用のトランジスタQ21bが遮断される。この状態では、トランジスタQ18bのベース端子電圧は、2VBEとなり、トランジスタQ18bのエミッタ端子、すなわち、トランジスタQ16bのエミッタ端子は、VBEとなる。また、上記抵抗R11aの抵抗値R12および上記電流I12は、図4に示す各トランジスタのベース−エミッタ間電圧をVBEとすると、R12×I12<<VBEとなるように設定されている。したがって、トランジスタQ16bにおいて、ベース−エミッタ間電圧は、R12×I12となり、VBEを大きく下回る。この結果、トランジスタQ16bは、導通できず、上記トランジスタ対Q11b・Q12bを含む差動アンプ13bは、動作できない。
【0127】
これとは逆に、スイッチング信号CTL3がローレベル、その反転信号CTL3バーがハイレベルの場合、スイッチング用のトランジスタQ21bが導通し、トランジスタQ21aが遮断される。この結果、スイッチング信号CTL3がハイレベルの場合とは逆に、トランジスタQ16aは、トランジスタ対Q11a・Q12aへ電流を供給できず、トランジスタQ16bは、トランジスタ対Q11b・Q12bへ電流I12を供給する。
【0128】
この結果、トランジスタQ11b・Q12b・Q13・Q14およびQ16bから構成される差動アンプ13bと、トランジスタQ15および定電流回路I11からなるエミッタフォロワ回路13cとが動作する。ここで、当該エミッタフォロワ回路13cの出力となるトランジスタQ15のエミッタ端子と、上記差動アンプ13bの負入力端子となるトランジスタQ12bのベース端子とが接続されているので、ボルテージフォロワ回路が構成される。これにより、アンプ13は、個別接点11bの電圧VA をインピーダンス変換した後、出力電圧VOUT として出力する。
【0129】
上記構成では、図1に示す第3スイッチ11と差動アンプ12とを同時に構成できる。ここで、両者を別々に構成した場合の一例として、例えば、差動アンプ12の正入力端子と接続点A(B)との間に、第3スイッチ11となるスイッチングトランジスタを設けた場合は、正入力端子の電圧が、接続点A(B)の電圧VA (VB )よりも、スイッチングトランジスタにおける電圧降下分だけ低下する。この結果、受光アンプ回路1の出力電圧VOUT に誤差が発生する。
【0130】
これに対して、図4に示す構成では、第3スイッチ11と差動アンプ12とが同時に構成されており、トランジスタ対Q11a・Q12a、並びに、トランジスタQ11b・Q12bの一方に電流を供給することによって、個別接点11a・11bのうちの一方を選択する。この結果、上記スイッチングトランジスタの電圧降下に起因する出力電圧VOUT の誤差を削減でき、受光アンプ回路1の精度をさらに向上できる。
【0131】
なお、上記構成では、トランジスタ対Q11a・Q12aへ電流を供給するトランジスタQ16aと、トランジスタ対Q11b・Q12bへ電流を供給するトランジスタQ16bとを制御して、各トランジスタ対の動作/動作停止を制御しているが、これに限るものではない。例えば、各トランジスタQ11a・Q12a・Q11b・Q12bのエミッタへ、共通の電流源から電流を供給すると共に、上記各トランジスタQ11a・Q12a・Q11b・Q12bと、当該電流源との間に、スイッチングトランジスタをそれぞれ設ければ、各スイッチングトランジスタの導通/遮断を制御することによって、各トランジスタ対の動作/動作停止を制御できる。この場合は、各トランジスタ対において、両スイッチングトランジスタの特性を揃えておけば、例えば、電圧降下など、スイッチングトランジスタの影響を相殺できる。ただし、この場合は、誤差の発生を抑えるためには、各トランジスタ対を構成するトランジスタの特性バラツキだけではなく、スイッチングトランジスタの特性バラツキをも抑制する必要がある。これに対して、図4に示す構成では、各トランジスタ対において、トランジスタの特性が揃っていれば、誤差が発生しないので、受光アンプ回路1の精度をさらに向上できる。
【0132】
ところで、図1では、差動アンプ12がボルテージフォロワ回路を構成する場合、すなわち、電圧利得が1の場合を例にして説明したが、これに限らず、差動アンプ12の電圧利得は、任意の値に設定できる。また、図4に示すように、個別接点11aを選択したときと、個別接点11bを選択したときとで、異なる差動アンプが動作する場合には、それぞれのゲインを異なる値に設定することもできる。
【0133】
具体的には、図5にアンプ14には、図4に示す構成に加えて、トランジスタQ15のエミッタ端子と出力端子OUTとの接続点と、トランジスタQ12aのベース端子との間に、第3抵抗となる抵抗R14が設けられている。また、抵抗R14とトランジスタQ12aとの接続点には、第4抵抗となる抵抗R15を介して、基準電圧VREF が印加されている。
【0134】
上記構成では、スイッチング信号CTL3がローレベル、その反転信号CTL3バーがハイレベルの場合、図4と同様に、トランジスタQ11b・Q12b・Q13・Q14・Q16bから構成される差動アンプ14bが動作する。当該差動アンプ14bは、上述したようにボルテージフォロワ回路として動作して、個別端子11bに印加された電圧VB をインピーダンス変換して出力端子OUTより出力する。
【0135】
一方、スイッチング信号CTL3がハイレベル、その反転信号CTL3バーがローレベルの場合は、図4と略同様に、トランジスタQ11a・Q12a・Q13・Q14・Q16aから構成される差動アンプ14aが動作する。ただし、当該差動アンプの出力電圧、すなわち、トランジスタQ15のエミッタ端子電圧は、新たに設けられた抵抗R14を介して、負入力端子となるトランジスタQ12aのベース端子へ負帰還されている。この結果、図6に示すように、上記差動アンプ14aと、抵抗R14・R15とによって、非反転型の差動アンプが構成される。なお、図6では、トランジスタQ15および定電流回路I11から構成され、差動アンプ14aの出力段として動作するエミッタフォロワ回路14cの図示を省略している。
【0136】
上記非反転型差動アンプの出力電圧VOUT は、以下の式(19)に示すように、
VOUT ={1+(R14/R15)}×VA +VREF …(19)
となり、電圧利得Gは、両抵抗R14・R15の抵抗値をR14・R15とすると、以下の式(20)に示すように、
G=1+(R14/R15) …(20)
となる。したがって、一方の端子を選択した場合にのみ、所定の電圧利得Gを有する端子選択機能付きアンプ14を構成できる。
【0137】
ここで、図1に示す受光アンプ回路1において、信号光電流ISCをI−V変換する際に必要なゲインは、読み取りモード時と書き込みモード時との間で大きく異なるので、I−V変換用抵抗4a・4bの抵抗値R4a・R4bのみによって、両モード時のゲインを設定した場合、R4a>>R4bとなる。この場合、上記抵抗値R4bが小さ過ぎると、位相補償が困難となり、出力のピーキングを生じやすくなる。一方、抵抗値R4bが大き過ぎると、I−V変換用抵抗4aの寸法が大きくなると共に消費電力が増大する。したがって、両モード時のゲインが異なっている程、小型かつ精度のよい受光アンプ回路1を実現しにくくなる。
【0138】
これに対して、図5および図6に示す構成では、アンプ14は、一方の端子を選択した場合にのみ、所定の利得Gで電圧を増幅する。この結果、両モード時に必要なゲインが極めて大きく異なっている場合であっても、小型かつ高精度の受光アンプ回路1を実現できる。
【0139】
なお、上記第2スイッチ7は、機械的なスイッチでも構成できる。また、例えば、各個別接点7a・7bと共通接点7cとの間に介在するスイッチングトランジスタなど、電気的なスイッチで構成してもよい。ただし、図4に示す第3スイッチ11と同様に構成すれば、入出力間に、飽和するトランジスタを配さずに、第2スイッチ7を構成できる。したがって、電流−電圧変換回路の誤差をさらに低減できる。
【0140】
また、本実施形態では、受光アンプ回路のゲインが2つの値の間で切り換えられる場合について説明しているが、これに限るものではない。所望の数のI−V変換用抵抗を設けることによって、任意の数の値の間でゲインを切り換えることができる。ただし、書き込みと読み取りとの双方が可能な光ディスクを読み書きする場合、書き込み時と読み取り時との間で、光強度が大きく相違する。したがって、この場合は、読み取り時と書き込み時との2通りに切り換える方がよい。
【0141】
なお、本実施形態では、受光アンプ回路を例にして説明したが、これに限るものではない。本発明は、入力電流の変動範囲が大きく、ゲインの切り換えを必要とする電流−電圧変換回路に広く適用できる。
【0142】
【発明の効果】
請求項1の発明に係る電流−電圧変換回路は、以上のように、電流−電圧変換用の抵抗となる第1抵抗は、複数設けられており、かつ、一端が差動アンプの負入力端子へ共通接続されていると共に、ゲイン切り換え信号に基づいて、上記各第1抵抗の他端と、上記差動アンプの出力端子とを選択的に接続し、飽和せずに動作する第1スイッチを備え、上記各第1抵抗の他端と上記第1スイッチとの接続点から上記出力電圧が出力される構成である。
【0143】
上記構成では、上記第1スイッチが、いずれの負帰還ループを選択したとしても、飽和デバイスを含まない安定した負帰還ループを構成でき、飽和電圧による誤差が発生しない。それゆえ、入力電流が大きく、ゲインが小さな場合であっても、入力電流が小さい場合と同様に出力誤差の小さな電流−電圧変換回路を実現できるという効果を奏する。
【0144】
請求項2の発明に係る電流−電圧変換回路は、以上のように、上記請求項1記載の発明の構成において、上記差動アンプの正入力端子へ印加する電圧を調整するオフセット補償手段とを備え、当該オフセット補償手段には、一端が基準電圧に共通接続され、それぞれの抵抗値が、対応する上記第1抵抗と同一に設定された第2抵抗と、選択された上記第1抵抗と同一値の第2抵抗を選択して、上記差動アンプの正入力端子に接続する第2スイッチとが設けられている構成である。
【0145】
当該構成では、第2スイッチが第1スイッチに連動して動作して、オフセット補償手段は、第1スイッチの選択に応じた電圧を正入力端子へ印加する。それゆえ、差動アンプの入力バイアスに起因するオフセットを確実に除去でき、電流−電圧変換回路の出力電圧の誤差をさらに低減できるという効果を奏する。
【0146】
請求項3の発明に係る電流−電圧変換回路は、以上のように、請求項1または2記載の発明の構成において、上記第1スイッチには、上記各第1抵抗に対応して、エミッタ共通接続されたトランジスタ対と、当該各トランジスタ対の出力を、対応する第1抵抗を介して負帰還する第1のエミッタフォロワ回路とが設けられており、上記各トランジスタ対を構成する一方の第1トランジスタは、上記差動アンプの出力端子がベース端子に接続され、他方の第2トランジスタは、上記ゲイン切り換え信号に基づいて導通/遮断が制御される構成である。
【0147】
上記構成では、第1スイッチの入力は、ゲイン切り換え信号に応じた第1トランジスタおよび第1のエミッタフォロワ回路を介して出力され、飽和するトランジスタを介さずに、負帰還ループを形成できる。この結果、電流−電圧変換回路は、指示されたゲインにて、高精度に入力電流を電圧へ変換できるという効果を奏する。
【0148】
請求項4の発明に係る電流−電圧変換回路は、以上のように、請求項3記載の発明の構成において、上記各第1のエミッタフォロワ回路を構成するトランジスタのエミッタには、上記ゲイン切り換え信号に連動して、当該トランジスタに電流を供給するか否かを選択する第2定電流回路が接続されている構成である。
【0149】
それゆえ、ノイズなどによって、入力端子電圧が不所望に変動した場合であっても、選択されていない第1のエミッタフォロワ回路を確実に停止させることができる。この結果、電流−電圧変換回路の出力電圧の誤差を、さらに低減できるという効果を奏する。
【0150】
請求項5の発明に係る電流−電圧変換回路は、以上のように、請求項3または4記載の発明の構成において、上記第1スイッチは、上記トランジスタ対の動作停止が指示された時点から、所定の時間が経過した後で、当該トランジスタ対の動作を停止させる遅延回路を備えている構成である。
【0151】
上記構成では、これまで選択されていた負帰還ループは、新たに選択される負帰還ループが十分に活性化された後で、不活性化される。この結果、負帰還ループを円滑に切り換えることができ、切り換え時の出力電圧変動を低減できるという効果を奏する。
【0152】
請求項6の発明に係る電流−電圧変換回路は、以上のように、請求項1、2、3、4または5記載の発明の構成において、上記ゲイン切り換え信号に連動して、上記各第1抵抗と上記差動アンプの出力端子との各接続点の1つを選択する第3スイッチを備えている構成である。
【0153】
それゆえ、出力端子を1つにまとめることができ、電流−電圧変換回路は、いずれの負帰還ループが選択されている場合であっても、単一の出力端子から、電流−電圧変換して生成した電圧を出力できるという効果を奏する。
【0154】
請求項7の発明に係る電流−電圧変換回路は、以上のように、請求項6記載の発明の構成において、上記第3スイッチには、上記第3スイッチには、上記各接続点のうちの対応する接続点の電圧が、正入力端子に印加される差動入力部と、上記各差動入力部の出力を、各差動入力部の負入力端子へ負帰還する第2のエミッタフォロワ回路と、上記ゲイン切り換え信号に連動して、上記各差動入力部へバイアス電流を供給するか否かを選択する第3定電流回路とを備えている構成である。
【0155】
それゆえ、第3スイッチと、上記インピーダンス変換回路とを同時に構成でき、飽和するトランジスタを介することなく、上記接続点の電圧に応じた電圧を出力できる。この結果、電流−電圧変換回路の出力電圧の誤差をさらに低減できるという効果を奏する。
【0156】
請求項8の発明に係る電流−電圧変換回路は、以上のように、請求項7記載の発明の構成において、上記差動入力部のうちの少なくとも1つの負入力端子と上記第2のエミッタフォロワ回路の出力端子との間には、第3抵抗が設けられ、当該負入力端子には、第4抵抗を介して、所定の電圧が印加されている構成である。
【0157】
上記構成によれば、第3スイッチにおいて、入力端子毎に、増幅時のゲインを所望の値に設定でき、電流−電圧変換回路が電流−電圧変換する際のゲインを、第1抵抗の抵抗値と増幅時のゲインとの積で設定できる。この結果、第1抵抗において、抵抗値の最小値に対する最大値の比率を抑えることができ、小型かつ高精度の電流−電圧変換回路を実現できるという効果を奏する。
【0158】
請求項9の発明に係る電流−電圧変換回路は、以上のように、請求項1、2、3、4、5、6、7または8記載の発明の構成において、上記各第1抵抗には、それぞれに並列に接続された位相補償用キャパシタが設けられている構成である。
【0159】
それゆえ、ピーキングなどの異常な動作を防止すると共に、高域のノイズを除去でき、電流−電圧変換回路の出力電圧の誤差を、さらに低減できるという効果を奏する。
【0160】
請求項10の発明に係る電流−電圧変換回路は、以上のように、請求項9記載の発明の構成において、上記位相補償用キャパシタは、電極となる金属と半導体とで絶縁膜を挟んで形成されており、金属側の電極が上記差動アンプの負入力端子に接続されている構成である。
【0161】
それゆえ、半導体側の電極を接続する場合に比べて、負入力端子へ付加される寄生容量を削減でき、寄生容量に起因する電流−電圧変換回路の動作速度の低下を抑止できるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施形態を示すものであり、受光アンプ回路の要部構成を示すブロック図である。
【図2】上記受光アンプ回路において、キャパシタの構造を示す断面図である。
【図3】上記受光アンプ回路において、第1スイッチの構成例を示す回路図である。
【図4】上記受光アンプ回路において、第2スイッチおよびボルテージフォロワ回路の構成例を示すものであり、端子選択機能付きアンプを示す回路図である。
【図5】上記受光アンプ回路の一変形例を示すものであり、上記端子選択機能付きアンプを示す回路図である。
【図6】上記端子選択機能付きアンプが一方の端子を選択している場合を示すブロック図である。
【図7】従来例を示すものであり、受光アンプ回路の要部構成を示すブロック図である。
【符号の説明】
1 受光アンプ回路(電流−電圧変換回路)
3 差動アンプ
4a・4b I−V変換用抵抗(第1抵抗)
5 第1スイッチ
6a・6b オフセット補償用抵抗(オフセット補償手段;第2抵抗)
7 第2スイッチ(オフセット補償手段)
8a・8b キャパシタ(位相補償用キャパシタ)
11 第3スイッチ
13a・13b・14a・14b 差動アンプ(差動入力部)
13c・14c エミッタフォロワ回路(第2のエミッタフォロワ回路)
51a・51b 入力回路部(トランジスタ対)
52a・52b 定電流回路部(第1定電流回路)
53a・53b エミッタフォロワ回路(第1のエミッタフォロワ回路)
54a・54b 能動負荷部(第2定電流回路)
84 N型半導体層(半導体)
85 薄膜層(絶縁膜)
86 金属層(金属)
C1a・C1b キャパシタ(遅延回路)
R14 抵抗(第3抵抗)
R15 抵抗(第4抵抗)
Q11a・Q11b 第1トランジスタ
Q12a・Q12b 第2トランジスタ
Q16a・Q16b トランジスタ(第3定電流回路)
Claims (10)
- 差動アンプと、当該差動アンプの出力端子と負入力端子との間に設けられた第1抵抗とを有し、上記第1抵抗と負入力端子との接続点に供給される入力電流を電圧に変換して出力電圧として出力する電流−電圧変換回路において、
上記第1抵抗は、複数設けられており、かつ、一端が上記負入力端子へ共通接続されており、
ゲイン切り換え信号に基づいて、上記各第1抵抗の他端と、上記差動アンプの出力端子とを選択的に接続し、飽和せずに動作する第1スイッチを備え、
上記各第1抵抗の他端と上記第1スイッチとの接続点から上記出力電圧を出力することを特徴とする電流−電圧変換回路。 - 上記差動アンプの正入力端子へ印加する電圧を調整するオフセット補償手段とを備え、
当該オフセット補償手段には、一端が基準電圧に共通接続され、それぞれの抵抗値が、対応する上記第1抵抗と同一に設定された第2抵抗と、
選択された上記第1抵抗と同一値の第2抵抗を選択して、上記差動アンプの正入力端子に接続する第2スイッチとが設けられていることを特徴とする請求項1記載の電流−電圧変換回路。 - 上記第1スイッチには、上記各第1抵抗に対応して、エミッタ共通接続されたトランジスタ対と、上記各トランジスタ対のエミッタ共通接続点に所定の電流を供給する第1定電流回路と、上記各トランジスタ対のエミッタ共通接続点に入力端子が接続され、対応する第1抵抗に出力端子が接続された第1のエミッタフォロワ回路とが設けられており、
上記各トランジスタ対を構成する一方の第1トランジスタは、上記差動アンプの出力端子がベース端子に接続され、他方の第2トランジスタは、上記ゲイン切り換え信号に基づいて導通/遮断が制御されることを特徴とする請求項1または2記載の電流−電圧変換回路。 - 上記各第1のエミッタフォロワ回路を構成するトランジスタのエミッタには、上記ゲイン切り換え信号に連動して、当該トランジスタに電流を供給するか否かを選択する第2定電流回路が接続されていることを特徴とする請求項3記載の電流−電圧変換回路。
- 上記第1スイッチは、上記トランジスタ対の動作停止が指示された時点から、所定の時間が経過した後で、当該トランジスタ対の動作を停止させる遅延回路を備えていることを特徴とする請求項3または4記載の電流−電圧変換回路。
- 上記ゲイン切り換え信号に連動して、上記各第1抵抗と上記差動アンプの出力端子との各接続点の1つを選択する第3スイッチを備えていることを特徴とする請求項1、2、3、4または5記載の電流−電圧変換回路。
- 上記第3スイッチには、上記各接続点のうちの対応する接続点の電圧が、正入力端子に印加される差動入力部と、
上記各差動入力部の出力を、各差動入力部の負入力端子へ負帰還する第2のエミッタフォロワ回路と、
上記ゲイン切り換え信号に連動して、上記各差動入力部へバイアス電流を供給するか否かを選択する第3定電流回路とを備えていることを特徴とする請求項6記載の電流−電圧変換回路。 - 上記差動入力部のうちの少なくとも1つの負入力端子と上記第2のエミッタフォロワ回路の出力端子との間には、第3抵抗が設けられ、当該負入力端子には、第4抵抗を介して、所定の電圧が印加されていることを特徴とする請求項7記載の電流−電圧変換回路。
- 上記各第1抵抗には、それぞれに並列に接続された位相補償用キャパシタが設けられていることを特徴とする請求項1、2、3、4、5、6、7または8記載の電流−電圧変換回路。
- 上記位相補償用キャパシタは、電極となる金属と半導体とで絶縁膜を挟んで形成されており、金属側の電極が上記差動アンプの負入力端子に接続されていることを特徴とする請求項9記載の電流−電圧変換回路。
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