JP3604791B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は一般に半導体装置の製造方法に関し、特に、酸化膜により素子分離を行う構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体素子の微細化に伴い集積度は向上するが、集積度を決定づける要因のひとつとして素子間分離がある。素子間分離に要求されることに、素子間リーク電流が小さいこと、分離耐圧が高いこと、素子領域に対して素子間分離領域が平坦であること、素子間分離領域が小さいこと及び素子間分離領域端での応力が小さいこと、の５点が挙げられる。以下、素子間分離技術を概観し、その問題点を挙げる。
【０００３】
素子間分離方法の代表的な技術として、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、改良ＬＯＣＯＳ法、トレンチ法の３つがある。ＬＯＣＯＳ法とは、シリコン基板を選択的に酸化して形成された熱酸化膜を素子間分離領域とする方法である。
【０００４】
図１４〜図１７は従来のＬＯＣＯＳ法によるプロセスフローを示す断面図である。以下、これらの図を参照してＬＯＣＯＳ法のプロセスを説明する。
【０００５】
まず、図１４に示すように、シリコン基板２１上に薄い酸化膜２２を形成し、その酸化膜２２上に窒化膜２３を堆積する。酸化膜２２は、窒化膜２３による応力でシリコン基板に結晶欠陥が発生するのを防ぐための膜である。
【０００６】
次に、図１５に示すように、酸化膜２２及び窒化膜２３から、素子領域を所望する箇所のみを残して、他の箇所はエッチング処理を施して除去する。次に、この状態で酸化する。窒化膜２３中では酸化剤の拡散係数が小さいため窒化膜２３下はほとんど酸化されず、シリコン基板２１が露出した箇所が選択的に酸化される。
【０００７】
その結果、図１６に示すように、選択的に膜厚が厚いＬＯＣＯＳ酸化膜２４が形成される。このＬＯＣＯＳ酸化膜２４が素子分離膜である。そして、窒化膜２３をエッチング除去すると図１７に示すようになる。ＬＯＣＯＳ酸化膜２４は、素子分離領域の端部でシリコン基板と滑らかに接続する。そのため、素子分離領域の端部の断面は鳥の嘴のような滑らかなテーパを持つ。これをバーズビーク２５という。このバーズビーク２５は平坦化には有効であるが、一方では素子分離領域の実質的な拡大であり、集積度向上にあたっての問題点であった。
【０００８】
バーズビークの長さを短くするために、従来のＬＯＣＯＳに改良が加えられた。それらを総称して改良ＬＯＣＯＳ法という。
【０００９】
図１８〜図２１は改良ＬＯＣＯＳ法の第１の態様を示す断面図である。以下、図１８〜図２１を参照して改良ＬＯＣＯＳ法の第１の態様を説明する。
【００１０】
まず、図１８に示すように、シリコン基板４１上に酸化膜４２、ポリシリコン膜４３、窒化膜４４を順次堆積する。次に、図１９に示すように窒化膜４４を選択的にエッチング除去し、ポリシリコン膜４３を一部露出させる。
【００１１】
次に、図２０に示すように酸化してＬＯＣＯＳ酸化膜４５が形成され、これが素子分離領域２６となる。酸化時には、酸化剤はポリシリコン膜４３とシリコン基板４１に拡散し、ポリシリコン膜４３がない場合に比べてシリコン基板４１へ到達する酸化剤の量が少なくなるため、バーズビークの長さが抑制される。次に、窒化膜４４、ポリシリコン膜４３及び酸化膜４２をエッチング除去すると、図２１のように、ＬＯＣＯＳ酸化膜４５により素子間を分離することができる。
【００１２】
しかしながら、この方法では、ＬＯＣＯＳ酸化膜４５の端部（バーズビークが形成されるところ）の傾きが急であるために、ゲート電極を転写工程でパターニングするときに光の一部がＬＯＣＯＳ酸化膜４５の端部の斜面に反射してゲート電極に側面からあたるため、ゲート電極がマスクパターンどおりにパターニングされないという、ハレーションと呼ばれる現象が生じてしまう問題点があった。
【００１３】
図２２はハレーション現象の説明用の断面図である。ゲート電極部は、ゲート酸化膜２７とポリシリコン膜２８とから構成されるが、配線には、タングステンシリサイド２９が用いられる。ゲート電極をパターニングするときには、レジスト３０とマスク３１を用いる。レジスト３０はポジ型であり、光があたると分解する。ハレーションがない場合は図中の破線のようにマスク３１の形状を正確に反映してパターニングされるが、ハレーションがあると光線３２がタングステンシリサイド２９に反射して、レジスト３０のうち、マスク３１で覆っている部分の側面からも光があたるため、図中の実線のようにレジスト膜３３がパターニングされてしまう。
【００１４】
このレジスト膜３３をマスクとして異方性エッチング処理を行うと、図２３に示すように、台形のゲート電極４６が形成される。
【００１５】
図２４〜図２６は改良ＬＯＣＯＳ法の第２の態様を示す断面図である。以下、図２４〜図２６を参照して改良ＬＯＣＯＳ法の第２の態様を説明する。
【００１６】
図２４に示すように、シリコン基板５１の一部をテーパをつけてエッチング除去し、酸化膜５２を全面に形成後、窒化膜５３を全面に堆積後、窒化膜５３の一部をエッチング除去する。
【００１７】
次に、酸化処理を施すと、図２５に示すように、ＬＯＣＯＳ酸化膜５４が形成される。その後、窒化膜５３を除去すると図２６に示すようになる。シリコン基板５１をエッチング除去したところにＬＯＣＯＳ酸化膜５４が形成されるため、素子分離領域と素子領域との段差は小さくなる。そのため、ハレーションの問題は回避されるがバーズビークはどうしても形成されるという問題が依然として残る。
【００１８】
バーズビークとハレーションの問題を回避する方法としてトレンチ分離法がある。図２７〜図２９はトレンチ分離法を示す断面図である。以下、図２７〜図２９を参照してトレンチ分離法を説明する。
【００１９】
まず、シリコン基板２１上の全面に酸化膜２２を形成後、窒化膜２３を全面に堆積する。次に、トレンチを形成する以外の領域をレジスト（図示せず）で覆う。このレジストをマスクとして窒化膜２３、酸化膜２２及びシリコン基板２１とに対して異方性エッチングを施すとトレンチ３４が形成される。次に、素子間リーク電流を防ぐためにトレンチ３４の底面と側面にホウ素３５を注入すると、図２７に示すように、ホウ素の不純物層３６が形成される。
【００２０】
そして、トレンチ３４の底面と側壁をクリーニングをした後に図２８に示すようにトレンチ３４の内部を薄く熱酸化して熱酸化膜３９を形成する。次に、図２９に示すように、トレンチ３４の内部を埋め尽くす厚さでＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜３７を堆積すると、トレンチ分離領域３８が形成される。
【００２１】
トレンチ分離法はバーズビークがなくハレーションの問題もない。しかしながら、トレンチ３４の内部に薄い酸化膜を形成するときに応力が発生し、このために素子間に微小リーク電流が生じるという問題点があった。
【００２２】
【発明が解決しようとする課題】
従来の素子間分離方法は以上のように行われており、ハレーション、バーズビーク、素子間の微小リーク電流の発生等、種々の問題点があった。
【００２３】
この発明は、これらの問題点を解決するために考案されたもので、製造時にハレーションが起きず、バーズビークが形成されず、素子間を流れるリーク電流を最小限に抑えた素子分離が可能な半導体装置の製造方法を得ることを目的とする。
【００２４】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置の製造方法は、酸化膜により素子分離される半導体装置を製造する方法であって、(a) 半導体基板を準備するステップと、(b) 前記半導体基板上に酸化膜を形成するステップと、(c) 前記酸化膜を選択的に除去して溝を形成するステップとを備え、前記溝は前記酸化膜の表面から所定の深さより深い部分において内側にテーパが形成され、(d) ステップ (c) 実行後の前記酸化膜下にある前記半導体基板の上層部に、イオン注入法を用いてチャネルカット層を形成するステップと、 (e) 前記溝を充填して半導体領域を形成するステップと、 (f) 前記半導体領域の前記所定の深さよりも浅い領域に半導体素子を形成するステップとをさらに備え、前記ステップ (d) は、少なくとも前記溝のテーパ全ての下方に位置するように前記チャネルカット層を形成し、前記ステップ(f) は、前記半導体素子を構成する拡散領域の少なくとも一部の下方に前記溝のテーパが位置するように前記半導体素子を形成している。
【００２５】
また、請求項２記載の半導体装置の製造方法のように、前記ステップ（ｃ）は、（ｃ−１） 前記酸化膜を選択的に除去し、前記酸化膜の一部を貫通させて、露出した前記半導体基板の表面を底面とした前記溝を形成するステップと、（ｃ−２） 前記溝を充填して前記半導体領域を形成するステップとを備えてもよい。
【００２９】
また、請求項３記載の半導体装置の製造方法のように、前記ステップ(c)は、(c-1) 前記酸化膜を選択的に除去し、前記酸化膜の一部を貫通して貫通溝を形成するステップと、(c-2) 前記貫通溝を充填して、単結晶質の前記半導体領域を形成するステップと、(c-3) 前記半導体基板の表面に対して酸化処理を行い第２の酸化膜を形成し、前記貫通溝の底部を第２の酸化膜で塞いで、底部が前記第２の酸化膜となる前記溝を形成するステップとを備えてもよい。
【００３６】
【発明の実施の形態】
＜実施の形態１．＞
図１〜図４は、はこの発明の実施の形態１である素子間分離方法を示す断面図である。以下、図１〜図４を参照して素子間分離方法を説明する。
【００３７】
まず、図１に示すように、シリコン基板１を洗浄後、シリコン基板１の全面を酸化し、シリコン基板１上の全面に熱酸化膜２を形成する。次に、イオン注入法によりシリコン基板１の上層部にウェル領域１ａを形成する。ウェル領域１ａはＮ型の場合に砒素イオンを、Ｐ型の場合にボロンイオンを注入して形成する。以降、ウェル領域１ａを含めてシリコン基板１とする。
【００３８】
その後、熱酸化膜２上にレジスト（図示せず）を形成し、このレジストに対してパターニング処理を施し、パターニングされたレジストをマスクとして熱酸化膜２に対して異方性エッチングを施し溝２０を形成する。この溝２０内が（半導体）素子形成領域となり、素子形成領域内に半導体素子が形成される。
【００３９】
溝２０の形成時において、深さｄ１まではテーパをつけずに垂直に熱酸化膜２を除去し、深さｄ１より深いところでは内側にテーパをつけて除去する。エッチング除去された部分が溝２０となり、エッチングされずに残った熱酸化膜２が素子分離膜となる。なお、深さｄ１は、半導体素子の拡散領域の形成深さに若干の余裕をもたせた深さである。
【００４０】
このような構造の溝２０の形成のエッチング処理は以下のように行う。深さｄ１までは通常の異方性エッチングを行い、深さｄ１からは気相中の成分、シリコン基板１の温度等のエッチング条件を変えて、内側にテーパが形成されるように異方性エッチングを行う。
【００４１】
次に、図２に示すように、熱酸化膜２下にあるシリコン基板１の上層部にイオン注入法等を用いてチャネルカット層３を形成する。
【００４２】
そして、図３に示すように、溝２０の底面である、露出したシリコン基板１の表面を種として、シリコンを溝２０内にエピタキシャル成長させてエピタキシャルシリコン層４を形成する。このエピタキシャルシリコン層４が素子形成領域になる。なお、異方性エッチングで形成された溝２０の底面、すなわち、露出したシリコン基板１の表面にはエッチングダメージに伴う結晶欠陥が発生し、これがリーク電流の原因になる。結晶欠陥を回避するために、エピタキシャル成長する前に異方性エッチング後のシリコン基板１の表面クリーニングとしてウェットケミカル液による洗浄に加えて犠牲酸化膜による表面層除去処理を行って、結晶欠陥が発生したシリコン基板１の表面を除去する。なお、犠牲酸化膜とは、後で完成する素子の構造に残らずに、溝の形状を整え、かつ、溝内部の欠陥、歪、汚染等を除去するために犠牲となるために、一旦形成された後に直ちに除去される酸化膜である。
【００４３】
熱酸化膜２とエピタキシャル層４の表面は必ずしも平坦でないので、図３に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の工程によって平坦化処理を行う。
【００４４】
次に、全面に酸化膜、ポリシリコン膜を順次堆積後、これら酸化膜及びポリシリコン膜に対しパターニング処理を施し、図４に示すように、ゲート酸化膜５及びポリシリコンゲート６を形成する。
【００４５】
そして、ポリシリコンゲート６をマスクとして、例えば、砒素をイオン注入することにより自己整合的にｎ−層７を形成する。次に、全面に酸化膜を堆積した後、酸化膜に対し異方性エッチングを施してポリシリコンゲート６の側面に、図４に示すように、サイドウォール９を形成する。
【００４６】
その後、ポリシリコンゲート６及びサイドウォール９をマスクとして、例えば砒素をイオン注入して自己整合的にｎ＋層８を形成する。この後、熱処理すると不純物が電気的に活性化され、ＮＭＯＳトランジスタが形成される。すなわち、ｎ−層７及びｎ＋層８がＮＭＯＳトランジスタの拡散領域（ドレイン，ソース領域）となる。このとき、図４に示すように、ｎ−層７及びｎ＋層８は溝２０の深さｄ１より浅い領域に形成され、ｎ＋層８の一部の下方に溝２０のテーパが位置するようにする。
【００４７】
なお、実施の形態１の素子間分離方法では、エピタキシャルシリコン層４内に形成され、素子間分離される半導体素子としてＮＭＯＳトランジスタを例に挙げたが、ＰＭＯＳトランジスタ、バイポーラトランジスタ、電力素子、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等を形成することも勿論可能である。
【００４８】
このように、実施の形態１の素子間分離方法は、熱酸化膜２の一部に溝２０を形成し、溝２０の形状を深さｄ１までは垂直に、深さｄ１より深い部分では内側にテーパ状に形成している。そして、溝２０内に形成されるエピタキシャルシリコン層４を素子形成領域とし、このエピタキシャルシリコン層４の上層部に半導体素子（ＮＭＯＳトランジスタ）を形成し、残存した熱酸化膜２を素子間分離膜としている。
【００４９】
溝２０の深さｄ１まで酸化膜２の側壁を垂直に形成することにより、半導体素子（ＮＭＯＳトランジスタ）を構成する拡散領域（ｎ−層７，ｎ＋層８）の底面での横幅を十分に確保してシート抵抗を下げることができる。
【００５０】
また、深さｄ１より深い箇所で内側テーパをつけ、半導体素子を構成する拡散領域の少なくとも一部の下方に溝２０のテーパ−が位置するようにすることにより、半導体素子の拡散領域７，８に逆バイアスを印加したときに空乏層が、シリコン基板１の表面にあるチャネルカット層３に達するのを溝２０のテーパにより抑制することができる。
【００５１】
その結果、従来のＬＯＣＯＳ法で製造される場合に比べて、拡散領域７，８からの空乏層がチャネルカット層３に達しにくくなるため装置の分離耐圧が向上する。
【００５２】
加えて、熱酸化膜２に溝２０を形成した後、残存した熱酸化膜２を素子間分離酸化膜としているため、バーズビークが生じることもない。
【００５３】
さらに加えて、熱酸化膜２の形成はシリコン基板１上の全面に形成し、従来のＬＯＣＯＳ法のように局所的に酸化を行わないため、酸化による応力が生じることはなく素子分離された半導体素子間の微小リーク電流を極めて少なくすることができる。
【００５４】
また、異方性エッチングによる溝２０の形成後、結晶欠陥が発生したシリコン基板１の表面に対し、エピタキシャルシリコン層４を形成する前に表面クリーニングとしてウェットケミカル液による洗浄に加えて犠牲酸化膜による表面層除去を行っているため、結晶欠陥に起因して生じるリーク電流をも確実に抑制することができる。
【００５５】
＜実施の形態２＞
実施の形態１の素子間分離方法では、熱酸化膜２とエピタキシャル層４の表面が一致するように平坦化処理を行った。実施の形態１の素子間分離方法により得られる構造は、ゲート電極形成時のハレーションが少ないという利点があるが、図４で示した構造から、さらに配線や保護膜を堆積させたときに、トランジスタのゲート部分が熱酸化膜２及びエピタキシャルシリコン層４から突出してしまうため、配線及び保護膜を平坦に形成するのが困難となり、配線についてはとくに凹凸の部分に電界が集中しマイグレーションによる信頼性の低下を引き起こしてしまう問題がある。
【００５６】
そこで、実施の形態２では、図５に示すように、溝２０の上部に未充填の空間が残るように、溝２０の一部にエピタキシャルシリコン層４を形成する。
【００５７】
なお、溝２０の形状は、溝２０の未充填空間距離をｄ２とすると、深さｄ１に上部空間距離ｄ２を加えた深さまでは垂直に、深さ（ｄ１＋ｄ２）より深い部分では内側にテーパ状に形成している。
【００５８】
そして、実施の形態１の素子間分離方法と同様の方法により、図７に示すように、熱酸化膜２とポリシリコンゲート電極６の上端が一致するように、ＮＭＯＳトランジスタを形成する。
【００５９】
このように、実施の形態２の素子間分離方法は、実施の形態１の効果に加え、溝２０内にエピタキシャルシリコン層４を形成する際、エピタキシャルシリコン層４の上方に形成される半導体素子の形成高さ分の空間が溝２０の上部の未充填空間として残るように形成するため、配線１０及び保護膜１１の形成時に、配線１０と保護膜１１とをそれぞれ薄い膜厚で比較的容易に平坦化して形成することができる。
【００６０】
＜実施の形態３＞
図５及び図６で示した実施の形態２の素子間分離方法で製造される構造の利点は、ハレーションがないこと、バーズビークが無いこと、酸化による応力が生じないため微小リーク電流が極めて少ないことであり、さらに、従来のＬＯＣＯＳ分離構造に比べて、素子分離酸化膜のシリコン基板側（テーパ部分）が長く、表面側が短いため、分離耐圧は高く、かつ、素子形成領域は広く取ることができる。
【００６１】
この構造をさらに推し進めたのが図７で示す実施の形態３による素子間分離方法である。この方法では、溝２０の形成時に、熱酸化膜２を貫通することなく形成し、溝２０の下部の側壁は内側にテーパをつけて、底面で熱酸化膜２を残存させる。溝２０の形状は、実施の形態２同様、溝２０の上部の未充填空間の深さをｄ２とすると、深さ（ｄ１＋ｄ２）までは垂直に、深さ（ｄ１＋ｄ２）より深い部分では内側にテーパ状になるように形成する。
【００６２】
溝２０の底部に残存する酸化膜１２を埋め込み酸化膜と呼ぶ。この場合、溝の底面にシリコン基板１が露出していないので、溝２０をエピタキシャルシリコン層で充填することはできない。そこで、代わりにアモルファスシリコンあるいはポリシリコンからなる非単結晶シリコン層１３で溝２０を充填する。
【００６３】
このように、実施の形態３の素子間分離方法により得られる構造は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と呼ばれている。ＳＯＩ構造は、パッケージ中に微量に含まれているウランやトリウム等から放射されるα線がシリコン基板に照射され、このときに発生した２次キャリアによって半導体素子が誤動作をするソフトエラーが起こりにくいという利点がある。
【００６４】
ＳＯＩ構造は、通常、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法といって、シリコン基板１に酸素イオンを注入した後、高温で熱処理する方法によって形成することができる。ＳＩＭＯＸ法の欠点は、部分的に基板とＳＯＩ層をシリコン層で接続するのが困難なこと、コストが高いことである。
【００６５】
実施の形態３の素子間分離方法では、素子形成領域の幅と異方性エッチングのテーパ角を調節することにより選択的に最適なＳＯＩ構造を形成することができる。
【００６６】
＜実施の形態４＞
図７に示した実施の形態３の素子間分離方法では、ＳＯＩ層である非単結晶シリコン層１３の構成物は、ポリシリコンあるいはアモルファスシリコンに限定されてしまっていた。しかしながら、ＳＯＩ層を単結晶シリコンで形成しない場合、キャリアの移動度が下がり素子のスピードが低下してしまうという問題がある。
【００６７】
そこで、実施の形態４の素子間分離方法では、溝２０形成の第１段階として、図８に示すように、溝２０の底面にシリコン基板１の小さな領域が露出するようにテーパをつけて溝を形成する。そして、シリコン基板１の小さな露出領域を種結晶としてエピタキシャルシリコン層４を形成する。
【００６８】
その後、図９に示すように、エピタキシャルシリコン層４の表面に下敷酸化膜１４を形成後、窒化膜１５を堆積する。その後、酸化処理を行うと、熱酸化膜２が成長して、エピタキシャルシリコン層４とシリコン基板１との間に埋め込み酸化膜１２が形成される。このときＳＯＩ層であるエピタキシャルシリコン層４は、窒化膜１５に保護されるのでほとんど酸化されない。以上の工程により、単結晶シリコンからなるＳＯＩ層（エピタキシャルシリコン層４）を形成することができる。
【００６９】
このように、実施の形態４の素子間分離方法では、ＳＯＩ層を単結晶で形成することができるため、実施の形態３の効果に加え、キャリアの移動度を上げ、素子のスピード化を図ることができる。
【００７０】
＜実施の形態５＞
実施の形態１〜４は、説明の都合上、素子形成領域であるエピタキシャルシリコン層４を１つしか図示していないが、残存した熱酸化膜２により素子分離を行うことから、実際には熱酸化膜２に複数の溝２０が形成され、その溝２０を充填して複数のエピタキシャルシリコン層４がそれぞれ形成される。
【００７１】
実施の形態５の素子間分離方法は、複数のエピタキシャルシリコン層４の形成時に、エピタキシャルシリコン層４ごとに異なる不純物分布となるようにエピタキシャル成長させる。
【００７２】
その結果、実施の形態５の素子間分離方法は、各エピタキシャルシリコン層４の内部に形成される半導体素子に適合した不純物分布を設定することができる。
【００７３】
例えば、ＰＭＯＳトランジスタを形成する場合を考える。図１０は従来の埋め込み型のＰＭＯＳトランジスタのチャネル領域の深さ方向の不純物濃度分布である。通常これらの分布はイオン注入を用いて形成するため、急峻に変化する分布を得るのは困難である。
【００７４】
これに対して、実施の形態５による素子間分離方法では、ＰＭＯＳトランジスタを形成用のエピタキシャルシリコン層４の形成時に、選択エピタキシャル成長させて図１１のように接合付近で急峻に変化する分布を得ることができる。
【００７５】
その結果、図１１に示すような不純物分布を有するチャネル領域を有するＰＭＯＳトランジスタを形成することにより、このＰＭＯＳトランジスタは、パンチスルーが起こりにくく、ゲート電圧による電流制御を精度よく行うことができるという良好な特性を得ることができる。
【００７６】
＜実施の形態６＞
素子形成領域用の層は、シリコンに限らず他の物質でもよい。実施の形態６による素子間分離方法は、素子形成領域を砒化ガリウム層１８で形成する方法である。実施の形態２同様、熱酸化膜２に溝２０を形成後、例えば、図１２に示すように、シリコンイオン１６を注入し、シリコン基板１の表面をアモルファス化してアモルファス層１７を形成する。アモルファス層１７はシリコン基板１の表面の結晶構造を乱して内部に格子間シリコンが形成された層であり、この格子間シリコンのために砒化ガリウムの格子定数に近い間隔をもつシリコン原子が表面に複数存在する。
【００７７】
その後、図１３に示すように、砒化ガリウムを成長させて砒化ガリウム層１８を形成する。先にアモルファス化させてアモルファス層１７を形成したのは、シリコンと砒化ガリウムとの格子定数の違いを緩和させて、アモルファス層１７を介することにより、シリコン基板１と砒化ガリウム層１８との接続を容易にするためである。砒化ガリウムは、シリコンより移動度が大きいため、砒化ガリウム層１８に半導体素子を形成することにより、スイッチング精度がすぐれた半導体素子を得ることができる。この他、図には示さないがＳｉＧｅを用いたバイポーラトランジスタを作成することも可能である。
【００７８】
このように、実施の形態６の素子間分離方法は、素子形成領域として砒化ガリウム層を形成したため、スイッチング精度がすぐれた半導体素子を得ることができる。
【００７９】
【発明の効果】
以上説明したように、この発明の請求項１記載の半導体装置の製造方法において、ステップ(c)で形成する溝は、酸化膜の表面から所定の深さより深い部分において内側にテーパが形成され、ステップ(f) で半導体領域の所定の深さよりも浅い領域に半導体素子を形成するため、半導体素子が形成される領域はテーパの影響を受けない。
【００８０】
そして、ステップ(c)で溝の所定の深さより深い部分において内側にテーパを形成し、ステップ(f) で半導体素子を構成する拡散領域の少なくとも一部の下方にテーパが位置するように半導体素子を形成することにより、半導体素子を構成する拡散領域に逆バイアスを印加したとき空乏層が半導体基板の表面に達するのを溝のテーパにより抑制することができる。
【００８１】
その結果、半導体素子を構成する拡散領域のシート抵抗を十分に低くすることができるとともに、装置の分離耐圧を向上させることができる。
【００８２】
加えて、ステップ（ｃ）で酸化膜に溝を形成した後、残存した熱酸化膜を素子間分離酸化膜とすることにより、バーズビークが生じることもない。
【００８３】
さらに、ステップ（ｂ）で行う酸化膜の形成処理は局所的な酸化処理でないため、ステップ（ｂ）の酸化による応力が生じない。したがって、半導体素子と他の半導体素子との間に微小リーク電流が流れることもない。
【００８４】
また、請求項２記載の半導体装置の製造方法は、ステップ（ｃ−１）で露出した半導体基板の表面を底面とした溝を形成するため、ステップ（Ｃ−２）で半導体基板を種としたエピタキシャル成長により単結晶質の半導体領域を形成することができる。
【００８５】
その結果、請求項２記載の製造方法により製造される半導体装置は、半導体領域内に形成される半導体素子のキャリアの移動度を高め、動作速度の早い半導体素子を形成することができる。
【００９２】
また、請求項３記載の半導体装置の製造方法は、ステップ(c-1)で露出した半導体基板の表面を底面とした貫通溝を形成するため、ステップ(C-2)で半導体基板を種としたエピタキシャル成長により単結晶質の半導体領域を形成することができる。
【００９３】
加えて、ステップ（ｃ−３）は、貫通溝の底部を第２の酸化膜で塞いで、底部が第２の酸化膜となる溝を形成するため、半導体領域は、半導体基板上に絶縁膜（酸化膜）を介して形成されるＳＯＩ構造を呈する。
【００９４】
その結果、請求項３記載の製造方法により製造される半導体装置は、半導体領域内に形成される半導体素子のキャリアの移動度を高め、動作速度の早い半導体素子を形成することができるとともに、２次キャリアによって半導体素子が誤動作をするソフトエラーを起こりにくくするという効果を奏する。
【００９６】
この発明における請求項４記載の半導体装置において、溝は酸化膜の表面から所定の深さより深い部分において内側にテーパが形成され、半導体素子は半導体領域の所定の深さよりも浅い領域に形成されるため、半導体素子が形成される領域は溝のテーパの影響を受けない。
【００９７】
また、半導体素子を構成する拡散領域の少なくとも一部の下方に溝のテーパが位置するため、半導体素子を構成する拡散領域に逆バイアスを印加したとき空乏層が半導体基板の表面に達するのを溝のテーパにより抑制することができる。
【００９８】
その結果、半導体素子を構成する拡散領域のシート抵抗を十分に低くすることができるとともに、装置の分離耐圧を向上させることができる。
【０１０２】
その結果、請求項６記載の半導体装置は、ＳＯＩ構造にすることにより、２次キャリアによって半導体素子が誤動作をするソフトエラーを起こりにくい。
【図面の簡単な説明】
【図１】この発明の実施の形態１の素子間分離方法を示す断面図である。
【図２】この発明の実施の形態１の素子間分離方法を示す断面図である。
【図３】この発明の実施の形態１の素子間分離方法を示す断面図である。
【図４】この発明の実施の形態１の素子間分離方法を示す断面図である。
【図５】この発明の実施の形態２の素子間分離方法を示す断面図である。
【図６】この発明の実施の形態２の素子間分離方法を示す断面図である。
【図７】この発明の実施の形態３の素子間分離方法を示す断面図である。
【図８】この発明の実施の形態４の素子間分離方法を示す断面図である。
【図９】この発明の実施の形態４の素子間分離方法を示す断面図である。
【図１０】従来のイオン注入による不純物プロファイルを示すグラフである。
【図１１】この発明の実施の形態５の素子間分離方法で製造されたエピタキシャルシリコン層の不純物プロファイルを示すグラフである。
【図１２】この発明の実施の形態６の素子間分離方法を示す断面図である。
【図１３】この発明の実施の形態６の素子間分離方法を示す断面図である。
【図１４】従来のＬＯＣＯＳ法を示す断面図である。
【図１５】従来のＬＯＣＯＳ法を示す断面図である。
【図１６】従来のＬＯＣＯＳ法を示す断面図である。
【図１７】従来のＬＯＣＯＳ法を示す断面図である。
【図１８】従来の改良ＬＯＣＯＳ法の第１の態様を示す断面図である。
【図１９】従来の改良ＬＯＣＯＳ法の第１の態様を示す断面図である。
【図２０】従来の改良ＬＯＣＯＳ法の第１の態様を示す断面図である。
【図２１】従来の改良ＬＯＣＯＳ法の第１の態様を示す断面図である。
【図２２】従来の改良ＬＯＣＯＳ法の問題点を示す断面図である。
【図２３】従来の改良ＬＯＣＯＳ法の問題点を示す断面図である。
【図２４】従来の改良ＬＯＣＯＳ法の第２の態様を示す断面図である。
【図２５】従来の改良ＬＯＣＯＳ法の第２の態様を示す断面図である。
【図２６】従来の改良ＬＯＣＯＳ法の第２の態様を示す断面図である。
【図２７】従来のトレンチ分離法を示す断面図である。
【図２８】従来のトレンチ分離法を示す断面図である。
【図２９】従来のトレンチ分離法を示す断面図である。
【符号の説明】
１ シリコン基板、２ 熱酸化膜、３ チャネルカット層、４ エピタキシャルシリコン層、５ ゲート酸化膜、６ ポリシリコンゲート、７ ｎ−層、８ ｎ＋層、９ サイドウォール、１０ 配線、１１ 保護膜、１２ 埋め込み酸化膜、１３ 非単結晶シリコン層、１７ アモルファス層、１８ 砒化ガリウム層。
【発明の属する技術分野】
この発明は一般に半導体装置の製造方法に関し、特に、酸化膜により素子分離を行う構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体素子の微細化に伴い集積度は向上するが、集積度を決定づける要因のひとつとして素子間分離がある。素子間分離に要求されることに、素子間リーク電流が小さいこと、分離耐圧が高いこと、素子領域に対して素子間分離領域が平坦であること、素子間分離領域が小さいこと及び素子間分離領域端での応力が小さいこと、の５点が挙げられる。以下、素子間分離技術を概観し、その問題点を挙げる。
【０００３】
素子間分離方法の代表的な技術として、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、改良ＬＯＣＯＳ法、トレンチ法の３つがある。ＬＯＣＯＳ法とは、シリコン基板を選択的に酸化して形成された熱酸化膜を素子間分離領域とする方法である。
【０００４】
図１４〜図１７は従来のＬＯＣＯＳ法によるプロセスフローを示す断面図である。以下、これらの図を参照してＬＯＣＯＳ法のプロセスを説明する。
【０００５】
まず、図１４に示すように、シリコン基板２１上に薄い酸化膜２２を形成し、その酸化膜２２上に窒化膜２３を堆積する。酸化膜２２は、窒化膜２３による応力でシリコン基板に結晶欠陥が発生するのを防ぐための膜である。
【０００６】
次に、図１５に示すように、酸化膜２２及び窒化膜２３から、素子領域を所望する箇所のみを残して、他の箇所はエッチング処理を施して除去する。次に、この状態で酸化する。窒化膜２３中では酸化剤の拡散係数が小さいため窒化膜２３下はほとんど酸化されず、シリコン基板２１が露出した箇所が選択的に酸化される。
【０００７】
その結果、図１６に示すように、選択的に膜厚が厚いＬＯＣＯＳ酸化膜２４が形成される。このＬＯＣＯＳ酸化膜２４が素子分離膜である。そして、窒化膜２３をエッチング除去すると図１７に示すようになる。ＬＯＣＯＳ酸化膜２４は、素子分離領域の端部でシリコン基板と滑らかに接続する。そのため、素子分離領域の端部の断面は鳥の嘴のような滑らかなテーパを持つ。これをバーズビーク２５という。このバーズビーク２５は平坦化には有効であるが、一方では素子分離領域の実質的な拡大であり、集積度向上にあたっての問題点であった。
【０００８】
バーズビークの長さを短くするために、従来のＬＯＣＯＳに改良が加えられた。それらを総称して改良ＬＯＣＯＳ法という。
【０００９】
図１８〜図２１は改良ＬＯＣＯＳ法の第１の態様を示す断面図である。以下、図１８〜図２１を参照して改良ＬＯＣＯＳ法の第１の態様を説明する。
【００１０】
まず、図１８に示すように、シリコン基板４１上に酸化膜４２、ポリシリコン膜４３、窒化膜４４を順次堆積する。次に、図１９に示すように窒化膜４４を選択的にエッチング除去し、ポリシリコン膜４３を一部露出させる。
【００１１】
次に、図２０に示すように酸化してＬＯＣＯＳ酸化膜４５が形成され、これが素子分離領域２６となる。酸化時には、酸化剤はポリシリコン膜４３とシリコン基板４１に拡散し、ポリシリコン膜４３がない場合に比べてシリコン基板４１へ到達する酸化剤の量が少なくなるため、バーズビークの長さが抑制される。次に、窒化膜４４、ポリシリコン膜４３及び酸化膜４２をエッチング除去すると、図２１のように、ＬＯＣＯＳ酸化膜４５により素子間を分離することができる。
【００１２】
しかしながら、この方法では、ＬＯＣＯＳ酸化膜４５の端部（バーズビークが形成されるところ）の傾きが急であるために、ゲート電極を転写工程でパターニングするときに光の一部がＬＯＣＯＳ酸化膜４５の端部の斜面に反射してゲート電極に側面からあたるため、ゲート電極がマスクパターンどおりにパターニングされないという、ハレーションと呼ばれる現象が生じてしまう問題点があった。
【００１３】
図２２はハレーション現象の説明用の断面図である。ゲート電極部は、ゲート酸化膜２７とポリシリコン膜２８とから構成されるが、配線には、タングステンシリサイド２９が用いられる。ゲート電極をパターニングするときには、レジスト３０とマスク３１を用いる。レジスト３０はポジ型であり、光があたると分解する。ハレーションがない場合は図中の破線のようにマスク３１の形状を正確に反映してパターニングされるが、ハレーションがあると光線３２がタングステンシリサイド２９に反射して、レジスト３０のうち、マスク３１で覆っている部分の側面からも光があたるため、図中の実線のようにレジスト膜３３がパターニングされてしまう。
【００１４】
このレジスト膜３３をマスクとして異方性エッチング処理を行うと、図２３に示すように、台形のゲート電極４６が形成される。
【００１５】
図２４〜図２６は改良ＬＯＣＯＳ法の第２の態様を示す断面図である。以下、図２４〜図２６を参照して改良ＬＯＣＯＳ法の第２の態様を説明する。
【００１６】
図２４に示すように、シリコン基板５１の一部をテーパをつけてエッチング除去し、酸化膜５２を全面に形成後、窒化膜５３を全面に堆積後、窒化膜５３の一部をエッチング除去する。
【００１７】
次に、酸化処理を施すと、図２５に示すように、ＬＯＣＯＳ酸化膜５４が形成される。その後、窒化膜５３を除去すると図２６に示すようになる。シリコン基板５１をエッチング除去したところにＬＯＣＯＳ酸化膜５４が形成されるため、素子分離領域と素子領域との段差は小さくなる。そのため、ハレーションの問題は回避されるがバーズビークはどうしても形成されるという問題が依然として残る。
【００１８】
バーズビークとハレーションの問題を回避する方法としてトレンチ分離法がある。図２７〜図２９はトレンチ分離法を示す断面図である。以下、図２７〜図２９を参照してトレンチ分離法を説明する。
【００１９】
まず、シリコン基板２１上の全面に酸化膜２２を形成後、窒化膜２３を全面に堆積する。次に、トレンチを形成する以外の領域をレジスト（図示せず）で覆う。このレジストをマスクとして窒化膜２３、酸化膜２２及びシリコン基板２１とに対して異方性エッチングを施すとトレンチ３４が形成される。次に、素子間リーク電流を防ぐためにトレンチ３４の底面と側面にホウ素３５を注入すると、図２７に示すように、ホウ素の不純物層３６が形成される。
【００２０】
そして、トレンチ３４の底面と側壁をクリーニングをした後に図２８に示すようにトレンチ３４の内部を薄く熱酸化して熱酸化膜３９を形成する。次に、図２９に示すように、トレンチ３４の内部を埋め尽くす厚さでＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜３７を堆積すると、トレンチ分離領域３８が形成される。
【００２１】
トレンチ分離法はバーズビークがなくハレーションの問題もない。しかしながら、トレンチ３４の内部に薄い酸化膜を形成するときに応力が発生し、このために素子間に微小リーク電流が生じるという問題点があった。
【００２２】
【発明が解決しようとする課題】
従来の素子間分離方法は以上のように行われており、ハレーション、バーズビーク、素子間の微小リーク電流の発生等、種々の問題点があった。
【００２３】
この発明は、これらの問題点を解決するために考案されたもので、製造時にハレーションが起きず、バーズビークが形成されず、素子間を流れるリーク電流を最小限に抑えた素子分離が可能な半導体装置の製造方法を得ることを目的とする。
【００２４】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置の製造方法は、酸化膜により素子分離される半導体装置を製造する方法であって、(a) 半導体基板を準備するステップと、(b) 前記半導体基板上に酸化膜を形成するステップと、(c) 前記酸化膜を選択的に除去して溝を形成するステップとを備え、前記溝は前記酸化膜の表面から所定の深さより深い部分において内側にテーパが形成され、(d) ステップ (c) 実行後の前記酸化膜下にある前記半導体基板の上層部に、イオン注入法を用いてチャネルカット層を形成するステップと、 (e) 前記溝を充填して半導体領域を形成するステップと、 (f) 前記半導体領域の前記所定の深さよりも浅い領域に半導体素子を形成するステップとをさらに備え、前記ステップ (d) は、少なくとも前記溝のテーパ全ての下方に位置するように前記チャネルカット層を形成し、前記ステップ(f) は、前記半導体素子を構成する拡散領域の少なくとも一部の下方に前記溝のテーパが位置するように前記半導体素子を形成している。
【００２５】
また、請求項２記載の半導体装置の製造方法のように、前記ステップ（ｃ）は、（ｃ−１） 前記酸化膜を選択的に除去し、前記酸化膜の一部を貫通させて、露出した前記半導体基板の表面を底面とした前記溝を形成するステップと、（ｃ−２） 前記溝を充填して前記半導体領域を形成するステップとを備えてもよい。
【００２９】
また、請求項３記載の半導体装置の製造方法のように、前記ステップ(c)は、(c-1) 前記酸化膜を選択的に除去し、前記酸化膜の一部を貫通して貫通溝を形成するステップと、(c-2) 前記貫通溝を充填して、単結晶質の前記半導体領域を形成するステップと、(c-3) 前記半導体基板の表面に対して酸化処理を行い第２の酸化膜を形成し、前記貫通溝の底部を第２の酸化膜で塞いで、底部が前記第２の酸化膜となる前記溝を形成するステップとを備えてもよい。
【００３６】
【発明の実施の形態】
＜実施の形態１．＞
図１〜図４は、はこの発明の実施の形態１である素子間分離方法を示す断面図である。以下、図１〜図４を参照して素子間分離方法を説明する。
【００３７】
まず、図１に示すように、シリコン基板１を洗浄後、シリコン基板１の全面を酸化し、シリコン基板１上の全面に熱酸化膜２を形成する。次に、イオン注入法によりシリコン基板１の上層部にウェル領域１ａを形成する。ウェル領域１ａはＮ型の場合に砒素イオンを、Ｐ型の場合にボロンイオンを注入して形成する。以降、ウェル領域１ａを含めてシリコン基板１とする。
【００３８】
その後、熱酸化膜２上にレジスト（図示せず）を形成し、このレジストに対してパターニング処理を施し、パターニングされたレジストをマスクとして熱酸化膜２に対して異方性エッチングを施し溝２０を形成する。この溝２０内が（半導体）素子形成領域となり、素子形成領域内に半導体素子が形成される。
【００３９】
溝２０の形成時において、深さｄ１まではテーパをつけずに垂直に熱酸化膜２を除去し、深さｄ１より深いところでは内側にテーパをつけて除去する。エッチング除去された部分が溝２０となり、エッチングされずに残った熱酸化膜２が素子分離膜となる。なお、深さｄ１は、半導体素子の拡散領域の形成深さに若干の余裕をもたせた深さである。
【００４０】
このような構造の溝２０の形成のエッチング処理は以下のように行う。深さｄ１までは通常の異方性エッチングを行い、深さｄ１からは気相中の成分、シリコン基板１の温度等のエッチング条件を変えて、内側にテーパが形成されるように異方性エッチングを行う。
【００４１】
次に、図２に示すように、熱酸化膜２下にあるシリコン基板１の上層部にイオン注入法等を用いてチャネルカット層３を形成する。
【００４２】
そして、図３に示すように、溝２０の底面である、露出したシリコン基板１の表面を種として、シリコンを溝２０内にエピタキシャル成長させてエピタキシャルシリコン層４を形成する。このエピタキシャルシリコン層４が素子形成領域になる。なお、異方性エッチングで形成された溝２０の底面、すなわち、露出したシリコン基板１の表面にはエッチングダメージに伴う結晶欠陥が発生し、これがリーク電流の原因になる。結晶欠陥を回避するために、エピタキシャル成長する前に異方性エッチング後のシリコン基板１の表面クリーニングとしてウェットケミカル液による洗浄に加えて犠牲酸化膜による表面層除去処理を行って、結晶欠陥が発生したシリコン基板１の表面を除去する。なお、犠牲酸化膜とは、後で完成する素子の構造に残らずに、溝の形状を整え、かつ、溝内部の欠陥、歪、汚染等を除去するために犠牲となるために、一旦形成された後に直ちに除去される酸化膜である。
【００４３】
熱酸化膜２とエピタキシャル層４の表面は必ずしも平坦でないので、図３に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の工程によって平坦化処理を行う。
【００４４】
次に、全面に酸化膜、ポリシリコン膜を順次堆積後、これら酸化膜及びポリシリコン膜に対しパターニング処理を施し、図４に示すように、ゲート酸化膜５及びポリシリコンゲート６を形成する。
【００４５】
そして、ポリシリコンゲート６をマスクとして、例えば、砒素をイオン注入することにより自己整合的にｎ−層７を形成する。次に、全面に酸化膜を堆積した後、酸化膜に対し異方性エッチングを施してポリシリコンゲート６の側面に、図４に示すように、サイドウォール９を形成する。
【００４６】
その後、ポリシリコンゲート６及びサイドウォール９をマスクとして、例えば砒素をイオン注入して自己整合的にｎ＋層８を形成する。この後、熱処理すると不純物が電気的に活性化され、ＮＭＯＳトランジスタが形成される。すなわち、ｎ−層７及びｎ＋層８がＮＭＯＳトランジスタの拡散領域（ドレイン，ソース領域）となる。このとき、図４に示すように、ｎ−層７及びｎ＋層８は溝２０の深さｄ１より浅い領域に形成され、ｎ＋層８の一部の下方に溝２０のテーパが位置するようにする。
【００４７】
なお、実施の形態１の素子間分離方法では、エピタキシャルシリコン層４内に形成され、素子間分離される半導体素子としてＮＭＯＳトランジスタを例に挙げたが、ＰＭＯＳトランジスタ、バイポーラトランジスタ、電力素子、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等を形成することも勿論可能である。
【００４８】
このように、実施の形態１の素子間分離方法は、熱酸化膜２の一部に溝２０を形成し、溝２０の形状を深さｄ１までは垂直に、深さｄ１より深い部分では内側にテーパ状に形成している。そして、溝２０内に形成されるエピタキシャルシリコン層４を素子形成領域とし、このエピタキシャルシリコン層４の上層部に半導体素子（ＮＭＯＳトランジスタ）を形成し、残存した熱酸化膜２を素子間分離膜としている。
【００４９】
溝２０の深さｄ１まで酸化膜２の側壁を垂直に形成することにより、半導体素子（ＮＭＯＳトランジスタ）を構成する拡散領域（ｎ−層７，ｎ＋層８）の底面での横幅を十分に確保してシート抵抗を下げることができる。
【００５０】
また、深さｄ１より深い箇所で内側テーパをつけ、半導体素子を構成する拡散領域の少なくとも一部の下方に溝２０のテーパ−が位置するようにすることにより、半導体素子の拡散領域７，８に逆バイアスを印加したときに空乏層が、シリコン基板１の表面にあるチャネルカット層３に達するのを溝２０のテーパにより抑制することができる。
【００５１】
その結果、従来のＬＯＣＯＳ法で製造される場合に比べて、拡散領域７，８からの空乏層がチャネルカット層３に達しにくくなるため装置の分離耐圧が向上する。
【００５２】
加えて、熱酸化膜２に溝２０を形成した後、残存した熱酸化膜２を素子間分離酸化膜としているため、バーズビークが生じることもない。
【００５３】
さらに加えて、熱酸化膜２の形成はシリコン基板１上の全面に形成し、従来のＬＯＣＯＳ法のように局所的に酸化を行わないため、酸化による応力が生じることはなく素子分離された半導体素子間の微小リーク電流を極めて少なくすることができる。
【００５４】
また、異方性エッチングによる溝２０の形成後、結晶欠陥が発生したシリコン基板１の表面に対し、エピタキシャルシリコン層４を形成する前に表面クリーニングとしてウェットケミカル液による洗浄に加えて犠牲酸化膜による表面層除去を行っているため、結晶欠陥に起因して生じるリーク電流をも確実に抑制することができる。
【００５５】
＜実施の形態２＞
実施の形態１の素子間分離方法では、熱酸化膜２とエピタキシャル層４の表面が一致するように平坦化処理を行った。実施の形態１の素子間分離方法により得られる構造は、ゲート電極形成時のハレーションが少ないという利点があるが、図４で示した構造から、さらに配線や保護膜を堆積させたときに、トランジスタのゲート部分が熱酸化膜２及びエピタキシャルシリコン層４から突出してしまうため、配線及び保護膜を平坦に形成するのが困難となり、配線についてはとくに凹凸の部分に電界が集中しマイグレーションによる信頼性の低下を引き起こしてしまう問題がある。
【００５６】
そこで、実施の形態２では、図５に示すように、溝２０の上部に未充填の空間が残るように、溝２０の一部にエピタキシャルシリコン層４を形成する。
【００５７】
なお、溝２０の形状は、溝２０の未充填空間距離をｄ２とすると、深さｄ１に上部空間距離ｄ２を加えた深さまでは垂直に、深さ（ｄ１＋ｄ２）より深い部分では内側にテーパ状に形成している。
【００５８】
そして、実施の形態１の素子間分離方法と同様の方法により、図７に示すように、熱酸化膜２とポリシリコンゲート電極６の上端が一致するように、ＮＭＯＳトランジスタを形成する。
【００５９】
このように、実施の形態２の素子間分離方法は、実施の形態１の効果に加え、溝２０内にエピタキシャルシリコン層４を形成する際、エピタキシャルシリコン層４の上方に形成される半導体素子の形成高さ分の空間が溝２０の上部の未充填空間として残るように形成するため、配線１０及び保護膜１１の形成時に、配線１０と保護膜１１とをそれぞれ薄い膜厚で比較的容易に平坦化して形成することができる。
【００６０】
＜実施の形態３＞
図５及び図６で示した実施の形態２の素子間分離方法で製造される構造の利点は、ハレーションがないこと、バーズビークが無いこと、酸化による応力が生じないため微小リーク電流が極めて少ないことであり、さらに、従来のＬＯＣＯＳ分離構造に比べて、素子分離酸化膜のシリコン基板側（テーパ部分）が長く、表面側が短いため、分離耐圧は高く、かつ、素子形成領域は広く取ることができる。
【００６１】
この構造をさらに推し進めたのが図７で示す実施の形態３による素子間分離方法である。この方法では、溝２０の形成時に、熱酸化膜２を貫通することなく形成し、溝２０の下部の側壁は内側にテーパをつけて、底面で熱酸化膜２を残存させる。溝２０の形状は、実施の形態２同様、溝２０の上部の未充填空間の深さをｄ２とすると、深さ（ｄ１＋ｄ２）までは垂直に、深さ（ｄ１＋ｄ２）より深い部分では内側にテーパ状になるように形成する。
【００６２】
溝２０の底部に残存する酸化膜１２を埋め込み酸化膜と呼ぶ。この場合、溝の底面にシリコン基板１が露出していないので、溝２０をエピタキシャルシリコン層で充填することはできない。そこで、代わりにアモルファスシリコンあるいはポリシリコンからなる非単結晶シリコン層１３で溝２０を充填する。
【００６３】
このように、実施の形態３の素子間分離方法により得られる構造は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と呼ばれている。ＳＯＩ構造は、パッケージ中に微量に含まれているウランやトリウム等から放射されるα線がシリコン基板に照射され、このときに発生した２次キャリアによって半導体素子が誤動作をするソフトエラーが起こりにくいという利点がある。
【００６４】
ＳＯＩ構造は、通常、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法といって、シリコン基板１に酸素イオンを注入した後、高温で熱処理する方法によって形成することができる。ＳＩＭＯＸ法の欠点は、部分的に基板とＳＯＩ層をシリコン層で接続するのが困難なこと、コストが高いことである。
【００６５】
実施の形態３の素子間分離方法では、素子形成領域の幅と異方性エッチングのテーパ角を調節することにより選択的に最適なＳＯＩ構造を形成することができる。
【００６６】
＜実施の形態４＞
図７に示した実施の形態３の素子間分離方法では、ＳＯＩ層である非単結晶シリコン層１３の構成物は、ポリシリコンあるいはアモルファスシリコンに限定されてしまっていた。しかしながら、ＳＯＩ層を単結晶シリコンで形成しない場合、キャリアの移動度が下がり素子のスピードが低下してしまうという問題がある。
【００６７】
そこで、実施の形態４の素子間分離方法では、溝２０形成の第１段階として、図８に示すように、溝２０の底面にシリコン基板１の小さな領域が露出するようにテーパをつけて溝を形成する。そして、シリコン基板１の小さな露出領域を種結晶としてエピタキシャルシリコン層４を形成する。
【００６８】
その後、図９に示すように、エピタキシャルシリコン層４の表面に下敷酸化膜１４を形成後、窒化膜１５を堆積する。その後、酸化処理を行うと、熱酸化膜２が成長して、エピタキシャルシリコン層４とシリコン基板１との間に埋め込み酸化膜１２が形成される。このときＳＯＩ層であるエピタキシャルシリコン層４は、窒化膜１５に保護されるのでほとんど酸化されない。以上の工程により、単結晶シリコンからなるＳＯＩ層（エピタキシャルシリコン層４）を形成することができる。
【００６９】
このように、実施の形態４の素子間分離方法では、ＳＯＩ層を単結晶で形成することができるため、実施の形態３の効果に加え、キャリアの移動度を上げ、素子のスピード化を図ることができる。
【００７０】
＜実施の形態５＞
実施の形態１〜４は、説明の都合上、素子形成領域であるエピタキシャルシリコン層４を１つしか図示していないが、残存した熱酸化膜２により素子分離を行うことから、実際には熱酸化膜２に複数の溝２０が形成され、その溝２０を充填して複数のエピタキシャルシリコン層４がそれぞれ形成される。
【００７１】
実施の形態５の素子間分離方法は、複数のエピタキシャルシリコン層４の形成時に、エピタキシャルシリコン層４ごとに異なる不純物分布となるようにエピタキシャル成長させる。
【００７２】
その結果、実施の形態５の素子間分離方法は、各エピタキシャルシリコン層４の内部に形成される半導体素子に適合した不純物分布を設定することができる。
【００７３】
例えば、ＰＭＯＳトランジスタを形成する場合を考える。図１０は従来の埋め込み型のＰＭＯＳトランジスタのチャネル領域の深さ方向の不純物濃度分布である。通常これらの分布はイオン注入を用いて形成するため、急峻に変化する分布を得るのは困難である。
【００７４】
これに対して、実施の形態５による素子間分離方法では、ＰＭＯＳトランジスタを形成用のエピタキシャルシリコン層４の形成時に、選択エピタキシャル成長させて図１１のように接合付近で急峻に変化する分布を得ることができる。
【００７５】
その結果、図１１に示すような不純物分布を有するチャネル領域を有するＰＭＯＳトランジスタを形成することにより、このＰＭＯＳトランジスタは、パンチスルーが起こりにくく、ゲート電圧による電流制御を精度よく行うことができるという良好な特性を得ることができる。
【００７６】
＜実施の形態６＞
素子形成領域用の層は、シリコンに限らず他の物質でもよい。実施の形態６による素子間分離方法は、素子形成領域を砒化ガリウム層１８で形成する方法である。実施の形態２同様、熱酸化膜２に溝２０を形成後、例えば、図１２に示すように、シリコンイオン１６を注入し、シリコン基板１の表面をアモルファス化してアモルファス層１７を形成する。アモルファス層１７はシリコン基板１の表面の結晶構造を乱して内部に格子間シリコンが形成された層であり、この格子間シリコンのために砒化ガリウムの格子定数に近い間隔をもつシリコン原子が表面に複数存在する。
【００７７】
その後、図１３に示すように、砒化ガリウムを成長させて砒化ガリウム層１８を形成する。先にアモルファス化させてアモルファス層１７を形成したのは、シリコンと砒化ガリウムとの格子定数の違いを緩和させて、アモルファス層１７を介することにより、シリコン基板１と砒化ガリウム層１８との接続を容易にするためである。砒化ガリウムは、シリコンより移動度が大きいため、砒化ガリウム層１８に半導体素子を形成することにより、スイッチング精度がすぐれた半導体素子を得ることができる。この他、図には示さないがＳｉＧｅを用いたバイポーラトランジスタを作成することも可能である。
【００７８】
このように、実施の形態６の素子間分離方法は、素子形成領域として砒化ガリウム層を形成したため、スイッチング精度がすぐれた半導体素子を得ることができる。
【００７９】
【発明の効果】
以上説明したように、この発明の請求項１記載の半導体装置の製造方法において、ステップ(c)で形成する溝は、酸化膜の表面から所定の深さより深い部分において内側にテーパが形成され、ステップ(f) で半導体領域の所定の深さよりも浅い領域に半導体素子を形成するため、半導体素子が形成される領域はテーパの影響を受けない。
【００８０】
そして、ステップ(c)で溝の所定の深さより深い部分において内側にテーパを形成し、ステップ(f) で半導体素子を構成する拡散領域の少なくとも一部の下方にテーパが位置するように半導体素子を形成することにより、半導体素子を構成する拡散領域に逆バイアスを印加したとき空乏層が半導体基板の表面に達するのを溝のテーパにより抑制することができる。
【００８１】
その結果、半導体素子を構成する拡散領域のシート抵抗を十分に低くすることができるとともに、装置の分離耐圧を向上させることができる。
【００８２】
加えて、ステップ（ｃ）で酸化膜に溝を形成した後、残存した熱酸化膜を素子間分離酸化膜とすることにより、バーズビークが生じることもない。
【００８３】
さらに、ステップ（ｂ）で行う酸化膜の形成処理は局所的な酸化処理でないため、ステップ（ｂ）の酸化による応力が生じない。したがって、半導体素子と他の半導体素子との間に微小リーク電流が流れることもない。
【００８４】
また、請求項２記載の半導体装置の製造方法は、ステップ（ｃ−１）で露出した半導体基板の表面を底面とした溝を形成するため、ステップ（Ｃ−２）で半導体基板を種としたエピタキシャル成長により単結晶質の半導体領域を形成することができる。
【００８５】
その結果、請求項２記載の製造方法により製造される半導体装置は、半導体領域内に形成される半導体素子のキャリアの移動度を高め、動作速度の早い半導体素子を形成することができる。
【００９２】
また、請求項３記載の半導体装置の製造方法は、ステップ(c-1)で露出した半導体基板の表面を底面とした貫通溝を形成するため、ステップ(C-2)で半導体基板を種としたエピタキシャル成長により単結晶質の半導体領域を形成することができる。
【００９３】
加えて、ステップ（ｃ−３）は、貫通溝の底部を第２の酸化膜で塞いで、底部が第２の酸化膜となる溝を形成するため、半導体領域は、半導体基板上に絶縁膜（酸化膜）を介して形成されるＳＯＩ構造を呈する。
【００９４】
その結果、請求項３記載の製造方法により製造される半導体装置は、半導体領域内に形成される半導体素子のキャリアの移動度を高め、動作速度の早い半導体素子を形成することができるとともに、２次キャリアによって半導体素子が誤動作をするソフトエラーを起こりにくくするという効果を奏する。
【００９６】
この発明における請求項４記載の半導体装置において、溝は酸化膜の表面から所定の深さより深い部分において内側にテーパが形成され、半導体素子は半導体領域の所定の深さよりも浅い領域に形成されるため、半導体素子が形成される領域は溝のテーパの影響を受けない。
【００９７】
また、半導体素子を構成する拡散領域の少なくとも一部の下方に溝のテーパが位置するため、半導体素子を構成する拡散領域に逆バイアスを印加したとき空乏層が半導体基板の表面に達するのを溝のテーパにより抑制することができる。
【００９８】
その結果、半導体素子を構成する拡散領域のシート抵抗を十分に低くすることができるとともに、装置の分離耐圧を向上させることができる。
【０１０２】
その結果、請求項６記載の半導体装置は、ＳＯＩ構造にすることにより、２次キャリアによって半導体素子が誤動作をするソフトエラーを起こりにくい。
【図面の簡単な説明】
【図１】この発明の実施の形態１の素子間分離方法を示す断面図である。
【図２】この発明の実施の形態１の素子間分離方法を示す断面図である。
【図３】この発明の実施の形態１の素子間分離方法を示す断面図である。
【図４】この発明の実施の形態１の素子間分離方法を示す断面図である。
【図５】この発明の実施の形態２の素子間分離方法を示す断面図である。
【図６】この発明の実施の形態２の素子間分離方法を示す断面図である。
【図７】この発明の実施の形態３の素子間分離方法を示す断面図である。
【図８】この発明の実施の形態４の素子間分離方法を示す断面図である。
【図９】この発明の実施の形態４の素子間分離方法を示す断面図である。
【図１０】従来のイオン注入による不純物プロファイルを示すグラフである。
【図１１】この発明の実施の形態５の素子間分離方法で製造されたエピタキシャルシリコン層の不純物プロファイルを示すグラフである。
【図１２】この発明の実施の形態６の素子間分離方法を示す断面図である。
【図１３】この発明の実施の形態６の素子間分離方法を示す断面図である。
【図１４】従来のＬＯＣＯＳ法を示す断面図である。
【図１５】従来のＬＯＣＯＳ法を示す断面図である。
【図１６】従来のＬＯＣＯＳ法を示す断面図である。
【図１７】従来のＬＯＣＯＳ法を示す断面図である。
【図１８】従来の改良ＬＯＣＯＳ法の第１の態様を示す断面図である。
【図１９】従来の改良ＬＯＣＯＳ法の第１の態様を示す断面図である。
【図２０】従来の改良ＬＯＣＯＳ法の第１の態様を示す断面図である。
【図２１】従来の改良ＬＯＣＯＳ法の第１の態様を示す断面図である。
【図２２】従来の改良ＬＯＣＯＳ法の問題点を示す断面図である。
【図２３】従来の改良ＬＯＣＯＳ法の問題点を示す断面図である。
【図２４】従来の改良ＬＯＣＯＳ法の第２の態様を示す断面図である。
【図２５】従来の改良ＬＯＣＯＳ法の第２の態様を示す断面図である。
【図２６】従来の改良ＬＯＣＯＳ法の第２の態様を示す断面図である。
【図２７】従来のトレンチ分離法を示す断面図である。
【図２８】従来のトレンチ分離法を示す断面図である。
【図２９】従来のトレンチ分離法を示す断面図である。
【符号の説明】
１ シリコン基板、２ 熱酸化膜、３ チャネルカット層、４ エピタキシャルシリコン層、５ ゲート酸化膜、６ ポリシリコンゲート、７ ｎ−層、８ ｎ＋層、９ サイドウォール、１０ 配線、１１ 保護膜、１２ 埋め込み酸化膜、１３ 非単結晶シリコン層、１７ アモルファス層、１８ 砒化ガリウム層。
Claims (3)
- 酸化膜により素子分離される半導体装置の製造方法であって、
(a) 半導体基板を準備するステップと、
(b) 前記半導体基板上に酸化膜を形成するステップと、
(c) 前記酸化膜を選択的に除去して溝を形成するステップとを備え、前記溝は前記酸化膜の表面から所定の深さより深い部分において内側にテーパが形成され、
(d)ステップ(c) 実行後の前記酸化膜下にある前記半導体基板の上層部に、イオン注入法を用いてチャネルカット層を形成するステップと、
(e) 前記溝を充填して半導体領域を形成するステップと、
(f) 前記半導体領域の前記所定の深さよりも浅い領域に半導体素子を形成するステップとをさらに備え、
前記ステップ(d) は、少なくとも前記溝のテーパ全ての下方に位置するように前記チャネルカット層を形成し、
前記ステップ(f) は、前記半導体素子を構成する拡散領域の少なくとも一部の下方に前記溝のテーパが位置するように前記半導体素子を形成する、
を備える半導体装置の製造方法。 - 前記ステップ(c)は、
(c-1) 前記酸化膜を選択的に除去し、前記酸化膜の一部を貫通させて、露出した前記半導体基板の表面を底面とした前記溝を形成するステップと、
(c-2) 前記溝を充填して前記半導体領域を形成するステップと、
を備える請求項１記載の半導体装置の製造方法。 - 前記ステップ(c)は、
(c-1) 前記酸化膜を選択的に除去し、前記酸化膜の一部を貫通して貫通溝を形成するステップと、
(c-2) 前記貫通溝を充填して、単結晶質の前記半導体領域を形成するステップと、
(c-3) 前記半導体基板の表面に対して酸化処理を行い第２の酸化膜を形成し、前記貫通溝の底部を第２の酸化膜で塞いで、底部が前記第２の酸化膜となる前記溝を形成するステップと、
を備える請求項１記載の半導体装置の製造方法。
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