KR0132769B1 - 헤테로 바이폴라 트랜지스터와 그 제조 방법 - Google Patents
헤테로 바이폴라 트랜지스터와 그 제조 방법Info
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Abstract
본 발명은 헤테로 바이폴라 트랜지스터(HBT), 특히 Si/Si-Ge/Si 구조의 HBT에 있어서, 가공시에 Si-Ge 층의 막의 마모 및 결정성의 혼란 등을 방지해서, 층의 표면을 외부로 노출시키지 않고 고난이도 공정없이 자기 정합으로 베이스 에미터 구조를 실현하여 저베이스 저항과 적은 부유 용량 보다 고속화한 HBT와 그 제조 방법을 제공하는 것을 목적으로 한다.
기판 상에 적층한 제1(SiO2), 제2(SiN) 및 제3(SiO2) 절연막으로 이루어지는 적층 구조 내에 형성된 개구 내에 Si(콜렉터), Si-Ge(베이스) 및 Si(에미터)의 각층을 각각 측벽이 상기 개구에서 노출되는 제 2절연막에 접하도록 매립하고, 다음에 제2 열인산으로 절연막만을 선택 제거한 후, 제거한 빈 공간에 Si-Ge를 매립해서 베이스 인출층을 형성한다.
Description
제1도는 본 발명의 HBT의 실시예의 단면도.
제2도는 제1도에 도시된 HBT의 주요부 확대 단면도.
제3도는 제1도에 도시된 HBT의 제조 공정을 도시하는 단면도.
제4도는 제3도에 연속하는 제조 공정을 도시하는 단면도.
제5도는 제4도에 연속하는 제조 공정을 도시하는 단면도.
제6도는 제5도에 연속하는 제조 공정을 도시하는 단면도.
제7도(a)는 동도면(b)의 주요부 확대 단면도이고, 동모면(b)는 제6도에 연속하는 제조 공정을 도시하는 단면도.
제8도는 제7도(b)에 연속하는 제조 공정을 도시하는 단면도.
제9도(a)는 동도면(b)의 주요부 확대 단면도이고, 동도면(b)는 제8도의 연속하는 제조 공정을 도시하는 단면도.
제10도는 제9도(b)에 연속하는 제조 공정을 도시하는 단면도.
제11도(a)는 동도면(b)의 주요부 확대 단면도이고, 동도면(b)는 제 10도에 연속하는 제조 공정을 도시하는 단면도.
제12도는 제 11도(b)에 연속하는 제조 공정을 도시하는 단면도.
제13도는 제 12도에 연속하는 제조 공정을 도시하는 단면도.
제14도는 제1 종래예의 HBT의 단면도.
제15도는 제2 종래예의 HBT의 단면도.
제16도는 제3 종래예의 HBT의 단면도.
＊ 도면의 주요 부분에 대한 부호의 설명
47 : 제1 절연막(열산화막) 48 : P형 폴리 실리콘층
49 : 제2 절연막(실리콘 질화막) 50 : 제3 절연막(실리콘 산화막)
52 : 제1 단결정 반도체층(N형 콜렉터 실리콘층)
53 : 제2 단결정 반도체층(P형 베이스 Si-Ge층)
54 : 제3 단결정 반도체층(N형 에미터 실리콘층)
56 : 금속 실리사이드층 57, 58 : 실리콘 산화막
58a : 제4 단결정 반도체층(P형 Si-Ge층) 58b : 다결정 Si-Ge층
60 : 에미터 전극 61 : 베이스 전극
62 : 콜렉터 전극 70 : SOI 기판
A : 소자 형성부 영역 B : 콜렉터 인출부 영역
E : 외부 베이스 인출 영역 F : 제2 절연막을 제거한 공극
본 발명은 헤테로 바이폴라 트랜지스터의 구조 및 제조 방법에 관한 것으로, 특히 자기 정합형 Si/Si-Ge/Si 구조의 헤테로 바이폴라 트랜지스터에 사용되는 것이다.
Si 바이폴라 트랜지스터의 미세화, 고속화가 진행되고 있으나, 보다 한층 고속화를 위해 헤테로 바이폴라 트랜지스터를 Si계에서 실현해서 증폭율 향상 및 베이스 저항 저감 등을 도모하는 시험이 행해지고 있다.
종래의 대표적인 Si계의 헤테로 바이폴라 트랜지스터(HBT)에 대한 도면을 참조해서 설명한다.
제14도는 제1종래예로서, 메사형으로 불리는 HBT의 단면도이다. N+형 실리콘 기판(10)상에 N-형 실리콘층(콜렉터 영역)(11) P형 Si-Ge층(베이스 영역)(12) 및 N형 실리콘층(에미터 영역)(13)을 연속해서 에피택셜 성장시킨 후, 이온주입법에 의해 P+형 베이스 접촉 영역(14)를 형성한다. 그 후, 소자 주변 영역을 메사 에칭해서 표면을 절연막(15)로 덮은후, 에미터 및 베이스의 개구를 형성하고, 에미터 전극(18) 및 베이스 전극(17)을 형성한다. 콜렉터 전극( 16)은 기판이면에 형성한다.
제1 종래예의 메사형 HBT는 표면 형상에 요철이 있어서 집적화에 적당하지 않다. 또 에피택셜층 성장 후에 P+형 베이스 접촉 영역(14)를 형성하나, Si-Ge층(12)의 내열 온도가 850℃정도이기 때문에, 충분한 열처리를 할 수 없어서 베이스 저항이 높다는 문제가 있다. 또 P+형 베이스 접촉 영역(14)가 에미터 영역 및 콜렉터 영역과 접합을 이루어서 에미터 베이스간의 용량 및 베이스 콜렉터간의 용량이 크다는 등의 문제가 있다. 제15도는 제2 종래예에서 비자기 정합형 HBT의 대표예의 단면도 이다. HBT는 플레이너 형으로 하고, P형 실리콘 기판(20) 상에 N+형 실리콘 매립층(21) 및 N형 실리콘층(콜렉터 영역)(22)를 형성한 후, 절연물로 이루어지는 소자 분리 영역(23)에 의해 소자 형성 영역을 확정한다. 트랜지스터 형성부 영역을 덮는 형태로 P형 Si-Ge(24)층를 형성한다. Si-Ge층의 실리콘 단결정 상에 접한 부분은 단결정 Si-Ge층(24a)로, 또 소자 분리영역(23)에 접한 부분은 다결정 Si-Ge층(24b)로 된다. 단결정 Si-Ge층(베이스 영역)(24a)상의 에미터 형성 예정 영역 주변을 덮는 형태로 에칭 스톱층(SiN층)(25)를 형성한다. 에칭 스톱층(25)와 Si-Ge층(24)를 덮는 형태로 베이스 인출용의 P+형 폴리 실리콘층(26)을 형성한다. 에미터 형성 영역으로 되는 부분의 P+형 폴리 실리콘층(26)을 제거한 후, 이 P+형 폴리 실리콘층(26)을 덮도록 절연층(27)을 형성한다. 또 에미터 형성 예정 영역의 에칭 스톱층(25)를 제거하고, 내부에 에미터 폴리 실리콘층(28)을 형성한다. 그후, 콜렉터 전극(16), 베이스 전극(17) 및 에미터 전극(18)을 형성한다.
제2 종래예의 비자기 정합형 HBT의 경우, 플레이너형으로 되어 집적화는 가능하나, 베이스 인출용의 P+형 폴리 실리콘층과 베이스층이 자기 정합으로 형성되어 있지 않기 때문에 베이스 저항이 커진다. 또 에미터 폴리 실리콘층(28)을 형성하기 전에 에칭 스톱층(25)의 개구 등의 공정이 행해져서 단결정 Si-Ge층의 표면이 노출되기 때문에 자연 산화막 등이 형성되어 에미터 폴리 실리콘층(28)과 베이스 Si-Ge층(24a)와의 계면 제어가 곤란하다.
제16도는 제3 종래예에서 대표적인 자기 정합형 HBT의 단면도이다. P형 실리콘 기판(30)상의 N+형 실리콘 매립층(31) 및 N형 실리콘층(콜렉터 영역)(32)를 형성한 후, 절연물로 이루어지는 소자 분리 영역(33)에 의해 소자 형성 영역을 확정한다. 기판 표면에 제2 절연막(34)를 퇴적한 후, 베이스 인출용의 P+형 폴리 실리콘층(35)를 형성하고, 그 주변을 절연막(36)으로 덮는다. 에미터 형성 예정영역상의 절연막(36), P+형 폴리 실리콘층(35)를 선택적으로 제거하고 절연막에 의한 제1 측벽(37)을 형성한다. 상기 개구에서 제2 절연막(34)를 사이드 에칭해서 베이스 형성 예정 영역을 개구한 후, P+형 Si-Ge 에피택셜층(베이스 영역)(38)을 형성한다. 그 후, 절연막에 의한 제2 측벽(39)를 형성하고, 에미터 형성 영역을 개구해서 에미터 폴리 실리콘층(19)를 형성한다. 그 후, 절연막을 개구해서 콜렉터 전극(16), 베이스 전극(17) 및 에미터 전극(18)을 형성한다.
제3 종래예의 자기 정합형의 경우, 제2 측벽(39)를 형성할 때에 얇은 베이스(Si-Ge)층 (38)을 RIE 방식으로 에칭하기 때문에 막의 마모, 오염, 결정의 혼란등이 생겨서 제어성 및 소자 특성면에서 문제가 있다. 또 제2 종래예의 경우와 마찬가지로 에미터 폴리 실리콘층(19)를 형성하기 전에 Si-Ge 베이스층(38)이 노출되기 때문에 자연 산화막 등이 형성되고, 에미터 폴리 실리콘층(19)와 비이스 Si-Ge층(38)과의 계면 제어가 곤란하다.
지금까지 설명한 바와 같이 Si/Si-Ge/Si 구조의 HBT의 제1 종래예(메사형) HBT는 집적화에 적당하지 않은 베이스 저항이 높고, 에미터 베이스 사이 및 베이스 콜렉터 사이의 기생 용량이 크다는 문제가 있다. 제2 종래예(플레이너형, 비자기 정합형) HBT는 집적화가 가능하나, 비자기 정합형이기 때문에 베이스 저항이 크고, 또 에미터층 형성 전에 베이스 Si-Ge층 표면이 노출되기 때문에 그 노출면이 오염되기 쉬워서 에미터 베이스 계면의 제어성이 나쁘다는 문제가 있다.
제3 종래예(플래이너형, 자기 정합형) HBT에서는 제1 및 제2 종래예의 문제점의 일부가 개선된다. 그러나, 자기 정합형으로 하기 위해 제2 측벽을 형성하나, 이때 얇은 베이스 Si-Ge층을 RIE방식으로 에칭하여 그 충의 마모, 오염, 결정의 혼란 등의 불필요한 기계적 손상을 주기 때문에 제어성 및 소자 특성면에서 문제가 있다. 또 제2 종래예와 같은 공정 중에 베이스 Si-Ge층의 표면이 노출되어 오염되기 쉽고, 에미터 베이스 계면 제어가 어렵다.
본 발명은 상기 문제를 고려한 것으로, 제조시 막의 마모나 결정의 혼란 등의 불필요한 기계적 손상을 베이스층에 입히거나 베이스 Si-Ge층의 표면을 외부에 노출하지 않고 에미터 베이스 계면의 제어성을 향상시킴과 동시에 특히, 난이도가 높은 공정을 이용하지 않고 자기 정합에 의한 베이스 에미터 구조를 실현해서 충분히 낮은 베이스 저항, 충분히 적은 부유 용량 소자를 형성할 수 있고, 디바이스를 고속화할 수 있는 헤테로 바이폴라 트랜지스터와 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 청구항 1에 관한 헤테로 바이폴라 트랜지스터(HBT)는 (가) 기판의 주면 상에 형성된 제1 반도체 재료(예를 들면, Si)로 이루어지는 한 도전형 제1 단결정 반도체층(예, N형 콜렉터층)과, (나) 제1 단결정 반도체층 상에 형성된 제2 반도체 재료(예, Si-Ge)로 이루어지는 반대 도전형 제2 단결정 반도체층(예, P형 베이스층)과, (다) 제2 단결정 반도체 상에 형성된 제1 반도체 재료(예, Si)로 이루어지는 한 도전형 제3 단결정 반도체층(예, N형 에미터층)과, (라) 제1, 제2 및 제3 단결정 반도체층의 측벽에 접해서 형성된 반대 도전형 제4 단결정 반도체층(예, P형 베이스 인출층)을 구비하는 것을 특징으로 하는 HBT이다.
또, 본 발명의 청구항 제 2에 관한 HBT의 제조 방법은(a) 반도체 주면 상에 제1 절연막(예, SiO2막), 제1 절연막과 다른 에칭 특성을 갖는 제2 절연막(예, SiN막) 및 제2 절연막과 다른 에칭 특성을 갖는 제3 절연막(SiO2막)을 차례로 적충하는 공정, (b) 제1, 제2 및 제3 절연막을 관통해서 반도체 표면에 도달하는 개구를 형성하는 공정, (c) 그 개구 측벽으로 노출하는 제2 절연막에 접하도록 제 1, 제2 및 제3 단결정 반도체층을 차례로 개구에 매립하는 공정, (d) 제2 절연막을 선택 제거하는 공정, 및 (e) 제2 절연막을 제거한 공극에 제4 단결정 반도체층을 매립하는 공정을 구비하는 청구항 1 기재의 HBT 제조 방법이다.
제1, 제2 및 제3 절연막의 적층 구조를 관통해서 형성한 개구 중에 예를 들면, Si/Si-Ge/Si를 연속 에피택셜 성장해서 HBT의 콜렉터, 베이스 및 에미터의 각 영역을 자기 정합적으로 연속 성형한다. 이 때, 에미터 베이스 계면 등의 대기에 노출되지 않고 관리된 환경내에서 연속적으로 에피택셜 성장한다. 때문에 제조시에 에미터 베이스 등의 계면은 불필요한 기계적 손상을 받지 않고, 오염되지도 않아서 계면으로 인한 종래의 문제는 발생하지 않는다.
이어서, 제2 절연막(예 SiN막)을 예를 들면, 열인산으로 제거해서 베이스 Si-Ge층의 측벽을 노출시킨다. 이 때, 동시에 콜렉터층 및 에미터층의 측벽 일부분도 노출된다. 이것은 베이스층의 측벽만을 노출시키는 것에 비해 제조 공정이 용이해진다. 또 베이스 Si-Ge층 측벽부 전면을 인출 영역과의 접촉에 사용할 수 있어서 베이스의 저항 증대를 방지할 수 있다.
또, 제2 절연막을 선택 제거한 후, 예를 들면 에미터, 베이스 및 콜렉터의 노출 측벽에 접해서 Si 혹은 Si-Ge의 단결정층을 횡방향으로 성장시키고, 또 단결정 혹은 다결정 성장을 계속해서 제2 절연막을 제거한 공극을 메워서 베이스 인출층을 형성한다. 베이스 인출층은 제2 절연막을 통해 자기정합적으로 형성됨과 동시에 절연막에 의해 포위되기 때문에 PN 접합을 형성하지 않으므로, 충분히 작은 베이스 저항 및 부유 용량 소자로 된다.
본 발명의 실시예에 대해 도면을 참조해서 설명한다.
제1도는 본 발명의 헤테로 바이폴라 트랜지스터의 실시예의 단면도, 제2도는 제1도에 도시한 HBT의 주요부(제1도의 원주 R내의 부분)의 확대 단면도이다.
제1도 및 제2도에 도시하는 본 발명의 HBT의 구조상 특징은 다음과 같다. 즉, SOI(Silicon on insulator) 기판(70)의 최상층의 N-형 실리콘층(43)의 주면상에 제1 반도체 재료로 이루어지는 한 도전형 제1 단결정 반도체층[N형 실리콘층(52)], 제2 반도체 재료로 이루어지는 반대 도전형 제2 단결정 반도체층(P형 Si-Ge층)(53) 및 제1 반도체 재료로 이루어지는 한 도전형 제3 단결정 반도체층(N형 실리콘층)(54)가 차례로 적층되고, 또 반대 도전형 제4 단결정 반도체층(P형 단결정 Si-Ge층)(58a)는 제1 단결정 반도체층(N형 실리콘층)(52), 제2 단결정 반도체층(P형 Si-Ge층)(53) 및 제3 단결정 반도체층(N형 실리콘층)(54)의 각각의 측벽에 접한다.
다음에, 상기 HBT의 제조 방법 및 그 구조에 대해 상세히 설명한다.
제3도는 상기 HBT에 사용하는 SOI 기판(70)에서 실리콘 기판(40)상에 실리콘 산화막(41)을 통해 N+형 실리콘층(42) 및 N-형 실리콘층(43)을 적층한 것이다. 기판은 통상의 에피택셜 기판이나 실리콘 기판을 이용해도 좋으나, 부유 용량등의 관점에서 보면, 본 실시예에 이용하는 SOI 기판이 좋다.
제4도에 있어서, 먼저 트렌치 아이솔레이션과 리세스법에 의해 소자 분리 영역을 형성한다. 동 도면에 있어서, 트렌치 측벽부의 산화막(44)의 두께는 300㎚이고, 매립형 폴리 실리콘(45)는 도핑되지 않아 고저항으로 된다. 또 리세스 분리 영역의 산화막(46)의 두께는 300㎚이다. 이들 막 두께는 사용하는 트랜지스터의 인가 전압 및 부유 용량 등에 따라 적당한 것을 사용한다. 또 소자 형성부의 A영역과 콜렉터 인출부의 B영역의 표면에는 비교적 얇은 열산화막(제1 절연막)(47)을 형성한다. 본 실시예에서 50㎚의 산화막을 사용한다.
제5도에 있어서, 베이스 인출 전극층(외부 베이스라고도 한다)의 일부로 되는 P형 폴리 실리콘층(48)을 기판 표면 전체에 형성한다. 폴리 실리콘층(48)의 두께는 200㎚이다. 폴리 실리콘에서의 불순물 도핑은 막 형성시나 막 형성후 어느 때나 좋다. 다음에 P형 폴리 실리콘층(48) 중에서 도면 C에 도시된 소자 형성 영역 부분을 제거하다. 또, 표면 전체에 실리콘 질화막(제2 절연막)(49) 및 실리콘 산화막(제3 절연막)(50)을 CVD 법으로 형성한다. 또 질화막(SiN 막)(49)의 막 두께는 200㎚, 산화막(50)의 막 두께는 400㎚를 이용한다. 또, 제4도 및 제5도에 도시하는 제조 공정은 본 발명의 청구항 2의 (a)의 실시예이다.
제6도에 있어서, 소자 형성 영역에 해당하는 부분의 실리콘 산화막(제3 절연막)(50), 실리콘 질화막(제2 절연막)(49), 및 열산화막(제1 절연막)(47)을 관통해서 기판(70)의 표면층(43)에 도달하는 개구(51)을 형성한다[청구항 2(b)의 실시예]. 개구 형성 방법은 통상의 리소그래피 기술에 의한 레지스트 블록을 이용하고, RIE법으로 연속 에칭한다. 여기서, 주의를 요하는 점은 상기 C 영역내에 확실히 개구를 형성함으로써 개구 측벽에 P형 폴리 실리콘층(48)이 노출돼서는 안된다. 또, 안전을 위해 함부로 상기 C 영역을 크게 하면, 외부 베이스의 접촉 영역을 형성할 수 없다. 접촉 가능해도 베이스 저항이 커지는 등의 문제가 발생한다. 가공 정밀도가 허락하는 범위에서 C 영역을 작게하는 것이 중요하다. 본 실시예에서는 C 영역과 개구(51)의 설계상 정합 여유는 0.3 ㎛로 한다. 최악의 경우라도 0.5 ㎛이하로 실현함으로써 베이스 저항의 증대에 따르는 소자 특성 악화를 피할 수 있다.
제7도(a)는 동도면(b)의 원주 R내의 부분 확대 단면도이다. 동도면에서 상기 개구(51)내에 N형 콜렉터 실리콘층(제1 단결정 반도체층)(52), P형 베이스 Si-Ge층(제2 단결정 반도체층)(53), N형 에미터 실리콘층(제3단 단결정 반도체층)(54), N+형 에미터 실리콘층(55) 및 금속 실리사이드층(56)을 선택 형성시킨다.
[청구항 2(C)의 실시예]. 실리사이드층(56) 이외에는, 감압 CVD법에 의해 에피택셜 성장으로 연속적으로 형성된다. 즉, 대기에 노출되지 않고 관리된 환경내에서 행해진다. 또, 상기 제1 내지 제3 단결정 반도체층(52, 53 및 54)의 각층 두께는 개구(51) 측벽에 노출되는 실리콘 질화막(49)에 접하도록 미리 형성해둔다. 또 N+형 실리콘층(55)는 다결정이라도 좋다.
다음에, 제8도에서 기판 표면 전체에 CVD법에 의해 실리콘 산화막(57)을 형성한다. 막 두께는 400㎛로 한다. 제9도(a)는 동도면(b)의 원주 R내의 부분 확대 단면도이다. 동도면에서는 소자 주요부의 주변에 형성되는 외부 베이스 인출 영역의 단부를 규정하기 위해 소자 주요부 영역 D이외의 실리콘 산화막(57 및 50)에 실리콘 질화막(49)를 RIE법으로 제거한다. 이 경우도, 영역 D는 개구를 형성하는 경우(제6도에 도시하는 공정)과 마찬가지로 매우 작게 할 필요가 있다. 본 실시예에서는 제5도에 도시하는 폴리 실리콘층(48)의 개구부 C의 외주에 0.3㎛의 여유를 두고 설계한다.
다음에, 제10도에서는 P형 폴리 실리콘층(48) 중에서 외부 베이스 인출 영역으로서 이용하지 않는 부분을 제거한다.
제11도(a)는 동도면(b)의 원주 R내의 부분 확대 단면도이다. 동도면에서는 열인산에 의해 실리콘 질화막(제2 절연막)(49)만을 선택적으로 에칭 제거하고, 제7도에 도시하는 공정에서 적층한 에피택셜층( 52, 53 및 54)(제1, 제2 및 제3 단결정 반도체층)의 각각의 층의 측벽이 노출되는 개구 F를 설치한다. [청구항 2(d)의 실시예]. 즉 개구(F)가 N형 콜렉터 실리콘층(52), P형 베이스 Si-Ge층(53) 및 N형 에미터 실리콘층(54)의 측벽에 걸치도록 미리 각층 두께를 형성해 둘 필요가 있다.
다음에 제12도에서는 제2 절연막(49)를 제거해서 형성된 개구(공극)(F)를 포함하고, P형 폴리 실리콘층(48)을 포함하도록 P형 Si-Ge층(58)을 선택적으로 성장 시킨다[청구항2(e)의 실시예]. 이때 제1, 제2 및 제3 단결정 반도체층의 측벽에 접하는 부분에는 단결정 Si-Ge층(제4 단결정 반도체층)(58a)가, 또 P형 폴리 실리콘층(48)의 주위에는 다결정 Si-Ge층(58b)가 성장한다. 따라서 소자부의 베이스 영역(15)은 외부 베이스 인출 영역에 접촉된다. 또, 외부 베이스 인출 영역은 P형 폴리 실리콘층(48)과 Si-Ge층(58)과의 적층막에 의해 형성된다. 따라서, P형 폴리 실리콘층(48)의 저항을 조정함으로써 베이스 인출 저항을 작게할 수 있다.
제13도에서는 기판 표면 전면에 CVD법에 의해 실리콘 산화막(59)를 형성하고, 통상의 평활화 기술로 전면을 평활화시키고, 다음에 산화막의 막 두께를 감소시켜서 에미터 상부를 노출시킨다.
다음에 제1도에서 공지의 방법에 의해 실리콘 산화막(59)에 콜렉터 H 및 베이스 G의 접촉 개구를 각각 형성한 후, 콜렉터 전극(62), 베이스 전극(61) 및 에미터 전극(60)을 형성한다.
상기 실시예에 있어서는, 기판 주변 상에 형성되는 제1 절연막(SiO2)(47), 제2 절연막(SiN)(49) 및 제3 절연막(SiO2)(50)으로 이루어지는 적층 구조 중에 기판에 도달하는 개구(51)을 설치하고, 제1(Si), 제2(Si-Ge) 및 제3(Si) 단결정 반도체층(52, 53 및 54)를 차례로 연속 선택 에피택셜 성장시켜 매립하고, 트랜지스터 작용을 하는 에미터·베이스 접합 및 베이스·콜렉터 접합을 자기 정합으로 형성한다. 이때, 접합을 형성하는 에미터, 베이스 및 콜렉터 각각의 계면은 대기에 노출되거나 이온 충격을 받지 않고 관리된 환경 내에서 연속적으로 형성되므로, 종래예에서 보이는 오염이나 결정의 혼란 등의 계면으로 기인하는 문제는 발생하지 않는다. 트랜지스터 작용을 하는 에미터, 베이스 및 콜렉터의 각층을 형성한 후, 제2 절연막(SiN)을 열인산으로 선택적으로 제거해서 공극을 형성하고, 상기 베이스층의 측면 및 에미터층과 콜렉터층과의 각 측면의 일부분을 노출시킨다. 다음에 노출한 측면에 Si-Ge 단결정층을 횡방향으로 성장시키고,또 상기 공극을 매립하도록 단결정 혹은 다결정 성장을 계속함으로써 용이하게 저저항의 베이스 인출층을 형성할 수 있다. 또, 베이스 인출층은 제1 및 제3 절연막등에 포위되어 콜렉터 또는 에미터 영역과 접합을 형성하지 않으므로 부유 용량은 충분히 작아진다.
지금까지 설명한 바와 같이, 본 발명에서는 제공 공정 중에, 막의 마모, 결정성의 혼란 등이 불필요한 기계적 손상을 베이스층에 입히거나 베이스 Si-Ge층의 표면을 외부에 노출시키지 않고 에미터 베이스 계면의 제어성을 향상시킴과 동시에 특히, 고난이도 공정없이 자기 정합에 의한 베이스 에미터 구조를 실현해서 충분히 낮은 베이스 저항 및 충분히 작은 부유 용량 소자를 형성할 수 있다. 즉, 본 발명에 의해 디바이스를 보다 고속화할 수 있는 HBT와 그 제조 방법을 제공할 수 있다.
Claims (2)
- 반도체 기판, 상기 반도체 기판상에 형성되며 상기 기판의 표면을 노출시키는 개구를 갖는 절연막, 상기 기판의 상기 표면상에 형성되는 제1 도전형의 제1 반도체층, 상기 제1 반도체층상에 형성되는 제2 도전형의 제2 반도체층, 상기 제2 반도체층상에 형성되는 제1 도전형의 제3 반도체층으로서, 상기 제2 반도체층의 에너지 벤드 갭 보다 큰 에너지 밴드 갭을 갖는 제1 도전형의 제3 반도체층, 및 상기 제1, 제2 및 제3 반도체층을 둘러싸는 제2 도전형의 제4 반도체층을 포함하고, 상기 제4 반도체층의 측벽은 상기 제1 반도체층의 측벽의 상부, 상기 제2 반도체층의 측벽 전체 및 상기 제3 반도체층의 측벽의 하부에 접촉하며, 상기 제4 반도체층의 상기 측벽의 최저부는 상기 절연막과 접촉하며, 상기 제4 반도체층의 에너지 밴드 갭은 상기 제2 반토체층의 에너지 밴드 갭과 실질적으로 동일하며, 상기 제1, 제2 및 제3 반도체층은 동일한 표면적을 갖는 것을 특징으로 하는 헤테로 바이폴라 트랜지스터.
- 반도체 기판을 준비하는 공정, 상기 반도체 기판의 전 표면 상에 제1 폴리 실리콘 층을 형성하는 공정, 상기 제1 폴리 실리콘 층을 선택적으로 제거하여 상기 반도체 기판의 표면을 노출시키는 공정, 상기 제1 폴리 실리콘의 측벽을 덮는 방식으로 최종 구조물의 전 표면상에 산화질화물(oxynitride)층을 형성하는 공정, 상기 최종 구조물 상에 제1 절연층을 형성하는 공정, 상기 제1 절연층 및 상기 산화질화물층을 선택적으로 제거하여 상기 반도체기판에 도달하도록 연장되는 개구를 형성하되, 상기 제1 폴리 실리콘층의 상기 측벽이 상기 개구에 의하여 노출되지 않게 하는 공정, 에피택셜 기상 성장 기술에 의하여 제1 반도체층, 제2 반도체층 및 제3 반도체층으로 이루어지는 적층 구조를 형성하고, 상기 개구를 적층 구조로 채우며, 상기 제2 반도체층의 적어도 일 측변을 상기 산화질화물층의 측벽과 접촉하게 하는 공정, 상기 절연층 및 상기 산화질화물층을 선택적으로 제거하여 이러한 절연층과 산화질화물층의 잔여부가 상기 제1, 제2 및 제3 반도체층으로 이루어지는 상기 적층구조를 둘러싸게 하는 공정, 상기 산화질화물층의 잔여부를 제거하여 공극을 형성하는 공정 및 에피택셜 기상 성장 기술에 의하여 제4 반도체 층을 형성하여 상기 제1 폴리 실리콘층 및 상기 제1, 제2 및 제3 반도체층으로 이루어지는 적층 구조의 상기 측벽을 덮게 하며, 상기 공극을 상기 제4 반도체층으로 채우는 공정을 포함하는 것을 특징으로 하는 헤테로 바이폴라 트랜지스터의 제조 방법.
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