JP3600195B6 - 駆動用ic及び光プリントヘッド - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、プリンタなどの記録ヘッドに用いられる光プリントヘッド及びこの光プリントヘッドに設けられた発光素子を駆動するための駆動用ICに係るもので、特にタンデム方式でカラー印字を行うプリンタに設けられる光プリントヘッド及びこの光プリントヘッドの発光素子を駆動するための駆動用IC。
【0002】
【従来の技術】
従来使用されている光プリントヘッドは、図17のように、複数の発光部(以下、本明細書内における「発光部」とは、請求の範囲における「素子」に相当する)で構成された発光素子と、データ信号を取り込むシフトレジスタ101と、シフトレジスタ101に取り込まれたデータ信号を並列に取り込むラッチ回路102と、発光素子を駆動するためのドライブ回路103と、ドライブ回路103に電流を供給するための電流供給回路104と、各部に所定のタイミング信号を供給するタイミング制御回路105とを備えた図18のような構成の複数の駆動用ICとを有する。今、光プリントヘッドに、図17のように、直列的に接続された26個の駆動用ICb1〜b26と、この26個の駆動用ICb1〜b26によって駆動される4992個の発光部#1〜#4992とが設けられているものとして、簡単に、従来の光プリントヘッドについて説明する。
【0003】
このような構成の光プリントヘッドにおいて、まず、駆動用ICbは、そのシフトレジスタ101内に、データ入力端子SI0〜SI3より入力される4ビットのデータ信号がクロックCLKに同期して取り込まれる。又、このシフトレジスタ101は、取り込んだ4ビットのデータ信号を、クロックCLKに同期してデータ出力端子SO0〜SO3から隣接した駆動用ICのデータ入力端子SI0〜SI3に対して出力する。
【0004】
このとき、クロック入力端子CIより入力されるクロックCLKは、バッファを介してクロック出力端子COより出力され、隣接した駆動用ICのクロック入力端子CIに入力される。よって、図19のように、1248回目のクロックCLKが入力されたとき、26個の駆動用ICb1〜b26のシフトレジスタ101には、4992個のデータ信号が4×48(192)個毎、取り込まれる。
【0005】
このように、4992個のデータ信号が取り込まれると、次に、ロード信号LOADが駆動用ICのロード信号入力端子LIに入力される。このロード信号LOADによって生成されるタイミング信号が、192ビットのラッチ回路102に与えられると、シフトレジスタ101に取り込まれた192個のデータ信号が格納される。
【0006】
このとき、ロード信号入力端子LIより入力されるロード信号LOADは、バッファを介してロード信号出力端子LOより出力され、隣接した駆動用ICのロード信号入力端子LIに入力される。よって、図19のように、ロード信号LOADが入力されたとき、26個の駆動用ICb1〜b26のシフトレジスタ101に取り込まれた各データ信号がラッチ回路102に格納される。
【0007】
このように、駆動用ICb1〜b26の各ラッチ回路102に192個ずつ格納された4992個のデータ信号に基づいて、ドライブ回路103がストローブ信号STBがローとなる期間に電流を端子DO1〜DO192へ流すことによって、発光部#1〜#4992が駆動し、1ライン分の印字が行われる。このようにドライブ回路103が動作を行っている間、ロード信号LOADをローとし、再び、クロックCLKを与えることによって、次のラインの取り込みが行われる。
【0008】
また、光プリントヘッドは、図1の上面図のように、複数の発光部で構成されるとともに中央部に配置された発光素子群1を覆うSLA(Self focusing Lens Array)2と、SLA2を固定するためのレンズホルダ3と、発光素子群1内の発光素子を構成する複数の発光部の位置を決定するための位置決め用ピン4a,4bとを有する。よって、発光素子群1を構成する各発光部は、位置決め用ピン4a,4bによって結ばれる直線上に配置されるように位置決めされる。
【0009】
【発明が解決しようとする課題】
このような光プリントヘッドが、従来より、プリンタなどに設けられることで、紙面への印字が行われているが、基板上に設けられる発光素子が配列されたLEDアレイの曲がりや、光プリントヘッドに設けられたレンズのレンズ光軸の曲がりや、このレンズ自身の曲がりによって、結像位置に曲がりが生じてしまう。今、X方向に発光素子が配列されるとき、このX方向に対し垂直となる方向をY方向とすると、このY方向に曲がりが生じる。以下、このY方向への曲がりを「Y曲がり」と呼ぶ。
【0010】
このようなY曲がりは、例として、図20及び図21のグラフに示されるような発光部のY方向における結像位置のずれである。更に、この結像位置のずれは、位置決めピン4a,4bによって結ばれる直線がY方向に対して斜めにずれることによっても発生する。
【0011】
このY曲がりによる影響はカラー印字を行うために複数の光プリントヘッドが設けられたタンデム方式のプリンタなどにおいて、大きく印字の品位が低下するという問題があった。又、このような印字の品位の低下を抑制するために、光プリントヘッドの良否選択や、レンズの調整及び良否選択などが必要となるため、光プリントヘッドやこの光プリントヘッドが備えられるプリンタに係るコストが大きくなる。
【0012】
このような問題を鑑みて、本発明は、光プリントヘッドの機械的又は光学的な曲がりによって生じる結像位置のずれを補正するための駆動用IC及びこの駆動用ICを備えた光プリントヘッドを提供することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するために、本発明の駆動用ICは、請求項1に記載するように、素子駆動用の駆動用ICにおいて、1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の素子を駆動させるための駆動信号を生成する駆動回路と、x組の前記データ信号群それぞれが格納されるx段のラッチ回路と、前記素子毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために、1又は2入力のタイミング信号を遅延させて、y個の点灯タイミング信号を生成する遅延制御回路と、前記素子毎に対応するデータ信号を、前記x段のラッチ回路から選択し、n個のデータ信号によって1組のデータ信号群を形成するとともに、該1組のデータ信号群を構成する各データ信号を前記遅延制御回路から与えられる前記y個の点灯タイミング信号に応じて前記駆動回路に送出する選択回路と、を有することを特徴とする。
【0014】
このような駆動用ICでは、n個のデータ信号に基づいて、n個の素子を駆動するための駆動信号を生成する際、各素子を正常に駆動させるために、x段のラッチ回路に格納されたx組のデータ信号から各素子毎に対応したn個のデータ信号が選択回路によって選択されることで、1組のデータ信号群が得られる。この選択回路で選択されて得た1組のデータ信号群を構成するデータ信号を、それぞれに対応された点灯タイミング信号に応じて駆動回路に与えて駆動信号を生成し、出力することによって、各素子を正常に動作させることができる。このとき生成される駆動信号は、各素子に対して1対1となるような信号でも構わないし、時分割駆動させるための信号でも構わない。
【0015】
又、このような駆動用ICにおいて、請求項2に記載するように、前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出するシフトレジスタを備えるとともに、前記x段の各ラッチ回路が、後段に接続されるラッチ回路に対して、n個のデータ信号を並列的に送出するようにしても構わない。このとき、シフトレジスタを、1ビット毎にデータ信号が時系列的に入力されるものとしても構わないし、複数ビット毎にデータ信号が入力されるものとしても構わない。
【0016】
又、請求項3に記載するように、前記各素子の駆動タイミングを記憶する記憶回路を備えるとともに、前記記憶回路に記憶された前記駆動タイミングに応じて、前記n個のデータ信号が前記x段のラッチ回路より選択され、該選択されたn個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定される。このとき、例えば、その駆動タイミングが遅く設定された素子ほど後段のラッチ回路よりデータ信号を選択するようにすることができ、又、更に、選択されたデータ信号の内、その駆動タイミングが遅く設定された素子ほど遅いタイミングで発生される点灯タイミング信号に応じて動作させることができる。
【0017】
又、請求項4に記載の駆動用ICは、素子駆動用の駆動用ICにおいて、1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の素子を駆動させるための駆動信号を生成する駆動回路と、前記データ信号を格納するx段のラッチ回路と、前記素子毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために、1又は2入力のタイミング信号を遅延させて、y個の点灯タイミング信号を生成し、前記x段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記素子の駆動動作のタイミングを制御する出力制御回路と、を有し、前記各素子毎に、前記ラッチ回路でラッチされる段数を設定することによって、前記x段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ出力される各データ信号のタイミングが設定されることを特徴とする。
【0018】
このような駆動用ICでは、n個のデータ信号に基づいて、n個の素子を駆動するための駆動信号を生成する際、各素子を正常に駆動させるために、x段のラッチ回路それぞれについて、各データ信号毎に、ラッチさせるか、又は、ラッチさせずに後段に送出させるかを設定することで、最終段のラッチ回路より1組のデータ信号群が得られる。この得られた1組のデータ信号群を構成するデータ信号が駆動回路に与えられると、駆動回路において、出力制御回路で設定された各データ信号に対応した点灯タイミング信号に応じたタイミングで、駆動信号が生成されることによって、各素子を正常に動作させることができる。このとき生成される駆動信号は、各素子に対して1対1となるような信号でも構わないし、時分割駆動させるための信号でも構わない。
【0019】
又、このような駆動用ICにおいて、請求項5に記載するように、前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出するシフトレジスタを備えるとともに、前記x段の各ラッチ回路が、後段のラッチ回路に対して、各データ信号毎に、そのデータ信号をラッチした後に送出するか、ラッチせずに後段のラッチ回路に送出するかが設定されるようにしても構わない。このとき、シフトレジスタを、1ビット毎にデータ信号が時系列的に入力されるものとしても構わないし、複数ビット毎にデータ信号が入力されるものとしても構わない。
【0020】
又、請求項6に記載するように、前記n個の素子が発光素子を構成するn個の発光部であるとともに、該複数の発光部が一列に配されているとき、前記選択回路において、前記n個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づいて、前記各発光部に対応するデータ信号が選択されるようにしても構わない。よって、機械的又は光学的な要因による各発光部の結像位置のY曲がりを補正して、直線性を改善することができる。
【0021】
又、請求項7に記載するように、前記駆動用ICが光プリントヘッド内に備えられた前記発光素子の発光部を駆動するための駆動用ICであるとともに、前記光プリントヘッドを使用したプリンタの印字方向を下側とし、前記複数の発光部の内、最も下側に位置する発光部の結像位置を基準位置としたとき、前記印字方向において前記基準位置より離れた位置を結像位置とする発光部に対応したデータ信号ほど、後段のラッチ回路より選択される、又は、後段のラッチ回路までラッチされるようにしても構わない。
【0022】
このとき、例えば、発光部が一回点灯する毎に、ラッチ回路内のデータ信号が後段のラッチ回路に遷移するようにして1ライン毎の補正を行う場合、一回目の点灯時には、1ライン目のデータ信号の内、その結像位置が基準位置となる発光部に対応するデータ信号が選択される。そして、2回目の点灯時には、1ライン目のデータ信号の内、その結像位置が基準位置から1ライン分ずれた位置となる発光部に対応するデータ信号と、2ライン目のデータ信号の内、その結像位置が基準位置となる発光部に対応するデータ信号が選択される。このような動作が繰り返し行われることによって、結像位置のずれによるY曲がりの発生を抑え、直線性を改善することができる。
【0023】
又、請求項8に記載するように、前記y個の点灯タイミング信号が、印字ライン周期毎に発生するようにして、各発光部の発光タイミングをずらすことによって、より高精度なY曲がり補正を行うことができる。このとき、請求項9に記載するように、前記発光部の結像位置が、該結像位置より印字方向の下側に位置するとともに最も近い位置にある印字ラインに対してより離れた位置にある前記発光部ほど、前記印字ライン周期においてより遅いタイミングで発生される前記点灯タイミング信号に応じたタイミングで、前記駆動回路が駆動させることで、より高い精度で、直線性を改善することができる。
【0024】
請求項10に記載の駆動用ICは、請求項1〜請求項9のいずれかに記載の駆動用ICにおいて、前記y個の点灯タイミング信号が、重なり合う期間を有することを特徴とする。
【0025】
請求項11に記載の光プリントヘッドは、n個の発光部を有する発光素子と、1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、x組の前記データ信号群それぞれが格納されるx段のラッチ回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために1又は2入力のタイミング信号を遅延させてy個の点灯タイミング信号を生成する遅延制御回路と、前記発光部毎に対応するデータ信号を、前記x段のラッチ回路から選択し、n個のデータ信号によって1組のデータ信号群を形成するとともに、該1組のデータ信号群を構成する各データ信号を前記遅延制御回路から与えられる前記y個の点灯タイミング信号に応じて前記駆動回路に送出する選択回路と、を備える駆動用ICと、を有することを特徴とする。
【0026】
このような光プリントヘッドにおいて、請求項12に記載するように、前記駆動用ICにおいて、前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出するシフトレジスタが設けられるとともに、前記x段の各ラッチ回路が、後段に接続されるラッチ回路に対して、n個のデータ信号を並列的に送出するようにしても構わない。
【0027】
又、請求項13に記載するように、前記n個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、前記駆動用ICにおいて、前記メモリから読み出された前記駆動タイミングを記憶する記憶回路が設けられるとともに、前記記憶回路に記憶された前記駆動タイミングに応じて、前記n個のデータ信号が前記x段のラッチ回路より選択され、該選択されたn個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定されるようにしても構わない。
【0028】
このようにすることで、フラッシュメモリなどの不揮発性のメモリに格納された駆動用タイミングを、電源投入時などの設定変更時に、駆動用IC内の記憶回路に書き込むことによって、初期設定を行うことができる。
【0029】
請求項14に記載の光プリントヘッドは、n個の発光部を有する発光素子と、1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、前記データ信号を格納するx段のラッチ回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために1又は2入力のタイミング信号を遅延させてy個の点灯タイミング信号を生成し前記x段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記各発光部の駆動動作のタイミングを制御する出力制御回路と、を備え、前記各発光部毎に、前記ラッチ回路でラッチされる段数を設定することによって、前記x段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ出力される各データ信号のタイミングが設定される駆動用ICと、有することを特徴とする。
【0030】
このような光プリントヘッドにおいて、請求項15に記載するように、前記駆動用ICにおいて、前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出するシフトレジスタが設けられるとともに、前記x段の各ラッチ回路が、後段のラッチ回路に対して、各データ信号毎に、そのデータ信号をラッチした後に送出するか、ラッチせずに後段のラッチ回路に送出するかが設定されるようにしても構わない。
【0031】
又、請求項16に記載するように、前記n個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、前記駆動用ICにおいて、前記記憶回路に記憶された前記駆動タイミングに応じて、前記n個のデータ信号毎の前記x段のラッチ回路同士における受け渡し動作が設定されるとともに、前記最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記発光部毎の駆動動作のタイミングが設定されるようにしても構わない。
【0032】
このようにすることで、フラッシュメモリなどの不揮発性のメモリに格納された駆動用タイミングを、電源投入時などの設定変更時に、駆動用ICの初期設定を行うことができる。
【0033】
請求項17に記載の光プリントヘッドは、n個の発光部を有する発光素子と、n個のデータ信号で構成されるx組のデータ信号群それぞれが格納されるx段のラッチ回路と、前記発光部毎に対応するデータ信号を前記x段のラッチ回路から選択するとともに選択したn個のデータ信号によって1組のデータ信号群を形成する第1選択回路と、該第1選択回路で選択されたデータ信号を一時記憶するとともに順に外部に出力する第1シフトレジスタと、を備える制御回路と、1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために1又は2入力のタイミング信号を遅延させてy個の点灯タイミング信号を生成する遅延制御回路と、前記制御回路から送出される前記発光部毎に対応するデータ信号を前記遅延制御回路から与えられる前記y個の点灯タイミング信号に応じて前記駆動回路に送出する第2選択回路と、を備える駆動用ICと、を有することを特徴とする。
【0034】
このような光プリントヘッドにおいて、まず、制御回路で印字ライン毎の粗めのY曲がり補正が行われる。このように粗めのY曲がり補正が施されたデータ信号が駆動用ICに与えられると、駆動用ICにおいて、各発光部に与えるデータ信号の印字ライン周期内におけるタイミングの微調整が行われる。よって、駆動用ICにおいて、更に精度の高いY曲がり補正が施される。
【0035】
請求項18に記載するように、前記制御回路において、前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出する第2シフトレジスタが設けられるとともに、前記x段の各ラッチ回路が、後段に接続されるラッチ回路に対して、n個のデータ信号を並列的に送出するようにしても構わない。
【0036】
請求項19に記載するように、前記n個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、前記制御回路に、前記メモリから読み出された前記駆動タイミングを記憶する第1記憶回路が設けられ、前記駆動用ICに、前記メモリから読み出された前記駆動タイミングを記憶する第2記憶回路が設けられ、前記制御回路において、前記第1記憶回路に記憶された前記駆動タイミングに応じて、前記n個のデータ信号が前記x段のラッチ回路より選択され、前記駆動用ICにおいて、前記第2記憶回路に記憶された前記駆動タイミングに応じて、前記制御回路で選択されたn個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定されるようにしても構わない。
【0037】
このようにすることで、フラッシュメモリなどの不揮発性のメモリに格納された駆動用タイミングを、電源投入時などの設定変更時に、制御回路内の第1記憶回路及び駆動用IC内の第2記憶回路に書き込むことによって、初期設定を行うことができる。
【0038】
又、請求項20に記載するように、前記光プリントヘッドを使用したプリンタの印字方向を下側とし、前記複数の発光部の内、最も下側に位置する発光部の結像位置を基準位置としたとき、前記印字方向において前記基準位置より離れた位置を結像位置とする発光部に対応したデータ信号ほど、後段のラッチ回路より選択される、又は、後段のラッチ回路までラッチされるように、前記駆動タイミングが設定されるようにすることで、結像位置のずれによるY曲がりの発生を抑え、直線性を改善することができる。
【0039】
請求項21に記載するように、前記y個の点灯タイミング信号が、印字ライン周期毎に発生し、前記発光部の結像位置が、該結像位置より印字方向の下側に位置するとともに最も近い位置にある印字ラインに対してより離れた位置にある前記発光部ほど、前記印字ライン周期においてより遅いタイミングで発生される前記点灯タイミング信号に応じたタイミングで、前記駆動回路によって駆動されることで、より高い精度で直線性を改善することができる。又、請求項22に記載するように、前記y個の点灯タイミング信号が、重なり合う期間を有するようにすることで、点灯時間を長く設定できるために高速印刷に対応することが可能となる。
【0040】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。図1及び図2で示される構成は、後述する各実施の形態において、共通の構成である。そして、図1のように、発光部1、SLA2、レンズホルダ3、及び位置決めピン4a,4bを有する光プリントヘッドは、図2のブロック図で表されるような内部構成となる。
【0041】
図2のように、本実施形態の光プリントヘッドにおいて、発光素子群1が4992個の発光部#1〜#4992で構成され、この発光部#1〜#4992を192個毎に駆動させるための26個の駆動用ICa1〜ICa26が設けられる。また、発光部#1〜#4992のY方向の位置ずれに関するデータを格納するフラッシュメモリなどで構成されたメモリ5とを有する。又、メモリ5へのデータの読み出し及び書き込みや駆動用ICa1〜ICa26にデータを与えて動作制御を行う制御回路6を付け加えても良い。尚、以下の各実施形態では、駆動用ICが26個で、又、発光部が4992個で構成されるものを一例に挙げて説明する。
<第1の実施の形態>
本発明の第1の実施の形態について、図面を参照して説明する。図3及び図4は、本実施形態における光プリントヘッドに設けられた駆動用ICの内部構成を示すブロック回路図である。
【0042】
図2のような光プリントヘッドにおける駆動用ICa(図2の駆動用ICa1〜ICa26に相当する)は、図3のブロック図のように、データ入力端子SI0〜SI3より入力される4ビットのデータ信号を取り込む192ビットのシフトレジスタ11と、シフトレジスタ11で取り込まれたデータ信号を192ビット単位毎に並列に取り込むラッチ回路12と、Y方向の補正を行うための192組の補正データを格納するY位置補正データ記憶回路13とを有する。
【0043】
又、駆動用ICaは、各部に所定のタイミング信号を供給するタイミング制御回路14と、ラッチ回路12に格納されたデータ信号をY位置補正データ記憶回路13に格納された補正データに応じて選択する選択回路15と、選択回路15で選択されたデータ信号に応じて出力端子DO1〜DO192に駆動信号を出力するドライブ回路16と、ドライブ回路16に定電流を供給する電流供給回路17とを有する。
【0044】
更に、上述したように駆動用ICaが図3のように構成されるとき、ラッチ回路12は、192ビットの構成のラッチ回路をシリアルに5段接続された構成とされるとともに、ラッチ回路12内の各段のラッチ回路には、シフトレジスタ11又は前段のラッチ回路より出力される192ビットのデータ信号がパラレルに入力される。又、ラッチ回路12内の各段のラッチ回路より出力される192ビットのデータ信号が選択回路15に与えられる。
【0045】
そして、選択回路15では、ラッチ回路12より与えられる192×5ビットのデータ信号から、Y位置補正データ記憶回路13より与えられる192×9ビットの補正データの内の192×5ビットの補正データに応じて選択した192ビットのデータ信号を、残りの192×4ビットの補正データで選択したタイミング制御回路14より供給される点灯タイミング信号EN1〜EN4に応じてドライブ回路16に出力する。
【0046】
Y位置補正データ記憶回路13は、9ビットで構成される補正データを、データ信号に対応して192個記憶することができるように、例えば、192×9ビットのラッチ回路で構成することができる。そして、Y位置補正データ記憶回路13への補正データの書き込みは、シフトレジスタ11から並列に供給される192個単位の信号に基づいて、前もって行うことができる。
【0047】
即ち、メモリ5内に格納された補正データが、プリンタ本体の制御回路又はプリントヘッド内の制御回路6により読み出されて駆動用ICaに与えられるとき、Y位置補正データ記憶回路13のみを書き込み状態としてシフトレジスタ11を介して補正データの各ビットを記憶する作業を9回繰り返すことによって書き込まれる。
【0048】
以下に図4を参照して、このように構成される駆動用ICaの詳細な構成について説明する。尚、図4は、説明を簡単にするために出力端子DO1に基づいた回路ブロック図を示し、他の出力端子DO2〜DO192については同様となるため省略する。
【0049】
ラッチ回路12は、192ビットのデータ信号を格納することができるラッチ回路12a〜12eを有し、ラッチ回路12aにシフトレジスタ11に格納された192ビットのデータ信号が、ラッチ回路12bにラッチ回路12aに格納された192ビットのデータ信号が、ラッチ回路12cにラッチ回路12bに格納された192ビットのデータ信号が、ラッチ回路12dにラッチ回路12cに格納された192ビットのデータ信号が、ラッチ回路12eにラッチ回路12dに格納された192ビットのデータ信号が、ロード信号LOADに応じてそれぞれ与えられる。
【0050】
又、このラッチ回路12a〜12eのそれぞれに格納された192×5ビットのデータ信号が、ロード信号LOADに応じて、選択回路15に同時に送出される。このように192×5ビットのデータ信号が与えられる選択回路15は、出力端子DO1〜DO192のそれぞれに与えるための192ビットのデータ信号を選択するために、5つのANDゲートG1〜G5と1つのORゲートG6で構成されたゲート回路及び4つのANDゲートG11〜G14と1つのORゲートG15で構成されたゲート回路がそれぞれ192組構成される。
【0051】
この選択回路15は、遅延制御回路18で生成された点灯タイミング信号EN1〜EN4のいずれか1つの信号に応じてドライブ回路16にデータ信号を送出するために、ORゲートG6,G15それぞれからの出力が入力されるANDゲートG7を192個有する。又、ドライブ回路16は、電流供給回路17より供給される電流を増幅して出力端子DO1〜DO192それぞれに供給する192個の電流増幅器16aによって構成される。
【0052】
又、遅延制御回路18は、図5に波形を示すように、タイミング信号ENによって規定される期間をタイミングクロックECLKに応じて複数の期間に分割するための点灯タイミング信号EN1〜EN4を生成するための回路である。即ち、図6に示すように、タイミング信号EN及びタイミングクロックECLKが入力される4つの出力遅延カウンタ61〜64によって構成することができる。よって、この出力遅延カウンタ61〜64それぞれより図5のように、タイミングクロックECLK1周期毎に順に遅延された点灯タイミング信号EN1〜EN4が出力される。
【0053】
このように、遅延制御回路18は1つのタイミング信号ENに基づいて4つの点灯タイミング信号EN1〜EN4を生成する。すなわち、点灯タイミング信号の数よりも少数の信号線を用いて制御信号(タイミング信号)を供給するので、外部と接続する制御信号の端子の数を削減してICの小型化を図ることができるとともに、ワイヤボンド配線などの外部配線数を削減することができる。又、点灯タイミング信号EN1〜EN4がハイとなる期間が、タイミング信号ENがハイとなる期間とほぼ等しいため、各発光部の点灯時間を長く設定することができる。
【0054】
ここで、出力端子DO1に基づいて説明すると、Y位置補正データ記憶回路13より出力される5ビットの補正データda〜deがそれぞれ、5つのANDゲートG1〜G5に入力される。又、このANDゲートG1〜G5には、ラッチ回路12a〜12eからの出力端子DO1に与えるためのデータ信号が1ビット毎に入力される。ORゲートG6には、ANDゲートG1〜G5からの出力が入力され、補正データda〜deの内、ハイとなる補正データが入力されたANDゲートからの出力がORゲートG6の出力となる。
【0055】
又、Y位置補正データ記憶回路13より出力される4ビットの補正データta〜tdがそれぞれ、4つのANDゲートG11〜G14に入力される。そして、このANDゲートG11〜G14には、遅延制御回路18で生成された点灯タイミング信号EN1〜EN4がそれぞれ入力される。ORゲートG15には、ANDゲートG11〜G14からの出力が入力され、補正データta〜tdの内、ハイとなる補正データが入力されたANDゲートからの出力がORゲートG15の出力となる。そして、ORゲートG6,G15それぞれの出力がANDゲートG7に与えられ、補正データda〜deによって選択されたデータ信号が、補正データta〜tdによって選択された点灯タイミング信号EN1〜EN4に応じて、ANDゲートG7を介して電流増幅回路16aに送出される。
【0056】
シフトレジスタ11より出力されるデータ信号は、4ビット毎に、データ信号出力端子SO0〜SO3より出力されて、隣接する駆動用ICaの入力端子SI0〜SI3に入力される。又、クロック入力端子CIに入力されるクロックCLKがバッファB1を介してクロック出力端子COより出力されて、隣接する駆動用ICaのクロック入力端子CIに入力される。ロード信号入力端子LIに入力されるロード信号LOADは、バッファB2を介してロード信号出力端子LOより出力されて、隣接する駆動用ICaのロード信号入力端子LIに入力される。
【0057】
このように構成される駆動用ICa1〜ICa26が設けられた光プリントヘッドの動作について、図7及び図8を参照して説明する。図7は、発光部のY方向の結像位置と補正後の印字イメージを示す図であり、又、図8は、駆動用ICの動作を示すタイミングチャートである。
【0058】
まず、図7を参照して、簡単に説明する。尚、図7は、説明を簡単にするために、発光部数を17ドットとして説明する。又、紙送り方向(印字方向と反対の方向となる)を図7の矢印の方向とする。このとき、まず、各発光部#1〜#17の結像位置を、CCD(Charge Coupled Device)による位置計測や印字された直線の曲がりの計測などを用いて確認する。そして、このとき確認された各発光部#1〜#17の結像位置から、各発光部#1〜#17の点灯タイミングを表す補正データda〜de,ta〜tdを設定する。そして、設定された補正データda〜de,ta〜tdが制御回路6によってメモリ5に書き込まれる。
【0059】
即ち、まず、図7(a)のように発光部#1〜#17それぞれの結像位置が確認されるとともに、発光部#1〜#17の内その結像位置が最下部となる発光部#17が基準位置となるとき、図7(b)のように、発光部#15〜#17に対して補正データdaが、発光部#1,#2,#13,#14に対して補正データdbが、発光部#3,#4,#11,#12に対して補正データdcが、発光部#5〜#7,#9,#10に対して補正データddが、発光部#8に対して補正データdeが、それぞれ設定されてメモリ5に格納される。
【0060】
この補正データda〜deは、それぞれ、結像位置が基準位置付近であるものに対してdaが、結像位置が基準位置より略1ライン分紙送り方向にずれた位置であるものに対してdbが、結像位置が基準位置より略2ライン分紙送り方向にずれた位置であるものに対してdcが、結像位置が基準位置より略3ライン分紙送り方向にずれた位置であるものに対してddが、結像位置が基準位置より略4ライン分紙送り方向にずれた位置であるものに対してdeが与えられるようにして、設定される。
【0061】
このように設定されたライン毎のY位置補正を行うための補正データda〜deを用いてY位置補正が行われると、図7(a)のように確認される発光部#1〜#17の結像位置が、図7(c)のように補正される。しかしながら、図7(c)から明らかなように、ライン毎のY位置補正を行っても、まだ、基準位置における各発光部の結像位置のずれが完全に解消されていない。そこで、更に、基準位置と基準位置より略1ライン分紙送り方向にずれた位置との間を4領域に分け、各領域毎の結像位置のずれに対するY位置補正を行うための補正データta〜tdが設定される。尚、各ライン間の幅をLとする。
【0062】
即ち、図7(d)のように、発光部#1,#3,#5,#8,#10,#12,#14,#17に対して補正データtaが、発光部#6,#16に対して補正データtbが、発光部#2,#4,#9,#11,#13に対して補正データtcが、発光部#7,#15に対して補正データtdが、それぞれ設定されてメモリ5に格納される。
【0063】
この補正データta〜tdは、結像位置が基準位置付近であるものに対して補正データtaが、結像位置が基準位置より略(1/4)L紙送り方向にずれた位置であるものに対して補正データtbが、結像位置が基準位置より略(1/2)L紙送り方向にずれた位置であるものに対して補正データtcが、結像位置が基準位置より略(3/4)L紙送り方向にずれた位置であるものに対して補正データtdが与えられるようにして設定される。
【0064】
例えば、電源投入されたときなどにおいて、このようにメモリ5に格納された各発光部#1〜#17に対する補正データda〜de,ta〜tdが、プリンタ本体の制御回路又はプリントヘッド内の制御回路6によって読み出されて、駆動用ICaに与えられて、シフトレジスタ11を介してY位置補正データ記憶回路13に格納される。
【0065】
そして、まず、ラッチ回路12aに格納されたデータ信号が、補正データdaが与えられる出力端子DO15〜DO17のそれぞれに対して設けられたANDゲートG1及びORゲートG6を介して、ANDゲートG7に与えられる。このとき、遅延制御回路18より点灯タイミング信号EN1が送出されると、補正データtaが与えられる出力端子DO17に設けられたANDゲートG11の出力がハイとなり、このANDゲートG11の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO17に対して設けられた電流増幅回路16aに、ラッチ回路12aに格納されたデータ信号が与えられ、発光部#17に電流供給されて、基準位置付近の印字が行われる。
【0066】
又、遅延制御回路18より点灯タイミング信号EN1が送出された後にタイミングクロック1周期分遅延して点灯タイミング信号EN2が送出されると、補正データtbが与えられる出力端子DO16に設けられたANDゲートG12の出力がハイとなり、このANDゲートG12の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO16に対して設けられた電流増幅回路16aに、ラッチ回路12aに格納されたデータ信号が与えられ、発光部#16に電流供給されて、基準位置から(1/4)Lずれた位置の印字が行われる。そして、遅延制御回路18より点灯タイミング信号EN2が送出された後にタイミングクロック1周期分遅延して点灯タイミング信号EN3が送出される。
【0067】
その後、更に、遅延制御回路18より点灯タイミング信号EN3が送出された後にタイミングクロック1周期分遅延して点灯タイミング信号EN4が送出されると、補正データtdが与えられる出力端子DO15に設けられたANDゲートG14の出力がハイとなり、このANDゲートG14の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO15に対して設けられた電流増幅回路16aに、ラッチ回路12aに格納されたデータ信号が与えられ、発光部#15に電流供給されて、基準位置から(3/4)Lずれた位置の印字が行われる。このラインの印字が終了すると、ラッチ回路12aに格納されたデータ信号がラッチ回路12bに格納される。
【0068】
次に、基準位置から1ラインずれた位置の印字が行われるとき、ラッチ回路12bに格納されたデータ信号が、補正データdbが与えられる出力端子DO1,DO2,DO13,DO14のそれぞれに対して設けられたANDゲートG2及びORゲートG6を介して、ANDゲートG7に与えられる。このとき、遅延制御回路18より点灯タイミング信号EN1が送出されると、補正データtaが与えられる出力端子DO1,DO14に設けられたANDゲートG11の出力がハイとなり、このANDゲートG11の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO1,DO14に対して設けられた電流増幅回路16aに、ラッチ回路12bに格納されたデータ信号が与えられ、発光部#1,#14に電流供給されて、1ラインずれた位置の印字が行われる。
【0069】
又、遅延制御回路18より点灯タイミング信号EN2が送出された後に点灯タイミング信号EN3が送出されると、補正データtcが与えられる出力端子DO2,DO13それぞれに設けられたANDゲートG13の出力がハイとなり、このANDゲートG13の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO2,DO13に対して設けられた電流増幅回路16aに、ラッチ回路12bに格納されたデータ信号が与えられ、発光部#2,#13に電流供給されて、1ラインずれた位置から更に(1/2)Lずれた位置の印字が行われる。
【0070】
更に、遅延制御回路18より点灯タイミング信号EN4が送出されて、このラインの印字が終了すると、ラッチ回路12bに格納されたデータ信号がラッチ回路12cに格納される。
【0071】
次に、基準位置から2ラインずれた位置の印字が行われるとき、ラッチ回路12cに格納されたデータ信号が、補正データdcが与えられる出力端子DO3,DO4,DO11,DO12のそれぞれに対して設けられたANDゲートG3及びORゲートG6を介して、ANDゲートG7に与えられる。このとき、遅延制御回路18より点灯タイミング信号EN1が送出されると、補正データtaが与えられる出力端子DO3,DO12に設けられたANDゲートG11の出力がハイとなり、このANDゲートG11の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO3,DO12に対して設けられた電流増幅回路16aに、ラッチ回路12cに格納されたデータ信号が与えられ、発光部#3,#12に電流供給されて、2ラインずれた位置の印字が行われる。
【0072】
又、遅延制御回路18より点灯タイミング信号EN2が送出された後に点灯タイミング信号EN3が送出されると、補正データtcが与えられる出力端子DO4,DO11それぞれに設けられたANDゲートG13の出力がハイとなり、このANDゲートG13の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO4,DO11に対して設けられた電流増幅回路16aに、ラッチ回路12cに格納されたデータ信号が与えられ、発光部#4,#11に電流供給されて、2ラインずれた位置から更に(1/2)Lずれた位置の印字が行われる。
【0073】
更に、遅延制御回路18より点灯タイミング信号EN4が送出されて、このラインの印字が終了すると、ラッチ回路12cに格納されたデータ信号がラッチ回路12dに格納される。
【0074】
次に、基準位置から3ラインずれた位置の印字が行われるとき、ラッチ回路12dに格納されたデータ信号が、補正データddが与えられる出力端子DO5〜DO7,DO9,DO10のそれぞれに対して設けられたANDゲートG4及びORゲートG6を介して、ANDゲートG7に与えられる。このとき、遅延制御回路18より点灯タイミング信号EN1が送出されると、補正データtaが与えられる出力端子DO5,DO10に設けられたANDゲートG11の出力がハイとなり、このANDゲートG11の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO5,DO10に対して設けられた電流増幅回路16aに、ラッチ回路12dに格納されたデータ信号が与えられ、発光部#5,#10に電流供給されて、3ラインずれた位置の印字が行われる。
【0075】
又、遅延制御回路18より点灯タイミング信号EN2が送出されると、補正データtbが与えられる出力端子DO6に設けられたANDゲートG12の出力がハイとなり、このANDゲートG12の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO6に対して設けられた電流増幅回路16aに、ラッチ回路12dに格納されたデータ信号が与えられ、発光部#6に電流供給されて、3ラインずれた位置から更に(1/4)Lずれた位置の印字が行われる。
【0076】
又、遅延制御回路18より点灯タイミング信号EN3が送出されると、補正データtcが与えられる出力端子DO9に設けられたANDゲートG13の出力がハイとなり、このANDゲートG13の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO9に対して設けられた電流増幅回路16aに、ラッチ回路12dに格納されたデータ信号が与えられ、発光部#9に電流供給されて、3ラインずれた位置から更に(1/2)Lずれた位置の印字が行われる。
【0077】
更に、遅延制御回路18より点灯タイミング信号EN4が送出されると、補正データtdが与えられる出力端子DO7に設けられたANDゲートG14の出力がハイとなり、このANDゲートG14の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO7に対して設けられた電流増幅回路16aに、ラッチ回路12dに格納されたデータ信号が与えられ、発光部#7に電流供給されて、3ラインずれた位置から更に(3/4)Lずれた位置の印字が行われる。このラインの印字が終了すると、ラッチ回路12dに格納されたデータ信号がラッチ回路12eに格納される。
【0078】
最後に、基準位置から4ラインずれた位置の印字が行われるとき、ラッチ回路12eに格納されたデータ信号が、補正データdeが与えられる出力端子DO8に対して設けられたANDゲートG5及びORゲートG6を介して、ANDゲートG7に与えられる。このとき、遅延制御回路18より点灯タイミング信号EN1が送出されると、補正データtaが与えられる出力端子DO8に設けられたANDゲートG11の出力がハイとなり、このANDゲートG11の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO8に対して設けられた電流増幅回路16aに、ラッチ回路12eに格納されたデータ信号が与えられ、発光部#8に電流供給されて、4ラインずれた位置の印字が行われる。
【0079】
その後、点灯タイミング信号EN2〜EN4がそれぞれタイミングクロックECLK1周期分毎に遅延されて送出されると、最終的に、補正後の印字イメージが図7(e)のようになり、図7(c)と比べて、その直線性が大幅に改善される。
【0080】
このように、発光部#15〜#17に現在印字するラインのデータが、発光部#1,#2,#13,#14に現在印字するラインの1ライン前のデータが、発光部#3,#4,#11,#12に現在印字するラインの2ライン前のデータが、発光部#5〜#7,#9,#10に現在印字するラインの3ライン前のデータが、発光部#8に現在印字するラインの4ライン前のデータが、それぞれ与えられる。
【0081】
更に、上述のように各発光部#1〜#17に与えられようとされる各データは、点灯タイミング信号EN1が与えられたときに、発光部#1,#3,#5,#8,#10,#12,#14,#17に対して、点灯タイミング信号EN2が与えられたときに、発光部#6,#16に対して、点灯タイミング信号EN3が与えられたときに、発光部#2,#4,#9,#11,#13に対して、点灯タイミング信号EN4が与えられたときに、発光部#7,#15に対して、それぞれ与えられる。
【0082】
次に、この光プリンタヘッドの詳細な動作について、図8のタイミングチャートにより説明する。Y位置補正データ記憶回路13には、上述した動作が行われることによって、既にメモリ5に格納された補正データが書き込まれると、まず、設定信号SETがローからハイとなって、Y位置補正データ記憶回路13への書き込みを禁止する。
【0083】
そして、端に位置する駆動用ICa26のデータ入力端子SI0〜SI3に1ライン分(4992ビット)のデータ信号が4ビット毎に順次与えられ、これがクロックCLKに同期して、駆動用ICa1〜ICa26のシフトレジスタ11に取り込まれる。即ち、1番目、5番目、9番目、…のデータ信号が駆動用ICa26のデータ入力端子SI0に、2番目、6番目、10番目、…のデータ信号が駆動用ICa26のデータ入力端子SI1に、3番目、7番目、11番目、…のデータ信号が駆動用ICa26のデータ入力端子SI2に、4番目、8番目、12番目、…のデータ信号が駆動用ICa26のデータ入力端子SI3に、それぞれ、与えられる。
【0084】
そして、1248回目のクロックCLKが入力されたとき、駆動用ICa1,ICa2,…,ICa26のシフトレジスタ11に、それぞれ、1ライン目のデータ信号の内、1〜192番目、193〜384番目、…、4801〜4992番目のデータ信号が格納される。このようにして、1ライン目のデータ信号が、駆動用ICa1〜ICa26のシフトレジスタ11に格納されると、クロックCLKが停止し、ハイのロード信号LOADが与えられる。
【0085】
このロード信号LOADが与えられると、駆動用ICa1〜ICa26において、シフトレジスタ11に格納された1ライン目のデータ信号が、ラッチ回路12aに書き込まれる。このラッチ回路12aに書き込まれたデータ信号は、補正データdaが与えられるANDゲートG1及びORゲートG6を介して、ANDゲートG7に入力される。よって、ラッチ回路12aに格納された1ライン目のデータ信号の内、補正データdaが与えられた位置(基準位置付近)の発光部に与えるデータ信号が、ラッチ回路12aよりANDゲートG7に入力される。
【0086】
そして、ロード信号LOADをローにした後、再び、クロックCLKの入力を開始するとともに、所定期間ハイとなるパルス信号となるタイミング信号ENを与える。このとき、図5で説明したように、点灯タイミング信号EN1〜EN4が、EN1,EN2,EN3,EN4の順に遅延制御回路18より出力される。
【0087】
よって、まず、点灯タイミング信号EN1が、補正データtaが与えられるANDゲートG11とORゲートG15を介してANDゲートG7に与えられるため、1ライン目の基準位置付近に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。次に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN2が、補正データtbが与えられるANDゲートG12とORゲートG15を介してANDゲートG7に与えられるため、1ライン目の基準位置から(1/4)Lずれた位置に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。
【0088】
次に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN3が、補正データtcが与えられるANDゲートG13とORゲートG15を介してANDゲートG7に与えられるため、1ライン目の基準位置から(1/2)Lずれた位置に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。最後に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN4が、補正データtdが与えられるANDゲートG14とORゲートG15を介してANDゲートG7に与えられるため、1ライン目の基準位置から(3/4)Lずれた位置に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。更に、このとき、クロックCLKに同期して、駆動用ICaのシフトレジスタ11に2ライン目のデータ信号が取り込まれる。
【0089】
その後、2ライン目のデータ信号が駆動用ICaのシフトレジスタ11に格納されると、ハイのロード信号LOADを与えることによって、ラッチ回路12aに格納された1ライン目のデータ信号をラッチ回路12bに書き込むとともに、シフトレジスタ11に格納された2ライン目のデータ信号をラッチ回路12aに書き込む。ラッチ回路12aに書き込まれたデータ信号は、補正データdaが与えられるANDゲートG1及びORゲートG6を介して、ANDゲートG7に入力される。又、ラッチ回路12bに書き込まれたデータ信号は、補正データdbが与えられるANDゲートG2及びORゲートG6を介して、ANDゲートG7に入力される。
【0090】
よって、まず、点灯タイミング信号EN1が、補正データtaが与えられるANDゲートG11とORゲートG15を介してANDゲートG7に与えられるため、2ライン目の基準位置付近に存在する発光部と1ライン目の基準位置から1ラインずれた位置に存在する発光部とに与えるデータ信号がドライブ回路16に与えられる。次に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN2が、補正データtbが与えられるANDゲートG12とORゲートG15を介してANDゲートG7に与えられるため、2ライン目の基準位置から(1/4)Lずれた位置に存在する発光部と1ライン目の基準位置から1ライン及び(1/4)Lずれた位置に存在する発光部とに与えるデータ信号がドライブ回路16に与えられる。
【0091】
次に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN3が、補正データtcが与えられるANDゲートG13とORゲートG15を介してANDゲートG7に与えられるため、2ライン目の基準位置から(1/2)Lずれた位置に存在する発光部と1ライン目の基準位置から1ライン及び(1/2)Lずれた位置に存在する発光部とに与えるデータ信号がドライブ回路16に与えられる。
【0092】
最後に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN4が、補正データtdが与えられるANDゲートG14とORゲートG15を介してANDゲートG7に与えられるため、2ライン目の基準位置から(3/4)Lずれた位置に存在する発光部と1ライン目の基準位置から1ライン及び(3/4)Lずれた位置に存在する発光部とに与えるデータ信号がドライブ回路16に与えられる。更に、このとき、クロックCLKに同期して、駆動用ICaのシフトレジスタ11に3ライン目のデータ信号が取り込まれる。
【0093】
その後、クロックCLK、ロード信号LOAD、タイミング信号ENがそれぞれ、上述の動作を繰り返すことによって、まず、ラッチ回路12a,12b,12cのそれぞれに、3ライン目、2ライン目、1ライン目のデータ信号が格納される。そして、1ライン目の基準位置から略2ラインずれた位置の発光部、2ライン目の基準位置から略1ラインずれた位置の発光部、及び、3ライン目の基準位置付近に存在する発光部それぞれに対して、各ライン位置、各ラインから(1/4)Lずれた位置、各ラインから(1/2)Lずれた位置、各ラインから(3/4)Lずれた位置の順に、電流が供給される。
【0094】
次に、ラッチ回路12a,12b,12c,12dのそれぞれに、4ライン目、3ライン目、2ライン目、1ライン目のデータ信号が格納される。そして、1ライン目の基準位置から略3ラインずれた位置の発光部、2ライン目の基準位置から略2ラインずれた位置の発光部、3ライン目の基準位置から略1ラインずれた位置の発光部、及び、4ライン目の基準位置付近に存在する発光部それぞれに対して、各ライン位置、各ラインから(1/4)Lずれた位置、各ラインから(1/2)Lずれた位置、各ラインから(3/4)Lずれた位置の順に、電流が供給される。
【0095】
次に、ラッチ回路12a,12b,12c,12d,12eのそれぞれに、5ライン目、4ライン目、3ライン目、2ライン目、1ライン目のデータ信号が格納される。そして、1ライン目の基準位置から略4ラインずれた位置の発光部、2ライン目の基準位置から略3ラインずれた位置の発光部、3ライン目の基準位置から略2ラインずれた位置の発光部、4ライン目の基準位置から略1ラインずれた位置の発光部、及び、5ライン目の基準位置付近に存在する発光部それぞれに対して、各ライン位置、各ラインから(1/4)Lずれた位置、各ラインから(1/2)Lずれた位置、各ラインから(3/4)Lずれた位置の順に、電流が供給される。
【0096】
よって、このように5ライン分の発光が終了した時点で初めて、1ライン目の発光が完了する。その後、上述した動作が繰り返されることによって、2ライン目、3ライン目、…の発光が順次行われ、最終的に、静電写真型プリンタ1画面分の露光が行われる。
【0097】
このように、本実施形態では、駆動用ICa1〜a26において、ライン毎のY位置のずれとライン間の領域毎のY位置のずれに対する補正が同時に行われる。即ち、駆動用ICa1〜a26で、図7(a)のようなY位置のずれが、直接、図7(e)のように補正される。よって、高精度なY曲がり補正を行うことができる。
<第2の実施の形態>
本発明の第2の実施の形態について、図面を参照して説明する。図9は、本実施形態における光プリントヘッドに設けられた制御回路の要部の構成を示すブロック回路図である。図10は、本実施形態における光プリントヘッドに設けられた駆動用ICの内部構成を示すブロック回路図である。尚、図10において、図4に示す部分と同一の目的で使用する部分については、同一の符号を付し、その詳細な説明は省略する。又、本実施形態における駆動用ICは、その概略的なブロックは、第1の実施形態と同様、図3のようになる。
【0098】
本実施形態では、上述したように光プリントヘッドが図2のように構成されるとき、制御回路6に補正データda〜deが与えられて、まず、制御回路6において、駆動用ICa1〜a26に与えられるデータ信号に対するライン毎のY位置のずれに対する補正が行われる。そして、制御回路6で補正されたデータ信号は、更に、補正データta〜tdが与えられる駆動用ICa1〜a26において、ライン間の領域毎のY位置のずれに対する補正が行われる。
【0099】
この制御回路6は、図9のように構成される。尚、図9は、説明を簡単にするために発光部#1に基づいた回路ブロック図を示し、他の発光部#2〜#4992については同様となるため省略する。
【0100】
図9に示す制御回路6は、データ入力端子SI0〜SI3より入力される4ビットのデータ信号を取り込む4992ビットのシフトレジスタ21と、シフトレジスタ21で取り込まれたデータ信号を4992ビット単位毎に並列に取り込む5段のラッチ回路22と、Y方向の補正を行うための4992組の補正データを格納するY位置補正データ記憶回路23と、ラッチ回路22に格納されたデータ信号をY位置補正データ記憶回路23に格納された補正データに応じて選択する選択回路24と、選択回路24で選択されたデータ信号を取り込む4992ビットのシフトレジスタ25とを有する。
【0101】
そして、ラッチ回路22は、4992ビットのデータ信号を格納することができるラッチ回路22a〜22eを有し、ラッチ回路22aにシフトレジスタ21に格納された4992ビットのデータ信号が、ラッチ回路22bにラッチ回路22aに格納された4992ビットのデータ信号が、ラッチ回路22cにラッチ回路22bに格納された4992ビットのデータ信号が、ラッチ回路22dにラッチ回路22cに格納された4992ビットのデータ信号が、ラッチ回路22eにラッチ回路22dに格納された4992ビットのデータ信号が、ロード信号LOADに応じてそれぞれ与えられる。
【0102】
又、このラッチ回路22a〜22eのそれぞれに格納された4992×5ビットのデータ信号が、ロード信号LOADに応じて、選択回路24に同時に送出される。このように4992×5ビットのデータ信号が与えられる選択回路24は、駆動用ICa1〜a26のそれぞれに与えるための4992ビットのデータ信号を選択するために、5つのANDゲートG1〜G5と1つのORゲートG6で構成されたゲート回路が4992組構成される。
【0103】
そして、この選択回路24で選択された4992ビットのデータ信号が、シフトレジスタ25に与えられた後、一旦、格納される。又、シフトレジスタ25は、格納した4992ビットのデータ信号を、データ出力端子SO0〜SO3から、4ビット毎に、駆動用ICa26に出力する。
【0104】
即ち、発光部#1に対するデータ信号に基づいて説明すると、Y位置補正データ記憶回路23より出力される5ビットの補正データda〜deがそれぞれ、5つのANDゲートG1〜G5に入力される。又、このANDゲートG1〜G5には、ラッチ回路22a〜22eからの発光部#1に対するデータ信号が1ビット毎に入力される。ORゲートG6には、ANDゲートG1〜G5からの出力が入力され、補正データda〜deの内、ハイとなる補正データが入力されたANDゲートからの出力が出力となる。そして、このORゲートG6の出力が、シフトレジスタ25に送出される。
【0105】
クロック入力端子CIに入力されるクロックCLKがバッファB1を介してクロック出力端子COより出力されて、駆動用ICa26のクロック入力端子CIに入力される。ロード信号入力端子LIに入力されるロード信号LOADは、バッファB2を介してロード信号出力端子LOより出力されて、駆動用ICa26のロード信号入力端子LIに入力される。
【0106】
又、Y位置補正データ記憶回路23は、5ビットで構成される補正データを、データ信号に対応して4992個記憶することができるように、例えば、4992×5ビットのラッチ回路で構成することができる。そして、Y位置補正データ記憶回路23への補正データの書き込みは、シフトレジスタ21から並列に供給される4992個単位の信号に基づいて、前もって行うことができる。
【0107】
即ち、メモリ5内に格納された補正データが、プリンタ本体の制御回路又はプリントヘッド内の制御回路6により読み出されて制御回路6に与えられるとき、Y位置補正データ記憶回路23のみを書き込み状態としてシフトレジスタ21を介して補正データの各ビットを記憶する作業を5回繰り返すことによって書き込まれる。
【0108】
又、駆動用ICaが図10のように構成されるとき、ラッチ回路12は、第1の実施形態と異なり、シフトレジスタ11より出力される192ビットのデータ信号がパラレルに入力される192ビットの構成のラッチ回路1段で構成される。そして、選択回路15では、ラッチ回路12より与えられる192ビットのデータ信号を、Y位置補正データ記憶回路より与えられる192×4ビットの補正データで選択したタイミング制御回路14より供給される点灯タイミング信号EN1〜EN4に応じてドライブ回路16に出力する。
【0109】
Y位置補正データ記憶回路13は、4ビットで構成される補正データを、データ信号に対応して192個記憶することができるように、例えば、192×4ビットのラッチ回路で構成することができる。そして、Y位置補正データ記憶回路13への補正データの書き込みは、シフトレジスタ11から並列に供給される192個単位の信号に基づいて、前もって行うことができる。
【0110】
即ち、メモリ5内に格納された補正データta〜tdが、プリンタ本体の制御回路又はプリントヘッド内の制御回路6により読み出されて駆動用ICaに与えられるとき、Y位置補正データ記憶回路13のみを書き込み状態としてシフトレジスタ11を介して補正データの各ビットを記憶する作業を4回繰り返すことによって書き込まれる。
【0111】
以下に図10を参照して、このように構成される駆動用ICaの詳細な構成について説明する。尚、図10は、説明を簡単にするために出力端子DO1に基づいた回路ブロック図を示し、他の出力端子DO2〜DO192については同様となるため省略する。
【0112】
ラッチ回路12は、192ビットのデータ信号を格納することができるラッチ回路であり、シフトレジスタ11に格納された192ビットのデータ信号が、ロード信号LOADに応じて与えられる。又、このラッチ回路12に格納された192ビットのデータ信号が、ロード信号LOADに応じて、選択回路15に同時に送出される。そして、この選択回路15は、4つのANDゲートG11〜G14と1つのORゲートG15で構成されたゲート回路がそれぞれ192組構成される。
【0113】
又、この選択回路15は、遅延制御回路18で生成された点灯タイミング信号EN1〜EN4のいずれか1つの信号に応じてドライブ回路16にデータ信号を送出するために、ラッチ回路12から出力されるデータ信号とORゲートG15の出力とが入力されるANDゲートG7を192個有する。尚、シフトレジスタ11、ドライブ回路16、電流供給回路17、及び遅延制御回路18については、第1の実施形態(図4)と同様になる。
【0114】
即ち、Y位置補正データ記憶回路13より出力される4ビットの補正データta〜tdがそれぞれ、4つのANDゲートG11〜G14に入力される。そして、このANDゲートG11〜G14には、遅延制御回路18で生成された点灯タイミング信号EN1〜EN4がそれぞれ入力される。ORゲートG15には、ANDゲートG11〜G14からの出力が入力され、補正データta〜tdの内、ハイとなる補正データが入力されたANDゲートからの出力がORゲートG15の出力となる。そして、ラッチ回路12から出力されるデータ信号が、補正データta〜tdによって選択された点灯タイミング信号EN1〜EN4に応じて、ANDゲートG7を介して電流増幅回路16aに送出される。
【0115】
このように構成される制御回路6及び駆動用ICa1〜ICa26が設けられた光プリントヘッドの動作について、図7、図11及び図12を参照して説明する。図11は、制御回路の動作を示すタイミングチャートであり、図12は、駆動用ICの動作を示すタイミングチャートである。
【0116】
まず、制御回路6の動作について、図11のタイミングチャートを参照して、説明する。第1の実施形態と同様にして得られた補正データda〜deが、例えば、電源投入されたときなどにおいて、プリンタ本体の制御回路又はプリントヘッド内の制御回路6によってメモリ5より読み出されて、シフトレジスタ21を介してY位置補正データ記憶回路23に格納される。このようにして、メモリ5に格納された補正データが書き込まれると、まず、設定信号SETがローからハイとなって、Y位置補正データ記憶回路23への書き込みを禁止する。
【0117】
そして、1ライン分(4992ビット)のデータ信号が4ビット毎に順次与えられ、これがクロックCLKに同期して、制御回路6のシフトレジスタ21に取り込まれる。このクロックCLKが1248回入力されたとき、シフトレジスタ21に、1ライン目のデータ信号が格納される。このようにして、1ライン目のデータ信号が、シフトレジスタ21に格納されると、クロックCLKが停止し、ハイのロード信号LOADが与えられる。
【0118】
このロード信号LOADが与えられると、シフトレジスタ21に格納された1ライン目のデータ信号が、ラッチ回路22aに書き込まれる。このラッチ回路22aに書き込まれたデータ信号は、補正データdaが与えられるANDゲートG1及びORゲートG6を介して、シフトレジスタ25に入力される。よって、ラッチ回路22aに格納された1ライン目のデータ信号の内、補正データdaが与えられた位置(基準位置付近)の発光部に与えるデータ信号が、ラッチ回路22aよりシフトレジスタ25に入力される。
【0119】
そして、ロード信号LOADをローにした後、再び、1248回分のクロックCLKの入力を開始すると、シフトレジスタ25に格納された1ライン目の基準位置付近の発光部に与えるデータ信号が、4ビット毎に、データ出力端子SO0〜SO3より駆動用ICa26のデータ入力端子SI0〜SI3に出力される。よって、駆動用ICa1,ICa2,…,ICa26のシフトレジスタ11に、それぞれ、選択された1ライン目のデータ信号の内、1〜192番目、193〜384番目、…、4801〜4992番目のデータ信号が格納される。又、このとき、シフトレジスタ21に2ライン目のデータ信号が与えられる。
【0120】
そして、再度、ハイのロード信号LOADを与えることで、ラッチ回路22aに格納された1ライン目のデータ信号をラッチ回路22bに書き込むとともに、シフトレジスタ21に格納された2ライン目のデータ信号をラッチ回路22aに書き込む。ラッチ回路22aに書き込まれた2ライン目のデータ信号は、補正データdaが与えられるANDゲートG1及びORゲートG6を介して、又、ラッチ回路22bに書き込まれた1ライン目のデータ信号は、補正データdbが与えられるANDゲートG2及びORゲートG6を介して、それぞれ、シフトレジスタ25に入力される。
【0121】
よって、2ライン目の基準位置付近に存在する発光部と1ライン目の基準位置から1ラインずれた位置に存在する発光部とに与えるデータ信号がシフトレジスタ25に格納される。このシフトレジスタ25に格納されたデータ信号は、再びクロックCLKが与えられたときに、4ビット毎に、データ出力端子SO0〜SO3より駆動用ICa26のデータ入力端子SI0〜SI3に出力される。
【0122】
その後、クロックCLK及びロード信号LOADがそれぞれ、上述の動作を繰り返すことによって、まず、ラッチ回路22a,22b,22cのそれぞれに、3ライン目、2ライン目、1ライン目のデータ信号が格納される。そして、1ライン目の基準位置から略2ラインずれた位置の発光部、2ライン目の基準位置から略1ラインずれた位置の発光部、及び、3ライン目の基準位置付近に存在する発光部それぞれに対して与えられるデータ信号が、シフトレジスタ25に格納される。
【0123】
次に、シフトレジスタ25に格納されたデータ信号が、データ出力端子SO0〜SO3より駆動用ICa26のデータ入力端子SI0〜SI3に出力されると、ラッチ回路22a,22b,22c,22dのそれぞれに、4ライン目、3ライン目、2ライン目、1ライン目のデータ信号が格納される。そして、1ライン目の基準位置から略3ラインずれた位置の発光部、2ライン目の基準位置から略2ラインずれた位置の発光部、3ライン目の基準位置から略1ラインずれた位置の発光部、及び、4ライン目の基準位置付近に存在する発光部それぞれに対して与えられるデータ信号が、シフトレジスタ25に格納される。
【0124】
次に、シフトレジスタ25に格納されたデータ信号が、データ出力端子SO0〜SO3より駆動用ICa26のデータ入力端子SI0〜SI3に出力されると、ラッチ回路12a,12b,12c,12d,12eのそれぞれに、5ライン目、4ライン目、3ライン目、2ライン目、1ライン目のデータ信号が格納される。そして、1ライン目の基準位置から略4ラインずれた位置の発光部、2ライン目の基準位置から略3ラインずれた位置の発光部、3ライン目の基準位置から略2ラインずれた位置の発光部、4ライン目の基準位置から略1ラインずれた位置の発光部、及び、5ライン目の基準位置付近に存在する発光部それぞれに対して与えられるデータ信号が、シフトレジスタ25に格納される。
【0125】
制御回路6において、このような動作が繰り返されることによって、駆動用ICa1〜a26に、補正データda〜deに基づいたライン分毎のY曲がり補正が行われたデータ信号が与えられることとなる。即ち、発光部#1〜#17において、図7(a)のようなY位置のずれがある場合に、発光部#8に与える1ライン目のデータ信号が制御回路6のシフトレジスタ25より出力されるとき、発光部#5〜#7,#9,#10に与える2ライン目のデータ信号、発光部#3,#4,#11,#12に与える3ライン目のデータ信号、発光部#1,#2,#13,#14に与える4ライン目のデータ信号、及び発光部#15〜#17に与える5ライン目のデータ信号がともに出力される。よって、この制御回路6より出力されるデータ信号を用いて発光部#1〜#17を点灯させたとき、図7(c)のように、Y曲がり補正が成される。
【0126】
次に、駆動用ICa1〜a26の動作について、図12のタイミングチャートを参照して、説明する。第1の実施形態と同様にして得られた補正データta〜tdが、例えば、電源投入されたときなどにおいて、プリンタ本体の制御回路又はプリントヘッド内の制御回路6によってメモリ5より読み出されて、シフトレジスタ11を介してY位置補正データ記憶回路13に格納される。このようにして、メモリ5に格納された補正データが書き込まれると、まず、設定信号SETがローからハイとなって、Y位置補正データ記憶回路13への書き込みを禁止する。
【0127】
そして、端に位置する駆動用ICa26のデータ入力端子SI0〜SI3に1ライン分(4992ビット)のデータ信号が4ビット毎に順次与えられ、これがクロックCLKに同期して、駆動用ICa1〜ICa26のシフトレジスタ11に取り込まれる。そして、1248回目のクロックCLKが入力されたとき、駆動用ICa1,ICa2,…,ICa26のシフトレジスタ11に、それぞれ、5つの連続したラインから選択されたデータ信号の内、1〜192番目、193〜384番目、…、4801〜4992番目のデータ信号が格納される。このようにして、5つの連続したラインから選択されたデータ信号が、駆動用ICa1〜ICa26のシフトレジスタ11に格納されると、クロックCLKが停止し、ハイのロード信号LOADが与えられる。
【0128】
このロード信号LOADが与えられると、駆動用ICa1〜ICa26において、シフトレジスタ11に格納されたデータ信号が、ラッチ回路12に書き込まれる。このラッチ回路12に書き込まれたデータ信号は、ANDゲートG7に入力される。そして、ロード信号LOADをローにした後、再び、クロックCLKの入力を開始するとともに、所定期間ハイとなるパルス信号となるタイミング信号ENを与える。このとき、図5で説明したように、点灯タイミング信号EN1〜EN4が、EN1,EN2,EN3,EN4の順に遅延制御回路18より出力される。
【0129】
よって、まず、点灯タイミング信号EN1が、補正データtaが与えられるANDゲートG11とORゲートG15を介してANDゲートG7に与えられるため、各ラインの基準位置付近に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。次に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN2が、補正データtbが与えられるANDゲートG12とORゲートG15を介してANDゲートG7に与えられるため、各ラインの基準位置から(1/4)Lずれた位置に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。
【0130】
次に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN3が、補正データtcが与えられるANDゲートG13とORゲートG15を介してANDゲートG7に与えられるため、各ラインの基準位置から(1/2)Lずれた位置に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。
【0131】
最後に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN4が、補正データtdが与えられるANDゲートG14とORゲートG15を介してANDゲートG7に与えられるため、各ラインの基準位置から(3/4)Lずれた位置に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。更に、このとき、クロックCLKに同期して、駆動用ICaのシフトレジスタ11に次に制御回路6より出力されるデータ信号が取り込まれる。
【0132】
駆動用ICa1〜a26において、このような動作が繰り返されることによって、各ラインの領域毎のY曲がり補正を行って、各発光部#1〜#4992の発光動作を制御することができる。
【0133】
即ち、図7(a)のように発光部#1〜#17に与えられるデータ信号が制御回路6で補正された場合に、発光部#8に与える1ライン目のデータ信号が制御回路6より与えられてラッチ回路12に格納されると、まず、点灯タイミング信号EN1が遅延制御回路18より出力されるとき、発光部#8に1ライン目のデータ信号が、発光部#5,#10に2ライン目のデータ信号が、発光部#3,#12に3ライン目のデータ信号が、発光部#1,#14に4ライン目のデータ信号が、発光部#17に5ライン目のデータ信号が、それぞれ与えられる。
【0134】
次に、遅延制御回路18より点灯タイミング信号EN1が送出された後にタイミングクロック1周期分遅延して点灯タイミング信号EN2が遅延制御回路18より出力されるとき、発光部#6に2ライン目のデータ信号が、発光部#16に5ライン目のデータ信号が、それぞれ与えられる。
【0135】
次に、遅延制御回路18より点灯タイミング信号EN2が送出された後にタイミングクロック1周期分遅延して点灯タイミング信号EN3が遅延制御回路18より出力されるとき、発光部#9に2ライン目のデータ信号が、発光部#4,#11に3ライン目のデータ信号が、発光部#2,#13に4ライン目のデータ信号が、それぞれ与えられる。
【0136】
最後に、遅延制御回路18より点灯タイミング信号EN3が送出された後にタイミングクロック1周期分遅延して点灯タイミング信号EN4が遅延制御回路18より出力されるとき、発光部#7に2ライン目のデータ信号が、発光部#15に5ライン目のデータ信号が、それぞれ与えられる。
【0137】
よって、この制御回路6により図7(c)のようにY曲がり補正が成されたデータ信号を用いて、駆動用ICaによって発光部#1〜#17を点灯させたとき、図7(e)のように、更に高精度なY曲がり補正が成される。又、制御回路でライン毎のY曲がり補正を行うことで、駆動用ICaの回路構成が簡単化されるため、第1の実施形態と比べて、駆動用ICaを小型化することができる。
<第3の実施形態>
本発明の第3の実施の形態について、図面を参照して説明する。図13は、本実施形態における光プリントヘッドに設けられた駆動用ICの内部構成を示すブロック回路図である。尚、図13において、図3に示す部分と同一の目的で使用する部分については、同一の符号を付し、その詳細な説明は省略する。
【0138】
本実施形態において、図2のような光プリントヘッドにおける駆動用ICaは、図13のブロック図のように、シフトレジスタ11と、タイミング制御回路14と、電流供給回路17と、シフトレジスタ11で取り込まれたデータ信号を192ビット単位毎に並列に取り込むとともにY方向に対して粗い補正を行って出力するラッチ回路31と、Y方向に対して細かい補正を行うためにドライブ回路33を制御する出力制御回路32と、ラッチ回路31から与えられるデータ信号と出力制御回路32によって制御される出力タイミングとに応じて出力端子DO1〜DO192に駆動信号を出力するドライブ回路33とを有する。
【0139】
駆動用ICaが図13のように構成されるとき、ラッチ回路31は、シリアルに5段接続された192ビット構成のラッチ回路と、各段のラッチ回路を各ビット毎に制御信号を与えるラッチ制御回路とで構成される。このラッチ回路31内に構成される各段のラッチ回路には、シフトレジスタ11より出力される192ビットのデータ信号がパラレルに入力される。更に、ラッチ制御回路には、各段のラッチ回路に対して、各ビット毎に制御信号を与えて、各段のラッチ回路内に設けられる後述する192ビット分のフリップフロップ回路それぞれの動作を制御するために、192×5ビットの補正データが格納される。
【0140】
よって、ラッチ回路31内の各段のラッチ回路が、ラッチ制御回路によって各ビット毎にラッチ動作が制御されるため、シフトレジスタ11から与えられるデータ信号が、ビット毎に異なるタイミングで遅延されて出力される。又、ラッチ回路31内の各段のラッチ回路のラッチ動作を制御するために、ラッチ制御回路に格納する補正データは、シフトレジスタ11を通じて、前もって書き込むことができる。
【0141】
出力制御回路32は、後述するように、各出力端子毎に出力タイミングを決定するための192ビット分の出力遅延カウンタと、各出力遅延カウンタに制御信号を与えるカウンタ制御回路とで構成される。各遅延カウンタがクロック4周期分までの遅延動作をそれぞれ行うので、カウンタ制御回路に192×4ビットの補正データが格納される。
【0142】
よって、出力制御回路32では、出力端子DO1〜DO192毎に設定されたタイミングで、各遅延カウンタより点灯タイミング信号ENが遅延されて、ドライブ回路33に出力される。この際、各タイミングは、カウンタ制御回路に格納された補正データによって決定される。又、カウンタ制御回路に格納する補正データは、シフトレジスタ11を通じて、前もって書き込むことができる。
【0143】
ドライブ回路33は、第1の実施形態と同様、出力端子に出力電流を与える電流増幅回路16aを192個有するとともに、第1の実施形態における駆動用ICa内の選択回路15に備えられたANDゲートG7を192個有する。ANDゲートG7には、ラッチ回路31から出力されるデータ信号と、出力制御回路32から出力される遅延された点灯タイミング信号とが入力される。
【0144】
このANDゲートG7の出力が電流増幅回路16aに与えられるため、ラッチ回路31から出力されるデータ信号が、出力制御回路32から出力される点灯タイミング信号に応じたタイミングで電流増幅回路16aに与えられる。よって、データ信号と点灯タイミング信号によって決定されるタイミングで、電流増幅回路16aより出力端子へ電流が出力される。
【0145】
このような駆動用ICaにおいて、ラッチ回路31及び出力制御回路32の詳細について、更に説明する。まず、ラッチ回路31の構成について、図14を参照して説明する。尚、図14は、説明を簡単にするために出力端子DO1に基づいて回路ブロック図を示し、他の出力端子DO2〜DO192については同様となるため省略する。
【0146】
図14のラッチ回路31において、ラッチ回路31a〜31eは、それぞれ、192個のフリップフロップ回路より構成され、各段のラッチ回路内のフリップフロップ回路が、各出力端子毎に直列に接続されることで、ラッチ回路31a〜31eが直列に接続される。よって、シフトレジスタ11からの192個のデータ信号が並列的にラッチ回路31a〜31eに与えられる。又、前述したように、各ラッチ回路31a〜31eに設けられたフリップフロップ回路それぞれに制御信号を与えるラッチ制御回路41が設けられる。このラッチ制御回路41は、192×5の制御信号を各フリップフロップ回路に与えるため、その制御信号となる192×5ビットの補正データが格納される。
【0147】
即ち、図14のように、出力端子DO1において、ラッチ回路31a〜31eそれぞれに、フリップフロップ回路f1〜f5が設けられる。そして、シフトレジスタ11からの出力端子DO1へのデータ信号がフリップフロップ回路f1に与えられ、フリップフロップ回路f1からの出力がフリップフロップ回路f2に与えられ、フリップフロップ回路f2からの出力がフリップフロップ回路f3に与えられ、フリップフロップ回路f3からの出力がフリップフロップ回路f4に与えられ、フリップフロップ回路f4からの出力がフリップフロップ回路f5に与えられる。そして、フリップフロップ回路f5からの出力が、ドライブ回路33のANDゲートG7に与えられる。
【0148】
このフリップフロップ回路f1〜f5は、図15のように、Dフリップフロップ42と、ORゲートG31,G32とによって構成される。シフトレジスタ11又は前段のラッチ回路におけるDフリップフロップ42の出力端子Qからの出力となるデータ信号が、Dフリップフロップ42の入力端子Dと、ORゲートG31の入力端子と、その入力が反転されるORゲートG32の入力端子とに与えられる。又、ラッチ制御回路41からの補正データがORゲートG31,G32それぞれの他方の入力端子に与えられ、ラッチ信号LATCHがDフリップフロップ42のクロック端子CKに与えられる。更に、ORゲートG31の出力がDフリップフロップ42のクリア端子CLRに与えられるとともに、ORゲートG32の出力がDフリップフロップ42のプリセット端子PRに与えられる。
【0149】
このとき、Dフリップフロップ42は、次のように動作する。クリア端子CLR及びプリセット端子PRにハイの信号が入力されるとき、Dフリップフロップ42は、クロック端子CKに入力されるラッチ信号LATCHに応じてラッチ動作を行う。クリア端子CLRにハイの信号が入力されるとともにプリセット端子PRにローの信号が入力されるとき、Dフリップフロップ42は、入力端子Dの入力のレベルに関係なく出力端子Qよりハイの信号を出力する。又、クリア端子CLRにローの信号が入力されるとともにプリセット端子PRにハイの信号が入力されるとき、Dフリップフロップ42は、入力端子Dの入力のレベルに関係なく出力端子Qよりローの信号を出力する。
【0150】
よって、ラッチ制御回路41からの制御信号となる補正データがハイのときは、ORゲートG31,G32の出力が共にハイとなる。そのため、Dフリップフロップ42のクリア端子CLR及びプリセット端子PRへの入力がハイとなり、Dフリップフロップ4はクロック端子CKへ入力されるラッチ信号LATCHに応じて、入力端子Dに入力されるデータ信号のラッチ動作を行う。
【0151】
又、ラッチ制御回路41からの制御信号となる補正データがローであるとともに、Dフリップフロップ42の入力端子Dに入力されるデータ信号がハイであるとき、ORゲートG31からクリア端子CLRへの入力がハイとなるとともにORゲートG32からプリセット端子PRへの入力がローとなる。よって、Dフリップフロップ42の出力端子Qからの出力がハイとなり、Dフリップフロップ42の入力端子Dに入力されたデータ信号と同じレベルの信号が出力される。
【0152】
又、ラッチ制御回路41からの制御信号となる補正データ及びDフリップフロップ42の入力端子Dに入力されるデータ信号が共にローであるとき、ORゲートG31からクリア端子CLRへの入力がローとなるとともにORゲートG32からプリセット端子PRへの入力がハイとなる。よって、Dフリップフロップ42の出力端子Qからの出力がローとなり、Dフリップフロップ42の入力端子Dに入力されたデータ信号と同じレベルの信号が出力される。
【0153】
即ち、ラッチ制御回路41から出力される補正データがハイの時、この補正データが与えられるフリップフロップ回路f(フリップフロップ回路f1〜f5に相当する)は、入力されるデータ信号に対して、ラッチ信号LATCHに応じたラッチ動作を行う。又、ラッチ制御回路41から出力される補正データがローの時、この補正データが与えられるフリップフロップ回路fは、入力されたデータ信号をそのまま出力するスルー動作を行う。
【0154】
又、このようなフリップフロップ回路f1〜f5を備えたラッチ回路31a〜31eに制御信号を与えるラッチ制御回路41は、補正データda〜deが格納される。よって、フリップフロップ回路f1〜f5それぞれに設けられたORゲートG31,G32に入力される補正データが、da〜deとなる。即ち、補正データ(da,db,dc,dd,de)の関係が、(H,L,L,L,L)となるとき、このような補正データがフリップフロップ回路f1〜f5に発光部位置では、ライン補正を行わない。尚、Hがハイに、Lがローに相当する。
【0155】
又、補正データが(H,H,L,L,L)となるとき、1ライン分のライン補正が、補正データが(H,H,H,L,L)となるとき、2ライン分のライン補正が、補正データが(H,H,H,H,L)となるとき、3ライン分のライン補正が、補正データが(H,H,H,H,H)となるとき、4ライン分のライン補正が、それぞれ施される。出力端子DO1〜DO192に対する、このような補正データda〜deが、シフトレジスタ11を通じて、ラッチ制御回路41に与えられ、ラッチ制御回路41内で格納される。
【0156】
次に、出力制御回路32の構成について、図16を参照して説明する。尚、図16は、説明を簡単にするために出力端子DO1に基づいて回路ブロック図を示し、他の出力端子DO2〜DO192については同様となるため省略する。
【0157】
図16の出力制御回路32において、出力遅延カウンタ51に点灯タイミング信号ENが入力されると、出力端子DO1のみに設定されたタイミングで、ドライブ回路33のANDゲートG7に出力する。この出力遅延カウンタ51は、出力端子DO1に対するもののみ図示しているが、実際は、出力端子DO2〜DO192についても設けられる。この出力遅延カウンタ51は、タイミングクロックECLKに同期して動作を行う。
【0158】
又、遅延カウンタ51は、カウンタ制御回路52から与えられる制御信号となる補正データによって、点灯タイミング信号ENに対する遅延動作を行う。更に、遅延カウンタ51のカウンタがそれぞれ、タイミングクロックECLK4周期分まで遅延を行うことが可能であるものとする。このとき、カウンタ制御回路52は、シフトレジスタ11を通じて、1チップの駆動用ICa共通の4ビットの補正データta〜tdが与えられ、192×4ビットの補正データが格納される。
【0159】
更に、出力遅延カウンタ51が、図15のような構成のフリップフロップ回路fa〜fdが直列に接続されて構成される。このとき、カウンタ制御回路52より、フリップフロップ回路fa〜fdのそれぞれに補正データta〜tdが制御信号として与えられる。
【0160】
よって、補正データ(ta,tb,tc,td)の関係が(H,L,L,L)となるとき、点灯タイミング信号ENが1周期分遅延されて出力される。同様に、点灯タイミング信号ENが、補正データ(ta,tb,tc,td)の関係が(H,H,L,L)となるとき、タイミングクロックECLK2周期分、又、補正データ(ta,tb,tc,td)の関係が(H,H,H,L)となるとき、タイミングクロックECLK3周期分、又、補正データ(ta,tb,tc,td)の関係が(H,H,H,H)となるとき、タイミングクロックECLK4周期分、それぞれ遅延されて出力される。
【0161】
このような4ビットの補正データta〜td192組分が、シフトレジスタ11を通じて、カウンタ制御回路52に与えられると、カウンタ制御回路52内に書き込まれる。
【0162】
このようなラッチ回路31と出力制御回路32が動作する際の、データ信号の遷移について、第1の実施形態と同様、図7を参照して説明する。尚、図7におけるda、db、dc、dd、deが、それぞれ、補正データ(da,db,dc,dd,de)の関係が(H,L,L,L,L)、(H,H,L,L,L)、(H,H,H,L,L)、(H,H,H,H,L)、(H,H,H,H,H)となることを示している。又、図7におけるta、tb、tc、tdが、それぞれ、補正データ(ta,tb,tc,td)の関係が(H,L,L,L)、(H,H,L,L)、(H,H,H,L)、(H,H,H,H)となることを示している。
【0163】
このとき、図7(a)のようなY位置のずれがある場合に、ラッチ回路31内の各段のラッチ回路31a〜31eがそれぞれ、ラッチ制御回路41から与えられる発光部#1〜#17それぞれに対する図7(b)のような補正データによって、動作制御される。即ち、ラッチ回路31の最終段となるラッチ回路31eから、ドライブ回路33に対して、発光部#8に与える1ライン目のデータ信号が出力されるとき、発光部#5〜#7,#9,#10に与える2ライン目のデータ信号、発光部#3,#4,#11,#12に与える3ライン目のデータ信号、発光部#1,#2,#13,#14に与える4ライン目のデータ信号、及び発光部#15〜#17に与える5ライン目のデータ信号がともに出力される。よって、ラッチ回路31より出力されるデータ信号を用いて発光部#1〜#17を点灯させたとき、図7(c)のように、Y曲がり補正が成される。
【0164】
又、出力制御回路32内の発光部#1〜#17に対する出力遅延カウンタ51がそれぞれ、カウンタ制御回路52より与えられる発光部#1〜#17それぞれに対する図7(d)のような補正データによって、動作制御される。即ち、出力制御回路32からドライブ回路33に対して、まず、発光部#1,#3,#5,#8,#10,#12,#14,#17に対する点灯タイミング信号ENが出力され、次に、発光部#6,#16に対する点灯タイミング信号ENが出力される。そして、発光部#2,#4,#9,#11,#13に対する点灯タイミング信号ENが出力され、最後に、発光部#7,#15に対する点灯タイミング信号ENが出力される。
【0165】
このように、ラッチ回路31及び出力制御回路32がそれぞれ、データ信号及び点灯タイミング信号をドライブ回路33に出力するため、まず、発光部#8に1ライン目のデータ信号が、発光部#5,#10に2ライン目のデータ信号が、発光部#3,#12に3ライン目のデータ信号が、発光部#1,#14に4ライン目のデータ信号が、発光部#17に5ライン目のデータ信号が、それぞれ与えられる。
【0166】
次に、タイミングクロックECLK1周期分遅延して、発光部#6に2ライン目のデータ信号が、発光部#16に5ライン目のデータ信号が、それぞれ与えられる。そして、更にタイミングクロックECLK1周期分遅延して、発光部#9に2ライン目のデータ信号が、発光部#4,#11に3ライン目のデータ信号が、発光部#2,#13に4ライン目のデータ信号が、それぞれ与えられる。最後に、更にタイミングクロックECLK1周期分遅延して、発光部#7に2ライン目のデータ信号が、発光部#15に5ライン目のデータ信号が、それぞれ与えられる。
【0167】
このように動作するラッチ回路31及び出力制御回路32を有する駆動用ICa1〜a26において、各信号は、第1の実施形態と同様、図8のように変化する。但し、本実施形態において、第1の実施形態と異なり、フリップフロップ回路fのラッチ動作とスルー動作を制御することで、ラッチ回路31の最終段のラッチ回路31eより各発光部に与えるデータ信号が出力されるとともに、出力制御回路32の各出力遅延カウンタから各発光部に与える点灯タイミング信号が出力される。よって、第1の実施形態のように、各発光部に与えるデータ信号及び点灯タイミング信号を選択するための選択回路を省略することができる。
【0168】
尚、第1〜第3の実施形態において、発光部の数を4992、駆動用ICの出力端子の数を192、Y位置の補正するライン数を5、各ライン間でY位置の補正を行う領域数を4としたが、それぞれの数量について限定するものではない。又、Y位置の補正するライン数及び領域数については、紙送り速度や発光素子の点滅スピードに応じて変化させる必要がある。又、紙送り速度や発光素子の点滅スピードに応じた異なる複数組の補正データをメモリ内に格納して、印字スピードの変更時などに適切な補正データの組を読み出して駆動用ICに転送するようにしても構わない。
【0169】
又、各発光部毎に点灯タイミングを変えることができるものとしたが、本発明はこれに限られるものでなく、複数の発光部群単位毎に、又は、駆動用IC単位毎に、点灯タイミングを変えることができるようにしても構わない。このように複数の発光部群毎に点灯タイミングが変えられるようにすることで、駆動用ICの回路構成を簡素なものとすることができる。
【0170】
又、Y位置補正データ以外に、各発光部の光量を均一にするために、予め求めた光量補正データを格納するための光量補正データ記憶回路を駆動用IC内に設けても構わない。このとき、各発光部毎にSビットの補正データが光量補正データ記憶回路に格納されるとき、駆動用ICにおいて、各発光部に電流を供給するための出力端子毎に、出力端子に電流供給するS個の電流増幅器を設けることで、Sビットの補正データに応じてS個の電流増幅器を動作させて、光量補正を行うことができる。
【0171】
又、駆動用ICの出力端子に対して発光部1つが接続された光プリントヘッドとしたが、例えば特開平6−163980号公報や特開平10−226102号公報などに示されるように、その一端が共通電極に接続されるn個の発光部を1群としてm群に分けるとともに、異なる群のm個の発光部の他端を個別電極に接続し、駆動用ICの出力端子を共通電極に接続されるものと、個別電極に接続されるものの2種類とすることで、時分割駆動を行うことができるようにしても構わない。
【0172】
又、データ信号を複数ビットで構成する場合などにおいては、それに応じてシフトレジスタやラッチ回路などの構成を変更することもでき、例えば、シフトレジスタをアドレス指定方式のメモリで構成することもできる。
【0173】
【発明の効果】
以上のように本発明の駆動用ICによれば、光プリントヘッドに設けられた発光素子の複数の発光部の結像位置ずれに応じて、各発光部の点灯タイミングを変更することができる。そして、このような駆動用ICが設けられた光プリントヘッドが印字する際に、その直線性を改善することができる。よって、本発明の光プリントヘッドを複数備えたカラータンデム方式のプリンタにおいて、色ずれの少ないカラー印字を得ることができる。更に、印字ライン周期毎に、異なるタイミングで発生する点灯タイミング信号が生成され、発光部の結像位置ずれに応じて、各発光部の点灯タイミングをそれぞれの点灯タイミング信号に同期させる。よって、その直線性の微調整を行うことが可能となり、高精度な補正を行うことができる。
【0174】
又、直線性を改善するために、従来のような機械的な調整や光学的な調整がほとんど不要となる。よって、組立工数が大幅に削減されるとともに、レンズや発光素子などの各部品について大まかな良否判定でよくなるので、光プリントヘッド及びこれが設けられたプリンタを高品質化で安価なものとすることができる。
【図面の簡単な説明】
【図1】光プリントヘッドの外観上面図。
【図2】本発明の光プリントヘッドの内部構成を示すブロック図。
【図3】本発明の光プリントヘッド内に設けられた駆動用ICの内部構成を示すブロック図。
【図4】第1の実施形態の光プリントヘッド内に設けられた駆動用ICの内部構成を示すブロック回路図。
【図5】遅延制御回路の動作を示すタイミングチャート。
【図6】遅延制御回路の内部構成を示すブロック回路図。
【図7】発光部の結像位置とY位置補正後の印字イメージの関係を示す図。
【図8】図4の駆動用ICの動作を示すタイミングチャート。
【図9】第2の実施形態の光プリントヘッド内に設けられた制御回路の要部構成を示すブロック回路図。
【図10】第2の実施形態の光プリントヘッド内に設けられた駆動用ICの内部構成を示すブロック回路図。
【図11】図9の制御回路の動作を示すタイミングチャート。
【図12】図10の駆動用ICの動作を示すタイミングチャート。
【図13】第3の実施形態の光プリントヘッド内に設けられた駆動用ICの内部構成を示すブロック回路図。
【図14】図13の駆動用IC内のラッチ回路の内部構成を示すブロック図。
【図15】フリップフロップ回路の内部構成を示すブロック回路図。
【図16】図13の駆動用IC内の出力制御回路の内部構成を示すブロック図。
【図17】従来の駆動用ICの内部構成を示すブロック回路図。
【図18】従来の光プリントヘッドの内部構成を示すブロック図。
【図19】従来の光プリントヘッドの動作を示すタイミングチャート。
【図20】従来の光プリントヘッドで印字後のY位置のずれを示す図。
【図21】従来の光プリントヘッドで印字後のY位置のずれを示す図。
【符号の説明】
1 発光素子
2 SLA
3 レンズホルダ
4a,4b 位置決めピン
5 メモリ
6 制御回路
a1〜a26 駆動用IC
【発明の属する技術分野】
本発明は、プリンタなどの記録ヘッドに用いられる光プリントヘッド及びこの光プリントヘッドに設けられた発光素子を駆動するための駆動用ICに係るもので、特にタンデム方式でカラー印字を行うプリンタに設けられる光プリントヘッド及びこの光プリントヘッドの発光素子を駆動するための駆動用IC。
【0002】
【従来の技術】
従来使用されている光プリントヘッドは、図17のように、複数の発光部(以下、本明細書内における「発光部」とは、請求の範囲における「素子」に相当する)で構成された発光素子と、データ信号を取り込むシフトレジスタ101と、シフトレジスタ101に取り込まれたデータ信号を並列に取り込むラッチ回路102と、発光素子を駆動するためのドライブ回路103と、ドライブ回路103に電流を供給するための電流供給回路104と、各部に所定のタイミング信号を供給するタイミング制御回路105とを備えた図18のような構成の複数の駆動用ICとを有する。今、光プリントヘッドに、図17のように、直列的に接続された26個の駆動用ICb1〜b26と、この26個の駆動用ICb1〜b26によって駆動される4992個の発光部#1〜#4992とが設けられているものとして、簡単に、従来の光プリントヘッドについて説明する。
【0003】
このような構成の光プリントヘッドにおいて、まず、駆動用ICbは、そのシフトレジスタ101内に、データ入力端子SI0〜SI3より入力される4ビットのデータ信号がクロックCLKに同期して取り込まれる。又、このシフトレジスタ101は、取り込んだ4ビットのデータ信号を、クロックCLKに同期してデータ出力端子SO0〜SO3から隣接した駆動用ICのデータ入力端子SI0〜SI3に対して出力する。
【0004】
このとき、クロック入力端子CIより入力されるクロックCLKは、バッファを介してクロック出力端子COより出力され、隣接した駆動用ICのクロック入力端子CIに入力される。よって、図19のように、1248回目のクロックCLKが入力されたとき、26個の駆動用ICb1〜b26のシフトレジスタ101には、4992個のデータ信号が4×48(192)個毎、取り込まれる。
【0005】
このように、4992個のデータ信号が取り込まれると、次に、ロード信号LOADが駆動用ICのロード信号入力端子LIに入力される。このロード信号LOADによって生成されるタイミング信号が、192ビットのラッチ回路102に与えられると、シフトレジスタ101に取り込まれた192個のデータ信号が格納される。
【0006】
このとき、ロード信号入力端子LIより入力されるロード信号LOADは、バッファを介してロード信号出力端子LOより出力され、隣接した駆動用ICのロード信号入力端子LIに入力される。よって、図19のように、ロード信号LOADが入力されたとき、26個の駆動用ICb1〜b26のシフトレジスタ101に取り込まれた各データ信号がラッチ回路102に格納される。
【0007】
このように、駆動用ICb1〜b26の各ラッチ回路102に192個ずつ格納された4992個のデータ信号に基づいて、ドライブ回路103がストローブ信号STBがローとなる期間に電流を端子DO1〜DO192へ流すことによって、発光部#1〜#4992が駆動し、1ライン分の印字が行われる。このようにドライブ回路103が動作を行っている間、ロード信号LOADをローとし、再び、クロックCLKを与えることによって、次のラインの取り込みが行われる。
【0008】
また、光プリントヘッドは、図1の上面図のように、複数の発光部で構成されるとともに中央部に配置された発光素子群1を覆うSLA(Self focusing Lens Array)2と、SLA2を固定するためのレンズホルダ3と、発光素子群1内の発光素子を構成する複数の発光部の位置を決定するための位置決め用ピン4a,4bとを有する。よって、発光素子群1を構成する各発光部は、位置決め用ピン4a,4bによって結ばれる直線上に配置されるように位置決めされる。
【0009】
【発明が解決しようとする課題】
このような光プリントヘッドが、従来より、プリンタなどに設けられることで、紙面への印字が行われているが、基板上に設けられる発光素子が配列されたLEDアレイの曲がりや、光プリントヘッドに設けられたレンズのレンズ光軸の曲がりや、このレンズ自身の曲がりによって、結像位置に曲がりが生じてしまう。今、X方向に発光素子が配列されるとき、このX方向に対し垂直となる方向をY方向とすると、このY方向に曲がりが生じる。以下、このY方向への曲がりを「Y曲がり」と呼ぶ。
【0010】
このようなY曲がりは、例として、図20及び図21のグラフに示されるような発光部のY方向における結像位置のずれである。更に、この結像位置のずれは、位置決めピン4a,4bによって結ばれる直線がY方向に対して斜めにずれることによっても発生する。
【0011】
このY曲がりによる影響はカラー印字を行うために複数の光プリントヘッドが設けられたタンデム方式のプリンタなどにおいて、大きく印字の品位が低下するという問題があった。又、このような印字の品位の低下を抑制するために、光プリントヘッドの良否選択や、レンズの調整及び良否選択などが必要となるため、光プリントヘッドやこの光プリントヘッドが備えられるプリンタに係るコストが大きくなる。
【0012】
このような問題を鑑みて、本発明は、光プリントヘッドの機械的又は光学的な曲がりによって生じる結像位置のずれを補正するための駆動用IC及びこの駆動用ICを備えた光プリントヘッドを提供することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するために、本発明の駆動用ICは、請求項1に記載するように、素子駆動用の駆動用ICにおいて、1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の素子を駆動させるための駆動信号を生成する駆動回路と、x組の前記データ信号群それぞれが格納されるx段のラッチ回路と、前記素子毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために、1又は2入力のタイミング信号を遅延させて、y個の点灯タイミング信号を生成する遅延制御回路と、前記素子毎に対応するデータ信号を、前記x段のラッチ回路から選択し、n個のデータ信号によって1組のデータ信号群を形成するとともに、該1組のデータ信号群を構成する各データ信号を前記遅延制御回路から与えられる前記y個の点灯タイミング信号に応じて前記駆動回路に送出する選択回路と、を有することを特徴とする。
【0014】
このような駆動用ICでは、n個のデータ信号に基づいて、n個の素子を駆動するための駆動信号を生成する際、各素子を正常に駆動させるために、x段のラッチ回路に格納されたx組のデータ信号から各素子毎に対応したn個のデータ信号が選択回路によって選択されることで、1組のデータ信号群が得られる。この選択回路で選択されて得た1組のデータ信号群を構成するデータ信号を、それぞれに対応された点灯タイミング信号に応じて駆動回路に与えて駆動信号を生成し、出力することによって、各素子を正常に動作させることができる。このとき生成される駆動信号は、各素子に対して1対1となるような信号でも構わないし、時分割駆動させるための信号でも構わない。
【0015】
又、このような駆動用ICにおいて、請求項2に記載するように、前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出するシフトレジスタを備えるとともに、前記x段の各ラッチ回路が、後段に接続されるラッチ回路に対して、n個のデータ信号を並列的に送出するようにしても構わない。このとき、シフトレジスタを、1ビット毎にデータ信号が時系列的に入力されるものとしても構わないし、複数ビット毎にデータ信号が入力されるものとしても構わない。
【0016】
又、請求項3に記載するように、前記各素子の駆動タイミングを記憶する記憶回路を備えるとともに、前記記憶回路に記憶された前記駆動タイミングに応じて、前記n個のデータ信号が前記x段のラッチ回路より選択され、該選択されたn個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定される。このとき、例えば、その駆動タイミングが遅く設定された素子ほど後段のラッチ回路よりデータ信号を選択するようにすることができ、又、更に、選択されたデータ信号の内、その駆動タイミングが遅く設定された素子ほど遅いタイミングで発生される点灯タイミング信号に応じて動作させることができる。
【0017】
又、請求項4に記載の駆動用ICは、素子駆動用の駆動用ICにおいて、1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の素子を駆動させるための駆動信号を生成する駆動回路と、前記データ信号を格納するx段のラッチ回路と、前記素子毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために、1又は2入力のタイミング信号を遅延させて、y個の点灯タイミング信号を生成し、前記x段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記素子の駆動動作のタイミングを制御する出力制御回路と、を有し、前記各素子毎に、前記ラッチ回路でラッチされる段数を設定することによって、前記x段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ出力される各データ信号のタイミングが設定されることを特徴とする。
【0018】
このような駆動用ICでは、n個のデータ信号に基づいて、n個の素子を駆動するための駆動信号を生成する際、各素子を正常に駆動させるために、x段のラッチ回路それぞれについて、各データ信号毎に、ラッチさせるか、又は、ラッチさせずに後段に送出させるかを設定することで、最終段のラッチ回路より1組のデータ信号群が得られる。この得られた1組のデータ信号群を構成するデータ信号が駆動回路に与えられると、駆動回路において、出力制御回路で設定された各データ信号に対応した点灯タイミング信号に応じたタイミングで、駆動信号が生成されることによって、各素子を正常に動作させることができる。このとき生成される駆動信号は、各素子に対して1対1となるような信号でも構わないし、時分割駆動させるための信号でも構わない。
【0019】
又、このような駆動用ICにおいて、請求項5に記載するように、前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出するシフトレジスタを備えるとともに、前記x段の各ラッチ回路が、後段のラッチ回路に対して、各データ信号毎に、そのデータ信号をラッチした後に送出するか、ラッチせずに後段のラッチ回路に送出するかが設定されるようにしても構わない。このとき、シフトレジスタを、1ビット毎にデータ信号が時系列的に入力されるものとしても構わないし、複数ビット毎にデータ信号が入力されるものとしても構わない。
【0020】
又、請求項6に記載するように、前記n個の素子が発光素子を構成するn個の発光部であるとともに、該複数の発光部が一列に配されているとき、前記選択回路において、前記n個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づいて、前記各発光部に対応するデータ信号が選択されるようにしても構わない。よって、機械的又は光学的な要因による各発光部の結像位置のY曲がりを補正して、直線性を改善することができる。
【0021】
又、請求項7に記載するように、前記駆動用ICが光プリントヘッド内に備えられた前記発光素子の発光部を駆動するための駆動用ICであるとともに、前記光プリントヘッドを使用したプリンタの印字方向を下側とし、前記複数の発光部の内、最も下側に位置する発光部の結像位置を基準位置としたとき、前記印字方向において前記基準位置より離れた位置を結像位置とする発光部に対応したデータ信号ほど、後段のラッチ回路より選択される、又は、後段のラッチ回路までラッチされるようにしても構わない。
【0022】
このとき、例えば、発光部が一回点灯する毎に、ラッチ回路内のデータ信号が後段のラッチ回路に遷移するようにして1ライン毎の補正を行う場合、一回目の点灯時には、1ライン目のデータ信号の内、その結像位置が基準位置となる発光部に対応するデータ信号が選択される。そして、2回目の点灯時には、1ライン目のデータ信号の内、その結像位置が基準位置から1ライン分ずれた位置となる発光部に対応するデータ信号と、2ライン目のデータ信号の内、その結像位置が基準位置となる発光部に対応するデータ信号が選択される。このような動作が繰り返し行われることによって、結像位置のずれによるY曲がりの発生を抑え、直線性を改善することができる。
【0023】
又、請求項8に記載するように、前記y個の点灯タイミング信号が、印字ライン周期毎に発生するようにして、各発光部の発光タイミングをずらすことによって、より高精度なY曲がり補正を行うことができる。このとき、請求項9に記載するように、前記発光部の結像位置が、該結像位置より印字方向の下側に位置するとともに最も近い位置にある印字ラインに対してより離れた位置にある前記発光部ほど、前記印字ライン周期においてより遅いタイミングで発生される前記点灯タイミング信号に応じたタイミングで、前記駆動回路が駆動させることで、より高い精度で、直線性を改善することができる。
【0024】
請求項10に記載の駆動用ICは、請求項1〜請求項9のいずれかに記載の駆動用ICにおいて、前記y個の点灯タイミング信号が、重なり合う期間を有することを特徴とする。
【0025】
請求項11に記載の光プリントヘッドは、n個の発光部を有する発光素子と、1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、x組の前記データ信号群それぞれが格納されるx段のラッチ回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために1又は2入力のタイミング信号を遅延させてy個の点灯タイミング信号を生成する遅延制御回路と、前記発光部毎に対応するデータ信号を、前記x段のラッチ回路から選択し、n個のデータ信号によって1組のデータ信号群を形成するとともに、該1組のデータ信号群を構成する各データ信号を前記遅延制御回路から与えられる前記y個の点灯タイミング信号に応じて前記駆動回路に送出する選択回路と、を備える駆動用ICと、を有することを特徴とする。
【0026】
このような光プリントヘッドにおいて、請求項12に記載するように、前記駆動用ICにおいて、前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出するシフトレジスタが設けられるとともに、前記x段の各ラッチ回路が、後段に接続されるラッチ回路に対して、n個のデータ信号を並列的に送出するようにしても構わない。
【0027】
又、請求項13に記載するように、前記n個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、前記駆動用ICにおいて、前記メモリから読み出された前記駆動タイミングを記憶する記憶回路が設けられるとともに、前記記憶回路に記憶された前記駆動タイミングに応じて、前記n個のデータ信号が前記x段のラッチ回路より選択され、該選択されたn個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定されるようにしても構わない。
【0028】
このようにすることで、フラッシュメモリなどの不揮発性のメモリに格納された駆動用タイミングを、電源投入時などの設定変更時に、駆動用IC内の記憶回路に書き込むことによって、初期設定を行うことができる。
【0029】
請求項14に記載の光プリントヘッドは、n個の発光部を有する発光素子と、1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、前記データ信号を格納するx段のラッチ回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために1又は2入力のタイミング信号を遅延させてy個の点灯タイミング信号を生成し前記x段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記各発光部の駆動動作のタイミングを制御する出力制御回路と、を備え、前記各発光部毎に、前記ラッチ回路でラッチされる段数を設定することによって、前記x段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ出力される各データ信号のタイミングが設定される駆動用ICと、有することを特徴とする。
【0030】
このような光プリントヘッドにおいて、請求項15に記載するように、前記駆動用ICにおいて、前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出するシフトレジスタが設けられるとともに、前記x段の各ラッチ回路が、後段のラッチ回路に対して、各データ信号毎に、そのデータ信号をラッチした後に送出するか、ラッチせずに後段のラッチ回路に送出するかが設定されるようにしても構わない。
【0031】
又、請求項16に記載するように、前記n個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、前記駆動用ICにおいて、前記記憶回路に記憶された前記駆動タイミングに応じて、前記n個のデータ信号毎の前記x段のラッチ回路同士における受け渡し動作が設定されるとともに、前記最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記発光部毎の駆動動作のタイミングが設定されるようにしても構わない。
【0032】
このようにすることで、フラッシュメモリなどの不揮発性のメモリに格納された駆動用タイミングを、電源投入時などの設定変更時に、駆動用ICの初期設定を行うことができる。
【0033】
請求項17に記載の光プリントヘッドは、n個の発光部を有する発光素子と、n個のデータ信号で構成されるx組のデータ信号群それぞれが格納されるx段のラッチ回路と、前記発光部毎に対応するデータ信号を前記x段のラッチ回路から選択するとともに選択したn個のデータ信号によって1組のデータ信号群を形成する第1選択回路と、該第1選択回路で選択されたデータ信号を一時記憶するとともに順に外部に出力する第1シフトレジスタと、を備える制御回路と、1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために1又は2入力のタイミング信号を遅延させてy個の点灯タイミング信号を生成する遅延制御回路と、前記制御回路から送出される前記発光部毎に対応するデータ信号を前記遅延制御回路から与えられる前記y個の点灯タイミング信号に応じて前記駆動回路に送出する第2選択回路と、を備える駆動用ICと、を有することを特徴とする。
【0034】
このような光プリントヘッドにおいて、まず、制御回路で印字ライン毎の粗めのY曲がり補正が行われる。このように粗めのY曲がり補正が施されたデータ信号が駆動用ICに与えられると、駆動用ICにおいて、各発光部に与えるデータ信号の印字ライン周期内におけるタイミングの微調整が行われる。よって、駆動用ICにおいて、更に精度の高いY曲がり補正が施される。
【0035】
請求項18に記載するように、前記制御回路において、前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出する第2シフトレジスタが設けられるとともに、前記x段の各ラッチ回路が、後段に接続されるラッチ回路に対して、n個のデータ信号を並列的に送出するようにしても構わない。
【0036】
請求項19に記載するように、前記n個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、前記制御回路に、前記メモリから読み出された前記駆動タイミングを記憶する第1記憶回路が設けられ、前記駆動用ICに、前記メモリから読み出された前記駆動タイミングを記憶する第2記憶回路が設けられ、前記制御回路において、前記第1記憶回路に記憶された前記駆動タイミングに応じて、前記n個のデータ信号が前記x段のラッチ回路より選択され、前記駆動用ICにおいて、前記第2記憶回路に記憶された前記駆動タイミングに応じて、前記制御回路で選択されたn個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定されるようにしても構わない。
【0037】
このようにすることで、フラッシュメモリなどの不揮発性のメモリに格納された駆動用タイミングを、電源投入時などの設定変更時に、制御回路内の第1記憶回路及び駆動用IC内の第2記憶回路に書き込むことによって、初期設定を行うことができる。
【0038】
又、請求項20に記載するように、前記光プリントヘッドを使用したプリンタの印字方向を下側とし、前記複数の発光部の内、最も下側に位置する発光部の結像位置を基準位置としたとき、前記印字方向において前記基準位置より離れた位置を結像位置とする発光部に対応したデータ信号ほど、後段のラッチ回路より選択される、又は、後段のラッチ回路までラッチされるように、前記駆動タイミングが設定されるようにすることで、結像位置のずれによるY曲がりの発生を抑え、直線性を改善することができる。
【0039】
請求項21に記載するように、前記y個の点灯タイミング信号が、印字ライン周期毎に発生し、前記発光部の結像位置が、該結像位置より印字方向の下側に位置するとともに最も近い位置にある印字ラインに対してより離れた位置にある前記発光部ほど、前記印字ライン周期においてより遅いタイミングで発生される前記点灯タイミング信号に応じたタイミングで、前記駆動回路によって駆動されることで、より高い精度で直線性を改善することができる。又、請求項22に記載するように、前記y個の点灯タイミング信号が、重なり合う期間を有するようにすることで、点灯時間を長く設定できるために高速印刷に対応することが可能となる。
【0040】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。図1及び図2で示される構成は、後述する各実施の形態において、共通の構成である。そして、図1のように、発光部1、SLA2、レンズホルダ3、及び位置決めピン4a,4bを有する光プリントヘッドは、図2のブロック図で表されるような内部構成となる。
【0041】
図2のように、本実施形態の光プリントヘッドにおいて、発光素子群1が4992個の発光部#1〜#4992で構成され、この発光部#1〜#4992を192個毎に駆動させるための26個の駆動用ICa1〜ICa26が設けられる。また、発光部#1〜#4992のY方向の位置ずれに関するデータを格納するフラッシュメモリなどで構成されたメモリ5とを有する。又、メモリ5へのデータの読み出し及び書き込みや駆動用ICa1〜ICa26にデータを与えて動作制御を行う制御回路6を付け加えても良い。尚、以下の各実施形態では、駆動用ICが26個で、又、発光部が4992個で構成されるものを一例に挙げて説明する。
<第1の実施の形態>
本発明の第1の実施の形態について、図面を参照して説明する。図3及び図4は、本実施形態における光プリントヘッドに設けられた駆動用ICの内部構成を示すブロック回路図である。
【0042】
図2のような光プリントヘッドにおける駆動用ICa(図2の駆動用ICa1〜ICa26に相当する)は、図3のブロック図のように、データ入力端子SI0〜SI3より入力される4ビットのデータ信号を取り込む192ビットのシフトレジスタ11と、シフトレジスタ11で取り込まれたデータ信号を192ビット単位毎に並列に取り込むラッチ回路12と、Y方向の補正を行うための192組の補正データを格納するY位置補正データ記憶回路13とを有する。
【0043】
又、駆動用ICaは、各部に所定のタイミング信号を供給するタイミング制御回路14と、ラッチ回路12に格納されたデータ信号をY位置補正データ記憶回路13に格納された補正データに応じて選択する選択回路15と、選択回路15で選択されたデータ信号に応じて出力端子DO1〜DO192に駆動信号を出力するドライブ回路16と、ドライブ回路16に定電流を供給する電流供給回路17とを有する。
【0044】
更に、上述したように駆動用ICaが図3のように構成されるとき、ラッチ回路12は、192ビットの構成のラッチ回路をシリアルに5段接続された構成とされるとともに、ラッチ回路12内の各段のラッチ回路には、シフトレジスタ11又は前段のラッチ回路より出力される192ビットのデータ信号がパラレルに入力される。又、ラッチ回路12内の各段のラッチ回路より出力される192ビットのデータ信号が選択回路15に与えられる。
【0045】
そして、選択回路15では、ラッチ回路12より与えられる192×5ビットのデータ信号から、Y位置補正データ記憶回路13より与えられる192×9ビットの補正データの内の192×5ビットの補正データに応じて選択した192ビットのデータ信号を、残りの192×4ビットの補正データで選択したタイミング制御回路14より供給される点灯タイミング信号EN1〜EN4に応じてドライブ回路16に出力する。
【0046】
Y位置補正データ記憶回路13は、9ビットで構成される補正データを、データ信号に対応して192個記憶することができるように、例えば、192×9ビットのラッチ回路で構成することができる。そして、Y位置補正データ記憶回路13への補正データの書き込みは、シフトレジスタ11から並列に供給される192個単位の信号に基づいて、前もって行うことができる。
【0047】
即ち、メモリ5内に格納された補正データが、プリンタ本体の制御回路又はプリントヘッド内の制御回路6により読み出されて駆動用ICaに与えられるとき、Y位置補正データ記憶回路13のみを書き込み状態としてシフトレジスタ11を介して補正データの各ビットを記憶する作業を9回繰り返すことによって書き込まれる。
【0048】
以下に図4を参照して、このように構成される駆動用ICaの詳細な構成について説明する。尚、図4は、説明を簡単にするために出力端子DO1に基づいた回路ブロック図を示し、他の出力端子DO2〜DO192については同様となるため省略する。
【0049】
ラッチ回路12は、192ビットのデータ信号を格納することができるラッチ回路12a〜12eを有し、ラッチ回路12aにシフトレジスタ11に格納された192ビットのデータ信号が、ラッチ回路12bにラッチ回路12aに格納された192ビットのデータ信号が、ラッチ回路12cにラッチ回路12bに格納された192ビットのデータ信号が、ラッチ回路12dにラッチ回路12cに格納された192ビットのデータ信号が、ラッチ回路12eにラッチ回路12dに格納された192ビットのデータ信号が、ロード信号LOADに応じてそれぞれ与えられる。
【0050】
又、このラッチ回路12a〜12eのそれぞれに格納された192×5ビットのデータ信号が、ロード信号LOADに応じて、選択回路15に同時に送出される。このように192×5ビットのデータ信号が与えられる選択回路15は、出力端子DO1〜DO192のそれぞれに与えるための192ビットのデータ信号を選択するために、5つのANDゲートG1〜G5と1つのORゲートG6で構成されたゲート回路及び4つのANDゲートG11〜G14と1つのORゲートG15で構成されたゲート回路がそれぞれ192組構成される。
【0051】
この選択回路15は、遅延制御回路18で生成された点灯タイミング信号EN1〜EN4のいずれか1つの信号に応じてドライブ回路16にデータ信号を送出するために、ORゲートG6,G15それぞれからの出力が入力されるANDゲートG7を192個有する。又、ドライブ回路16は、電流供給回路17より供給される電流を増幅して出力端子DO1〜DO192それぞれに供給する192個の電流増幅器16aによって構成される。
【0052】
又、遅延制御回路18は、図5に波形を示すように、タイミング信号ENによって規定される期間をタイミングクロックECLKに応じて複数の期間に分割するための点灯タイミング信号EN1〜EN4を生成するための回路である。即ち、図6に示すように、タイミング信号EN及びタイミングクロックECLKが入力される4つの出力遅延カウンタ61〜64によって構成することができる。よって、この出力遅延カウンタ61〜64それぞれより図5のように、タイミングクロックECLK1周期毎に順に遅延された点灯タイミング信号EN1〜EN4が出力される。
【0053】
このように、遅延制御回路18は1つのタイミング信号ENに基づいて4つの点灯タイミング信号EN1〜EN4を生成する。すなわち、点灯タイミング信号の数よりも少数の信号線を用いて制御信号(タイミング信号)を供給するので、外部と接続する制御信号の端子の数を削減してICの小型化を図ることができるとともに、ワイヤボンド配線などの外部配線数を削減することができる。又、点灯タイミング信号EN1〜EN4がハイとなる期間が、タイミング信号ENがハイとなる期間とほぼ等しいため、各発光部の点灯時間を長く設定することができる。
【0054】
ここで、出力端子DO1に基づいて説明すると、Y位置補正データ記憶回路13より出力される5ビットの補正データda〜deがそれぞれ、5つのANDゲートG1〜G5に入力される。又、このANDゲートG1〜G5には、ラッチ回路12a〜12eからの出力端子DO1に与えるためのデータ信号が1ビット毎に入力される。ORゲートG6には、ANDゲートG1〜G5からの出力が入力され、補正データda〜deの内、ハイとなる補正データが入力されたANDゲートからの出力がORゲートG6の出力となる。
【0055】
又、Y位置補正データ記憶回路13より出力される4ビットの補正データta〜tdがそれぞれ、4つのANDゲートG11〜G14に入力される。そして、このANDゲートG11〜G14には、遅延制御回路18で生成された点灯タイミング信号EN1〜EN4がそれぞれ入力される。ORゲートG15には、ANDゲートG11〜G14からの出力が入力され、補正データta〜tdの内、ハイとなる補正データが入力されたANDゲートからの出力がORゲートG15の出力となる。そして、ORゲートG6,G15それぞれの出力がANDゲートG7に与えられ、補正データda〜deによって選択されたデータ信号が、補正データta〜tdによって選択された点灯タイミング信号EN1〜EN4に応じて、ANDゲートG7を介して電流増幅回路16aに送出される。
【0056】
シフトレジスタ11より出力されるデータ信号は、4ビット毎に、データ信号出力端子SO0〜SO3より出力されて、隣接する駆動用ICaの入力端子SI0〜SI3に入力される。又、クロック入力端子CIに入力されるクロックCLKがバッファB1を介してクロック出力端子COより出力されて、隣接する駆動用ICaのクロック入力端子CIに入力される。ロード信号入力端子LIに入力されるロード信号LOADは、バッファB2を介してロード信号出力端子LOより出力されて、隣接する駆動用ICaのロード信号入力端子LIに入力される。
【0057】
このように構成される駆動用ICa1〜ICa26が設けられた光プリントヘッドの動作について、図7及び図8を参照して説明する。図7は、発光部のY方向の結像位置と補正後の印字イメージを示す図であり、又、図8は、駆動用ICの動作を示すタイミングチャートである。
【0058】
まず、図7を参照して、簡単に説明する。尚、図7は、説明を簡単にするために、発光部数を17ドットとして説明する。又、紙送り方向(印字方向と反対の方向となる)を図7の矢印の方向とする。このとき、まず、各発光部#1〜#17の結像位置を、CCD(Charge Coupled Device)による位置計測や印字された直線の曲がりの計測などを用いて確認する。そして、このとき確認された各発光部#1〜#17の結像位置から、各発光部#1〜#17の点灯タイミングを表す補正データda〜de,ta〜tdを設定する。そして、設定された補正データda〜de,ta〜tdが制御回路6によってメモリ5に書き込まれる。
【0059】
即ち、まず、図7(a)のように発光部#1〜#17それぞれの結像位置が確認されるとともに、発光部#1〜#17の内その結像位置が最下部となる発光部#17が基準位置となるとき、図7(b)のように、発光部#15〜#17に対して補正データdaが、発光部#1,#2,#13,#14に対して補正データdbが、発光部#3,#4,#11,#12に対して補正データdcが、発光部#5〜#7,#9,#10に対して補正データddが、発光部#8に対して補正データdeが、それぞれ設定されてメモリ5に格納される。
【0060】
この補正データda〜deは、それぞれ、結像位置が基準位置付近であるものに対してdaが、結像位置が基準位置より略1ライン分紙送り方向にずれた位置であるものに対してdbが、結像位置が基準位置より略2ライン分紙送り方向にずれた位置であるものに対してdcが、結像位置が基準位置より略3ライン分紙送り方向にずれた位置であるものに対してddが、結像位置が基準位置より略4ライン分紙送り方向にずれた位置であるものに対してdeが与えられるようにして、設定される。
【0061】
このように設定されたライン毎のY位置補正を行うための補正データda〜deを用いてY位置補正が行われると、図7(a)のように確認される発光部#1〜#17の結像位置が、図7(c)のように補正される。しかしながら、図7(c)から明らかなように、ライン毎のY位置補正を行っても、まだ、基準位置における各発光部の結像位置のずれが完全に解消されていない。そこで、更に、基準位置と基準位置より略1ライン分紙送り方向にずれた位置との間を4領域に分け、各領域毎の結像位置のずれに対するY位置補正を行うための補正データta〜tdが設定される。尚、各ライン間の幅をLとする。
【0062】
即ち、図7(d)のように、発光部#1,#3,#5,#8,#10,#12,#14,#17に対して補正データtaが、発光部#6,#16に対して補正データtbが、発光部#2,#4,#9,#11,#13に対して補正データtcが、発光部#7,#15に対して補正データtdが、それぞれ設定されてメモリ5に格納される。
【0063】
この補正データta〜tdは、結像位置が基準位置付近であるものに対して補正データtaが、結像位置が基準位置より略(1/4)L紙送り方向にずれた位置であるものに対して補正データtbが、結像位置が基準位置より略(1/2)L紙送り方向にずれた位置であるものに対して補正データtcが、結像位置が基準位置より略(3/4)L紙送り方向にずれた位置であるものに対して補正データtdが与えられるようにして設定される。
【0064】
例えば、電源投入されたときなどにおいて、このようにメモリ5に格納された各発光部#1〜#17に対する補正データda〜de,ta〜tdが、プリンタ本体の制御回路又はプリントヘッド内の制御回路6によって読み出されて、駆動用ICaに与えられて、シフトレジスタ11を介してY位置補正データ記憶回路13に格納される。
【0065】
そして、まず、ラッチ回路12aに格納されたデータ信号が、補正データdaが与えられる出力端子DO15〜DO17のそれぞれに対して設けられたANDゲートG1及びORゲートG6を介して、ANDゲートG7に与えられる。このとき、遅延制御回路18より点灯タイミング信号EN1が送出されると、補正データtaが与えられる出力端子DO17に設けられたANDゲートG11の出力がハイとなり、このANDゲートG11の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO17に対して設けられた電流増幅回路16aに、ラッチ回路12aに格納されたデータ信号が与えられ、発光部#17に電流供給されて、基準位置付近の印字が行われる。
【0066】
又、遅延制御回路18より点灯タイミング信号EN1が送出された後にタイミングクロック1周期分遅延して点灯タイミング信号EN2が送出されると、補正データtbが与えられる出力端子DO16に設けられたANDゲートG12の出力がハイとなり、このANDゲートG12の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO16に対して設けられた電流増幅回路16aに、ラッチ回路12aに格納されたデータ信号が与えられ、発光部#16に電流供給されて、基準位置から(1/4)Lずれた位置の印字が行われる。そして、遅延制御回路18より点灯タイミング信号EN2が送出された後にタイミングクロック1周期分遅延して点灯タイミング信号EN3が送出される。
【0067】
その後、更に、遅延制御回路18より点灯タイミング信号EN3が送出された後にタイミングクロック1周期分遅延して点灯タイミング信号EN4が送出されると、補正データtdが与えられる出力端子DO15に設けられたANDゲートG14の出力がハイとなり、このANDゲートG14の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO15に対して設けられた電流増幅回路16aに、ラッチ回路12aに格納されたデータ信号が与えられ、発光部#15に電流供給されて、基準位置から(3/4)Lずれた位置の印字が行われる。このラインの印字が終了すると、ラッチ回路12aに格納されたデータ信号がラッチ回路12bに格納される。
【0068】
次に、基準位置から1ラインずれた位置の印字が行われるとき、ラッチ回路12bに格納されたデータ信号が、補正データdbが与えられる出力端子DO1,DO2,DO13,DO14のそれぞれに対して設けられたANDゲートG2及びORゲートG6を介して、ANDゲートG7に与えられる。このとき、遅延制御回路18より点灯タイミング信号EN1が送出されると、補正データtaが与えられる出力端子DO1,DO14に設けられたANDゲートG11の出力がハイとなり、このANDゲートG11の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO1,DO14に対して設けられた電流増幅回路16aに、ラッチ回路12bに格納されたデータ信号が与えられ、発光部#1,#14に電流供給されて、1ラインずれた位置の印字が行われる。
【0069】
又、遅延制御回路18より点灯タイミング信号EN2が送出された後に点灯タイミング信号EN3が送出されると、補正データtcが与えられる出力端子DO2,DO13それぞれに設けられたANDゲートG13の出力がハイとなり、このANDゲートG13の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO2,DO13に対して設けられた電流増幅回路16aに、ラッチ回路12bに格納されたデータ信号が与えられ、発光部#2,#13に電流供給されて、1ラインずれた位置から更に(1/2)Lずれた位置の印字が行われる。
【0070】
更に、遅延制御回路18より点灯タイミング信号EN4が送出されて、このラインの印字が終了すると、ラッチ回路12bに格納されたデータ信号がラッチ回路12cに格納される。
【0071】
次に、基準位置から2ラインずれた位置の印字が行われるとき、ラッチ回路12cに格納されたデータ信号が、補正データdcが与えられる出力端子DO3,DO4,DO11,DO12のそれぞれに対して設けられたANDゲートG3及びORゲートG6を介して、ANDゲートG7に与えられる。このとき、遅延制御回路18より点灯タイミング信号EN1が送出されると、補正データtaが与えられる出力端子DO3,DO12に設けられたANDゲートG11の出力がハイとなり、このANDゲートG11の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO3,DO12に対して設けられた電流増幅回路16aに、ラッチ回路12cに格納されたデータ信号が与えられ、発光部#3,#12に電流供給されて、2ラインずれた位置の印字が行われる。
【0072】
又、遅延制御回路18より点灯タイミング信号EN2が送出された後に点灯タイミング信号EN3が送出されると、補正データtcが与えられる出力端子DO4,DO11それぞれに設けられたANDゲートG13の出力がハイとなり、このANDゲートG13の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO4,DO11に対して設けられた電流増幅回路16aに、ラッチ回路12cに格納されたデータ信号が与えられ、発光部#4,#11に電流供給されて、2ラインずれた位置から更に(1/2)Lずれた位置の印字が行われる。
【0073】
更に、遅延制御回路18より点灯タイミング信号EN4が送出されて、このラインの印字が終了すると、ラッチ回路12cに格納されたデータ信号がラッチ回路12dに格納される。
【0074】
次に、基準位置から3ラインずれた位置の印字が行われるとき、ラッチ回路12dに格納されたデータ信号が、補正データddが与えられる出力端子DO5〜DO7,DO9,DO10のそれぞれに対して設けられたANDゲートG4及びORゲートG6を介して、ANDゲートG7に与えられる。このとき、遅延制御回路18より点灯タイミング信号EN1が送出されると、補正データtaが与えられる出力端子DO5,DO10に設けられたANDゲートG11の出力がハイとなり、このANDゲートG11の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO5,DO10に対して設けられた電流増幅回路16aに、ラッチ回路12dに格納されたデータ信号が与えられ、発光部#5,#10に電流供給されて、3ラインずれた位置の印字が行われる。
【0075】
又、遅延制御回路18より点灯タイミング信号EN2が送出されると、補正データtbが与えられる出力端子DO6に設けられたANDゲートG12の出力がハイとなり、このANDゲートG12の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO6に対して設けられた電流増幅回路16aに、ラッチ回路12dに格納されたデータ信号が与えられ、発光部#6に電流供給されて、3ラインずれた位置から更に(1/4)Lずれた位置の印字が行われる。
【0076】
又、遅延制御回路18より点灯タイミング信号EN3が送出されると、補正データtcが与えられる出力端子DO9に設けられたANDゲートG13の出力がハイとなり、このANDゲートG13の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO9に対して設けられた電流増幅回路16aに、ラッチ回路12dに格納されたデータ信号が与えられ、発光部#9に電流供給されて、3ラインずれた位置から更に(1/2)Lずれた位置の印字が行われる。
【0077】
更に、遅延制御回路18より点灯タイミング信号EN4が送出されると、補正データtdが与えられる出力端子DO7に設けられたANDゲートG14の出力がハイとなり、このANDゲートG14の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO7に対して設けられた電流増幅回路16aに、ラッチ回路12dに格納されたデータ信号が与えられ、発光部#7に電流供給されて、3ラインずれた位置から更に(3/4)Lずれた位置の印字が行われる。このラインの印字が終了すると、ラッチ回路12dに格納されたデータ信号がラッチ回路12eに格納される。
【0078】
最後に、基準位置から4ラインずれた位置の印字が行われるとき、ラッチ回路12eに格納されたデータ信号が、補正データdeが与えられる出力端子DO8に対して設けられたANDゲートG5及びORゲートG6を介して、ANDゲートG7に与えられる。このとき、遅延制御回路18より点灯タイミング信号EN1が送出されると、補正データtaが与えられる出力端子DO8に設けられたANDゲートG11の出力がハイとなり、このANDゲートG11の出力がORゲートG15を介して、ANDゲートG7に与えられる。よって、出力端子DO8に対して設けられた電流増幅回路16aに、ラッチ回路12eに格納されたデータ信号が与えられ、発光部#8に電流供給されて、4ラインずれた位置の印字が行われる。
【0079】
その後、点灯タイミング信号EN2〜EN4がそれぞれタイミングクロックECLK1周期分毎に遅延されて送出されると、最終的に、補正後の印字イメージが図7(e)のようになり、図7(c)と比べて、その直線性が大幅に改善される。
【0080】
このように、発光部#15〜#17に現在印字するラインのデータが、発光部#1,#2,#13,#14に現在印字するラインの1ライン前のデータが、発光部#3,#4,#11,#12に現在印字するラインの2ライン前のデータが、発光部#5〜#7,#9,#10に現在印字するラインの3ライン前のデータが、発光部#8に現在印字するラインの4ライン前のデータが、それぞれ与えられる。
【0081】
更に、上述のように各発光部#1〜#17に与えられようとされる各データは、点灯タイミング信号EN1が与えられたときに、発光部#1,#3,#5,#8,#10,#12,#14,#17に対して、点灯タイミング信号EN2が与えられたときに、発光部#6,#16に対して、点灯タイミング信号EN3が与えられたときに、発光部#2,#4,#9,#11,#13に対して、点灯タイミング信号EN4が与えられたときに、発光部#7,#15に対して、それぞれ与えられる。
【0082】
次に、この光プリンタヘッドの詳細な動作について、図8のタイミングチャートにより説明する。Y位置補正データ記憶回路13には、上述した動作が行われることによって、既にメモリ5に格納された補正データが書き込まれると、まず、設定信号SETがローからハイとなって、Y位置補正データ記憶回路13への書き込みを禁止する。
【0083】
そして、端に位置する駆動用ICa26のデータ入力端子SI0〜SI3に1ライン分(4992ビット)のデータ信号が4ビット毎に順次与えられ、これがクロックCLKに同期して、駆動用ICa1〜ICa26のシフトレジスタ11に取り込まれる。即ち、1番目、5番目、9番目、…のデータ信号が駆動用ICa26のデータ入力端子SI0に、2番目、6番目、10番目、…のデータ信号が駆動用ICa26のデータ入力端子SI1に、3番目、7番目、11番目、…のデータ信号が駆動用ICa26のデータ入力端子SI2に、4番目、8番目、12番目、…のデータ信号が駆動用ICa26のデータ入力端子SI3に、それぞれ、与えられる。
【0084】
そして、1248回目のクロックCLKが入力されたとき、駆動用ICa1,ICa2,…,ICa26のシフトレジスタ11に、それぞれ、1ライン目のデータ信号の内、1〜192番目、193〜384番目、…、4801〜4992番目のデータ信号が格納される。このようにして、1ライン目のデータ信号が、駆動用ICa1〜ICa26のシフトレジスタ11に格納されると、クロックCLKが停止し、ハイのロード信号LOADが与えられる。
【0085】
このロード信号LOADが与えられると、駆動用ICa1〜ICa26において、シフトレジスタ11に格納された1ライン目のデータ信号が、ラッチ回路12aに書き込まれる。このラッチ回路12aに書き込まれたデータ信号は、補正データdaが与えられるANDゲートG1及びORゲートG6を介して、ANDゲートG7に入力される。よって、ラッチ回路12aに格納された1ライン目のデータ信号の内、補正データdaが与えられた位置(基準位置付近)の発光部に与えるデータ信号が、ラッチ回路12aよりANDゲートG7に入力される。
【0086】
そして、ロード信号LOADをローにした後、再び、クロックCLKの入力を開始するとともに、所定期間ハイとなるパルス信号となるタイミング信号ENを与える。このとき、図5で説明したように、点灯タイミング信号EN1〜EN4が、EN1,EN2,EN3,EN4の順に遅延制御回路18より出力される。
【0087】
よって、まず、点灯タイミング信号EN1が、補正データtaが与えられるANDゲートG11とORゲートG15を介してANDゲートG7に与えられるため、1ライン目の基準位置付近に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。次に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN2が、補正データtbが与えられるANDゲートG12とORゲートG15を介してANDゲートG7に与えられるため、1ライン目の基準位置から(1/4)Lずれた位置に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。
【0088】
次に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN3が、補正データtcが与えられるANDゲートG13とORゲートG15を介してANDゲートG7に与えられるため、1ライン目の基準位置から(1/2)Lずれた位置に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。最後に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN4が、補正データtdが与えられるANDゲートG14とORゲートG15を介してANDゲートG7に与えられるため、1ライン目の基準位置から(3/4)Lずれた位置に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。更に、このとき、クロックCLKに同期して、駆動用ICaのシフトレジスタ11に2ライン目のデータ信号が取り込まれる。
【0089】
その後、2ライン目のデータ信号が駆動用ICaのシフトレジスタ11に格納されると、ハイのロード信号LOADを与えることによって、ラッチ回路12aに格納された1ライン目のデータ信号をラッチ回路12bに書き込むとともに、シフトレジスタ11に格納された2ライン目のデータ信号をラッチ回路12aに書き込む。ラッチ回路12aに書き込まれたデータ信号は、補正データdaが与えられるANDゲートG1及びORゲートG6を介して、ANDゲートG7に入力される。又、ラッチ回路12bに書き込まれたデータ信号は、補正データdbが与えられるANDゲートG2及びORゲートG6を介して、ANDゲートG7に入力される。
【0090】
よって、まず、点灯タイミング信号EN1が、補正データtaが与えられるANDゲートG11とORゲートG15を介してANDゲートG7に与えられるため、2ライン目の基準位置付近に存在する発光部と1ライン目の基準位置から1ラインずれた位置に存在する発光部とに与えるデータ信号がドライブ回路16に与えられる。次に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN2が、補正データtbが与えられるANDゲートG12とORゲートG15を介してANDゲートG7に与えられるため、2ライン目の基準位置から(1/4)Lずれた位置に存在する発光部と1ライン目の基準位置から1ライン及び(1/4)Lずれた位置に存在する発光部とに与えるデータ信号がドライブ回路16に与えられる。
【0091】
次に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN3が、補正データtcが与えられるANDゲートG13とORゲートG15を介してANDゲートG7に与えられるため、2ライン目の基準位置から(1/2)Lずれた位置に存在する発光部と1ライン目の基準位置から1ライン及び(1/2)Lずれた位置に存在する発光部とに与えるデータ信号がドライブ回路16に与えられる。
【0092】
最後に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN4が、補正データtdが与えられるANDゲートG14とORゲートG15を介してANDゲートG7に与えられるため、2ライン目の基準位置から(3/4)Lずれた位置に存在する発光部と1ライン目の基準位置から1ライン及び(3/4)Lずれた位置に存在する発光部とに与えるデータ信号がドライブ回路16に与えられる。更に、このとき、クロックCLKに同期して、駆動用ICaのシフトレジスタ11に3ライン目のデータ信号が取り込まれる。
【0093】
その後、クロックCLK、ロード信号LOAD、タイミング信号ENがそれぞれ、上述の動作を繰り返すことによって、まず、ラッチ回路12a,12b,12cのそれぞれに、3ライン目、2ライン目、1ライン目のデータ信号が格納される。そして、1ライン目の基準位置から略2ラインずれた位置の発光部、2ライン目の基準位置から略1ラインずれた位置の発光部、及び、3ライン目の基準位置付近に存在する発光部それぞれに対して、各ライン位置、各ラインから(1/4)Lずれた位置、各ラインから(1/2)Lずれた位置、各ラインから(3/4)Lずれた位置の順に、電流が供給される。
【0094】
次に、ラッチ回路12a,12b,12c,12dのそれぞれに、4ライン目、3ライン目、2ライン目、1ライン目のデータ信号が格納される。そして、1ライン目の基準位置から略3ラインずれた位置の発光部、2ライン目の基準位置から略2ラインずれた位置の発光部、3ライン目の基準位置から略1ラインずれた位置の発光部、及び、4ライン目の基準位置付近に存在する発光部それぞれに対して、各ライン位置、各ラインから(1/4)Lずれた位置、各ラインから(1/2)Lずれた位置、各ラインから(3/4)Lずれた位置の順に、電流が供給される。
【0095】
次に、ラッチ回路12a,12b,12c,12d,12eのそれぞれに、5ライン目、4ライン目、3ライン目、2ライン目、1ライン目のデータ信号が格納される。そして、1ライン目の基準位置から略4ラインずれた位置の発光部、2ライン目の基準位置から略3ラインずれた位置の発光部、3ライン目の基準位置から略2ラインずれた位置の発光部、4ライン目の基準位置から略1ラインずれた位置の発光部、及び、5ライン目の基準位置付近に存在する発光部それぞれに対して、各ライン位置、各ラインから(1/4)Lずれた位置、各ラインから(1/2)Lずれた位置、各ラインから(3/4)Lずれた位置の順に、電流が供給される。
【0096】
よって、このように5ライン分の発光が終了した時点で初めて、1ライン目の発光が完了する。その後、上述した動作が繰り返されることによって、2ライン目、3ライン目、…の発光が順次行われ、最終的に、静電写真型プリンタ1画面分の露光が行われる。
【0097】
このように、本実施形態では、駆動用ICa1〜a26において、ライン毎のY位置のずれとライン間の領域毎のY位置のずれに対する補正が同時に行われる。即ち、駆動用ICa1〜a26で、図7(a)のようなY位置のずれが、直接、図7(e)のように補正される。よって、高精度なY曲がり補正を行うことができる。
<第2の実施の形態>
本発明の第2の実施の形態について、図面を参照して説明する。図9は、本実施形態における光プリントヘッドに設けられた制御回路の要部の構成を示すブロック回路図である。図10は、本実施形態における光プリントヘッドに設けられた駆動用ICの内部構成を示すブロック回路図である。尚、図10において、図4に示す部分と同一の目的で使用する部分については、同一の符号を付し、その詳細な説明は省略する。又、本実施形態における駆動用ICは、その概略的なブロックは、第1の実施形態と同様、図3のようになる。
【0098】
本実施形態では、上述したように光プリントヘッドが図2のように構成されるとき、制御回路6に補正データda〜deが与えられて、まず、制御回路6において、駆動用ICa1〜a26に与えられるデータ信号に対するライン毎のY位置のずれに対する補正が行われる。そして、制御回路6で補正されたデータ信号は、更に、補正データta〜tdが与えられる駆動用ICa1〜a26において、ライン間の領域毎のY位置のずれに対する補正が行われる。
【0099】
この制御回路6は、図9のように構成される。尚、図9は、説明を簡単にするために発光部#1に基づいた回路ブロック図を示し、他の発光部#2〜#4992については同様となるため省略する。
【0100】
図9に示す制御回路6は、データ入力端子SI0〜SI3より入力される4ビットのデータ信号を取り込む4992ビットのシフトレジスタ21と、シフトレジスタ21で取り込まれたデータ信号を4992ビット単位毎に並列に取り込む5段のラッチ回路22と、Y方向の補正を行うための4992組の補正データを格納するY位置補正データ記憶回路23と、ラッチ回路22に格納されたデータ信号をY位置補正データ記憶回路23に格納された補正データに応じて選択する選択回路24と、選択回路24で選択されたデータ信号を取り込む4992ビットのシフトレジスタ25とを有する。
【0101】
そして、ラッチ回路22は、4992ビットのデータ信号を格納することができるラッチ回路22a〜22eを有し、ラッチ回路22aにシフトレジスタ21に格納された4992ビットのデータ信号が、ラッチ回路22bにラッチ回路22aに格納された4992ビットのデータ信号が、ラッチ回路22cにラッチ回路22bに格納された4992ビットのデータ信号が、ラッチ回路22dにラッチ回路22cに格納された4992ビットのデータ信号が、ラッチ回路22eにラッチ回路22dに格納された4992ビットのデータ信号が、ロード信号LOADに応じてそれぞれ与えられる。
【0102】
又、このラッチ回路22a〜22eのそれぞれに格納された4992×5ビットのデータ信号が、ロード信号LOADに応じて、選択回路24に同時に送出される。このように4992×5ビットのデータ信号が与えられる選択回路24は、駆動用ICa1〜a26のそれぞれに与えるための4992ビットのデータ信号を選択するために、5つのANDゲートG1〜G5と1つのORゲートG6で構成されたゲート回路が4992組構成される。
【0103】
そして、この選択回路24で選択された4992ビットのデータ信号が、シフトレジスタ25に与えられた後、一旦、格納される。又、シフトレジスタ25は、格納した4992ビットのデータ信号を、データ出力端子SO0〜SO3から、4ビット毎に、駆動用ICa26に出力する。
【0104】
即ち、発光部#1に対するデータ信号に基づいて説明すると、Y位置補正データ記憶回路23より出力される5ビットの補正データda〜deがそれぞれ、5つのANDゲートG1〜G5に入力される。又、このANDゲートG1〜G5には、ラッチ回路22a〜22eからの発光部#1に対するデータ信号が1ビット毎に入力される。ORゲートG6には、ANDゲートG1〜G5からの出力が入力され、補正データda〜deの内、ハイとなる補正データが入力されたANDゲートからの出力が出力となる。そして、このORゲートG6の出力が、シフトレジスタ25に送出される。
【0105】
クロック入力端子CIに入力されるクロックCLKがバッファB1を介してクロック出力端子COより出力されて、駆動用ICa26のクロック入力端子CIに入力される。ロード信号入力端子LIに入力されるロード信号LOADは、バッファB2を介してロード信号出力端子LOより出力されて、駆動用ICa26のロード信号入力端子LIに入力される。
【0106】
又、Y位置補正データ記憶回路23は、5ビットで構成される補正データを、データ信号に対応して4992個記憶することができるように、例えば、4992×5ビットのラッチ回路で構成することができる。そして、Y位置補正データ記憶回路23への補正データの書き込みは、シフトレジスタ21から並列に供給される4992個単位の信号に基づいて、前もって行うことができる。
【0107】
即ち、メモリ5内に格納された補正データが、プリンタ本体の制御回路又はプリントヘッド内の制御回路6により読み出されて制御回路6に与えられるとき、Y位置補正データ記憶回路23のみを書き込み状態としてシフトレジスタ21を介して補正データの各ビットを記憶する作業を5回繰り返すことによって書き込まれる。
【0108】
又、駆動用ICaが図10のように構成されるとき、ラッチ回路12は、第1の実施形態と異なり、シフトレジスタ11より出力される192ビットのデータ信号がパラレルに入力される192ビットの構成のラッチ回路1段で構成される。そして、選択回路15では、ラッチ回路12より与えられる192ビットのデータ信号を、Y位置補正データ記憶回路より与えられる192×4ビットの補正データで選択したタイミング制御回路14より供給される点灯タイミング信号EN1〜EN4に応じてドライブ回路16に出力する。
【0109】
Y位置補正データ記憶回路13は、4ビットで構成される補正データを、データ信号に対応して192個記憶することができるように、例えば、192×4ビットのラッチ回路で構成することができる。そして、Y位置補正データ記憶回路13への補正データの書き込みは、シフトレジスタ11から並列に供給される192個単位の信号に基づいて、前もって行うことができる。
【0110】
即ち、メモリ5内に格納された補正データta〜tdが、プリンタ本体の制御回路又はプリントヘッド内の制御回路6により読み出されて駆動用ICaに与えられるとき、Y位置補正データ記憶回路13のみを書き込み状態としてシフトレジスタ11を介して補正データの各ビットを記憶する作業を4回繰り返すことによって書き込まれる。
【0111】
以下に図10を参照して、このように構成される駆動用ICaの詳細な構成について説明する。尚、図10は、説明を簡単にするために出力端子DO1に基づいた回路ブロック図を示し、他の出力端子DO2〜DO192については同様となるため省略する。
【0112】
ラッチ回路12は、192ビットのデータ信号を格納することができるラッチ回路であり、シフトレジスタ11に格納された192ビットのデータ信号が、ロード信号LOADに応じて与えられる。又、このラッチ回路12に格納された192ビットのデータ信号が、ロード信号LOADに応じて、選択回路15に同時に送出される。そして、この選択回路15は、4つのANDゲートG11〜G14と1つのORゲートG15で構成されたゲート回路がそれぞれ192組構成される。
【0113】
又、この選択回路15は、遅延制御回路18で生成された点灯タイミング信号EN1〜EN4のいずれか1つの信号に応じてドライブ回路16にデータ信号を送出するために、ラッチ回路12から出力されるデータ信号とORゲートG15の出力とが入力されるANDゲートG7を192個有する。尚、シフトレジスタ11、ドライブ回路16、電流供給回路17、及び遅延制御回路18については、第1の実施形態(図4)と同様になる。
【0114】
即ち、Y位置補正データ記憶回路13より出力される4ビットの補正データta〜tdがそれぞれ、4つのANDゲートG11〜G14に入力される。そして、このANDゲートG11〜G14には、遅延制御回路18で生成された点灯タイミング信号EN1〜EN4がそれぞれ入力される。ORゲートG15には、ANDゲートG11〜G14からの出力が入力され、補正データta〜tdの内、ハイとなる補正データが入力されたANDゲートからの出力がORゲートG15の出力となる。そして、ラッチ回路12から出力されるデータ信号が、補正データta〜tdによって選択された点灯タイミング信号EN1〜EN4に応じて、ANDゲートG7を介して電流増幅回路16aに送出される。
【0115】
このように構成される制御回路6及び駆動用ICa1〜ICa26が設けられた光プリントヘッドの動作について、図7、図11及び図12を参照して説明する。図11は、制御回路の動作を示すタイミングチャートであり、図12は、駆動用ICの動作を示すタイミングチャートである。
【0116】
まず、制御回路6の動作について、図11のタイミングチャートを参照して、説明する。第1の実施形態と同様にして得られた補正データda〜deが、例えば、電源投入されたときなどにおいて、プリンタ本体の制御回路又はプリントヘッド内の制御回路6によってメモリ5より読み出されて、シフトレジスタ21を介してY位置補正データ記憶回路23に格納される。このようにして、メモリ5に格納された補正データが書き込まれると、まず、設定信号SETがローからハイとなって、Y位置補正データ記憶回路23への書き込みを禁止する。
【0117】
そして、1ライン分(4992ビット)のデータ信号が4ビット毎に順次与えられ、これがクロックCLKに同期して、制御回路6のシフトレジスタ21に取り込まれる。このクロックCLKが1248回入力されたとき、シフトレジスタ21に、1ライン目のデータ信号が格納される。このようにして、1ライン目のデータ信号が、シフトレジスタ21に格納されると、クロックCLKが停止し、ハイのロード信号LOADが与えられる。
【0118】
このロード信号LOADが与えられると、シフトレジスタ21に格納された1ライン目のデータ信号が、ラッチ回路22aに書き込まれる。このラッチ回路22aに書き込まれたデータ信号は、補正データdaが与えられるANDゲートG1及びORゲートG6を介して、シフトレジスタ25に入力される。よって、ラッチ回路22aに格納された1ライン目のデータ信号の内、補正データdaが与えられた位置(基準位置付近)の発光部に与えるデータ信号が、ラッチ回路22aよりシフトレジスタ25に入力される。
【0119】
そして、ロード信号LOADをローにした後、再び、1248回分のクロックCLKの入力を開始すると、シフトレジスタ25に格納された1ライン目の基準位置付近の発光部に与えるデータ信号が、4ビット毎に、データ出力端子SO0〜SO3より駆動用ICa26のデータ入力端子SI0〜SI3に出力される。よって、駆動用ICa1,ICa2,…,ICa26のシフトレジスタ11に、それぞれ、選択された1ライン目のデータ信号の内、1〜192番目、193〜384番目、…、4801〜4992番目のデータ信号が格納される。又、このとき、シフトレジスタ21に2ライン目のデータ信号が与えられる。
【0120】
そして、再度、ハイのロード信号LOADを与えることで、ラッチ回路22aに格納された1ライン目のデータ信号をラッチ回路22bに書き込むとともに、シフトレジスタ21に格納された2ライン目のデータ信号をラッチ回路22aに書き込む。ラッチ回路22aに書き込まれた2ライン目のデータ信号は、補正データdaが与えられるANDゲートG1及びORゲートG6を介して、又、ラッチ回路22bに書き込まれた1ライン目のデータ信号は、補正データdbが与えられるANDゲートG2及びORゲートG6を介して、それぞれ、シフトレジスタ25に入力される。
【0121】
よって、2ライン目の基準位置付近に存在する発光部と1ライン目の基準位置から1ラインずれた位置に存在する発光部とに与えるデータ信号がシフトレジスタ25に格納される。このシフトレジスタ25に格納されたデータ信号は、再びクロックCLKが与えられたときに、4ビット毎に、データ出力端子SO0〜SO3より駆動用ICa26のデータ入力端子SI0〜SI3に出力される。
【0122】
その後、クロックCLK及びロード信号LOADがそれぞれ、上述の動作を繰り返すことによって、まず、ラッチ回路22a,22b,22cのそれぞれに、3ライン目、2ライン目、1ライン目のデータ信号が格納される。そして、1ライン目の基準位置から略2ラインずれた位置の発光部、2ライン目の基準位置から略1ラインずれた位置の発光部、及び、3ライン目の基準位置付近に存在する発光部それぞれに対して与えられるデータ信号が、シフトレジスタ25に格納される。
【0123】
次に、シフトレジスタ25に格納されたデータ信号が、データ出力端子SO0〜SO3より駆動用ICa26のデータ入力端子SI0〜SI3に出力されると、ラッチ回路22a,22b,22c,22dのそれぞれに、4ライン目、3ライン目、2ライン目、1ライン目のデータ信号が格納される。そして、1ライン目の基準位置から略3ラインずれた位置の発光部、2ライン目の基準位置から略2ラインずれた位置の発光部、3ライン目の基準位置から略1ラインずれた位置の発光部、及び、4ライン目の基準位置付近に存在する発光部それぞれに対して与えられるデータ信号が、シフトレジスタ25に格納される。
【0124】
次に、シフトレジスタ25に格納されたデータ信号が、データ出力端子SO0〜SO3より駆動用ICa26のデータ入力端子SI0〜SI3に出力されると、ラッチ回路12a,12b,12c,12d,12eのそれぞれに、5ライン目、4ライン目、3ライン目、2ライン目、1ライン目のデータ信号が格納される。そして、1ライン目の基準位置から略4ラインずれた位置の発光部、2ライン目の基準位置から略3ラインずれた位置の発光部、3ライン目の基準位置から略2ラインずれた位置の発光部、4ライン目の基準位置から略1ラインずれた位置の発光部、及び、5ライン目の基準位置付近に存在する発光部それぞれに対して与えられるデータ信号が、シフトレジスタ25に格納される。
【0125】
制御回路6において、このような動作が繰り返されることによって、駆動用ICa1〜a26に、補正データda〜deに基づいたライン分毎のY曲がり補正が行われたデータ信号が与えられることとなる。即ち、発光部#1〜#17において、図7(a)のようなY位置のずれがある場合に、発光部#8に与える1ライン目のデータ信号が制御回路6のシフトレジスタ25より出力されるとき、発光部#5〜#7,#9,#10に与える2ライン目のデータ信号、発光部#3,#4,#11,#12に与える3ライン目のデータ信号、発光部#1,#2,#13,#14に与える4ライン目のデータ信号、及び発光部#15〜#17に与える5ライン目のデータ信号がともに出力される。よって、この制御回路6より出力されるデータ信号を用いて発光部#1〜#17を点灯させたとき、図7(c)のように、Y曲がり補正が成される。
【0126】
次に、駆動用ICa1〜a26の動作について、図12のタイミングチャートを参照して、説明する。第1の実施形態と同様にして得られた補正データta〜tdが、例えば、電源投入されたときなどにおいて、プリンタ本体の制御回路又はプリントヘッド内の制御回路6によってメモリ5より読み出されて、シフトレジスタ11を介してY位置補正データ記憶回路13に格納される。このようにして、メモリ5に格納された補正データが書き込まれると、まず、設定信号SETがローからハイとなって、Y位置補正データ記憶回路13への書き込みを禁止する。
【0127】
そして、端に位置する駆動用ICa26のデータ入力端子SI0〜SI3に1ライン分(4992ビット)のデータ信号が4ビット毎に順次与えられ、これがクロックCLKに同期して、駆動用ICa1〜ICa26のシフトレジスタ11に取り込まれる。そして、1248回目のクロックCLKが入力されたとき、駆動用ICa1,ICa2,…,ICa26のシフトレジスタ11に、それぞれ、5つの連続したラインから選択されたデータ信号の内、1〜192番目、193〜384番目、…、4801〜4992番目のデータ信号が格納される。このようにして、5つの連続したラインから選択されたデータ信号が、駆動用ICa1〜ICa26のシフトレジスタ11に格納されると、クロックCLKが停止し、ハイのロード信号LOADが与えられる。
【0128】
このロード信号LOADが与えられると、駆動用ICa1〜ICa26において、シフトレジスタ11に格納されたデータ信号が、ラッチ回路12に書き込まれる。このラッチ回路12に書き込まれたデータ信号は、ANDゲートG7に入力される。そして、ロード信号LOADをローにした後、再び、クロックCLKの入力を開始するとともに、所定期間ハイとなるパルス信号となるタイミング信号ENを与える。このとき、図5で説明したように、点灯タイミング信号EN1〜EN4が、EN1,EN2,EN3,EN4の順に遅延制御回路18より出力される。
【0129】
よって、まず、点灯タイミング信号EN1が、補正データtaが与えられるANDゲートG11とORゲートG15を介してANDゲートG7に与えられるため、各ラインの基準位置付近に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。次に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN2が、補正データtbが与えられるANDゲートG12とORゲートG15を介してANDゲートG7に与えられるため、各ラインの基準位置から(1/4)Lずれた位置に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。
【0130】
次に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN3が、補正データtcが与えられるANDゲートG13とORゲートG15を介してANDゲートG7に与えられるため、各ラインの基準位置から(1/2)Lずれた位置に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。
【0131】
最後に、タイミングクロックECLK1周期分遅延して点灯タイミング信号EN4が、補正データtdが与えられるANDゲートG14とORゲートG15を介してANDゲートG7に与えられるため、各ラインの基準位置から(3/4)Lずれた位置に存在する発光部に与えるデータ信号がドライブ回路16に与えられる。更に、このとき、クロックCLKに同期して、駆動用ICaのシフトレジスタ11に次に制御回路6より出力されるデータ信号が取り込まれる。
【0132】
駆動用ICa1〜a26において、このような動作が繰り返されることによって、各ラインの領域毎のY曲がり補正を行って、各発光部#1〜#4992の発光動作を制御することができる。
【0133】
即ち、図7(a)のように発光部#1〜#17に与えられるデータ信号が制御回路6で補正された場合に、発光部#8に与える1ライン目のデータ信号が制御回路6より与えられてラッチ回路12に格納されると、まず、点灯タイミング信号EN1が遅延制御回路18より出力されるとき、発光部#8に1ライン目のデータ信号が、発光部#5,#10に2ライン目のデータ信号が、発光部#3,#12に3ライン目のデータ信号が、発光部#1,#14に4ライン目のデータ信号が、発光部#17に5ライン目のデータ信号が、それぞれ与えられる。
【0134】
次に、遅延制御回路18より点灯タイミング信号EN1が送出された後にタイミングクロック1周期分遅延して点灯タイミング信号EN2が遅延制御回路18より出力されるとき、発光部#6に2ライン目のデータ信号が、発光部#16に5ライン目のデータ信号が、それぞれ与えられる。
【0135】
次に、遅延制御回路18より点灯タイミング信号EN2が送出された後にタイミングクロック1周期分遅延して点灯タイミング信号EN3が遅延制御回路18より出力されるとき、発光部#9に2ライン目のデータ信号が、発光部#4,#11に3ライン目のデータ信号が、発光部#2,#13に4ライン目のデータ信号が、それぞれ与えられる。
【0136】
最後に、遅延制御回路18より点灯タイミング信号EN3が送出された後にタイミングクロック1周期分遅延して点灯タイミング信号EN4が遅延制御回路18より出力されるとき、発光部#7に2ライン目のデータ信号が、発光部#15に5ライン目のデータ信号が、それぞれ与えられる。
【0137】
よって、この制御回路6により図7(c)のようにY曲がり補正が成されたデータ信号を用いて、駆動用ICaによって発光部#1〜#17を点灯させたとき、図7(e)のように、更に高精度なY曲がり補正が成される。又、制御回路でライン毎のY曲がり補正を行うことで、駆動用ICaの回路構成が簡単化されるため、第1の実施形態と比べて、駆動用ICaを小型化することができる。
<第3の実施形態>
本発明の第3の実施の形態について、図面を参照して説明する。図13は、本実施形態における光プリントヘッドに設けられた駆動用ICの内部構成を示すブロック回路図である。尚、図13において、図3に示す部分と同一の目的で使用する部分については、同一の符号を付し、その詳細な説明は省略する。
【0138】
本実施形態において、図2のような光プリントヘッドにおける駆動用ICaは、図13のブロック図のように、シフトレジスタ11と、タイミング制御回路14と、電流供給回路17と、シフトレジスタ11で取り込まれたデータ信号を192ビット単位毎に並列に取り込むとともにY方向に対して粗い補正を行って出力するラッチ回路31と、Y方向に対して細かい補正を行うためにドライブ回路33を制御する出力制御回路32と、ラッチ回路31から与えられるデータ信号と出力制御回路32によって制御される出力タイミングとに応じて出力端子DO1〜DO192に駆動信号を出力するドライブ回路33とを有する。
【0139】
駆動用ICaが図13のように構成されるとき、ラッチ回路31は、シリアルに5段接続された192ビット構成のラッチ回路と、各段のラッチ回路を各ビット毎に制御信号を与えるラッチ制御回路とで構成される。このラッチ回路31内に構成される各段のラッチ回路には、シフトレジスタ11より出力される192ビットのデータ信号がパラレルに入力される。更に、ラッチ制御回路には、各段のラッチ回路に対して、各ビット毎に制御信号を与えて、各段のラッチ回路内に設けられる後述する192ビット分のフリップフロップ回路それぞれの動作を制御するために、192×5ビットの補正データが格納される。
【0140】
よって、ラッチ回路31内の各段のラッチ回路が、ラッチ制御回路によって各ビット毎にラッチ動作が制御されるため、シフトレジスタ11から与えられるデータ信号が、ビット毎に異なるタイミングで遅延されて出力される。又、ラッチ回路31内の各段のラッチ回路のラッチ動作を制御するために、ラッチ制御回路に格納する補正データは、シフトレジスタ11を通じて、前もって書き込むことができる。
【0141】
出力制御回路32は、後述するように、各出力端子毎に出力タイミングを決定するための192ビット分の出力遅延カウンタと、各出力遅延カウンタに制御信号を与えるカウンタ制御回路とで構成される。各遅延カウンタがクロック4周期分までの遅延動作をそれぞれ行うので、カウンタ制御回路に192×4ビットの補正データが格納される。
【0142】
よって、出力制御回路32では、出力端子DO1〜DO192毎に設定されたタイミングで、各遅延カウンタより点灯タイミング信号ENが遅延されて、ドライブ回路33に出力される。この際、各タイミングは、カウンタ制御回路に格納された補正データによって決定される。又、カウンタ制御回路に格納する補正データは、シフトレジスタ11を通じて、前もって書き込むことができる。
【0143】
ドライブ回路33は、第1の実施形態と同様、出力端子に出力電流を与える電流増幅回路16aを192個有するとともに、第1の実施形態における駆動用ICa内の選択回路15に備えられたANDゲートG7を192個有する。ANDゲートG7には、ラッチ回路31から出力されるデータ信号と、出力制御回路32から出力される遅延された点灯タイミング信号とが入力される。
【0144】
このANDゲートG7の出力が電流増幅回路16aに与えられるため、ラッチ回路31から出力されるデータ信号が、出力制御回路32から出力される点灯タイミング信号に応じたタイミングで電流増幅回路16aに与えられる。よって、データ信号と点灯タイミング信号によって決定されるタイミングで、電流増幅回路16aより出力端子へ電流が出力される。
【0145】
このような駆動用ICaにおいて、ラッチ回路31及び出力制御回路32の詳細について、更に説明する。まず、ラッチ回路31の構成について、図14を参照して説明する。尚、図14は、説明を簡単にするために出力端子DO1に基づいて回路ブロック図を示し、他の出力端子DO2〜DO192については同様となるため省略する。
【0146】
図14のラッチ回路31において、ラッチ回路31a〜31eは、それぞれ、192個のフリップフロップ回路より構成され、各段のラッチ回路内のフリップフロップ回路が、各出力端子毎に直列に接続されることで、ラッチ回路31a〜31eが直列に接続される。よって、シフトレジスタ11からの192個のデータ信号が並列的にラッチ回路31a〜31eに与えられる。又、前述したように、各ラッチ回路31a〜31eに設けられたフリップフロップ回路それぞれに制御信号を与えるラッチ制御回路41が設けられる。このラッチ制御回路41は、192×5の制御信号を各フリップフロップ回路に与えるため、その制御信号となる192×5ビットの補正データが格納される。
【0147】
即ち、図14のように、出力端子DO1において、ラッチ回路31a〜31eそれぞれに、フリップフロップ回路f1〜f5が設けられる。そして、シフトレジスタ11からの出力端子DO1へのデータ信号がフリップフロップ回路f1に与えられ、フリップフロップ回路f1からの出力がフリップフロップ回路f2に与えられ、フリップフロップ回路f2からの出力がフリップフロップ回路f3に与えられ、フリップフロップ回路f3からの出力がフリップフロップ回路f4に与えられ、フリップフロップ回路f4からの出力がフリップフロップ回路f5に与えられる。そして、フリップフロップ回路f5からの出力が、ドライブ回路33のANDゲートG7に与えられる。
【0148】
このフリップフロップ回路f1〜f5は、図15のように、Dフリップフロップ42と、ORゲートG31,G32とによって構成される。シフトレジスタ11又は前段のラッチ回路におけるDフリップフロップ42の出力端子Qからの出力となるデータ信号が、Dフリップフロップ42の入力端子Dと、ORゲートG31の入力端子と、その入力が反転されるORゲートG32の入力端子とに与えられる。又、ラッチ制御回路41からの補正データがORゲートG31,G32それぞれの他方の入力端子に与えられ、ラッチ信号LATCHがDフリップフロップ42のクロック端子CKに与えられる。更に、ORゲートG31の出力がDフリップフロップ42のクリア端子CLRに与えられるとともに、ORゲートG32の出力がDフリップフロップ42のプリセット端子PRに与えられる。
【0149】
このとき、Dフリップフロップ42は、次のように動作する。クリア端子CLR及びプリセット端子PRにハイの信号が入力されるとき、Dフリップフロップ42は、クロック端子CKに入力されるラッチ信号LATCHに応じてラッチ動作を行う。クリア端子CLRにハイの信号が入力されるとともにプリセット端子PRにローの信号が入力されるとき、Dフリップフロップ42は、入力端子Dの入力のレベルに関係なく出力端子Qよりハイの信号を出力する。又、クリア端子CLRにローの信号が入力されるとともにプリセット端子PRにハイの信号が入力されるとき、Dフリップフロップ42は、入力端子Dの入力のレベルに関係なく出力端子Qよりローの信号を出力する。
【0150】
よって、ラッチ制御回路41からの制御信号となる補正データがハイのときは、ORゲートG31,G32の出力が共にハイとなる。そのため、Dフリップフロップ42のクリア端子CLR及びプリセット端子PRへの入力がハイとなり、Dフリップフロップ4はクロック端子CKへ入力されるラッチ信号LATCHに応じて、入力端子Dに入力されるデータ信号のラッチ動作を行う。
【0151】
又、ラッチ制御回路41からの制御信号となる補正データがローであるとともに、Dフリップフロップ42の入力端子Dに入力されるデータ信号がハイであるとき、ORゲートG31からクリア端子CLRへの入力がハイとなるとともにORゲートG32からプリセット端子PRへの入力がローとなる。よって、Dフリップフロップ42の出力端子Qからの出力がハイとなり、Dフリップフロップ42の入力端子Dに入力されたデータ信号と同じレベルの信号が出力される。
【0152】
又、ラッチ制御回路41からの制御信号となる補正データ及びDフリップフロップ42の入力端子Dに入力されるデータ信号が共にローであるとき、ORゲートG31からクリア端子CLRへの入力がローとなるとともにORゲートG32からプリセット端子PRへの入力がハイとなる。よって、Dフリップフロップ42の出力端子Qからの出力がローとなり、Dフリップフロップ42の入力端子Dに入力されたデータ信号と同じレベルの信号が出力される。
【0153】
即ち、ラッチ制御回路41から出力される補正データがハイの時、この補正データが与えられるフリップフロップ回路f(フリップフロップ回路f1〜f5に相当する)は、入力されるデータ信号に対して、ラッチ信号LATCHに応じたラッチ動作を行う。又、ラッチ制御回路41から出力される補正データがローの時、この補正データが与えられるフリップフロップ回路fは、入力されたデータ信号をそのまま出力するスルー動作を行う。
【0154】
又、このようなフリップフロップ回路f1〜f5を備えたラッチ回路31a〜31eに制御信号を与えるラッチ制御回路41は、補正データda〜deが格納される。よって、フリップフロップ回路f1〜f5それぞれに設けられたORゲートG31,G32に入力される補正データが、da〜deとなる。即ち、補正データ(da,db,dc,dd,de)の関係が、(H,L,L,L,L)となるとき、このような補正データがフリップフロップ回路f1〜f5に発光部位置では、ライン補正を行わない。尚、Hがハイに、Lがローに相当する。
【0155】
又、補正データが(H,H,L,L,L)となるとき、1ライン分のライン補正が、補正データが(H,H,H,L,L)となるとき、2ライン分のライン補正が、補正データが(H,H,H,H,L)となるとき、3ライン分のライン補正が、補正データが(H,H,H,H,H)となるとき、4ライン分のライン補正が、それぞれ施される。出力端子DO1〜DO192に対する、このような補正データda〜deが、シフトレジスタ11を通じて、ラッチ制御回路41に与えられ、ラッチ制御回路41内で格納される。
【0156】
次に、出力制御回路32の構成について、図16を参照して説明する。尚、図16は、説明を簡単にするために出力端子DO1に基づいて回路ブロック図を示し、他の出力端子DO2〜DO192については同様となるため省略する。
【0157】
図16の出力制御回路32において、出力遅延カウンタ51に点灯タイミング信号ENが入力されると、出力端子DO1のみに設定されたタイミングで、ドライブ回路33のANDゲートG7に出力する。この出力遅延カウンタ51は、出力端子DO1に対するもののみ図示しているが、実際は、出力端子DO2〜DO192についても設けられる。この出力遅延カウンタ51は、タイミングクロックECLKに同期して動作を行う。
【0158】
又、遅延カウンタ51は、カウンタ制御回路52から与えられる制御信号となる補正データによって、点灯タイミング信号ENに対する遅延動作を行う。更に、遅延カウンタ51のカウンタがそれぞれ、タイミングクロックECLK4周期分まで遅延を行うことが可能であるものとする。このとき、カウンタ制御回路52は、シフトレジスタ11を通じて、1チップの駆動用ICa共通の4ビットの補正データta〜tdが与えられ、192×4ビットの補正データが格納される。
【0159】
更に、出力遅延カウンタ51が、図15のような構成のフリップフロップ回路fa〜fdが直列に接続されて構成される。このとき、カウンタ制御回路52より、フリップフロップ回路fa〜fdのそれぞれに補正データta〜tdが制御信号として与えられる。
【0160】
よって、補正データ(ta,tb,tc,td)の関係が(H,L,L,L)となるとき、点灯タイミング信号ENが1周期分遅延されて出力される。同様に、点灯タイミング信号ENが、補正データ(ta,tb,tc,td)の関係が(H,H,L,L)となるとき、タイミングクロックECLK2周期分、又、補正データ(ta,tb,tc,td)の関係が(H,H,H,L)となるとき、タイミングクロックECLK3周期分、又、補正データ(ta,tb,tc,td)の関係が(H,H,H,H)となるとき、タイミングクロックECLK4周期分、それぞれ遅延されて出力される。
【0161】
このような4ビットの補正データta〜td192組分が、シフトレジスタ11を通じて、カウンタ制御回路52に与えられると、カウンタ制御回路52内に書き込まれる。
【0162】
このようなラッチ回路31と出力制御回路32が動作する際の、データ信号の遷移について、第1の実施形態と同様、図7を参照して説明する。尚、図7におけるda、db、dc、dd、deが、それぞれ、補正データ(da,db,dc,dd,de)の関係が(H,L,L,L,L)、(H,H,L,L,L)、(H,H,H,L,L)、(H,H,H,H,L)、(H,H,H,H,H)となることを示している。又、図7におけるta、tb、tc、tdが、それぞれ、補正データ(ta,tb,tc,td)の関係が(H,L,L,L)、(H,H,L,L)、(H,H,H,L)、(H,H,H,H)となることを示している。
【0163】
このとき、図7(a)のようなY位置のずれがある場合に、ラッチ回路31内の各段のラッチ回路31a〜31eがそれぞれ、ラッチ制御回路41から与えられる発光部#1〜#17それぞれに対する図7(b)のような補正データによって、動作制御される。即ち、ラッチ回路31の最終段となるラッチ回路31eから、ドライブ回路33に対して、発光部#8に与える1ライン目のデータ信号が出力されるとき、発光部#5〜#7,#9,#10に与える2ライン目のデータ信号、発光部#3,#4,#11,#12に与える3ライン目のデータ信号、発光部#1,#2,#13,#14に与える4ライン目のデータ信号、及び発光部#15〜#17に与える5ライン目のデータ信号がともに出力される。よって、ラッチ回路31より出力されるデータ信号を用いて発光部#1〜#17を点灯させたとき、図7(c)のように、Y曲がり補正が成される。
【0164】
又、出力制御回路32内の発光部#1〜#17に対する出力遅延カウンタ51がそれぞれ、カウンタ制御回路52より与えられる発光部#1〜#17それぞれに対する図7(d)のような補正データによって、動作制御される。即ち、出力制御回路32からドライブ回路33に対して、まず、発光部#1,#3,#5,#8,#10,#12,#14,#17に対する点灯タイミング信号ENが出力され、次に、発光部#6,#16に対する点灯タイミング信号ENが出力される。そして、発光部#2,#4,#9,#11,#13に対する点灯タイミング信号ENが出力され、最後に、発光部#7,#15に対する点灯タイミング信号ENが出力される。
【0165】
このように、ラッチ回路31及び出力制御回路32がそれぞれ、データ信号及び点灯タイミング信号をドライブ回路33に出力するため、まず、発光部#8に1ライン目のデータ信号が、発光部#5,#10に2ライン目のデータ信号が、発光部#3,#12に3ライン目のデータ信号が、発光部#1,#14に4ライン目のデータ信号が、発光部#17に5ライン目のデータ信号が、それぞれ与えられる。
【0166】
次に、タイミングクロックECLK1周期分遅延して、発光部#6に2ライン目のデータ信号が、発光部#16に5ライン目のデータ信号が、それぞれ与えられる。そして、更にタイミングクロックECLK1周期分遅延して、発光部#9に2ライン目のデータ信号が、発光部#4,#11に3ライン目のデータ信号が、発光部#2,#13に4ライン目のデータ信号が、それぞれ与えられる。最後に、更にタイミングクロックECLK1周期分遅延して、発光部#7に2ライン目のデータ信号が、発光部#15に5ライン目のデータ信号が、それぞれ与えられる。
【0167】
このように動作するラッチ回路31及び出力制御回路32を有する駆動用ICa1〜a26において、各信号は、第1の実施形態と同様、図8のように変化する。但し、本実施形態において、第1の実施形態と異なり、フリップフロップ回路fのラッチ動作とスルー動作を制御することで、ラッチ回路31の最終段のラッチ回路31eより各発光部に与えるデータ信号が出力されるとともに、出力制御回路32の各出力遅延カウンタから各発光部に与える点灯タイミング信号が出力される。よって、第1の実施形態のように、各発光部に与えるデータ信号及び点灯タイミング信号を選択するための選択回路を省略することができる。
【0168】
尚、第1〜第3の実施形態において、発光部の数を4992、駆動用ICの出力端子の数を192、Y位置の補正するライン数を5、各ライン間でY位置の補正を行う領域数を4としたが、それぞれの数量について限定するものではない。又、Y位置の補正するライン数及び領域数については、紙送り速度や発光素子の点滅スピードに応じて変化させる必要がある。又、紙送り速度や発光素子の点滅スピードに応じた異なる複数組の補正データをメモリ内に格納して、印字スピードの変更時などに適切な補正データの組を読み出して駆動用ICに転送するようにしても構わない。
【0169】
又、各発光部毎に点灯タイミングを変えることができるものとしたが、本発明はこれに限られるものでなく、複数の発光部群単位毎に、又は、駆動用IC単位毎に、点灯タイミングを変えることができるようにしても構わない。このように複数の発光部群毎に点灯タイミングが変えられるようにすることで、駆動用ICの回路構成を簡素なものとすることができる。
【0170】
又、Y位置補正データ以外に、各発光部の光量を均一にするために、予め求めた光量補正データを格納するための光量補正データ記憶回路を駆動用IC内に設けても構わない。このとき、各発光部毎にSビットの補正データが光量補正データ記憶回路に格納されるとき、駆動用ICにおいて、各発光部に電流を供給するための出力端子毎に、出力端子に電流供給するS個の電流増幅器を設けることで、Sビットの補正データに応じてS個の電流増幅器を動作させて、光量補正を行うことができる。
【0171】
又、駆動用ICの出力端子に対して発光部1つが接続された光プリントヘッドとしたが、例えば特開平6−163980号公報や特開平10−226102号公報などに示されるように、その一端が共通電極に接続されるn個の発光部を1群としてm群に分けるとともに、異なる群のm個の発光部の他端を個別電極に接続し、駆動用ICの出力端子を共通電極に接続されるものと、個別電極に接続されるものの2種類とすることで、時分割駆動を行うことができるようにしても構わない。
【0172】
又、データ信号を複数ビットで構成する場合などにおいては、それに応じてシフトレジスタやラッチ回路などの構成を変更することもでき、例えば、シフトレジスタをアドレス指定方式のメモリで構成することもできる。
【0173】
【発明の効果】
以上のように本発明の駆動用ICによれば、光プリントヘッドに設けられた発光素子の複数の発光部の結像位置ずれに応じて、各発光部の点灯タイミングを変更することができる。そして、このような駆動用ICが設けられた光プリントヘッドが印字する際に、その直線性を改善することができる。よって、本発明の光プリントヘッドを複数備えたカラータンデム方式のプリンタにおいて、色ずれの少ないカラー印字を得ることができる。更に、印字ライン周期毎に、異なるタイミングで発生する点灯タイミング信号が生成され、発光部の結像位置ずれに応じて、各発光部の点灯タイミングをそれぞれの点灯タイミング信号に同期させる。よって、その直線性の微調整を行うことが可能となり、高精度な補正を行うことができる。
【0174】
又、直線性を改善するために、従来のような機械的な調整や光学的な調整がほとんど不要となる。よって、組立工数が大幅に削減されるとともに、レンズや発光素子などの各部品について大まかな良否判定でよくなるので、光プリントヘッド及びこれが設けられたプリンタを高品質化で安価なものとすることができる。
【図面の簡単な説明】
【図1】光プリントヘッドの外観上面図。
【図2】本発明の光プリントヘッドの内部構成を示すブロック図。
【図3】本発明の光プリントヘッド内に設けられた駆動用ICの内部構成を示すブロック図。
【図4】第1の実施形態の光プリントヘッド内に設けられた駆動用ICの内部構成を示すブロック回路図。
【図5】遅延制御回路の動作を示すタイミングチャート。
【図6】遅延制御回路の内部構成を示すブロック回路図。
【図7】発光部の結像位置とY位置補正後の印字イメージの関係を示す図。
【図8】図4の駆動用ICの動作を示すタイミングチャート。
【図9】第2の実施形態の光プリントヘッド内に設けられた制御回路の要部構成を示すブロック回路図。
【図10】第2の実施形態の光プリントヘッド内に設けられた駆動用ICの内部構成を示すブロック回路図。
【図11】図9の制御回路の動作を示すタイミングチャート。
【図12】図10の駆動用ICの動作を示すタイミングチャート。
【図13】第3の実施形態の光プリントヘッド内に設けられた駆動用ICの内部構成を示すブロック回路図。
【図14】図13の駆動用IC内のラッチ回路の内部構成を示すブロック図。
【図15】フリップフロップ回路の内部構成を示すブロック回路図。
【図16】図13の駆動用IC内の出力制御回路の内部構成を示すブロック図。
【図17】従来の駆動用ICの内部構成を示すブロック回路図。
【図18】従来の光プリントヘッドの内部構成を示すブロック図。
【図19】従来の光プリントヘッドの動作を示すタイミングチャート。
【図20】従来の光プリントヘッドで印字後のY位置のずれを示す図。
【図21】従来の光プリントヘッドで印字後のY位置のずれを示す図。
【符号の説明】
1 発光素子
2 SLA
3 レンズホルダ
4a,4b 位置決めピン
5 メモリ
6 制御回路
a1〜a26 駆動用IC
Claims (22)
- 素子駆動用の駆動用ICにおいて、
1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の素子を駆動させるための駆動信号を生成する駆動回路と、
x組の前記データ信号群それぞれが格納されるx段のラッチ回路と、
前記素子毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために、1又は2入力のタイミング信号を遅延させて、y個の点灯タイミング信号を生成する遅延制御回路と、
前記素子毎に対応するデータ信号を、前記x段のラッチ回路から選択し、n個のデータ信号によって1組のデータ信号群を形成するとともに、該1組のデータ信号群を構成する各データ信号を前記遅延制御回路から与えられる前記y個の点灯タイミング信号に応じて前記駆動回路に送出する選択回路と、
を有することを特徴とする駆動用IC。 - 前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出するシフトレジスタを備えるとともに、
前記x段の各ラッチ回路が、後段に接続されるラッチ回路に対して、n個のデータ信号を並列的に送出することを特徴とする請求項1に記載の駆動用IC。 - 前記各素子の駆動タイミングを記憶する記憶回路を備えるとともに、
前記記憶回路に記憶された前記駆動タイミングに応じて、前記n個のデータ信号が前記x段のラッチ回路より選択され、該選択されたn個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定されることを特徴とする請求項1又は請求項2に記載の駆動用IC。 - 素子駆動用の駆動用ICにおいて、
1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の素子を駆動させるための駆動信号を生成する駆動回路と、
前記データ信号を格納するx段のラッチ回路と、
前記素子毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために、1又は2入力のタイミング信号を遅延させて、y個の点灯タイミング信号を生成し、前記x段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記素子の駆動動作のタイミングを制御する出力制御回路と、
を有し、
前記各素子毎に、前記ラッチ回路でラッチされる段数を設定することによって、前記x段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ出力される各データ信号のタイミングが設定されることを特徴とする駆動用IC。 - 前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出するシフトレジスタを備えるとともに、
前記x段の各ラッチ回路が、後段のラッチ回路に対して、各データ信号毎に、そのデータ信号をラッチした後に送出するか、ラッチせずに後段のラッチ回路に送出するかが設定されることを特徴とする請求項4に記載の駆動用IC。 - 前記n個の素子が発光素子を構成するn個の発光部であるとともに、該複数の発光部が一列に配されているとき、
前記選択回路において、前記n個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づいて、前記各発光部に対応するデータ信号が選択される前記ラッチ回路と前記駆動回路に送出されるタイミングとが設定されることを特徴とする請求項1〜請求項5のいずれかに記載の駆動用IC。 - 前記駆動用ICが光プリントヘッド内に備えられた前記発光素子の発光部を駆動するための駆動用ICであるとともに、
前記光プリントヘッドを使用したプリンタの印字方向を下側とし、前記複数の発光部の内、最も下側に位置する発光部の結像位置を基準位置としたとき、
前記印字方向において前記基準位置より離れた位置を結像位置とする発光部に対応したデータ信号ほど、後段のラッチ回路より選択される、又は、後段のラッチ回路までラッチされることを特徴とする請求項1〜請求項6のいずれかに記載の駆動用IC。 - 前記y個の点灯タイミング信号が、印字ライン周期毎に発生することを特徴とする請求項7のいずれかに記載の駆動用IC。
- 前記発光部の結像位置が、該結像位置より印字方向の下側に位置するとともに最も近い位置にある印字ラインに対してより離れた位置にある前記発光部ほど、前記印字ライン周期においてより遅いタイミングで発生される前記点灯タイミング信号に応じたタイミングで、前記駆動回路が駆動させることを特徴とする請求項8に記載の駆動用IC。
- 前記y個の点灯タイミング信号が、重なり合う期間を有することを特徴とする請求項1〜請求項9のいずれかに記載の駆動用IC。
- n個の発光部を有する発光素子と、
1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、x組の前記データ信号群それぞれが格納されるx段のラッチ回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために1又は2入力のタイミング信号を遅延させてy個の点灯タイミング信号を生成する遅延制御回路と、前記発光部毎に対応するデータ信号を、前記x段のラッチ回路から選択し、n個のデータ信号によって1組のデータ信号群を形成するとともに、該1組のデータ信号群を構成する各データ信号を前記遅延制御回路から与えられる前記y個の点灯タイミング信号に応じて前記駆動回路に送出する選択回路と、を備える駆動用ICと、
を有することを特徴とする光プリントヘッド。 - 前記駆動用ICにおいて、
前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出するシフトレジスタが設けられるとともに、
前記x段の各ラッチ回路が、後段に接続されるラッチ回路に対して、n個のデータ信号を並列的に送出することを特徴とする請求項11に記載の光プリントヘッド。 - 前記n個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、
前記駆動用ICにおいて、
前記メモリから読み出された前記駆動タイミングを記憶する記憶回路が設けられるとともに、
前記記憶回路に記憶された前記駆動タイミングに応じて、前記n個のデータ信号が前記x段のラッチ回路より選択され、該選択されたn個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定されることを特徴とする請求項11又は請求項12に記載の光プリントヘッド。 - n個の発光部を有する発光素子と、
1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、前記データ信号を格納するx段のラッチ回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために1又は2入力のタイミング信号を遅延させて、y個の点灯タイミング信号を生成し前記x段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記各発光部の駆動動作のタイミングを制御する出力制御回路と、を備え、前記各発光部毎に、前記ラッチ回路でラッチされる段数を設定することによって、前記x段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ出力される各データ信号のタイミングが設定される駆動用ICと、
有することを特徴とする光プリントヘッド。 - 前記駆動用ICにおいて、
前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出するシフトレジスタが設けられるとともに、
前記x段の各ラッチ回路が、後段のラッチ回路に対して、各データ信号毎に、そのデータ信号をラッチした後に送出するか、ラッチせずに後段のラッチ回路に送出するかが設定されることを特徴とする請求項14に記載の光プリントヘッド。 - 前記n個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、
前記駆動用ICにおいて、
前記記憶回路に記憶された前記駆動タイミングに応じて、前記n個のデータ信号毎の前記x段のラッチ回路同士における受け渡し動作が設定されるとともに、前記最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記発光部毎の駆動動作のタイミングが設定されることを特徴とする請求項14又は請求項15に記載の光プリントヘッド。 - n個の発光部を有する発光素子と、
n個のデータ信号で構成されるx組のデータ信号群それぞれが格納されるx段のラッチ回路と、前記発光部毎に対応するデータ信号を前記x段のラッチ回路から選択するとともに選択したn個のデータ信号によって1組のデータ信号群を形成する第1選択回路と、該第1選択回路で選択されたデータ信号を一時記憶するとともに順に外部に出力する第1シフトレジスタと、を備える制御回路と、
1組のデータ信号群を構成するn個のデータ信号に基づいて、n個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために1又は2入力のタイミング信号を遅延させてy個の点灯タイミング信号を生成する遅延制御回路と、前記制御回路から送出される前記発光部毎に対応するデータ信号を前記遅延制御回路から与えられる前記y個の点灯タイミング信号に応じて前記駆動回路に送出する第2選択回路と、を備える駆動用ICと、
を有することを特徴とする光プリントヘッド。 - 前記制御回路において、
前記n個のデータ信号がm個毎に入力された後、n個のデータ信号を並列的に1段目の前記ラッチ回路に送出する第2シフトレジスタが設けられるとともに、
前記x段の各ラッチ回路が、後段に接続されるラッチ回路に対して、n個のデータ信号を並列的に送出することを特徴とする請求項17に記載の光プリントヘッド。 - 前記n個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、
前記制御回路に、前記メモリから読み出された前記駆動タイミングを記憶する第1記憶回路が設けられ、
前記駆動用ICに、前記メモリから読み出された前記駆動タイミングを記憶する第2記憶回路が設けられ、
前記制御回路において、前記第1記憶回路に記憶された前記駆動タイミングに応じて、前記n個のデータ信号が前記x段のラッチ回路より選択され、
前記駆動用ICにおいて、前記第2記憶回路に記憶された前記駆動タイミングに応じて、前記制御回路で選択されたn個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定されることを特徴とする請求項17又は請求項18に記載の光プリントヘッド。 - 前記光プリントヘッドを使用したプリンタの印字方向を下側とし、前記複数の発光部の内、最も下側に位置する発光部の結像位置を基準位置としたとき、
前記印字方向において前記基準位置より離れた位置を結像位置とする発光部に対応したデータ信号ほど、後段のラッチ回路より選択される、又は、後段のラッチ回路までラッチされるように、前記駆動タイミングが設定されることを特徴とする請求項13又は請求項16又は請求項19に記載の光プリントヘッド。 - 前記y個の点灯タイミング信号が、印字ライン周期毎に発生し、
前記発光部の結像位置が、該結像位置より印字方向の下側に位置するとともに最も近い位置にある印字ラインに対してより離れた位置にある前記発光部ほど、前記印字ライン周期においてより遅いタイミングで発生される前記点灯タイミング信号に応じたタイミングで、前記駆動回路によって駆動されることを特徴とする請求項20に記載の光プリントヘッド。 - 前記y個の点灯タイミング信号が、重なり合う期間を有することを特徴とする請求項11〜請求項21のいずれかに記載の光プリントヘッド。
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