JP3597934B2 - Ac型のプラズマディスプレイパネル駆動回路及びプラズマディスプレイ装置 - Google Patents
Ac型のプラズマディスプレイパネル駆動回路及びプラズマディスプレイ装置 Download PDFInfo
- Publication number
- JP3597934B2 JP3597934B2 JP5809596A JP5809596A JP3597934B2 JP 3597934 B2 JP3597934 B2 JP 3597934B2 JP 5809596 A JP5809596 A JP 5809596A JP 5809596 A JP5809596 A JP 5809596A JP 3597934 B2 JP3597934 B2 JP 3597934B2
- Authority
- JP
- Japan
- Prior art keywords
- switch element
- electrodes
- diode
- electrode
- plasma display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【発明の属する技術分野】
本発明は、AC型のプラズマディスプレイパネル駆動回路及びプラズマディスプレイ装置に関する。
【0002】
【従来の技術】
図9は、従来のAC型プラズマディスプレイ装置の一部駆動回路を示す。
PDP(プラズマディスプレイパネル)10は、その一方の基板に電極X1〜Xnと電極Y1〜Ynとが対になって並設され、対向基板に電極A1〜Amが電極X1〜Xn及びY1〜Ynと離間して直交する方向に配設されて、m×n画素がマトリックス状に形成されている。
【0003】
図9中、Vaはアドレス電位、Vsは維持電位、Vsrは維持電位の基準電位(通常は0V)、−Vbは選択電位、Vyrは選択電位の基準電位(通常はパルス高さを低くしてICの耐圧を向上させるため−Vbに応じた電位であるが、0であってもよい。)である。
電極Y1〜Ynはそれぞれ互いに同一構成のプッシュプル回路に接続され、このうち、図9では電極Y3に接続されたプッシュプル回路213Pのみ示している。プッシュプル回路213Pは、pMOSトランジスタQyu3及びnMOSトランジスタQyd3と、ダイオードDu3及びDd3とを備えている。一般に、電極Yi(i=1〜n)に接続されたプッシュプル回路を符号21iPで表し、その構成要素を符号Qyui、Qydi、Dui及びDdiで表す。プッシュプル回路211P〜21nPは、互いに並列接続され、Y共通回路22Pに共通に接続されている。
【0004】
プッシュプル回路211P〜21nP及びY共通回路22Pのアドレス期間及びサステイン期間での動作を説明する。
アドレス期間では、pMOSトランジスタQbu及びnMOSトランジスタQbdをオンにし、nMOSトランジスタQsd、pMOSトランジスタQsu、Qyu1〜Qyun及びnMOSトランジスタQyd1〜Qydnをオフにした状態で、次のような動作が行われる。すなわち、nMOSトランジスタQydiがオン、オフ、次いでpMOSトランジスタQyuiがオン、オフにされ、これがi=1〜nについて順に行われて、選択電位−Vbの走査パルスが電極Y1〜Ynに線順印加される。
【0005】
サステイン期間では、pMOSトランジスタQbu、nMOSトランジスタQbd、Qsd、pMOSトランジスタQsu、Qyu1〜Qyun及びnMOSトランジスタQyd1〜Qydnをオフにした状態で、次のような動作が行われる。すなわち、pMOSトランジスタQsuがオン、オフ、次いでnMOSトランジスタQsdがオン、オフにされ、これが周期的に行われて、維持電位Vsのパルスが電極Y1〜Ynに共通に印加される。
【0006】
【発明が解決しようとする課題】
Y電極数nは例えば1024であり、この場合、1024個のプッシュプル回路211P〜21nPが必要になり、各プッシュプル回路について2個のパワー型MOSトランジスタ及び2個のパワー型ダイオードが必要になるので、回路素子数が多く、プラズマディスプレイ装置が高価になる原因となる。
【0007】
本発明の目的は、このような点に鑑み、回路素子数を低減して製造コストを下げることができるAC型のプラズマディスプレイパネル駆動回路及びプラズマディスプレイ装置を提供することにある。
本発明の他の目的は、動作をより高速化することができるAC型のプラズマディスプレイパネル駆動回路及びプラズマディスプレイ装置を提供することにある。
【0008】
【課題を解決するための手段及びその作用効果】
本発明は、並設された複数のY電極と並設された複数のアドレス電極とが互いに離間して交差するように配設されたプラズマディスプレイパネルの駆動回路において、以下の態様を含んでいる。括弧内の番号は、図中の括弧付番号のスイッチ素子に対応している。
本発明の第1態様では、例えば図3又は7に示す如く、
一端が該複数のY電極の1つに接続されたダイオード(D u2 )と、一端が該1つのY電極に接続された第1スイッチ素子(1)とを備えたプッシュプル回路(212)を、該複数のY電極の各々について有する走査ドライバと、
第1電位供給線と該走査ドライバの各第1スイッチ素子の他端との間に接続された第2スイッチ素子(4)と、第2電位供給線と該走査ドライバの各ダイオードの他端との間に接続された第3スイッチ素子(3)とを含む共通ドライバと、
選択した第1スイッチ素子をオンにした後に該第2スイッチ素子をオンにすることにより該選択した第1スイッチ素子に接続されているY電極に対し該第1電位供給線との間で電荷を流出又は流入させる制御回路とを有し、
各ダイオードは、該第3スイッチ素子がオンのときに順方向電流が流れる向きに接続されている。
【0009】
この第1態様によれば、第1スイッチ素子が既にオンにされていてその抵抗が低下しているので、第1スイッチ素子と第2スイッチ素子とを同時にオンにした場合よりも消費電力が低減され且つ動作が高速になるという効果を奏する。
また、走査ドライバを構成する、Y電極数に等しい数の回路の各々の構成要素数が従来のプッシュプル回路の半分であるので、プラズマディスプレイ装置の製造コストを下げることができるという効果を奏する。
本発明の第2態様では、上記第1態様において、
上記制御回路はさらに、上記複数の第1スイッチ素子(Qyd1〜Qydn)又は上記第2スイッチ素子(4)がオフの状態において該第3スイッチ素子(3)をオンにすることにより、上記選択した第1スイッチ素子に接続されているY電極に対し該ダイオードを通し上記電荷を流入又は流出させて該Y電極に対し選択パルスを印加する。
本発明の第3態様では、例えば図5又は7に示す如く、
一端が該複数のY電極の1つに接続されたダイオードと、該1つのY電極と第1電位供給線との間に接続された第1スイッチ素子(Qyd2)とを備えたプッシュプル回路を、該複数のY電極の各々について有する走査ドライバと、
該第1電位供給線と該走査ドライバの各ダイオードの他端との間に接続された第2スイッチ素子(6)と、第2電位供給線と該走査ドライバの各ダイオードの他端との間に接続された第3スイッチ素子(Q bu )とを備えたY共通ドライバと、
選択した第1スイッチ素子をオンにすることにより、該選択した第1スイッチ素子に接続されているY電極に対し電荷を流出又は流入させるとともに、該第2スイッチ素子をオンにすることにより各ダイオードの他端側の電荷を流出又は流入させる制御回路と、
を有し、各ダイオードは、該第2スイッチ素子がオンのときに順方向電流が阻止される向きに接続されている。
【0010】
この第3態様によれば、第1スイッチ素子をオンにした時に、第2スイッチ素子を介して各ダイオードの他端側の電荷が流出又は流入するので、選択した第1スイッチ素子に接続されているY電極に対し第1スイッチ素子を介して電荷が流出又は流入するのが鈍るのを防止することができる、すなわち動作を高速化することができるという効果を奏する。
また、走査ドライバを構成する、Y電極数に等しい数の回路の各々の構成要素数が従来のプッシュプル回路の半分であるので、プラズマディスプレイ装置の製造コストを下げることができるという効果を奏する。
【0011】
本発明の第4態様では、上記第3態様において、
上記制御回路はさらに、該第3スイッチ素子をオンにすることにより、上記選択した第1スイッチ素子(Qyd2)に接続されているY電極に対し該ダイオードを通し上記電荷を流入又は流出させて該Y電極に対し選択パルスを印加する。
本発明の第5態様では、例えば図6又は7に示す如く、
一端が該複数のY電極の1つに接続された第1ダイオード(D u2 )と、該1つのY電極と第1電位供給線との間に接続された第1スイッチ素子(1)と、一端が該1つのY電極に接続された第2ダイオード(Dd2)とを、該複数のY電極の各々について有する走査ドライバと、
該第1電位供給線と該走査ドライバの各第2ダイオードの他端との間に接続された第2スイッチ素子(7)と、第2電位供給線と該走査ドライバの各第1ダイオードの他端との間に接続された第3スイッチ素子と(Q su )を含む共通ドライバと、
該複数の第1スイッチ素子と該第2スイッチ素子とをオンにすることにより、該複数のY電極に対し同時に電荷を流出又は流入させる制御回路と、
を有し、各第1ダイオードは、該電荷の流出又は流入において順方向電流が流れる向きに接続され、各第2のダイオードは、該第3スイッチ素子がオンのときに順方向電流が流れる向きに接続されている。
【0012】
この第5態様によれば、走査ドライバを構成する各回路の構成要素(ダイオード)が1つ増えるが、第1スイッチ素子をオンにする時、第2スイッチ素子もオンにすることにより、ダイオードを介して電流がバイパスされ、該ダイオードをトランジスタで構成した場合よりも走査ドライバのサイズの大型化が避けられ、全体として駆動回路の製造コスト低減化及び小型化を図ることができるという効果を奏する。また、ダイオードを介して電流がバイパスされるので、動作を高速化することができるという効果を奏する。
また、走査ドライバを構成する、Y電極数に等しい数の回路の各々の構成要素数が従来のプッシュプル回路の半分であるので、プラズマディスプレイ装置の製造コストを下げることができるという効果を奏する。
本発明の第6態様では、上記第5態様において、
上記制御回路はさらに、上記複数の第1スイッチ素子(Qyd1〜Qydn)と上記第2スイッチ素子(7)とがオフの状態において該第3スイッチ素子をオンにすることにより、該複数のY電極に対し該第2のダイオードを通し上記電荷を流入又は流出させて該複数のY電極の各々に対し共通の維持パルスを印加する。
【0017】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
[第1実施形態]
図1は、本発明の第1実施形態のAC型プラズマディスプレイ装置の概略構成を示す。図2は、図1の装置の一部駆動回路を示す。図2中、図9と同一構成要素には同一符号を付している。図3は、図1中のYドライバの要部回路図である。図中のMOSトランジスタQijのjは、
j=u:トランジスタQiuをオンにすると電極印加電位が立ち上がり、
j=d:トランジスタQidをオンにすると電極印加電位が立ち下がることを意味し、また、iは、i=x:電極X、i=y:電極Y、i=s:維持パルス、i=b:走査パルス、i=a:アドレスパルスを意味している。
【0018】
PDP10の電極Y1〜Ynは、Yドライバ20に接続されている。Yドライバ20は、走査ドライバ21とY共通ドライバ22とからなる。走査ドライバ21は、図2に示すプッシュプル回路21i(211〜21nは互いに同一構成であるので、図2ではi=3のみを示している。)を各電極Yiに対して備え、これらが互いに並列接続され、Y共通ドライバ22に共通に接続されている。
【0019】
例えばプッシュプル回路213では、ダイオードDu3のカソード及びnMOSトランジスタQyd3のドレインが電極Y3に接続され、構成要素数が2で図9のプッシュプル回路213Pの半分になっている。Y共通ドライバ22では、pMOSトランジスタQbu及びQsuのドレインがダイオードDu1〜Dunのアノードに接続され、nMOSトランジスタQbd及びQsdのドレインがnMOSトランジスタQyd1〜Qydnのソースに接続されている。pMOSトランジスタQbu、Qsu、nMOSトランジスタQbd及びQsdのソースはそれぞれ、電位Vyrの選択基準電位線、電位Vsの維持電位線、電位−Vbの選択電位線及び電位Vsrの維持基準電位線に接続されている。
電極X1〜Xnは、一端が共にX共通ドライバ30に接続されている。電極A1〜Amはアドレスドライバ40に接続され、アドレスドライバ40は、図2に示すプッシュプル回路40i(401〜40mは互いに同一構成であるので、図2ではi=2のみを示す。)を電極A1〜Amの各々に対し備えている。X共通ドライバ30は、図9の従来構成と同じプッシュプル回路である。X共通ドライバ30により電極Xに維持電位Vs、アドレス電位Va又は0Vが印加され、プッシュプル回路40iにより電極Aiにアドレス電位Va又は0Vが印加される。
【0020】
例えば、Vs=180V、Va=50V、−Vb=−150Vである。
制御回路50は、X−Y制御部53と表示データ制御部54とを備え、X−Y制御部53は、共通ドライバ制御部51と走査ドライバ制御部52とからなる。走査ドライバ制御部52は、垂直同期信号VSYNC及び水平同期信号HSYNCに同期して走査ドライバ21に対し電極Y1〜Ynを線順次に選択させる。共通ドライバ制御部51はY共通ドライバ22を制御して電極Y1〜Ynに共通の維持パルスを供給させ、X共通ドライバ30を制御して電極X1〜Xnに共通の維持パルスを供給させる。表示データ制御部54は、ドットクロックCLKに同期して表示データDATAをフームメモリに一旦格納した後、順次読み出してアドレスドライバ40に供給し、アドレスドライバ40に対し電極A1〜Amに選択的にアドレスパルスを供給させる。
【0021】
PDP10の電極に印加される電圧波形及びトランジスタスイッチのオン/オフ波形(オンを高レベルで表し、オフを低レベルで表している。)を図4に示す。図4中、電極Xは電極X1〜Xnの総称であり、電極Aは電極A1〜Amの総称である。電極Aの印加電圧は、表示データに応じて電位Va又は0Vであることを示している。図4では、アドレス期間の前のリセット期間を省略しているが、リセット期間においては、全面消去放電により全画素の壁電荷が消去され、又は全面書込放電により全画素に壁電荷が生成される。また、図4では簡単化のために維持電位の基準電位Vsr及び選択電位の基準電位Vyrをいずれも0Vにしている。Vsrは通常0Vであるが、VyrはICの耐圧向上のために通常、アドレス期間での前処理として、−Vbが負の場合には負の値にされ、−Vbが正の場合には正の値にされ、アドレス期間での後処理として0Vに戻される。
【0022】
次に、図4の波形を説明する。以下の説明では、リセット期間において全面消去放電により全画素の壁電荷が消去されているとする。また、電極A−Y間の放電開始電圧をVfay、電極X−Y間の放電開始電圧をVfxyとする。
1).アドレス期間
アドレス期間の開始時点では、駆動回路の全トランジスタがオフになっている。pMOSトランジスタQxuのソース電位は、アドレス期間で電位Vaにされる。
【0023】
(t1)pMOSトランジスタQxuがオンにされて、電極Xにアドレス電位Vaが印加される。また、nMOSトランジスタQyd1がオンにされる。
(t2)nMOSトランジスタQbdがオンにされて、電極Y1上の電荷がnMOSトランジスタQyd1及びQbdを通って引き抜かれ、電極Y1が選択電位−Vbに立ち下がる。nMOSトランジスタQyd1が既にオンにされていてnMOSトランジスタQyd1の抵抗が低下しているので、nMOSトランジスタQyd1及びQbdを同時にオンにした場合よりも消費電力が低減され且つ動作が高速になる。
【0024】
他方、電極A1〜Amのうち、第1表示行の点灯させる画素に対応したものにアドレス電位Vaが印加される。
Va+Vb>Vfay>Vbであり、点灯させる画素の電極Y1−A間でアドレス放電が生ずる。Va+Vb<Vfxyであるが、この放電にトリガされて(プライミング効果により)、点灯させる画素の電極X1−Y1間で放電が生じ、電極X1及びY1を覆っている誘電体にそれぞれ負及び正の壁電荷が生成される。この壁電荷による逆電圧で、電極X1−Y1間の放電が停止する。
【0025】
(t3)nMOSトランジスタQbd及びQyd1がオフにされ、pMOSトランジスタQbuがオンにされる。これにより、pMOSトランジスタQbuからダイオードDu2を通って電極Y1に電流が流れ込み、電極Y1が0Vに立ち下がる。また、nMOSトランジスタQyd2がオンにされる。
(t4)pMOSトランジスタQbuがオフにされ、nMOSトランジスタQbdがオンにされて、電極Y2上の電荷がnMOSトランジスタQyd2及びQbdを通って引き抜かれ、電極Y2が選択電位−Vbに立ち下がる。
【0026】
電極A1〜Amのうち、第2表示行の点灯させる画素に対応したものにアドレス電位Vaが印加され、点灯させる画素の電極Y2−A間でアドレス放電が生ずる。この放電にトリガされて、点灯させる画素の電極X2−Y2間で放電が生じ、電極X2及びY2を覆っている誘電体にそれぞれ負及び正の壁電荷が生成される。この壁電荷による逆電圧で、電極X2−Y2間の放電が停止する。
【0027】
以降、上記同様にして、i=3〜nにつき線順次に、点灯させる画素の電極Xi−Yi間で放電が生じ、壁電荷が生成される。
(t10)pMOSトランジスタQxuがオフにされ、nMOSトランジスタQxdがオンにされて電極Xが0Vにされる。
2).サステイン期間
pMOSトランジスタQxuのソースは、サステイン期間で維持電位Vsにされる。
【0028】
(t11)pMOSトランジスタQsuがオンにされ、i=1〜nの各々について電極Yi−Xi間に維持電圧Vsが印加され、これに、点灯させる画素の壁電圧Vwが重畳されて、Vs+Vw>Vfxyとなり、維持放電が生ずる。この放電により壁電荷の極性が印加電圧の極性と逆になって、放電が停止する。
(t12)pMOSトランジスタQsuがオフにされ、nMOSトランジスタQyd1〜Qydnがオンにされる。
【0029】
(t13)nMOSトランジスタQsdがオンにされて、電極Y1〜Ynが0Vになる。nMOSトランジスタQyd1〜Qydnが既にオンにされていてnMOSトランジスタQyd1〜Qydnの抵抗が低下しているので、nMOSトランジスタQyd1〜QydnとnMOSトランジスタQsdとを同時にオンにした場合よりも消費電力が低減され且つ動作が高速になる。
【0030】
(t14)pMOSトランジスタQxuがオンにされ、i=1〜nの各々について電極Yi−Xi間に維持電圧−Vsが印加され、これに、点灯させる画素の壁電圧−Vwが重畳されて、維持放電が生ずる。この放電により壁電荷の極性が印加電圧の極性と逆になって、放電が停止する。
(t15)nMOSトランジスタQyd1〜Qydn、Qsd及びpMOSトランジスタQxuがオフにされる。
【0031】
(t16)nMOSトランジスタQxdがオンにされて電極X1〜Xnが0Vにされる。
以降、上記同様にして、電極X−Y間に交流維持パルスが印加され、点灯する画素について維持放電が繰り返される。
本第1実施形態によれば、プッシュプル回路211〜21nの各々の構成要素数が2で、図9のプッシュプル回路213Pの半分になっているので、プラズマディスプレイ装置の製造コストを低減することができる。
【0032】
[第2実施形態]
例えば図4の時刻t4及び図3において、nMOSトランジスタQbdをオンにすると、ダイオードDu2のアノードとダイオードDu1及びDu3〜Dunのアノードとの間の配線上の電荷が、ダイオードDu2を通りnMOSトランジスタQyd2側へ流入するので、電位−Vbの選択パルスの立ち下がりが鈍る原因となる。
【0033】
そこで、第2実施形態では図5に示す如く、Y共通ドライバ22Aにおいて、電位−Vbの選択電位供給線とダイオードDu1〜Dunのアノードとの間にnMOSトランジスタQbd2を接続し、nMOSトランジスタQbd2をnMOSトランジスタQbd1と連動して制御している。
これにより、nMOSトランジスタQbd1をオンにした時に、ダイオードDu2のアノードとダイオードDu1及びDu3〜Dunのアノードとの間の配線上の電荷が、nMOSトランジスタQbd2を通って抜け出るので、電位−Vbの選択パルスの立ち下がりが鈍るのを防止することができる。
【0034】
他の点は、上記第1実施形態と同一である。
[第3実施形態]
サステイン期間ではアドレス期間よりも消費電流が大きい。プラズマディスプレイ装置では、1フレームを複数のサブフィールドに分割し、各サブフィールドのサステイン期間の比を1:2:4:8:16のようにして階調表示するので、サステイン期間での駆動能力を大きくして動作を高速化する必要がある。このため、図5のnMOSトランジスタQyd1〜Qydn及びQusd のサイズを大きくしなければならない。
【0035】
他方、トランジスタやサイリスタ等のスイッチ素子とダイオードとの電流駆動能力を比較すると、同じ電流では、通常、ダイオードのサイズはスイッチ素子のサイズの数分の1となる。
そこで、第3実施形態では図6に示す如く、i=1〜nの各々につき、プッシュプル回路21iAにおいて、電極YiにダイオードDdiのアノードを接続し、Y共通ドライバ22Bにおいて、ダイオードDdiのカソードと電位Vsrの維持基準電位線との間にnMOSトランジスタQsd2を接続し、nMOSトランジスタQsd2をnMOSトランジスタQsd1と連動して制御している。
【0036】
これにより、nMOSトランジスタQyd1〜Qydn及びQsd1のサイズの大型化が避けられ、全体として駆動回路の製造コスト低減化及び小型化を図ることができる。
他の点は、上記第2実施形態と同一である。
[第4実施形態]
上記第1〜3実施形態では、アドレス期間において、電極Yを負電位にし電極Aを正電位にしてアドレス放電させる場合を説明したが、逆に、電極Yを正電位にし電極Aを負電位にしてアドレス放電させることも可能であり、これを第4実施形態として図7及び図8に示す。
【0037】
この場合、アドレス期間では電極Xを負電位−Vaにする。また、アドレス期間では電極Y及び電極Xにそれぞれ負及び正の壁電荷が生成されるので、サステイン期間の最初は、電極Xに維持パルスを印加する。pMOSトランジスタQbu1とpMOSトランジスタQbu2とは連動して動作し、pMOSトランジスタQsu1とpMOSトランジスタQsu2とは連動して動作する。
【0038】
図7のプッシュプル回路211B〜21nB及びY共通ドライバ22Cはそれぞれ図6のプッシュプル回路211A〜21nA及びY共通ドライバ22Bに対応している。
なお、本発明には外にも種々の変形例が含まれる。
例えば、図7の回路において、ダイオードDu1〜Dun及びpMOSトランジスタQsu2を除去して図5に対応した構成としてもよく、さらにpMOSトランジスタQbu2を除去して図3に対応した構成としてもよい。また、図7のnMOSトランジスタQbdを除去し、nMOSトランジスタQsdでnMOSトランジスタQbdを兼ねるようにしてもよい。
【0039】
また、上記実施形態では3電極型について説明したが、電極Xを用いずに、サステイン期間において電極A−Y間で維持放電させる2電極型にも、本発明を適用可能である。
さらに、基準電位はグランド電位以外であってもよく、また、スイッチ素子はFETに限定されず、バイポーラトランジスタやサイリスタ等の半導体スイッチであってもよく、本発明の効果に必須ではないスイッチ素子や抵抗やコンデンサ等が駆動回路中に付加されていてもよいことは勿論である。
【図面の簡単な説明】
【図1】本発明の第1実施形態のAC型プラズマディスプレイ装置の概略構成図である。
【図2】図1の装置の一部駆動回路図である。
【図3】図1中のYドライバの要部回路図である。
【図4】第1実施形態での電極印加電圧波形及びトランジスタスイッチのオン/オフ波形を示す図である。
【図5】本発明の第2実施形態のYドライバ要部回路図である。
【図6】本発明の第3実施形態のYドライバ要部回路図である。
【図7】本発明の第4実施形態のYドライバ要部回路図である。
【図8】第1実施形態での電極印加電圧波形及びトランジスタスイッチのオン/オフ波形を示す図である。
【図9】従来のプラズマディスプレイ装置の一部駆動回路図である。
【符号の説明】
10 PDP
20 Yドライバ
21 走査ドライバ
22、22A〜22C Y共通ドライバ
211〜21n、211A〜21nA、211B〜21nB プッシュプル回路
30 X共通ドライバ
40 アドレスドライバ
50 制御回路
Claims (7)
- 並設された複数のY電極と並設された複数のアドレス電極とが互いに離間して交差するように配設されたプラズマディスプレイパネルの駆動回路において、
一端が該複数のY電極の1つに接続されたダイオードと、一端が該1つのY電極に接続された第1スイッチ素子とを備えたプッシュプル回路を、該複数のY電極の各々について有する走査ドライバと、
第1電位供給線と該走査ドライバの各第1スイッチ素子の他端との間に接続された第2スイッチ素子と、第2電位供給線と該走査ドライバの各ダイオードの他端との間に接続された第3スイッチ素子とを含む共通ドライバと、
選択した第1スイッチ素子をオンにした後に該第2スイッチ素子をオンにすることにより該選択した第1スイッチ素子に接続されているY電極に対し該第1電位供給線との間で電荷を流出又は流入させる制御回路と、
を有し、各ダイオードは、該第3スイッチ素子がオンのときに順方向電流が流れる向きに接続されていることを特徴とするAC型プラズマディスプレイパネル駆動回路。 - 上記制御回路はさらに、上記複数の第1スイッチ素子又は第2スイッチ素子がオフの状態において該第3スイッチ素子をオンにすることにより、上記選択した第1スイッチ素子に接続されているY電極に対し該ダイオードを通し上記電荷を流入又は流出させて該Y電極に対し選択パルスを印加する
ことを特徴とする請求項1記載のAC型プラズマディスプレイパネル駆動回路。 - 並設された複数のY電極と並設された複数のアドレス電極とが互いに離間して交差するように配設されたプラズマディスプレイパネルの駆動回路において、
一端が該複数のY電極の1つに接続されたダイオードと、該1つのY電極と第1電位供給線との間に接続された第1スイッチ素子とを備えたプッシュプル回路を、該複数のY電極の各々について有する走査ドライバと、
該第1電位供給線と該走査ドライバの各ダイオードの他端との間に接続された第2スイッチ素子と、第2電位供給線と該走査ドライバの各ダイオードの他端との間に接続された第3スイッチ素子とを備えたY共通ドライバと、
選択した第1スイッチ素子をオンにすることにより、該選択した第1スイッチ素子に接続されているY電極に対し電荷を流出又は流入させるとともに、該第2スイッチ素子をオンにすることにより各ダイオードの他端側の電荷を流出又は流入させる制御回路と、
を有し、各ダイオードは、該第2スイッチ素子がオンのときに順方向電流が阻止される向きに接続されていることを特徴とするAC型プラズマディスプレイパネル駆動回路。 - 上記制御回路はさらに、該第3スイッチ素子をオンにすることにより、上記選択した第1スイッチ素子に接続されているY電極に対し該ダイオードを通し上記電荷を流入又は流出させて該Y電極に対し選択パルスを印加する
ことを特徴とする請求項3記載のAC型プラズマディスプレイパネル駆動回路。 - 並設された複数のY電極と並設された複数のアドレス電極とが互いに離間して交差するように配設されたプラズマディスプレイパネルの駆動回路において、
一端が該複数のY電極の1つに接続された第1ダイオードと、該1つのY電極と第1電位供給線との間に接続された第1スイッチ素子と、一端が該1つのY電極に接続された第2ダイオードとを、該複数のY電極の各々について有する走査ドライバと、
該第1電位供給線と該走査ドライバの各第2ダイオードの他端との間に接続された第2スイッチ素子と、第2電位供給線と該走査ドライバの各第1ダイオードの他端との間に接続された第3スイッチ素子とを含む共通ドライバと、
該複数の第1スイッチ素子と該第2スイッチ素子とをオンにすることにより、該複数のY電極に対し同時に電荷を流出又は流入させる制御回路と、
を有し、各第1ダイオードは、該電荷の流出又は流入において順方向電流が流れる向きに接続され、各第2のダイオードは、該第3スイッチ素子がオンのときに順方向電流が流れる向きに接続されていることを特徴とするAC型プラズマディスプレイパネル駆動回路。 - 上記制御回路はさらに、上記複数の第1スイッチ素子と上記第2スイッチ素子とがオフの状態において該第3スイッチ素子をオンにすることにより、該複数のY電極に対し該第2のダイオードを通し上記電荷を流入又は流出させて該複数のY電極の各々に対し共通の維持パルスを印加することを特徴とする請求項5記載のAC型プラズマディスプレイパネル駆動回路。
- 並設された複数のY電極と並設された複数のアドレス電極とが互いに離間して交差するように配設されたプラズマディスプレイパネルと、
請求項1乃至6のいずれか1つに記載のAC型プラズマディスプレイパネル駆動回路と、
を有することを特徴とするAC型プラズマディスプレイ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5809596A JP3597934B2 (ja) | 1996-03-14 | 1996-03-14 | Ac型のプラズマディスプレイパネル駆動回路及びプラズマディスプレイ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5809596A JP3597934B2 (ja) | 1996-03-14 | 1996-03-14 | Ac型のプラズマディスプレイパネル駆動回路及びプラズマディスプレイ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09251278A JPH09251278A (ja) | 1997-09-22 |
JP3597934B2 true JP3597934B2 (ja) | 2004-12-08 |
Family
ID=13074401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5809596A Expired - Lifetime JP3597934B2 (ja) | 1996-03-14 | 1996-03-14 | Ac型のプラズマディスプレイパネル駆動回路及びプラズマディスプレイ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3597934B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100519454B1 (ko) * | 1999-08-12 | 2005-10-06 | 재단법인서울대학교산학협력재단 | 교류형 플라즈마 방전표시기의 스캔전극 구동회로 |
KR100416092B1 (ko) * | 2001-02-01 | 2004-01-24 | 삼성에스디아이 주식회사 | 플라즈마 표시 패널의 구동장치 |
KR100400466B1 (ko) * | 2001-06-19 | 2003-10-01 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 구동장치 |
KR100600711B1 (ko) * | 2001-12-21 | 2006-07-14 | 엘지전자 주식회사 | 평면 디스플레이 장치 구동회로부 및 그 구동방법 |
JP4256099B2 (ja) * | 2002-01-31 | 2009-04-22 | 日立プラズマディスプレイ株式会社 | ディスプレイパネル駆動回路及びプラズマディスプレイ |
KR100562870B1 (ko) * | 2004-03-05 | 2006-03-23 | 엘지전자 주식회사 | 스캔 드라이버를 포함하는 플라즈마 표시 패널의 구동장치 |
KR100603660B1 (ko) * | 2004-04-12 | 2006-07-24 | 엘지전자 주식회사 | 플라즈마 표시 패널의 구동 장치 |
US20090167371A1 (en) * | 2005-01-11 | 2009-07-02 | Matsushita Electric Industrial Co., Ltd. | Capacitive load driving circuit |
JP2006267540A (ja) * | 2005-03-24 | 2006-10-05 | Fujitsu Hitachi Plasma Display Ltd | プラズマディスプレイ装置 |
KR100765528B1 (ko) * | 2006-01-24 | 2007-10-10 | 엘지전자 주식회사 | 플라즈마 표시장치 |
JP2008003567A (ja) * | 2006-05-25 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 駆動電圧供給回路 |
KR100877819B1 (ko) * | 2006-11-07 | 2009-01-12 | 엘지전자 주식회사 | 플라즈마 디스플레이 장치 |
KR100867586B1 (ko) * | 2007-04-27 | 2008-11-10 | 엘지전자 주식회사 | 플라즈마 디스플레이 장치 |
-
1996
- 1996-03-14 JP JP5809596A patent/JP3597934B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09251278A (ja) | 1997-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100235810B1 (ko) | Ac형 플라즈마 디스플레이장치 및 그 구동회로 | |
KR100681775B1 (ko) | 구동 장치, 구동 방법, 플라즈마 디스플레이 장치 및플라즈마 디스플레이 패널의 전원 회로 | |
JP3597934B2 (ja) | Ac型のプラズマディスプレイパネル駆動回路及びプラズマディスプレイ装置 | |
US6806655B2 (en) | Apparatus and method for driving plasma display panel | |
JP3582964B2 (ja) | プラズマディスプレイパネルの駆動装置 | |
JPH05265397A (ja) | 交流駆動型プラズマディスプレイパネル用ドライバ及びその制御方法 | |
EP1755101A2 (en) | Plasma display apparatus | |
KR100831010B1 (ko) | 플라즈마 표시 장치 및 그 구동 방법 | |
EP1780691B1 (en) | Plasma display device, driving apparatus and driving method thereof | |
JP5086639B2 (ja) | プラズマディスプレイパネルの駆動装置 | |
KR100250407B1 (ko) | 플라즈마 디스플레이 패널 구동회로 및 그 구동방법 | |
US20060044223A1 (en) | Plasma display device and driving method thereof | |
US20070008246A1 (en) | Plasma display and a method of driving the plasma display | |
KR100739626B1 (ko) | 플라즈마 표시 장치 및 그 구동 방법 | |
KR100732583B1 (ko) | 플라즈마 디스플레이 장치 | |
KR100740093B1 (ko) | 플라즈마 표시 장치 및 그 구동 장치와 구동 방법 | |
US20080170001A1 (en) | Plasma display and associated driver | |
EP1775696A2 (en) | Plasma display device and driving method thereof | |
US20080158104A1 (en) | Plasma display device | |
KR100739625B1 (ko) | 플라즈마 표시 장치 및 그 구동 장치와 구동 방법 | |
KR100542216B1 (ko) | 플라즈마 표시 패널의 구동 장치 및 플라즈마 표시 장치 | |
KR100599763B1 (ko) | 플라즈마 표시 장치 및 그 구동 방법 | |
JP2009042731A (ja) | プラズマ表示装置およびその駆動方法 | |
JP2008165197A (ja) | プラズマ表示装置及びその駆動方法 | |
KR20080071308A (ko) | 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
A521 | Written amendment |
Effective date: 20040517 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040813 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040907 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040910 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313131 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20070917 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20080917 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20090917 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20100917 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120917 Year of fee payment: 8 |