JP3591766B2 - Ｐｄｐ駆動装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動装置に関する。
【０００２】
【従来の技術】
ＰＤＰは、周知の如く、薄型の平面表示装置として種々の研究がなされており、その１つにマトリクス表示方式のＰＤＰが知られている。
図１は、かかるＰＤＰを含んだＰＤＰ駆動装置の構成を示す図である。
図１において、ＰＤＰ１には、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ１〜Ｙｎ及び行電極Ｘ１〜Ｘｎが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ１〜Ｄｍが形成されている。この際、１組の行電極対と１つの列電極との交叉部に、１画素に対応した放電セルが形成される。
【０００３】
アドレスドライバ２は、映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスに変換し、これを１行分毎に、上記列電極Ｄ１〜Ｄｍに印加する。Ｘ行電極ドライバ３は、各放電セルの残留壁電荷量を初期化する為のリセットパルス、後述するが如き発光放電セルの放電発光状態を維持させる為の維持放電パルスを発生し、これらを上記行電極Ｘ１〜Ｘｎに印加する。
【０００４】
Ｙ行電極ドライバ４は、上記Ｘ行電極ドライバ３と同様に、各放電セルの残留壁電荷量を初期化する為のリセットパルス、発光放電セルの放電発光状態を維持させる為の維持放電パルスを発生し、これらを上記行電極Ｙ１〜Ｙｎに印加する。更に、Ｙ行電極ドライバ４は、放電セル内に発生した荷電粒子を再形成させる為のプライミングパルス、並びに各放電セルに対し画素データパルスに応じた電荷量を形成せしめて上記発光放電セル又は非発光放電セルの設定を行う為の走査パルスＳＰを発生し、これらを行電極Ｙ１〜Ｙｎに印加する。
【０００５】
図２はＸ行電極ドライバ３及びＹ行電極ドライバ４の具体的構成を電極Ｘｊ及び電極Ｙｊについて示している。電極Ｘｊは電極Ｘ１〜Ｘｎのうちの第ｊ行の電極であり、電極Ｙｊは電極Ｙ１〜Ｙｎのうちの第ｊ行の電極である。電極ＸｊとＹｊとの間はコンデンサＣ０として作用するようになっている。
Ｘ行電極ドライバ３においては、２つの電源Ｂ１，Ｂ２が備えられている。電源Ｂ１は電圧Ｖｓ１（例えば、１７０Ｖ）を出力し、電源Ｂ２は電圧Ｖｒ１（例えば、１９０Ｖ）を出力する。電源Ｂ１の正端子はスイッチング素子Ｓ３を介して電極Ｘｊへの接続ライン１１に接続され、負端子はアース接続されている。接続ライン１１とアースとの間にはスイッチング素子Ｓ４が接続されている他、スイッチング素子Ｓ１、ダイオードＤ１及びコイルＬ１からなる直列回路と、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２からなる直列回路とがコンデンサＣ１を共通にアース側に介して接続されている。なお、ダイオードＤ１はコンデンサＣ１側をアノードとしており、ダイオードＤ２はコンデンサＣ１側をカソードとして接続されている。また、電源Ｂ２の正端子はスイッチング素子Ｓ８及び抵抗Ｒ１を介して接続ライン１１に接続され、電源Ｂ２の負端子はアース接続されている。
【０００６】
Ｙ行電極ドライバ４においては、４つの電源Ｂ３〜Ｂ６が備えられている。電源Ｂ３は電圧Ｖｓ１（例えば、１７０Ｖ）を出力し、電源Ｂ４は電圧Ｖｒ１（例えば、１９０Ｖ）を出力し、電源Ｂ５は電圧Ｖｏｆｆ（例えば、１４０Ｖ）を出力し、電源Ｂ６は電圧Ｖｈ（例えば、１６０Ｖ、Ｖｈ＞Ｖｏｆｆ）を出力する。電源Ｂ３の正端子はスイッチング素子Ｓ１３を介してスイッチング素子Ｓ１５への接続ライン１２に接続され、負端子はアース接続されている。接続ライン１２とアースとの間にはスイッチング素子Ｓ１４が接続されている他、スイッチング素子Ｓ１１、ダイオードＤ３及びコイルＬ３からなる直列回路と、コイルＬ４、ダイオードＤ４及びスイッチング素子Ｓ１２からなる直列回路とがコンデンサＣ２を共通にアース側に介して接続されている。なお、ダイオードＤ３はコンデンサＣ２側をアノードとしており、ダイオードＤ４はコンデンサＣ２側をカソードとして接続されている。
【０００７】
接続ライン１２はスイッチング素子Ｓ１５を介して電源Ｂ６の正端子への接続ライン１３に接続されている。電源Ｂ４の正端子はアース接続され、負端子はスイッチング素子Ｓ１６、そして抵抗Ｒ２を介して接続ライン１３に接続されている。電源Ｂ５の正端子はスイッチング素子Ｓ１７を介して接続ライン１３に接続され、負端子はアース接続されている。
【０００８】
また、接続ライン１３はスイッチング素子Ｓ２１を介して電極Ｙｊへの接続ライン１４に接続されている。電源Ｂ６の負端子はスイッチング素子Ｓ２２を介して接続ライン１４に接続されている。接続ライン１３，１４との間にはダイオードＤ５が接続され、またスイッチング素子Ｓ２３とダイオードＤ６との直列回路が接続されている。ダイオードＤ５は接続ライン１４側をアノードとし、ダイオードＤ６は接続ライン１４側をカソードとして接続されている。
【０００９】
上記のスイッチング素子Ｓ１〜Ｓ４、Ｓ８、Ｓ１１〜Ｓ１７及びＳ２１〜Ｓ２３のオンオフは図示しない制御回路によって制御される。図２の各スイッチング素子の矢印が制御回路からの制御信号端子である。なお、Ｙ行電極ドライバ４において電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１５、コイルＬ３、Ｌ４、ダイオードＤ３、Ｄ４及びコンデンサＣ２がサスティンドライバ部を構成し、電源Ｂ４、抵抗Ｒ２及びスイッチング素子Ｓ１６がリセットドライバ部を構成し、残りの電源Ｂ５、Ｂ６、スイッチング素子Ｓ２３、Ｓ１７、Ｓ２１、Ｓ２２及びダイオードＤ５、Ｄ６がスキャンドライバ部を構成している。
【００１０】
次に、かかる構成のＰＤＰ駆動装置の動作について図３のタイミングチャートを参照しつつ説明する。ＰＤＰ駆動装置の動作はリセット期間、アドレス期間及びサスティン期間からなる。先ず、リセット期間になると、Ｙ行電極ドライバ４のスイッチング素子Ｓ２３がオンとなる。スイッチング素子Ｓ２３はリセット期間及びサスティン期間においてオンとなる。また、同時にＸ行電極ドライバ３のスイッチング素子Ｓ８がオンとなり、Ｙ行電極ドライバ４のスイッチング素子Ｓ１６がオンとなる。その他のスイッチング素子はオフである。スイッチング素子Ｓ８のオンにより電源Ｂ２の正端子からスイッチング素子Ｓ８、抵抗Ｒ１を介して電極Ｘjに電流が流れ、またスイッチング素子Ｓ１６のオンにより電極ＹjからダイオードＤ５、抵抗Ｒ２、スイッチング素子Ｓ１６を介して電源Ｂ４の負端子に電流が流れ込む。電極Ｘjの電位はコンデンサＣ０と抵抗Ｒ１との時定数により徐々に上昇してリセットパルスＲＰxとなり、電極Ｙjの電位はコンデンサＣ０と抵抗Ｒ２との時定数により徐々に低下してリセットパルスＲＰyとなる。このリセットパルスＲＰxは電極Ｘ1〜Ｘnの全てに同時に印加され、リセットパルスＲＰyも電極Ｙ1〜Ｙn毎に生成されて電極Ｙ1〜Ｙn全てに同時に印加される。
【００１１】
これらリセットパルスＲＰｘ及びＲＰｙの同時印加により、ＰＤＰ１の全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。スイッチング素子Ｓ８及びスイッチング素子Ｓ１６はリセットパルスＲＰ ｘ 及びＲＰ ｙ のレベルが飽和した後、リセット期間終了以前にオフとなる。また、この時点にスイッチング素子Ｓ４、Ｓ１４及びＳ１５がオンとなり、電極Ｘｊ及びＹｊは共にアースされる。これによりリセットパルスＲＰ ｘ 及びＲＰ ｙ は消滅する。
【００１２】
次に、アドレス期間が開始されると、スイッチング素子Ｓ１４及びＳ１５がオフとなり、スイッチング素子Ｓ２３がオフとなり、スイッチング素子Ｓ１７がオンとなり、同時にスイッチング素子Ｓ２２がオンとなる。スイッチング素子Ｓ１７のオンにより電源Ｂ５と電源Ｂ６とが直列に接続された状態となり、電源Ｂ６の負端子には電圧ＶｈとＶｏｆｆとの差を示す負電位が生じ、それが電極Ｙｊに印加される。
【００１３】
アドレス期間においてアドレスドライバ２は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ１〜ＤＰｎに変換し、これを１行分毎に、上記列電極Ｄ１〜Ｄｍに順次印加する。図３に示すように電極Ｙｊ，Ｙｊ＋１に対しては画素データパルスＤＰｊ，ＤＰｊ＋１が印加される。
【００１４】
Ｙ行電極ドライバ４は、正電圧のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに順次印加して行く。更に、各プライミングパルスＰＰの印加直後でありかつ上記画素データパルス群ＤＰ１〜ＤＰｎ各々のタイミングに同期させて負電圧の走査パルスＳＰを行電極Ｙ１〜Ｙｎに順次印加して行く。
電極Ｙｊについて説明すると、プライミングパルスＰＰを生成する際には、スイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなる。また、スイッチング素子Ｓ１７はオンのままである。これにより電源Ｂ５の正端子の電位Ｖｏｆｆがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２１を介して電極ＹｊにプライミングパルスＰＰとして印加される。プライミングパルスＰＰの印加後、アドレスドライバ２からの画素データパルスＤＰｊの印加に同期してスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。これにより電源Ｂ６の負端子の電圧ＶｈとＶｏｆｆとの差を示す負電位が電極Ｙｊに走査パルスＳＰとして印加される。そして、アドレスドライバ２からの画素データパルスＤＰｊの印加の停止に同期してスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなり、電源Ｂ５の正端子の電位Ｖｏｆｆがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２１を介して電極Ｙｊに印加される。その後、電極Ｙｊ＋１についても図３に示すように、電極Ｙｊと同様にプライミングパルスＰＰが印加され、アドレスドライバ２からの画素データパルスＤＰｊ＋１の印加に同期して走査パルスＳＰが印加される。
【００１５】
走査パルスＳＰが印加された行電極に属する放電セルの内では、正電圧の画素データパルスが更に同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。
【００１６】
アドレス期間からサスティン期間に切り替わる時には、スイッチング素子Ｓ１７，Ｓ２１はオフとなり、代わってスイッチング素子Ｓ１４及びＳ１５がオンとなる。スイッチング素子Ｓ４のオン状態は継続される。
サスティン期間において、Ｘ行電極ドライバ３では、スイッチング素子Ｓ４のオンにより電極Ｘｊの電位はほぼ０Ｖのアース電位となる。次に、スイッチング素子Ｓ４がオフとなり、スイッチング素子Ｓ１がオンになると、コンデンサＣ１に蓄えられている電荷によりコイルＬ１、ダイオードＤ１、そしてスイッチング素子Ｓ１を介して電流が電極Ｘｊに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ１及びコンデンサＣ０の時定数により電極Ｘｊの電位は図３に示すように徐々に上昇する。
【００１７】
次いで、スイッチング素子Ｓ１がオフとなり、スイッチング素子Ｓ３がオンとなる。これにより、電極Ｘｊには電源Ｂ１の正端子の電位ＶＳ１が印加される。その後、スイッチング素子Ｓ３がオフとなり、スイッチング素子Ｓ２がオンとなり、コンデンサＣ０に蓄積された電荷により電極ＸｊからコイルＬ２、ダイオードＤ２、そしてスイッチング素子Ｓ２を介してコンデンサＣ１に電流が流れ込む。このとき、コイルＬ２及びコンデンサＣ１の時定数により電極Ｘｊの電位は図３に示すように徐々に低下する。電極Ｘｊの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ２がオフとなり、スイッチング素子Ｓ４がオンとなる。
【００１８】
かかる動作によってＸ行電極ドライバ３は図３に示した如き正電圧の維持放電パルスＩＰxを電極Ｘjに印加する。維持放電パルスＩＰxが消滅するスイッチング素子Ｓ４のオン時に同時に、Ｙ行電極ドライバ４ではスイッチング素子Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１４がオンであったときには電極Ｙjの電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ１４がオフとなり、スイッチング素子Ｓ１１がオンになると、コンデンサＣ２に蓄えられている電荷によりコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５、スイッチング素子Ｓ２３、そしてダイオードＤ６を介して電流が電極Ｙjに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ３及びコンデンサＣ０の時定数により電極Ｙjの電位は図３に示すように徐々に上昇する。
【００１９】
次いで、スイッチング素子Ｓ１１がオフとなり、スイッチング素子Ｓ１３がオンとなる。これにより、電極Ｙｊには電源Ｂ３の正端子の電位ＶＳ１が印加される。その後、スイッチング素子Ｓ１３がオフとなり、スイッチング素子Ｓ１２がオンとなり、コンデンサＣ０に蓄積された電荷により電極ＹｊからダイオードＤ５、スイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そしてスイッチング素子Ｓ１２を介してコンデンサＣ２に電流が流れ込む。このとき、コイルＬ４及びコンデンサＣ２の時定数により電極Ｙｊの電位は図３に示すように徐々に低下する。電極Ｙｊの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ１２がオフとなり、スイッチング素子Ｓ１４がオンとなる。
【００２０】
かかる動作によってＹ行電極ドライバ４は図３に示した如き正電圧の維持放電パルスＩＰｙを電極Ｙｊに印加する。
このように、サスティン期間においては、維持放電パルスＩＰｘと維持放電パルスＩＰｙとが交互に生成して電極Ｘ１〜Ｘｎと電極Ｙ１〜Ｙｎとに交互に印加されるので、上記壁電荷が残留したままとなっている発光放電セルは放電発光を繰り返しその発光状態を維持する。
【００２１】
【発明が解決しようとする課題】
上記した従来のＰＤＰ駆動装置において、スキャンドライバ部はスイッチング素子Ｓ２１としてＰＭＯＳ−ＦＥＴ又はＮＭＯＳを用い、スイッチング素子Ｓ２２としてＮＭＯＳ−ＦＥＴを用いて、それらの直列接続によりその接続点を電極Ｙjへの出力とする構成となっているが、この場合、スイッチング素子Ｓ２１を構成するＦＥＴのオン抵抗は高いので、その駆動能力はスイッチング素子Ｓ２２を構成するＦＥＴのそれに比べて著しく劣ることになる。よって、サスティン期間にサスティンドライバ部による維持放電パルス電流をスイッチング素子Ｓ２１を介して電極Ｙjへ供給することができないので、スイッチング素子Ｓ２３によるバイパス回路を介して維持放電パルス電流をＰＤＰ電極Ｙjへ供給することが行なわれ、回路規模が大きくなり、コスト高になるという問題点があった。
【００２２】
そこで、本発明の目的は、回路規模が大きくすることなくサスティン期間にＰＤＰへ維持放電パルス電流を供給することができるＰＤＰ駆動装置を提供することである。
【００２３】
【課題を解決するための手段】
本発明のＰＤＰ駆動装置は、複数の行電極対と、行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを駆動する駆動装置であって、発光セル及び非発光セルを選択するために走査パルスを行電極対の一方に供給するスキャンドライバと、発光セルのみを発光維持するために行電極対の一方に維持放電パルスを供給する維持放電ドライバとを備え、スキャンドライバは行電極対の一方に各々の一端が共通接続された第１及び第２スイッチング素子と、第１スイッチング素子に並列に接続された第１ダイオードと、行電極対の一方に対して第１ダイオードとは逆極性となるように第２スイッチング素子に並列に接続された第２ダイオードとを有し、スキャンドライバの作動時には第１スイッチング素子の他端に第１電位が印加され、第２スイッチング素子の他端に第１電位より低く走査パルスの電位に等しい第２電位が印加され、維持放電ドライバの作動時に維持放電ドライバの出力が第２スイッチング素子の他端に電気的に接続され、維持放電ドライバから行電極対の一方に第２ダイオードを介して電流を供給し、その電流供給によって行電極対に蓄積された電荷を維持放電ドライバへ電流として回収する時に第２スイッチング素子がオン状態となり、これによって行電極対の一方に維持放電パルスが供給されることを特徴としている。
【００２５】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図４は、本発明によるＰＤＰ駆動装置の構成を示しており、図１及び図２に示した従来装置と同一部分は同一符号を用いて示している。この図４のＰＤＰ駆動装置においては、スイッチング素子Ｓ１５に接続されている接続ライン１３には電源Ｂ６の負端子が接続されている。電源Ｂ６の正端子はスイッチング素子Ｓ２１を介して電極Ｙｊへの接続ライン１４に接続され、接続ライン１３と接続された電源Ｂ６の負端子はスイッチング素子Ｓ２２を介して接続ライン１４に接続されている。スイッチング素子Ｓ２１にはダイオードＤ５が並列に接続され、またスイッチング素子Ｓ２２にはダイオードＤ６が並列に接続されている。ダイオードＤ５は接続ライン１４側をアノードとし、ダイオードＤ６は接続ライン１４側をカソードとして接続されている。
【００２６】
電源Ｂ５は図２の従来装置とは正負端子を逆にして接続されており、電圧Ｖｏｆｆとして例えば、１０〜２０Ｖを発生する。
その他の構成は図１及び図２に示した従来装置と同一であるので、ここでの説明を省略する。
次に、かかる構成の本発明によるＰＤＰ駆動装置の動作について図５のタイミングチャートを参照しつつ説明する。このＰＤＰ駆動装置の動作がリセット期間、アドレス期間及びサスティン期間からなることは図２の従来装置と同様である。
【００２７】
先ず、リセット期間になると、Ｘ行電極ドライバ３のスイッチング素子Ｓ８がオンとなり、Ｙ行電極ドライバ４のスイッチング素子Ｓ１６，Ｓ２２が共にオンとなる。その他のスイッチング素子はオフである。スイッチング素子Ｓ８のオンにより電源Ｂ２の正端子からスイッチング素子８、抵抗Ｒ１を介して電極Ｘｊに電流が流れ、またスイッチング素子Ｓ１６，Ｓ２２のオンにより電極Ｙｊからスイッチング素子Ｓ２２、抵抗Ｒ２、スイッチング素子Ｓ１６を介して電源Ｂ４の負端子に電流が流れ込む。電極Ｘｊの電位はコンデンサＣ０と抵抗Ｒ１との時定数により徐々に上昇してリセットパルスＲＰ ｘ となり、電極Ｙｊの電位はコンデンサＣ０と抵抗Ｒ２との時定数により徐々に低下してリセットパルスＲＰ ｙ となる。リセットパルスＲＰ ｘ は最終的に電圧Ｖｒ１となり、リセットパルスＲＰ ｙ は最終的に電圧−Ｖｒ１となる。このリセットパルスＲＰ ｘ は電極Ｘ１〜Ｘｎの全てに同時に印加され、リセットパルスＲＰ ｙ も電極Ｙ１〜Ｙｎ毎に生成されて電極Ｙ１〜Ｙｎ全てに同時に印加される。
【００２８】
これらリセットパルスＲＰｘ及びＲＰｙの同時印加により、ＰＤＰ１の全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。スイッチング素子Ｓ８，Ｓ１６，Ｓ２２はリセットパルスＲＰ ｘ 及びＲＰ ｙ のレベルが飽和した後、リセット期間終了以前にオフとなる。また、この時点にスイッチング素子Ｓ４、Ｓ１４及びＳ１５がオンとなり、電極Ｘｊ及びＹｊは共にアースされる。これによりリセットパルスＲＰ ｘ 及びＲＰ ｙ は消滅する。
【００２９】
次に、アドレス期間が開始されると、スイッチング素子Ｓ１４及びＳ１５がオフとなり、スイッチング素子Ｓ１７がオンとなり、同時にスイッチング素子Ｓ２２がオンとなる。スイッチング素子Ｓ１７及びＳ２２のオンにより電源Ｂ５の負端子の負電位−Ｖｏｆｆがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２２を介して電極Ｙｊに印加される。
【００３０】
アドレス期間においてアドレスドライバ２は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ１〜ＤＰｎに変換し、これを１行分毎に、上記列電極Ｄ１〜Ｄｍに順次印加する。図５に示すように電極Ｙｊ，Ｙｊ＋１に対しては画素データパルスＤＰｊ，ＤＰｊ＋１が印加される。
【００３１】
Ｙ行電極ドライバ４は、正電圧のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに順次印加して行く。更に、各プライミングパルスＰＰの印加直後でありかつ上記画素データパルス群ＤＰ１〜ＤＰｎ各々のタイミングに同期させて負電圧の走査パルスＳＰを行電極Ｙ１〜Ｙｎに順次印加して行く。
電極Ｙｊについて説明すると、プライミングパルスＰＰを生成する際には、スイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなる。また、スイッチング素子Ｓ１７はオンのままである。これにより電源Ｂ６と電源Ｂ５とはスイッチング素子Ｓ１７を介して直列に接続された状態となるので、電源Ｂ６の正端子の電位はＶｈ−Ｖｏｆｆ（例えば、１４０Ｖ）となる。この正電位がスイッチング素子Ｓ２１を介して電極ＹｊにプライミングパルスＰＰとして印加される。
【００３２】
プライミングパルスＰＰの印加後、アドレスドライバ２からの画素データパルスＤＰｊの印加に同期してスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。これにより電源Ｂ５の負端子の負電位−Ｖｏｆｆがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２２を介して電極Ｙｊに走査パルスＳＰとして印加される。そして、アドレスドライバ２からの画素データパルスＤＰｊの印加の停止に同期してスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなり、電源Ｂ６の正端子の電位Ｖｈ−Ｖｏｆｆがスイッチング素子Ｓ２１を介して電極Ｙｊに印加される。その後、電極Ｙｊ＋１についても図５に示すように、電極Ｙｊと同様にプライミングパルスＰＰが印加され、アドレスドライバ２からの画素データパルスＤＰｊ＋１の印加に同期して走査パルスＳＰが印加される。
【００３３】
走査パルスＳＰが印加された行電極に属する放電セルの内では、正電圧の画素データパルスが更に同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。
【００３４】
アドレス期間からサスティン期間に切り替わる時には、スイッチング素子Ｓ１７，Ｓ２１はオフとなり、代わってスイッチング素子Ｓ１４及びＳ１５がオンとなる。スイッチング素子Ｓ４のオン状態は継続される。
サスティン期間におけるＸ行電極ドライバ３の動作は、図２に示した従来装置の場合と同一であるので、動作説明を省略するが、Ｘ行電極ドライバ３は図５に示した如き正電圧の維持放電パルスＩＰｘを電極Ｘｊに印加する。
【００３５】
Ｙ行電極ドライバ４では、維持放電パルスＩＰｘが消滅するスイッチング素子Ｓ４のオン時に同時に、スイッチング素子Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１４がオンであったときには電極Ｙｊの電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ１４がオフとなり、スイッチング素子Ｓ１１がオンになると、コンデンサＣ２に蓄えられている電荷によりコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５、そしてダイオードＤ６を介して電流が電極Ｙｊに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ３及びコンデンサＣ０の時定数により電極Ｙｊの電位は図５に示すように徐々に上昇する。
【００３６】
次いで、スイッチング素子Ｓ１１がオフとなり、スイッチング素子Ｓ１３がオンとなる。これにより、電極Ｙｊには電源Ｂ３の正端子の電位ＶＳ１がスイッチング素子Ｓ１３，スイッチング素子Ｓ１５、そしてダイオードＤ６を介して印加される。その後、スイッチング素子Ｓ１３がオフとなり、スイッチング素子Ｓ１２がオンとなり、更にスイッチング素子Ｓ２２がオンとなり、コンデンサＣ０に蓄積された電荷により電極Ｙｊからスイッチング素子Ｓ２２、スイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そしてスイッチング素子Ｓ１２を介してコンデンサＣ２に電流が流れ込む。このとき、コイルＬ４及びコンデンサＣ２の時定数により電極Ｙｊの電位は図５に示すように徐々に低下する。電極Ｙｊの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ１２及びＳ２２がオフとなり、スイッチング素子Ｓ１４がオンとなる。
【００３７】
かかる動作によってＹ行電極ドライバ４は図５に示した如き正電圧の維持放電パルスＩＰｙを電極Ｙｊに印加する。
このように、サスティン期間においては、維持放電パルスＩＰｘと維持放電パルスＩＰｙとが交互に生成して電極Ｘ１〜Ｘｎと電極Ｙ１〜Ｙｎとに交互に印加されるので、上記壁電荷が残留したままとなっている発光放電セルは放電発光を繰り返しその発光状態を維持する。
【００３８】
【発明の効果】
以上の如く、本発明によれば、スイッチング素子によるバイパス回路を介することなくサスティン期間にＰＤＰへ維持放電パルス電流を供給することができるので、回路規模が増大することを防止することができる。
【図面の簡単な説明】
【図１】ＰＤＰ駆動装置を示すブロック図である。
【図２】従来の駆動装置の構成を示す回路図である。
【図３】図２の装置の各部のタイムチャートである。
【図４】本発明の実施例を示す回路図である。
【図５】図４の装置の各部のタイムチャートである。
【符号の説明】
１ ＰＤＰ
２ アドレスドライバ
３ Ｘ行電極ドライバ
４ Ｙ行電極ドライバ
【発明の属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動装置に関する。
【０００２】
【従来の技術】
ＰＤＰは、周知の如く、薄型の平面表示装置として種々の研究がなされており、その１つにマトリクス表示方式のＰＤＰが知られている。
図１は、かかるＰＤＰを含んだＰＤＰ駆動装置の構成を示す図である。
図１において、ＰＤＰ１には、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ１〜Ｙｎ及び行電極Ｘ１〜Ｘｎが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ１〜Ｄｍが形成されている。この際、１組の行電極対と１つの列電極との交叉部に、１画素に対応した放電セルが形成される。
【０００３】
アドレスドライバ２は、映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスに変換し、これを１行分毎に、上記列電極Ｄ１〜Ｄｍに印加する。Ｘ行電極ドライバ３は、各放電セルの残留壁電荷量を初期化する為のリセットパルス、後述するが如き発光放電セルの放電発光状態を維持させる為の維持放電パルスを発生し、これらを上記行電極Ｘ１〜Ｘｎに印加する。
【０００４】
Ｙ行電極ドライバ４は、上記Ｘ行電極ドライバ３と同様に、各放電セルの残留壁電荷量を初期化する為のリセットパルス、発光放電セルの放電発光状態を維持させる為の維持放電パルスを発生し、これらを上記行電極Ｙ１〜Ｙｎに印加する。更に、Ｙ行電極ドライバ４は、放電セル内に発生した荷電粒子を再形成させる為のプライミングパルス、並びに各放電セルに対し画素データパルスに応じた電荷量を形成せしめて上記発光放電セル又は非発光放電セルの設定を行う為の走査パルスＳＰを発生し、これらを行電極Ｙ１〜Ｙｎに印加する。
【０００５】
図２はＸ行電極ドライバ３及びＹ行電極ドライバ４の具体的構成を電極Ｘｊ及び電極Ｙｊについて示している。電極Ｘｊは電極Ｘ１〜Ｘｎのうちの第ｊ行の電極であり、電極Ｙｊは電極Ｙ１〜Ｙｎのうちの第ｊ行の電極である。電極ＸｊとＹｊとの間はコンデンサＣ０として作用するようになっている。
Ｘ行電極ドライバ３においては、２つの電源Ｂ１，Ｂ２が備えられている。電源Ｂ１は電圧Ｖｓ１（例えば、１７０Ｖ）を出力し、電源Ｂ２は電圧Ｖｒ１（例えば、１９０Ｖ）を出力する。電源Ｂ１の正端子はスイッチング素子Ｓ３を介して電極Ｘｊへの接続ライン１１に接続され、負端子はアース接続されている。接続ライン１１とアースとの間にはスイッチング素子Ｓ４が接続されている他、スイッチング素子Ｓ１、ダイオードＤ１及びコイルＬ１からなる直列回路と、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２からなる直列回路とがコンデンサＣ１を共通にアース側に介して接続されている。なお、ダイオードＤ１はコンデンサＣ１側をアノードとしており、ダイオードＤ２はコンデンサＣ１側をカソードとして接続されている。また、電源Ｂ２の正端子はスイッチング素子Ｓ８及び抵抗Ｒ１を介して接続ライン１１に接続され、電源Ｂ２の負端子はアース接続されている。
【０００６】
Ｙ行電極ドライバ４においては、４つの電源Ｂ３〜Ｂ６が備えられている。電源Ｂ３は電圧Ｖｓ１（例えば、１７０Ｖ）を出力し、電源Ｂ４は電圧Ｖｒ１（例えば、１９０Ｖ）を出力し、電源Ｂ５は電圧Ｖｏｆｆ（例えば、１４０Ｖ）を出力し、電源Ｂ６は電圧Ｖｈ（例えば、１６０Ｖ、Ｖｈ＞Ｖｏｆｆ）を出力する。電源Ｂ３の正端子はスイッチング素子Ｓ１３を介してスイッチング素子Ｓ１５への接続ライン１２に接続され、負端子はアース接続されている。接続ライン１２とアースとの間にはスイッチング素子Ｓ１４が接続されている他、スイッチング素子Ｓ１１、ダイオードＤ３及びコイルＬ３からなる直列回路と、コイルＬ４、ダイオードＤ４及びスイッチング素子Ｓ１２からなる直列回路とがコンデンサＣ２を共通にアース側に介して接続されている。なお、ダイオードＤ３はコンデンサＣ２側をアノードとしており、ダイオードＤ４はコンデンサＣ２側をカソードとして接続されている。
【０００７】
接続ライン１２はスイッチング素子Ｓ１５を介して電源Ｂ６の正端子への接続ライン１３に接続されている。電源Ｂ４の正端子はアース接続され、負端子はスイッチング素子Ｓ１６、そして抵抗Ｒ２を介して接続ライン１３に接続されている。電源Ｂ５の正端子はスイッチング素子Ｓ１７を介して接続ライン１３に接続され、負端子はアース接続されている。
【０００８】
また、接続ライン１３はスイッチング素子Ｓ２１を介して電極Ｙｊへの接続ライン１４に接続されている。電源Ｂ６の負端子はスイッチング素子Ｓ２２を介して接続ライン１４に接続されている。接続ライン１３，１４との間にはダイオードＤ５が接続され、またスイッチング素子Ｓ２３とダイオードＤ６との直列回路が接続されている。ダイオードＤ５は接続ライン１４側をアノードとし、ダイオードＤ６は接続ライン１４側をカソードとして接続されている。
【０００９】
上記のスイッチング素子Ｓ１〜Ｓ４、Ｓ８、Ｓ１１〜Ｓ１７及びＳ２１〜Ｓ２３のオンオフは図示しない制御回路によって制御される。図２の各スイッチング素子の矢印が制御回路からの制御信号端子である。なお、Ｙ行電極ドライバ４において電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１５、コイルＬ３、Ｌ４、ダイオードＤ３、Ｄ４及びコンデンサＣ２がサスティンドライバ部を構成し、電源Ｂ４、抵抗Ｒ２及びスイッチング素子Ｓ１６がリセットドライバ部を構成し、残りの電源Ｂ５、Ｂ６、スイッチング素子Ｓ２３、Ｓ１７、Ｓ２１、Ｓ２２及びダイオードＤ５、Ｄ６がスキャンドライバ部を構成している。
【００１０】
次に、かかる構成のＰＤＰ駆動装置の動作について図３のタイミングチャートを参照しつつ説明する。ＰＤＰ駆動装置の動作はリセット期間、アドレス期間及びサスティン期間からなる。先ず、リセット期間になると、Ｙ行電極ドライバ４のスイッチング素子Ｓ２３がオンとなる。スイッチング素子Ｓ２３はリセット期間及びサスティン期間においてオンとなる。また、同時にＸ行電極ドライバ３のスイッチング素子Ｓ８がオンとなり、Ｙ行電極ドライバ４のスイッチング素子Ｓ１６がオンとなる。その他のスイッチング素子はオフである。スイッチング素子Ｓ８のオンにより電源Ｂ２の正端子からスイッチング素子Ｓ８、抵抗Ｒ１を介して電極Ｘjに電流が流れ、またスイッチング素子Ｓ１６のオンにより電極ＹjからダイオードＤ５、抵抗Ｒ２、スイッチング素子Ｓ１６を介して電源Ｂ４の負端子に電流が流れ込む。電極Ｘjの電位はコンデンサＣ０と抵抗Ｒ１との時定数により徐々に上昇してリセットパルスＲＰxとなり、電極Ｙjの電位はコンデンサＣ０と抵抗Ｒ２との時定数により徐々に低下してリセットパルスＲＰyとなる。このリセットパルスＲＰxは電極Ｘ1〜Ｘnの全てに同時に印加され、リセットパルスＲＰyも電極Ｙ1〜Ｙn毎に生成されて電極Ｙ1〜Ｙn全てに同時に印加される。
【００１１】
これらリセットパルスＲＰｘ及びＲＰｙの同時印加により、ＰＤＰ１の全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。スイッチング素子Ｓ８及びスイッチング素子Ｓ１６はリセットパルスＲＰ ｘ 及びＲＰ ｙ のレベルが飽和した後、リセット期間終了以前にオフとなる。また、この時点にスイッチング素子Ｓ４、Ｓ１４及びＳ１５がオンとなり、電極Ｘｊ及びＹｊは共にアースされる。これによりリセットパルスＲＰ ｘ 及びＲＰ ｙ は消滅する。
【００１２】
次に、アドレス期間が開始されると、スイッチング素子Ｓ１４及びＳ１５がオフとなり、スイッチング素子Ｓ２３がオフとなり、スイッチング素子Ｓ１７がオンとなり、同時にスイッチング素子Ｓ２２がオンとなる。スイッチング素子Ｓ１７のオンにより電源Ｂ５と電源Ｂ６とが直列に接続された状態となり、電源Ｂ６の負端子には電圧ＶｈとＶｏｆｆとの差を示す負電位が生じ、それが電極Ｙｊに印加される。
【００１３】
アドレス期間においてアドレスドライバ２は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ１〜ＤＰｎに変換し、これを１行分毎に、上記列電極Ｄ１〜Ｄｍに順次印加する。図３に示すように電極Ｙｊ，Ｙｊ＋１に対しては画素データパルスＤＰｊ，ＤＰｊ＋１が印加される。
【００１４】
Ｙ行電極ドライバ４は、正電圧のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに順次印加して行く。更に、各プライミングパルスＰＰの印加直後でありかつ上記画素データパルス群ＤＰ１〜ＤＰｎ各々のタイミングに同期させて負電圧の走査パルスＳＰを行電極Ｙ１〜Ｙｎに順次印加して行く。
電極Ｙｊについて説明すると、プライミングパルスＰＰを生成する際には、スイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなる。また、スイッチング素子Ｓ１７はオンのままである。これにより電源Ｂ５の正端子の電位Ｖｏｆｆがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２１を介して電極ＹｊにプライミングパルスＰＰとして印加される。プライミングパルスＰＰの印加後、アドレスドライバ２からの画素データパルスＤＰｊの印加に同期してスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。これにより電源Ｂ６の負端子の電圧ＶｈとＶｏｆｆとの差を示す負電位が電極Ｙｊに走査パルスＳＰとして印加される。そして、アドレスドライバ２からの画素データパルスＤＰｊの印加の停止に同期してスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなり、電源Ｂ５の正端子の電位Ｖｏｆｆがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２１を介して電極Ｙｊに印加される。その後、電極Ｙｊ＋１についても図３に示すように、電極Ｙｊと同様にプライミングパルスＰＰが印加され、アドレスドライバ２からの画素データパルスＤＰｊ＋１の印加に同期して走査パルスＳＰが印加される。
【００１５】
走査パルスＳＰが印加された行電極に属する放電セルの内では、正電圧の画素データパルスが更に同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。
【００１６】
アドレス期間からサスティン期間に切り替わる時には、スイッチング素子Ｓ１７，Ｓ２１はオフとなり、代わってスイッチング素子Ｓ１４及びＳ１５がオンとなる。スイッチング素子Ｓ４のオン状態は継続される。
サスティン期間において、Ｘ行電極ドライバ３では、スイッチング素子Ｓ４のオンにより電極Ｘｊの電位はほぼ０Ｖのアース電位となる。次に、スイッチング素子Ｓ４がオフとなり、スイッチング素子Ｓ１がオンになると、コンデンサＣ１に蓄えられている電荷によりコイルＬ１、ダイオードＤ１、そしてスイッチング素子Ｓ１を介して電流が電極Ｘｊに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ１及びコンデンサＣ０の時定数により電極Ｘｊの電位は図３に示すように徐々に上昇する。
【００１７】
次いで、スイッチング素子Ｓ１がオフとなり、スイッチング素子Ｓ３がオンとなる。これにより、電極Ｘｊには電源Ｂ１の正端子の電位ＶＳ１が印加される。その後、スイッチング素子Ｓ３がオフとなり、スイッチング素子Ｓ２がオンとなり、コンデンサＣ０に蓄積された電荷により電極ＸｊからコイルＬ２、ダイオードＤ２、そしてスイッチング素子Ｓ２を介してコンデンサＣ１に電流が流れ込む。このとき、コイルＬ２及びコンデンサＣ１の時定数により電極Ｘｊの電位は図３に示すように徐々に低下する。電極Ｘｊの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ２がオフとなり、スイッチング素子Ｓ４がオンとなる。
【００１８】
かかる動作によってＸ行電極ドライバ３は図３に示した如き正電圧の維持放電パルスＩＰxを電極Ｘjに印加する。維持放電パルスＩＰxが消滅するスイッチング素子Ｓ４のオン時に同時に、Ｙ行電極ドライバ４ではスイッチング素子Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１４がオンであったときには電極Ｙjの電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ１４がオフとなり、スイッチング素子Ｓ１１がオンになると、コンデンサＣ２に蓄えられている電荷によりコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５、スイッチング素子Ｓ２３、そしてダイオードＤ６を介して電流が電極Ｙjに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ３及びコンデンサＣ０の時定数により電極Ｙjの電位は図３に示すように徐々に上昇する。
【００１９】
次いで、スイッチング素子Ｓ１１がオフとなり、スイッチング素子Ｓ１３がオンとなる。これにより、電極Ｙｊには電源Ｂ３の正端子の電位ＶＳ１が印加される。その後、スイッチング素子Ｓ１３がオフとなり、スイッチング素子Ｓ１２がオンとなり、コンデンサＣ０に蓄積された電荷により電極ＹｊからダイオードＤ５、スイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そしてスイッチング素子Ｓ１２を介してコンデンサＣ２に電流が流れ込む。このとき、コイルＬ４及びコンデンサＣ２の時定数により電極Ｙｊの電位は図３に示すように徐々に低下する。電極Ｙｊの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ１２がオフとなり、スイッチング素子Ｓ１４がオンとなる。
【００２０】
かかる動作によってＹ行電極ドライバ４は図３に示した如き正電圧の維持放電パルスＩＰｙを電極Ｙｊに印加する。
このように、サスティン期間においては、維持放電パルスＩＰｘと維持放電パルスＩＰｙとが交互に生成して電極Ｘ１〜Ｘｎと電極Ｙ１〜Ｙｎとに交互に印加されるので、上記壁電荷が残留したままとなっている発光放電セルは放電発光を繰り返しその発光状態を維持する。
【００２１】
【発明が解決しようとする課題】
上記した従来のＰＤＰ駆動装置において、スキャンドライバ部はスイッチング素子Ｓ２１としてＰＭＯＳ−ＦＥＴ又はＮＭＯＳを用い、スイッチング素子Ｓ２２としてＮＭＯＳ−ＦＥＴを用いて、それらの直列接続によりその接続点を電極Ｙjへの出力とする構成となっているが、この場合、スイッチング素子Ｓ２１を構成するＦＥＴのオン抵抗は高いので、その駆動能力はスイッチング素子Ｓ２２を構成するＦＥＴのそれに比べて著しく劣ることになる。よって、サスティン期間にサスティンドライバ部による維持放電パルス電流をスイッチング素子Ｓ２１を介して電極Ｙjへ供給することができないので、スイッチング素子Ｓ２３によるバイパス回路を介して維持放電パルス電流をＰＤＰ電極Ｙjへ供給することが行なわれ、回路規模が大きくなり、コスト高になるという問題点があった。
【００２２】
そこで、本発明の目的は、回路規模が大きくすることなくサスティン期間にＰＤＰへ維持放電パルス電流を供給することができるＰＤＰ駆動装置を提供することである。
【００２３】
【課題を解決するための手段】
本発明のＰＤＰ駆動装置は、複数の行電極対と、行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを駆動する駆動装置であって、発光セル及び非発光セルを選択するために走査パルスを行電極対の一方に供給するスキャンドライバと、発光セルのみを発光維持するために行電極対の一方に維持放電パルスを供給する維持放電ドライバとを備え、スキャンドライバは行電極対の一方に各々の一端が共通接続された第１及び第２スイッチング素子と、第１スイッチング素子に並列に接続された第１ダイオードと、行電極対の一方に対して第１ダイオードとは逆極性となるように第２スイッチング素子に並列に接続された第２ダイオードとを有し、スキャンドライバの作動時には第１スイッチング素子の他端に第１電位が印加され、第２スイッチング素子の他端に第１電位より低く走査パルスの電位に等しい第２電位が印加され、維持放電ドライバの作動時に維持放電ドライバの出力が第２スイッチング素子の他端に電気的に接続され、維持放電ドライバから行電極対の一方に第２ダイオードを介して電流を供給し、その電流供給によって行電極対に蓄積された電荷を維持放電ドライバへ電流として回収する時に第２スイッチング素子がオン状態となり、これによって行電極対の一方に維持放電パルスが供給されることを特徴としている。
【００２５】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図４は、本発明によるＰＤＰ駆動装置の構成を示しており、図１及び図２に示した従来装置と同一部分は同一符号を用いて示している。この図４のＰＤＰ駆動装置においては、スイッチング素子Ｓ１５に接続されている接続ライン１３には電源Ｂ６の負端子が接続されている。電源Ｂ６の正端子はスイッチング素子Ｓ２１を介して電極Ｙｊへの接続ライン１４に接続され、接続ライン１３と接続された電源Ｂ６の負端子はスイッチング素子Ｓ２２を介して接続ライン１４に接続されている。スイッチング素子Ｓ２１にはダイオードＤ５が並列に接続され、またスイッチング素子Ｓ２２にはダイオードＤ６が並列に接続されている。ダイオードＤ５は接続ライン１４側をアノードとし、ダイオードＤ６は接続ライン１４側をカソードとして接続されている。
【００２６】
電源Ｂ５は図２の従来装置とは正負端子を逆にして接続されており、電圧Ｖｏｆｆとして例えば、１０〜２０Ｖを発生する。
その他の構成は図１及び図２に示した従来装置と同一であるので、ここでの説明を省略する。
次に、かかる構成の本発明によるＰＤＰ駆動装置の動作について図５のタイミングチャートを参照しつつ説明する。このＰＤＰ駆動装置の動作がリセット期間、アドレス期間及びサスティン期間からなることは図２の従来装置と同様である。
【００２７】
先ず、リセット期間になると、Ｘ行電極ドライバ３のスイッチング素子Ｓ８がオンとなり、Ｙ行電極ドライバ４のスイッチング素子Ｓ１６，Ｓ２２が共にオンとなる。その他のスイッチング素子はオフである。スイッチング素子Ｓ８のオンにより電源Ｂ２の正端子からスイッチング素子８、抵抗Ｒ１を介して電極Ｘｊに電流が流れ、またスイッチング素子Ｓ１６，Ｓ２２のオンにより電極Ｙｊからスイッチング素子Ｓ２２、抵抗Ｒ２、スイッチング素子Ｓ１６を介して電源Ｂ４の負端子に電流が流れ込む。電極Ｘｊの電位はコンデンサＣ０と抵抗Ｒ１との時定数により徐々に上昇してリセットパルスＲＰ ｘ となり、電極Ｙｊの電位はコンデンサＣ０と抵抗Ｒ２との時定数により徐々に低下してリセットパルスＲＰ ｙ となる。リセットパルスＲＰ ｘ は最終的に電圧Ｖｒ１となり、リセットパルスＲＰ ｙ は最終的に電圧−Ｖｒ１となる。このリセットパルスＲＰ ｘ は電極Ｘ１〜Ｘｎの全てに同時に印加され、リセットパルスＲＰ ｙ も電極Ｙ１〜Ｙｎ毎に生成されて電極Ｙ１〜Ｙｎ全てに同時に印加される。
【００２８】
これらリセットパルスＲＰｘ及びＲＰｙの同時印加により、ＰＤＰ１の全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。スイッチング素子Ｓ８，Ｓ１６，Ｓ２２はリセットパルスＲＰ ｘ 及びＲＰ ｙ のレベルが飽和した後、リセット期間終了以前にオフとなる。また、この時点にスイッチング素子Ｓ４、Ｓ１４及びＳ１５がオンとなり、電極Ｘｊ及びＹｊは共にアースされる。これによりリセットパルスＲＰ ｘ 及びＲＰ ｙ は消滅する。
【００２９】
次に、アドレス期間が開始されると、スイッチング素子Ｓ１４及びＳ１５がオフとなり、スイッチング素子Ｓ１７がオンとなり、同時にスイッチング素子Ｓ２２がオンとなる。スイッチング素子Ｓ１７及びＳ２２のオンにより電源Ｂ５の負端子の負電位−Ｖｏｆｆがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２２を介して電極Ｙｊに印加される。
【００３０】
アドレス期間においてアドレスドライバ２は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ１〜ＤＰｎに変換し、これを１行分毎に、上記列電極Ｄ１〜Ｄｍに順次印加する。図５に示すように電極Ｙｊ，Ｙｊ＋１に対しては画素データパルスＤＰｊ，ＤＰｊ＋１が印加される。
【００３１】
Ｙ行電極ドライバ４は、正電圧のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに順次印加して行く。更に、各プライミングパルスＰＰの印加直後でありかつ上記画素データパルス群ＤＰ１〜ＤＰｎ各々のタイミングに同期させて負電圧の走査パルスＳＰを行電極Ｙ１〜Ｙｎに順次印加して行く。
電極Ｙｊについて説明すると、プライミングパルスＰＰを生成する際には、スイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなる。また、スイッチング素子Ｓ１７はオンのままである。これにより電源Ｂ６と電源Ｂ５とはスイッチング素子Ｓ１７を介して直列に接続された状態となるので、電源Ｂ６の正端子の電位はＶｈ−Ｖｏｆｆ（例えば、１４０Ｖ）となる。この正電位がスイッチング素子Ｓ２１を介して電極ＹｊにプライミングパルスＰＰとして印加される。
【００３２】
プライミングパルスＰＰの印加後、アドレスドライバ２からの画素データパルスＤＰｊの印加に同期してスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。これにより電源Ｂ５の負端子の負電位−Ｖｏｆｆがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２２を介して電極Ｙｊに走査パルスＳＰとして印加される。そして、アドレスドライバ２からの画素データパルスＤＰｊの印加の停止に同期してスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなり、電源Ｂ６の正端子の電位Ｖｈ−Ｖｏｆｆがスイッチング素子Ｓ２１を介して電極Ｙｊに印加される。その後、電極Ｙｊ＋１についても図５に示すように、電極Ｙｊと同様にプライミングパルスＰＰが印加され、アドレスドライバ２からの画素データパルスＤＰｊ＋１の印加に同期して走査パルスＳＰが印加される。
【００３３】
走査パルスＳＰが印加された行電極に属する放電セルの内では、正電圧の画素データパルスが更に同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。
【００３４】
アドレス期間からサスティン期間に切り替わる時には、スイッチング素子Ｓ１７，Ｓ２１はオフとなり、代わってスイッチング素子Ｓ１４及びＳ１５がオンとなる。スイッチング素子Ｓ４のオン状態は継続される。
サスティン期間におけるＸ行電極ドライバ３の動作は、図２に示した従来装置の場合と同一であるので、動作説明を省略するが、Ｘ行電極ドライバ３は図５に示した如き正電圧の維持放電パルスＩＰｘを電極Ｘｊに印加する。
【００３５】
Ｙ行電極ドライバ４では、維持放電パルスＩＰｘが消滅するスイッチング素子Ｓ４のオン時に同時に、スイッチング素子Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１４がオンであったときには電極Ｙｊの電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ１４がオフとなり、スイッチング素子Ｓ１１がオンになると、コンデンサＣ２に蓄えられている電荷によりコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５、そしてダイオードＤ６を介して電流が電極Ｙｊに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ３及びコンデンサＣ０の時定数により電極Ｙｊの電位は図５に示すように徐々に上昇する。
【００３６】
次いで、スイッチング素子Ｓ１１がオフとなり、スイッチング素子Ｓ１３がオンとなる。これにより、電極Ｙｊには電源Ｂ３の正端子の電位ＶＳ１がスイッチング素子Ｓ１３，スイッチング素子Ｓ１５、そしてダイオードＤ６を介して印加される。その後、スイッチング素子Ｓ１３がオフとなり、スイッチング素子Ｓ１２がオンとなり、更にスイッチング素子Ｓ２２がオンとなり、コンデンサＣ０に蓄積された電荷により電極Ｙｊからスイッチング素子Ｓ２２、スイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そしてスイッチング素子Ｓ１２を介してコンデンサＣ２に電流が流れ込む。このとき、コイルＬ４及びコンデンサＣ２の時定数により電極Ｙｊの電位は図５に示すように徐々に低下する。電極Ｙｊの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ１２及びＳ２２がオフとなり、スイッチング素子Ｓ１４がオンとなる。
【００３７】
かかる動作によってＹ行電極ドライバ４は図５に示した如き正電圧の維持放電パルスＩＰｙを電極Ｙｊに印加する。
このように、サスティン期間においては、維持放電パルスＩＰｘと維持放電パルスＩＰｙとが交互に生成して電極Ｘ１〜Ｘｎと電極Ｙ１〜Ｙｎとに交互に印加されるので、上記壁電荷が残留したままとなっている発光放電セルは放電発光を繰り返しその発光状態を維持する。
【００３８】
【発明の効果】
以上の如く、本発明によれば、スイッチング素子によるバイパス回路を介することなくサスティン期間にＰＤＰへ維持放電パルス電流を供給することができるので、回路規模が増大することを防止することができる。
【図面の簡単な説明】
【図１】ＰＤＰ駆動装置を示すブロック図である。
【図２】従来の駆動装置の構成を示す回路図である。
【図３】図２の装置の各部のタイムチャートである。
【図４】本発明の実施例を示す回路図である。
【図５】図４の装置の各部のタイムチャートである。
【符号の説明】
１ ＰＤＰ
２ アドレスドライバ
３ Ｘ行電極ドライバ
４ Ｙ行電極ドライバ
Claims (3)
- 複数の行電極対と、前記行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを駆動する駆動装置であって、発光セル及び非発光セルを選択するために走査パルスを前記行電極対の一方に供給するスキャンドライバと、前記発光セルのみを発光維持するために前記行電極対の一方に維持放電パルスを供給する維持放電ドライバとを備え、
前記スキャンドライバは前記行電極対の一方に各々の一端が共通接続された第１及び第２スイッチング素子と、第１スイッチング素子に並列に接続された第１ダイオードと、前記行電極対の一方に対して前記第１ダイオードとは逆極性となるように第２スイッチング素子に並列に接続された第２ダイオードとを有し、前記スキャンドライバの作動時には前記第１スイッチング素子の他端に第１電位が印加され、前記第２スイッチング素子の他端に前記第１電位より低く前記走査パルスの電位に等しい第２電位が印加され、
前記維持放電ドライバの作動時に前記維持放電ドライバの出力が前記第２スイッチング素子の他端に電気的に接続され、前記維持放電ドライバから前記行電極対の一方に前記第２ダイオードを介して電流を供給し、その電流供給によって前記行電極対に蓄積された電荷を前記維持放電ドライバへ電流として回収する時に前記第２スイッチング素子がオン状態となり、これによって前記行電極対の一方に前記維持放電パルスが供給されることを特徴とするプラズマディスプレイパネル駆動装置。 - 前記スキャンドライバは、前記第１スイッチング素子としてのＰチャンネルＭＯＳトランジスタと、前記第２スイッチング素子としてのＮチャンネルＭＯＳトランジスタとを有することを特徴とする請求項１記載のプラズマディスプレイパネル駆動装置。
- 前記維持放電ドライバと前記行電極の一方との間に前記第１及び第２スイッチング素子とは異なる第３スイッチング素子を設け、前記維持放電ドライバから前記行電極対の一方に前記維持放電パルスを供給する時には前記第３スイッチング素子がオン状態になることによって前記行電極の一方に前記維持放電パルスが印加され、前記維持放電ドライバから前記行電極対の一方に供給された電荷を前記維持放電ドライバへ回収する時には前記第２スイッチング素子及び前記第３スイッチング素子がオン状態となることによって、前記行電極対の一方に供給された電荷が前記維持放電ドライバへ回収されることを特徴とする請求項１記載のプラズマディスプレイパネル駆動装置。
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