JP3591415B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、パワーMOSFETと周辺素子とが共に形成される半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
本出願人らは、先に特願2000−10350号にて、基板深さ方向をチャネル幅とすることにより、オン抵抗のさらなる低減を図れる半導体装置を提案している。
【0003】
この半導体装置の構造の一例を図8に示して説明する。
【0004】
図8に示すように、このMOSFETには、主表面1a及び主表面1aに対して反対面となる裏面1bを有するn+型基板1が用いられている。この図の矢印で示すX方向がn+型基板1の厚み方向に対応しており、図の矢印で示すY方向及びZ方向がn+型基板1の主表面1a及び裏面1bと平行な方向に対応している。なお、図のX方向、Y方向、Z方向はそれぞれが互いに垂直を成している。
【0005】
n+型基板1の主表面1aから所定深さまでn−型ドリフト領域1cが形成されている。このn−型ドリフト領域1c内において、n+型基板1の主表面1aから所定深さまでp型ベース領域2が形成されている。p型ベース領域2の深さは1〜100μm程度とされている。
【0006】
また、p型ベース領域2内においてn−型基板1の主表面1aからp型ベース領域2よりも接合深さが浅い位置までn+型ソース領域3が形成されている。n+型ソース領域3の深さは1〜100μm程度とされるが、若干p型ベース領域2よりも浅くされている。
【0007】
なお、n+型基板1の濃度は、n+型ソース領域3と同等程度とされており、n+型基板1がドレイン領域を構成している。
【0008】
そして、n+型基板1の主表面1aから垂直に、つまりX方向に略平行にトレンチ5が掘られている。このトレンチ5は、n+型基板1の主表面1aと平行をなすY方向及びトレンチ5の深さ方向と平行をなすX方向の両方向において、n+型ソース領域3からp型ベース領域2を貫通するように形成されている。
【0009】
このトレンチ5の表面にはゲート酸化膜6が形成されており、このゲート酸化膜6を介してトレンチ5の内部がゲート電極7で埋め込まれた構成となっている。
【0010】
このように構成されるパワーMOSFETは以下のように製造される。
【0011】
まず、n+型基板1のうちn−型ドリフト領域1cの形成予定部分にトレンチを形成する。そして、トレンチを含みn+型基板1の主表面1aに、n−型のエピタキシャル膜、p型のエピタキシャル膜、n+型のエピタキシャル膜の3層を成膜したのち、これら3層の表面を平坦化するという平坦化処理を行う。続いて、トレンチ5を形成したのち、トレンチ5の内壁を熱酸化させてゲート酸化膜6を形成し、さらにゲート酸化膜6の上にゲート電極7を形成する。これにより、上記構造のパワーMOSFETが完成する。
【0012】
【発明が解決しようとする課題】
半導体装置には、パワーMOSFETの他に、例えば温度モニター用のCMOSやダイオード、若しくはパワーMOSFET制御用のMOSFET等の周辺素子が形成される。従って、パワーMOSFETと周辺素子とが共に同一基板上に形成されることになる。
【0013】
しかしながら、上記構造のパワーMOSFETの形成のためにn+型基板1を使用することから、周辺素子がn+型基板1上に形成されることになる。すなわち、図9に示すように、n+型基板1を用意し(図9(a))、n+型基板1にトレンチを形成したのち(図9(b))、n+型基板1のトレンチ内にn−型ドリフト領域1c、p型ベース領域2、及びn+型ソース領域3等を形成する(図9(c))ことでパワーMOSFETが形成されるが、n+型基板1のうちパワーMOSFETが形成されない領域に周辺素子が形成される。
【0014】
このため、周辺素子用の拡散層の濃度制御が困難になるという問題が生じると共に、パワーMOSFETのドレインと周辺素子形成領域とが同電位となり、素子分離が必要になるという問題が生じる。
【0015】
本発明は上記点に鑑みて、パワーMOSFETと周辺素子とを同一基板に形成する場合において、周辺素子の拡散層の濃度制御が容易に行えるようにすることを第1の目的とする。
【0016】
また、パワーMOSFETのドレインと周辺素子形成領域との素子分離の必要性をなくすことを第2の目的とする。
【0017】
【課題を解決するための手段】
上記目的を達成するため、請求項1乃至5に記載の発明では、半導体基板(1)には、パワーMOSFETが配置される領域に第1トレンチが形成されていると共に、周辺素子が配置される領域に第2トレンチが形成されおり、第2トレンチ内に第2導電型のウェル層(12)が備えられていることを特徴としている。
【0018】
このように、周辺素子が配置される領域に第2トレンチを形成し、この第2トレンチ内に第2導電型のウェル層が配置されるようにすれば、周辺素子の拡散抵抗の濃度制御を容易に行うことができる。
【0019】
請求項1に記載の発明においては、第2導電型のウェル層と高濃度の第1導電型の半導体基板との間に、半導体基板よりも低濃度の第1導電型の半導体層が形成されているため、ウェル層と第1導電型の半導体層との間に形成される空乏層が第1導電型の半導体層側へも延び易く、ウェル層の耐圧を向上させることができる。
【0020】
請求項6に記載の発明においては、高濃度な第1導電型の半導体基板(31)と、半導体基板の表面に形成された第2導電型の半導体層(30)とを有し、半導体層のうち、パワーMOSFETが形成された領域とは異なる領域に周辺素子が形成されていることを特徴とする。
【0021】
このように、半導体基板の表面に第2導電型の半導体層を形成しておけば、この半導体層に周辺素子を形成することができる。そして、この半導体層の濃度は適宜設定可能であるため、周辺素子の拡散抵抗の濃度制御を容易に行うことができる。
【0022】
なお、請求項7に示すように、高濃度な第1導電型の半導体基板(40)と、半導体基板の表面に形成された絶縁膜(41)と、半導体基板の表面に形成された第2導電型の半導体層(42)とを有するような半導体装置においても、請求項7と同様の効果が得られる。
【0023】
請求項8乃至17に記載の発明は、請求項1乃至7に記載の半導体装置の製造方法に関する。
【0024】
請求項8に記載の発明においては、半導体基板のうちパワーMOSFETの形成予定領域に第1トレンチ(8)を形成する工程と、半導体基板のうち周辺素子の形成予定領域に第2トレンチ(9)を形成する工程と、第1トレンチ及び第2トレンチ内を含む半導体基板上に、半導体基板よりも低濃度とされた第1導電型の第1半導体膜(22)と、第2導電型の第2半導体膜(23)と、高濃度とされた第1導電型の第3半導体膜(24)との積層構造を形成する工程と、第1乃至第3半導体膜の表面を平坦化する工程とを含み、第1トレンチ内には、第1乃至第3半導体膜が配置され、第1半導体膜にてドリフト領域、第2半導体膜にてベース領域、第3半導体膜にてソース領域がそれぞれ構成され、この後、主表面から垂直に掘って、ソース領域からベース領域を貫通するようにゲート用トレンチ(5)を形成し、ゲート用トレンチの表面にゲート絶縁膜(6)を形成したのち、ゲート絶縁膜の表面にゲート電極(7)を形成して、パワーMOSFETを構成し、第2トレンチ内には、第1半導体膜が配置され、この第2トレンチ内の第1半導体膜に第2導電型のウェル層(12)を形成し、このウェル層に周辺素子を形成することを特徴としている。
【0025】
このように、第1トレンチにドリフト領域を形成する際に、第2トレンチに第1半導体膜が配置されるようにすれば、周辺素子を形成する際に用いる半導体層をドリフト領域と共に形成することができる。
【0026】
請求項9に記載の発明においては、第2トレンチ形成工程では、第1半導体膜の膜厚以下の深さ(d1)となるように第2トレンチを形成することを特徴としている。
【0027】
このようにすれば、第2トレンチ内には第1半導体膜のみが配置されるようにすることができる。
【0028】
請求項10に記載の発明においては、第1トレンチと第2トレンチとを同時に形成し、第2トレンチ形成工程では、第1エピタキシャル膜の膜厚(L1)の倍以下の幅となるように第2トレンチを形成することを特徴としている。
【0029】
このように、第1トレンチと第2トレンチとを同時に形成するようにすれば、製造工程の簡略化を図ることができる。
【0030】
請求項11に記載の発明においては、第2トレンチ形成工程では、第1エピタキシャル膜の膜厚と第2エピタキシャル膜の膜厚とを合わせた厚さ以下の深さ(d2)で第2トレンチを形成することを特徴としている。
【0031】
このようにすれば、第2のトレンチ内に第1半導体膜と第2半導体膜が形成されることになる。このため、第2導電型の第2半導体膜を周辺素子形成用のウェル層とすることができる。
【0032】
請求項12に記載の発明においては、第1トレンチと第2トレンチとを同時に形成し、第2トレンチ形成工程では、ドリフト領域の膜厚とベース領域の膜厚とを合わせた厚さ(L2)の倍以下の幅となるように第2トレンチを形成することを特徴としている。
【0033】
このように、第1トレンチと第2トレンチを同時に形成するようにすれば、製造工程の簡略化を図ることができる。
【0034】
請求項15に記載の発明においては、トレンチ内に、高濃度な第4半導体膜(43)を形成し、この第4半導体膜の上に第1乃至第3半導体膜の積層構造を形成することを特徴としている。
【0035】
このようにすれば、請求項13又は14で示した半導体層に接する部分にもドレインを形成することができ、効率的に電流経路を形成することができる。
【0036】
なお、請求項16に示すように、第1乃至第3半導体膜のそれぞれをエピタキシャル成長によって形成することができる。また、請求項17に示すように、第1半導体膜をエピタキシャル成長させたのち、第1半導体膜の表層部を第2導電型に反転させることによって第2半導体膜を形成し、その後、第2半導体膜の上に第3半導体膜をエピタキシャル成長させることによって、第1乃至第3半導体膜を形成することもできる。
【0037】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0038】
【発明の実施の形態】
(第1実施形態)
図1に、本発明の第1実施形態における半導体装置の製造工程を示す。以下、本実施形態における半導体装置の製造方法について説明する。
【0039】
〔図1(a)に示す工程〕
まず、主表面1a及び裏面1bを有するn+型基板1を用意する。ここでは、n+型基板1として、例えば不純物濃度が1×1019cm−3程度の(110)Si基板を用いている。そして、n+型基板1の主表面1aの上に厚さ約1μm程度のマスク材料としての酸化膜21を配置すると共に、酸化膜21の上にレジスト20aを配置する。その後、フォト工程により、n−型ドリフト領域1cの形成予定領域上においてレジスト20aを開口させる。
【0040】
〔図1(b)に示す工程〕
レジスト20aをマスクとして酸化膜21をエッチングし、n−型ドリフト領域1cの形成予定領域において酸化膜21を開口させる。続いて、酸化膜21をマスクとしたドライエッチングを施し、n−型ドリフト領域1cの形成予定領域にトレンチ(第1トレンチ)8を形成する。
【0041】
なお、ここではドライエッチングによってトレンチ8を形成しているが、例えば水酸化カリウム水溶液や水酸化テトラメチルアンモニウム水溶液を用いたウェットエッチングでトレンチ8を形成したも良い。また、これらのエッチング液を用いる場合には、(110)面に対して垂直な(1−11)面、(−11−1)面、(−111)面、(1−1−1)面においてエッチングレートが遅くなることから、n+型基板1として(110)Si基板を使用し、トレンチ8の内壁面が相対向する(1−11)面と(−11−1)面、若しくは(−111)面と(1−1−1)面となるように設計すれば、トレンチ8のアスペクト比を高くできるという効果も得られる。
【0042】
〔図1(c)に示す工程〕
熱処理を行う。これにより、トレンチ8の内壁が熱酸化され、酸化膜21がトレンチ内壁にも厚さ約500Å程度で形成される。
【0043】
〔図1(d)に示す工程〕
酸化膜21の上にレジスト20bを配置する。その後、周辺素子の形成予定領域上においてレジスト20bを開口させる。この際、トレンチ底面とトレンチ側壁とに形成されるコーナー部は酸化により丸められる。
【0044】
〔図1(e)に示す工程〕
レジスト20bをマスクとして酸化膜21をエッチングし、周辺素子の形成予定領域上において酸化膜21を開口させる。続いて、酸化膜21をマスクとしたドライエッチングを施し、周辺素子の形成予定領域にトレンチ(第2トレンチ)9を形成する。
【0045】
なお、この時のトレンチ形成においても、図1(b)に示す工程と同様にウェットエッチングにしても良く、図1(b)に示す工程と同様の効果を得ることも可能である。
【0046】
〔図2(a)に示す工程〕
フッ酸(HF)を用いて酸化膜21をエッチングし、約500Å程度除去する。これにより、n+型基板1の主表面1a上にのみ酸化膜21が残り、トレンチ8、9内ではn+型基板1が露出した状態となる。
【0047】
〔図2(b)に示す工程〕
トレンチ8、9内を含み、n+型基板1の主表面1a側にn−型エピタキシャル膜(第1半導体膜)22、p型エピタキシャル膜(第2半導体膜)23、及びn+型エピタキシャル膜(第3半導体膜)24を順に積層する。
【0048】
このとき、p型エピタキシャル膜23がトレンチ9内に入り込まないように、トレンチ9の深さd1よりもn−型エピタキシャル膜22の膜厚が厚くなるようにしている。なお、トレンチコーナー部が丸められていることにより、n−型エピタキシャル膜22とp型エピタキシャル膜23のコーナー部も丸められるため、電界集中の緩和に効果的である。
【0049】
〔図2(c)に示す工程〕
酸化膜21をエッチングストッパーとして、n−型エピタキシャル膜22、p型エピタキシャル膜23、及びn+型エピタキシャル膜24をエッチバックし、パワーMOSFETが形成される領域及び周辺素子が形成される領域を平坦化する。
【0050】
これにより、パワーMOSFETが形成される領域においては、n−型エピタキシャル膜22にてn−型ドリフト領域1cが構成され、p型エピタキシャル膜23にてp型ベース領域2が構成され、n+型エピタキシャル膜24にてn+型ソース領域3が構成される。また、周辺素子が形成される領域においては、n−型エピタキシャル膜22にてn−型領域(半導体層)11が構成される。
【0051】
なお、ここではエッチバックする場合について説明したが、酸化膜21を終点検出用の膜とした研磨により平坦化を行っても良く、ウェットエッチングを行った後に仕上げ研磨を行うことで平坦化を行っても良い。
【0052】
〔図2(d)に示す工程〕
n−型ドリフト領域1c、p型ベース領域2、n+型ソース領域3、及びn−型領域11の表層部を犠牲酸化したのち、犠牲酸化した部分をエッチングする。これにより、n+型基板1の主表面1a側ががほぼ平坦化される。
【0053】
なお、n+型基板1の主表面上の酸化膜をエピタキシャル膜成長前に除去しておき、平坦化工程でn−型エピタキシャル膜22、p型エピタキシャル膜23、及びn+型エピタキシャル膜24の研磨レート若しくは基板厚みの測定によって平坦化を行えば、犠牲酸化膜処理なしで上記と同様の構造を得ることも可能である。
【0054】
〔図2(e)に示す工程〕
n−型領域11の表層部に、イオン注入などによりp型ウェル層12を形成する。これにより、n+型基板1から離間した位置にp型ウェル層12が形成される。このp型ウェル層12にCMOSやダイオード等の周辺素子が形成される。
【0055】
このような構成では、p型ウェル層12と高濃度のn+型基板1との間に、n+型基板1よりも低濃度のn−型領域11が形成されているため、p型ウェル層12とn−型領域11との間に形成される空乏層がn−型領域11側へも延び易く、p型ウェル層12の耐圧を向上させることができる。
【0056】
この後、本図では図示しないが、図1に示すように、n+型基板1の主表面1aから垂直にトレンチ5を掘り、このトレンチ5の表面にゲート酸化膜6を形成したのち、ゲート酸化膜6の上にゲート電極7を形成することにより、図8に示すようなパワーMOSFETと共に周辺素子が形成された半導体装置が完成する。
【0057】
このように、本実施形態では、パワーMOSFETを形成するためのトレンチ8と共に周辺素子を形成するためのトレンチ9を形成するようにし、トレンチ9内にn+型基板1とは異なる導電型のp型ウェル層12を形成している。このため、周辺素子の拡散抵抗の濃度制御が容易に行えるようにできると共に、パワーMOSFETのドレインと周辺素子形成領域との素子分離の必要性をなくすことができる。
【0058】
なお、本実施形態では、パワーMOSFETを形成するためのトレンチ8と周辺素子を形成するためのトレンチ9とを形成する場合について説明したが、さらにトレンチを形成する場合においても本実施形態を適用可能である。例えば、同一のn+型基板1に少なくとも2種類以上のトレンチが形成されるようにし、周辺素子を形成するためのトレンチ内にn+型基板1とは異なる導電型の半導体層(本実施形態ではp型ウェル層12)を形成するようにすれば、上記と同様の効果を得ることができる。
【0059】
(第2実施形態)
図3に、本発明の第2実施形態を適用した半導体装置の断面構成を示す。第1実施形態では、図1(a)〜(e)に示すようにトレンチ8とトレンチ9とを別々に形成しているが、本実施形態では図1(b)に示す工程で周辺素子の形成予定領域においても酸化膜21を開口させ、トレンチ8とトレンチ9とが同時に形成されるようにしている。
【0060】
この場合、図3に示すように、トレンチ9の深さがトレンチ8と同等になるため、トレンチ9内にp型エピタキシャル膜23が入り込まないようにするために、トレンチ9の幅がn−型エピタキシャル膜22の膜厚L1の倍(L1×2)以下になるようにしている。
【0061】
このように、トレンチ8とトレンチ9とを同時に形成するようにすれば、トレンチ8、9の形成工程を簡略化することができ、半導体装置の製造工程の簡略化を図ることができる。
【0062】
また、p型ウェル層12をp型ベース領域2とは異なる濃度とすることができ、p型ウェル層12の濃度を任意に制御可能である。
【0063】
(第3実施形態)
図4に、本発明の第3実施形態を適用した半導体装置の断面構成を示す。第1実施形態では、図2(b)に示すように、トレンチ9内にn−型エピタキシャル膜22のみが配置されるようにしているが、本実施形態では、n−型エピタキシャル膜22と共にp型エピタキシャル23が配置されるようにしている。このような構成の半導体装置は、図1(e)に示す工程においてトレンチ9を深さd2で形成し、トレンチ9内にn−型エピタキシャル膜22とp型エピタキシャル23とが共に配置されるようにすれば、第1実施形態と同様の製造工程で製造される。
【0064】
このような構成とすれば、p型エピタキシャル層23によってp型ウェル領域12を構成することができるため、第1実施形態のようにp型ウェル領域12を形成するためのイオン注入等をなくすことができる。すなわち、p型ベース領域2とp型ウェル領域とが同じ濃度でもよい場合には、特に本実施形態が好ましいといえる。
【0065】
(第4実施形態)
図5に、本発明の第4実施形態を適用した半導体装置の断面構成を示す。本実施形態は、第2、第3実施形態を組み合わせたものである。すなわち、トレンチ8、9を同時に形成すると共に、トレンチ9内にn−型エピタキシャル膜22と共にp型エピタキシャル23が配置されるようにしている。
【0066】
このような構成とすれば、トレンチ8、9の形成工程を簡略化することができると共に、p型ウェル領域12を形成するためのイオン注入等をなくすことができる。
【0067】
なお、このような構造の半導体装置は、n−型エピタキシャル膜22とp型エピタキシャル23とを合わせた膜厚をL2とすると、トレンチ9の幅がL2の倍(L2×2)以下となるようにすれば、第1実施形態と同様の製造工程によって製造可能である。但し、この場合には、少なくとも、トレンチ9の幅を第2実施形態で示したn−型エピタキシャル膜22の膜厚L1の倍(L1×2)以上とする必要がある。
【0068】
(第5実施形態)
図6に、本発明の第5実施形態における半導体装置の製造工程を示す。以下、本実施形態における半導体装置の製造方法について説明する。
【0069】
〔図6(a)に示す工程〕
まず、主表面31a及び裏面31bを有するn+型基板31を用意する。ここでは、n+型基板31として、例えば不純物濃度が1×1019cm−3程度の(110)Si基板を用いている。そして、n+型基板31の主表面31aの上にp−型エピタキシャル層30を成膜する。
【0070】
〔図6(b)に示す工程〕
次に、フォト工程により、n−型ドリフト領域1cの形成予定領域上が開口したマスクを形成したのち、そのマスクを用いたドライエッチングを行って、p−型エピタキシャル層30及びn+型基板31にトレンチ33を形成する。そして、マスクを除去する。
【0071】
なお、ここではドライエッチングによってトレンチ33を形成しているが、例えば水酸化カリウム水溶液や水酸化テトラメチルアンモニウム水溶液を用いたウェットエッチングでトレンチ33を形成しても良い。また、これらのエッチング液を用いる場合には、(110)面に対して垂直な(1−11)面、(−11−1)面、(−111)面、(1−1−1)面においてエッチングレートが遅くなることから、n+型基板31として(110)Si基板を使用し、トレンチ33の内壁面が相対向する(1−11)面と(−11−1)面、若しくは(−111)面と(1−1−1)面となるように設計すれば、トレンチ33のアスペクト比を高くできるという効果も得られる。
【0072】
〔図6(c)に示す工程〕
次に、n+型エピタキシャル膜32を成膜する。これにより、トレンチ33の内壁がn+型エピタキシャル膜32によって覆われる。このn+型エピタキシャル膜32とn+型基板31がパワーMOSFETのドレイン(第1実施形態のn+型基板1に相当)の役割を果たす。そして、第1実施形態における図2(b)以降に示す工程と同様の工程を行う。これにより、n−型ドリフト領域1c、p型ベース領域2、及びn+型ソース領域3が構成される。
【0073】
このような構成の半導体装置においては、周辺素子が形成される領域にはp−型エピタキシャル30が配置された構造となっているため、このp−型エピタキシャル層30が図1のp型ウェル層12に相当することになる。
【0074】
このため、p−型エピタキシャル層30の成膜条件を調整することにより、周辺素子の拡散抵抗の濃度制御が容易に行えるようにできる。また、このような半導体装置は、周辺素子をn+型基板31に直接形成した構成ではないため、パワーMOSFETのドレインと周辺素子形成領域との素子分離を行う必要性もない。
【0075】
また、本実施形態では、パワーMOSFETを形成する領域にのみトレンチ33を形成することになり、周辺素子を形成する領域にはトレンチを形成しないため、トレンチ形成用のマスクが1つで済むという効果もある。
【0076】
また、周辺素子が形成される領域(ここではp−型エピタキシャル層30)の膜厚を任意に設定できるため、周辺素子の選択幅が広がるという効果もある。
【0077】
さらに、p−型エピタキシャル層30の濃度を予め所望の濃度としておけば、p型ウェル層12(図2参照)を形成するためのイオン注入を行う必要性もない。
【0078】
なお、本実施形態では、n+型エピタキシャル層32によってn−型ドリフト領域1cを囲んでいるが、これは、p−型エピタキシャル層30に接する部分にもドレインを形成することで、効率的に電流経路を形成できるようにするためである。ただし、p−型エピタキシャル層30の膜厚は、トレンチ33の深さ(パワーMOSFETのチャネル幅)と比べて非常に薄いため、n+型エピタキシャル32を形成しなくても良い場合もある。
【0079】
(第6実施形態)
図7に、本発明の第6実施形態における半導体装置の製造工程を示す。以下、本実施形態における半導体装置の製造方法について説明する。
【0080】
〔図7(a)に示す工程〕
まず、主表面40a及び裏面40bを有するn+型基板40を用意する。ここでは、n+型基板40として、例えば不純物濃度が1×1019cm−3程度の(110)Si基板を用いている。そして、n+型基板40の主表面40aの上に絶縁膜41(例えば酸化膜)を介してp−型エピタキシャル層42を成膜する。これにより、n+型基板40、絶縁膜41、及びp−型エピタキシャル層42からなるSOI基板が構成される。
【0081】
〔図7(b)に示す工程〕
次に、フォト工程により、n−型ドリフト領域1cの形成予定領域上が開口したマスクを形成したのち、そのマスクを用いたエッチングを行い、トレンチ45を形成する。このとき、p−型エピタキシャル層42及びn+型基板40をエッチングする際には図1(b)に示す工程と同様のドライエッチングを行い、絶縁膜41をエッチングする際にはドライエッチング又はHF等を用いたウェットエッチングを行う。そして、マスクを除去する。
【0082】
なお、このときのp−型エピタキシャル層42及びn+型基板40のドライエッチングも、第5実施形態と同様にウェットエッチングに変更可能である。また、n+型基板40として(110)Si基板を使用し、トレンチ45の内壁面が相対向する(1−11)面と(−11−1)面、若しくは(−111)面と(1−1−1)面となるように設計すれば、トレンチ45のアスペクト比を高くすることも可能である。
【0083】
〔図7(c)に示す工程〕
次に、n+型エピタキシャル膜43を成膜する。これにより、トレンチ45の内壁がn+型エピタキシャル膜43によって覆われる。このn+型エピタキシャル膜43とn+型基板40がパワーMOSFETのドレイン(第1実施形態のn+型基板1に相当)の役割を果たす。そして、第1実施形態における図2(b)以降に示す工程と同様の工程を行う。これにより、n−型ドリフト領域1c、p型ベース領域2、及びn+型ソース領域3が構成される。
【0084】
このようにSOI基板を用いて半導体装置を形成した場合においても、周辺素子が形成される領域にはp−型エピタキシャル42が配置された構造となっているため、第5実施形態と同様の効果を得ることができる。
【0085】
なお、このようなSOI基板を用いる場合、SOI基板に形成される各素子を絶縁膜44によって素子分離する工程が施されるが、この絶縁膜44によってパワーMOSFETを囲むようにすれば、より確実に絶縁分離を行うことができる。
【0086】
(他の実施形態)
上記第1〜第5実施形態では、周辺素子とパワーMOSFETとの間の素子分離がなされているため、特に素子分離を行っていないが、より確実に素子分離を行うのであれば、LOCOS分離やSTI(shallow Trench Isolation)分離を行うようにしてもよい。
【0087】
また、上記各実施形態では、n−型ドリフト領域1c、p型ベース領域2、及びn+型ソース領域3の3層構造を3層のエピタキシャル膜22〜24を成膜することによって行ったが、以下のようにしても良い。
【0088】
例えば、n−型エピタキシャル膜22を厚めに形成しておき、n−型エピタキシャル膜22の表面にp型不純物が含まれたp型膜を成膜し、このp型膜からの固相拡散によってn−型エピタキシャル膜22の表層部をp型に反転させ、p型ベース領域2を構成するようにしてもよい。
【0089】
なお、ここでは固相拡散について説明したが、n−型エピタキシャル膜22にp型不純物を気相拡散、液相拡散させるようにしてもよい。
【図面の簡単な説明】
【図1】本発明の第1実施形態における半導体装置の製造工程を示す図である。
【図2】図1に続く半導体装置の製造工程を示す図である。
【図3】第2実施形態における半導体装置の断面構成を示す図である。
【図4】第3実施形態における半導体装置の断面構成を示す図である。
【図5】第4実施形態における半導体装置の断面構成を示す図である。
【図6】第5実施形態における半導体装置の製造工程を示す図である。
【図7】第6実施形態における半導体装置の製造工程を示す図である。
【図8】本発明者らが先に出願したパワーMOSFETの模式図である。
【図9】図8に示すパワーMOSFETと周辺素子とを同じ基板上に形成する場合の製造工程を示す図である。
【符号の説明】
1…n+型基板、1c…n−型ドリフト領域、2…p型ベース領域、
3…n+型ソース領域、5…トレンチ、6…ゲート酸化膜、7…ゲート電極、
11…n−型領域、12…p型層、20a、20b…レジスト、21…酸化膜、
22…n−型エピタキシャル膜、23…p型エピタキシャル膜、
24…n+型エピタキシャル膜。
Claims (17)
- 主表面(1a)と裏面(1b)とを有してなる高濃度な第1導電型の半導体基板(1)上に、パワーMOSFETと周辺素子とを共に形成してなる半導体装置であって、
前記半導体基板には、前記パワーMOSFETが配置される領域に第1トレンチが形成されていると共に、前記周辺素子が配置される領域に第2トレンチが形成されており、
前記第1のトレンチ内に配置され、前記半導体基板より低濃度とされた第1導電型のドリフト領域(1c)と、
前記ドリフト領域内に形成され、前記主表面から垂直方向に延設された第2導電型のベース領域(2)と、
前記ベース領域内に形成され、前記主表面から垂直方向に延設された第1導電型のソース領域(3)と、
前記主表面から掘られ、前記主表面から垂直方向に延設されていると共に、前記ソース領域から前記ベース領域を貫通するように形成されたゲート用トレンチ(5)と、
前記ゲート用トレンチの表面に形成されたゲート絶縁膜(6)と、
前記ゲート絶縁膜の表面に形成されたゲート電極(7)と、を備えて前記パワーMOSFETが構成されており、
前記第2トレンチ内に配置され、前記半導体基板より低濃度とされた第1導電型の半導体層(11)と、
前記半導体層内に形成された第2導電型のウェル層(12)と、を備えて前記周辺素子が構成されていることを特徴とする半導体装置。 - 前記第2トレンチは、前記ドリフト領域の膜厚以下の深さ(d1)で構成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2トレンチは、前記ドリフト領域の膜厚(L1)の倍以下の幅で構成されていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第2トレンチは、前記ドリフト領域の膜厚と前記ベース領域の膜厚とを合わせた厚さ以下の深さ(d2)で構成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2トレンチは、前記ドリフト領域の膜厚と前記ベース領域の膜厚とを合わせた厚さ(L2)の倍以下の幅で構成されていることを特徴とする請求項1又は4に記載の半導体装置。
- 主表面(31a)と裏面(31b)とを有してなる高濃度な第1導電型の半導体基板(31)と、
前記半導体基板の表面に形成された第2導電型の半導体層(30)とを有し、
前記半導体層の表面から前記半導体基板に達するように、前記半導体基板の垂直方向に形成されたトレンチ(33)と、
前記トレンチ内に配置され、前記半導体基板より低濃度とされた第1導電型のドリフト領域(1c)と、
前記ドリフト領域内に形成され、前記主表面から垂直方向に延設された第2導電型のベース領域(2)と、
前記ベース領域内に形成され、前記主表面から垂直方向に延設された第1導電型のソース領域(3)と、
前記主表面から掘られ、前記主表面から垂直方向に延設されていると共に、前記ソース領域から前記ベース領域を貫通するように形成されたゲート用トレンチ(5)と、
前記ゲート用トレンチの表面に形成されたゲート絶縁膜(6)と、
前記ゲート絶縁膜の表面に形成されたゲート電極(7)と、を備えたパワーMOSFETと、
前記半導体層のうち、前記パワーMOSFETが形成された領域とは異なる領域に形成された周辺素子と、を含んでいることを特徴とする半導体装置。 - 主表面(40a)と裏面(40b)とを有してなる高濃度な第1導電型の半導体基板(40)と、
前記半導体基板の表面に形成された絶縁膜(41)と、
前記絶縁膜の表面に形成された第2導電型の半導体層(42)とを有し、
前記半導体層の表面から前記半導体基板に達するように、前記半導体基板の垂直方向に形成されたトレンチ(45)と、
前記トレンチ内に配置され、前記半導体基板より低濃度とされた第1導電型のドリフト領域(1c)と、
前記ドリフト領域内に形成され、前記主表面から垂直方向に延設された第2導電型のベース領域(2)と、
前記ベース領域内に形成され、前記主表面から垂直方向に延設された第1導電型のソース領域(3)と、
前記主表面から掘られ、前記主表面から垂直方向に延設されていると共に、前記ソース領域から前記ベース領域を貫通するように形成されたゲート用トレンチ(5)と、
前記ゲート用トレンチの表面に形成されたゲート絶縁膜(6)と、
前記ゲート絶縁膜の表面に形成されたゲート電極(7)と、を備えたパワーMOSFETと、
前記半導体層のうち、前記パワーMOSFETが形成された領域とは異なる領域に形成された周辺素子と、を含んでいることを特徴とする半導体装置。 - 主表面(1a)及び裏面(1b)を有してなる高濃度の第1導電型の半導体基板(1)に、前記半導体基板より低濃度とされた第1導電型のドリフト領域(1c)と、前記ドリフト領域内に形成された第2導電型のベース領域(2)と、前記ベース領域内に形成された第1導電型のソース領域(3)とを有するパワーMOSFET、及び周辺素子が共に形成される半導体装置の製造方法であって、
前記半導体基板のうち前記パワーMOSFETの形成予定領域に第1トレンチ(8)を形成する工程と、
前記半導体基板のうち前記周辺素子の形成予定領域に第2トレンチ(9)を形成する工程と、
前記第1トレンチ及び第2トレンチ内を含む前記半導体基板上に、前記半導体基板よりも低濃度とされた第1導電型の第1半導体膜(22)と、第2導電型の第2半導体膜(23)と、高濃度とされた第1導電型の第3半導体膜(24)との積層構造を形成する工程と、
前記第1乃至第3半導体膜の表面を平坦化する工程とを含み、
前記第1トレンチ内には、第1乃至第3半導体膜が配置され、前記第1半導体膜にて前記ドリフト領域、前記第2半導体膜にて前記ベース領域、前記第3半導体膜にて前記ソース領域がそれぞれ構成され、この後、前記主表面から垂直に掘って、前記ソース領域から前記ベース領域を貫通するようにゲート用トレンチ(5)を形成し、前記ゲート用トレンチの表面にゲート絶縁膜(6)を形成したのち、前記ゲート絶縁膜の表面にゲート電極(7)を形成して、前記パワーMOSFETを構成し、
前記第2トレンチ内には、前記第1半導体膜が配置され、この第2トレンチ内の前記第1半導体膜に第2導電型のウェル層(12)を形成し、このウェル層に前記周辺素子を形成することを特徴とする半導体装置の製造方法。 - 前記第2トレンチ形成工程では、前記第1半導体膜の膜厚以下の深さ(d1)となるように前記第2トレンチを形成することを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記第1トレンチと前記第2トレンチとを同時に形成し、
前記第2トレンチ形成工程では、前記第1半導体膜の膜厚(L1)の倍以下の幅となるように前記第2トレンチを形成することを特徴とする請求項8又は9に記載の半導体装置の製造方法。 - 前記第2トレンチ形成工程では、前記第1半導体膜の膜厚と前記第2半導体膜の膜厚とを合わせた厚さ以下の深さ(d2)で前記第2トレンチを形成することを特徴とする請求項8に記載の半導体装置の製造方法。
- 主表面(1a)及び裏面(1b)を有してなる高濃度の第1導電型の半導体基板(1)に、前記半導体基板より低濃度とされた第1導電型のドリフト領域(1c)と、前記ドリフト領域内に形成された第2導電型のベース領域(2)と、前記ベース領域内に形成された第1導電型のソース領域(3)とを有するパワーMOSFET、及び周辺素子が共に形成される半導体装置の製造方法であって、
前記半導体基板のうち前記パワーMOSFETの形成予定領域に第1トレンチ(8)を形成する工程と、
前記半導体基板のうち前記周辺素子の形成予定領域に第2トレンチ(9)を形成する工程と、
前記第1トレンチ及び第2トレンチ内を含む前記半導体基板上に、前記半導体基板よりも低濃度とされた第1導電型の第1半導体膜(22)と、第2導電型の第2半導体膜(23)と、高濃度とされた第1導電型の第3半導体膜(24)との積層構造を形成する工程と、
前記第1乃至第3半導体膜の表面を平坦化する工程とを含み、
前記第1トレンチ内には、第1乃至第3半導体膜が配置され、前記第1半導体膜にて前記ドリフト領域、前記第2半導体膜にて前記ベース領域、前記第3半導体膜にて前記ソース領域がそれぞれ構成されるようにし、
前記第2トレンチには、少なくとも前記第1半導体膜が配置されるようにする半導体装置の製造方法であり、
前記第1トレンチと前記第2トレンチとを同時に形成し、
前記第2トレンチ形成工程では、前記ドリフト領域の膜厚と前記ベース領域の膜厚とを合わせた厚さ(L2)の倍以下の幅となるように前記第2トレンチを形成することを特徴とする半導体装置の製造方法。 - 主表面(31a)及び裏面(31b)を有してなる高濃度の第1導電型の半導体基板(31)に、前記半導体基板より低濃度とされた第1導電型のドリフト領域(1c)と、前記ドリフト領域内に形成された第2導電型のベース領域(2)と、前記ベース領域内に形成された第1導電型のソース領域(3)とを有するパワーMOSFET、及び周辺素子が共に形成される半導体装置の製造方法であって、
前記半導体基板の表面に第2導電型の半導体層(30)を配置する工程と、
前記半導体層の表面から前記半導体基板に達するように、前記半導体基板の垂直方向にトレンチ(33)を形成する工程と、
前記トレンチ内を含む前記半導体基板上に、前記半導体基板よりも低濃度とされた第1導電型の第1半導体膜と、第2導電型の第2半導体膜と、高濃度とされた第1導電型の第3半導体膜との積層構造を形成する工程と、
前記第1乃至第3半導体膜の表面を平坦化する工程とを含み、
前記第1トレンチ内には、第1乃至第3半導体膜が配置され、前記第1半導体膜にて前記ドリフト領域、前記第2半導体膜にて前記ベース領域、前記第3半導体膜にて前記ソース領域がそれぞれ構成されるようにし、
前記半導体層のうち、前記パワーMOSFETが形成された領域とは異なる領域に前記周辺素子が形成されるようにすることを特徴とする半導体装置の製造方法。 - 主表面(40a)及び裏面(40b)を有してなる高濃度の第1導電型の半導体基板(40)に、前記半導体基板より低濃度とされた第1導電型のドリフト領域(1c)と、前記ドリフト領域内に形成された第2導電型のベース領域(2)と、前記ベース領域内に形成された第1導電型のソース領域(3)とを有するパワーMOSFET、及び周辺素子が共に形成される半導体装置の製造方法であって、
前記半導体基板の前記主表面に絶縁膜(41)を介して第2導電型の半導体層(42)を配置する工程と、
前記半導体層の表面から前記半導体基板に達するように、前記半導体基板の垂直方向にトレンチ(45)を形成する工程と、
前記トレンチ内を含む前記半導体基板上に、前記半導体基板よりも低濃度とされた第1導電型の第1半導体膜と、第2導電型の第2半導体膜と、高濃度とされた第1導電型の第3半導体膜との積層構造を形成する工程と、
前記第1乃至第3半導体膜の表面を平坦化する工程とを含み、
前記第1トレンチ内には、第1乃至第3半導体膜が配置され、前記第1半導体膜にて前記ドリフト領域、前記第2半導体膜にて前記ベース領域、前記第3半導体膜にて前記ソース領域が構成され、この後、前記主表面から垂直に掘って、前記ソース領域から前記ベース領域を貫通するようにゲート用トレンチ(5)を形成し、前記ゲート用トレンチの表面にゲート絶縁膜(6)を形成したのち、前記ゲート絶縁膜の表面にゲート電極(7)を形成して、前記パワーMOSFETを構成し、
前記半導体層のうち、前記パワーMOSFETが形成された領域とは異なる領域に前記周辺素子を形成することを特徴とする半導体装置の製造方法。 - 前記トレンチ内に、高濃度な第4半導体膜(43)を形成し、この第4半導体膜の上に前記第1乃至第3半導体膜の積層構造を形成することを特徴とする請求項13又は14に記載の半導体装置の製造方法。
- 前記第1乃至第3半導体膜形成工程では、第1乃至第3半導体膜のそれぞれをエピタキシャル成長によって形成することを特徴とする請求項8乃至15のいずれか1つに記載の半導体装置の製造方法。
- 前記第1乃至第3半導体膜形成工程では、第1半導体膜をエピタキシャル成長させたのち、前記第1半導体膜の表層部を第2導電型に反転させることによって前記第2半導体膜を形成し、その後、前記第2半導体膜の上に第3半導体膜をエピタキシャル成長させることによって、前記第1乃至第3半導体膜を形成することを特徴とする請求項8乃至16のいずれか1つに記載の半導体装置の製造方法。
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