JP3583103B2 - 可変遅延回路 - Google Patents
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Description
技術分野
本発明は、遅延量を生成する可変遅延回路に関する。特に本発明は、複数の可変遅延素子を有し、所望の遅延量を生成する可変遅延回路に関する。また本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願平１１−１９３７７４ 出願日 平成１１年７月７日
背景技術
図１は、従来の可変遅延回路１００を示すブロック図である。可変遅延回路１００は、微小可変遅延部１２及び可変遅延部１４を備える。微小可変遅延部１２は、微小可変遅延素子（１２ａ〜１２ｎ）を有する。可変遅延部１４は、遅延部（１４ａ〜１４ｎ）を有する。微小可変遅延素子（１２ａから１２ｎ）は、遅延部（１４ａ〜１４ｎ）が生成する遅延量より小さい遅延量を生成する。遅延部（１４ａ〜１４ｎ）は、それぞれ異なる数のゲート回路１１を有し、ゲート回路１１の数に応じて遅延量を生成する。
所望の遅延量に応じて、微小可変遅延素子（１２ａ〜１２ｎ）及び遅延部（１４ａ〜１４ｎ）のいずれかの組み合わせを指定する遅延データが供給される。入力信号が入力され、遅延データにより選択された遅延素子により遅延されて遅延信号が出力される。
図２（ａ）は、駆動インピーダンス制御型の微小可変遅延素子１２を示す回路図である。制御信号が論理値“０”の場合、駆動インピーダンスが低く設定される。制御信号が論理値“１”の場合、駆動インピーダンスが高く設定される。従って、制御信号が論理値“１”の場合、入力信号は、制御信号が論理値“０”の場合より僅かに遅延されて出力される。
図２（ｂ）は、負荷容量可変型の微小可変遅延素子１２を示す回路図である。制御信号が論理値“０”の場合、負荷容量が設定されず、制御信号が論理値“１”の場合、負荷容量が設定される。従って、制御信号が論理値“１”の場合、入力信号は、制御信号が論理値“０”の場合より僅かに遅延されて出力される。図１に示した可変遅延回路１００は、図２（ａ）及び図２（ｂ）に示した微小可変遅延素子１２を有し、１つの微小可変遅延素子１２につき、１０ｐｓから１００ｐｓ程度の遅延量を生成していた。
図３は、図１を用いて説明した従来の可変遅延回路１００における、所望の遅延量を生成する設計上の遅延素子の組み合わせを指定する遅延データと、遅延データにより設定された遅延素子の組み合わせにより実際に生成された遅延量の関係を示すグラフである。ラインａは、理想的な遅延特性を示す直線である。これに対して、ラインｂは、理想の遅延量より大きい遅延量を生成する。ラインｃは、理想の遅延量より小さい遅延量を生成する。
また、ラインｂ及びラインｃは、不連続部分を有している。これは、可変遅延回路１００において、複数の異なる方式の可変遅延素子が存在しており、各方式によって素子特性のばらつき、及び周囲温度の変化などの影響が、必ずしも一致しないからである。
可変遅延回路１００において生成される遅延量は、遅延素子の素子特性のばらつきや、遅延素子の自己発熱量の変動、周囲温度の変動、さらには電源電圧の変動などによって遅延素子が実際に生成する遅延量と、設計上の遅延量との間に誤差が生じる場合がある。
そこで本発明は、上記の課題を解決することのできる可変遅延回路を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
発明の開示
上記課題を解決するために、本発明の第１の形態は、所望の遅延量を生成する可変遅延回路であって、制御信号に基づいて、遅延量が変化する第１の可変遅延素子を異なる数有する複数の基準遅延部を有し、複数の基準遅延部のそれぞれが有する第１の可変遅延素子の数に応じて、複数の基準遅延素子のそれぞれに含まれる第１の可変遅延素子に与える複数の制御信号をそれぞれ生成する遅延補償部と、第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、複数の制御信号により制御して所望の遅延量を生成する遅延部とを備えることを特徴とする。
基準遅延部は、Ｍ個（Ｍは自然数）の可変遅延素子を有する第１基準遅延部と、第１基準遅延部が有する第１の可変遅延素子の数と異なるＮ個（Ｎは自然数）の第１の可変遅延素子を有する第２基準遅延部とを含み、遅延補償部は、第１基準遅延部が有する第１の可変遅延素子に与える制御信号を生成する第１遅延補償部と、第２基準遅延部が有する第１の可変遅延素子に与える制御信号を生成する第２遅延補償部を有してもよい。
基準遅延部は、第１の可変遅延素子を異なる数有し、第１の可変遅延素子の数に応じて所定の周期の発振クロックを生成するリング発振器を有してもよい。
遅延補償部は、所定の周期を有する基準クロックの位相と、基準クロックを第１の可変遅延素子により遅延した遅延クロックの位相とを比較する位相比較部と比較に基づいて制御信号を生成する制御信号発生部とを更に有してもよい。
制御信号発生部は、基準クロックの位相と、遅延クロックの位相が一致するように制御信号を生成してもよい。
遅延補償部から供給される、複数の制御信号のいずれかを、第２の可変遅延素子に供給するセレクタを更に備えてもよい。
第１の可変遅延素子は、所定の容量を有するコンデンサと、コンデンサの時定数を変化させる時定数制御部を有し、時定数に応じて遅延量を変化させてもよい。
時定数制御部は、トランジスタを有しトランジスタに与えるゲート電圧を変えることでコンデンサの時定数を変化させてもよい。
本発明の第２の形態は、出力端子に出力されるべき信号に、所望の遅延量を生成する可変遅延回路であって、所定の容量を有するコンデンサと、コンデンサおよび出力端子の間に直列に挿入され、コンデンサの時定数を変化させる時定数制御部とを有した、時定数に応じて遅延量を変化させる可変遅延素子と、所望の遅延量に基づいて、可変遅延素子を選択して所望の遅延量を生成する遅延部とを備えることを特徴とする。
時定数制御部は、トランジスタを有しトランジスタに与えるゲート電圧を変えることでコンデンサの時定数を変化させてもよい。
本発明の第３の形態によると、半導体デバイスを試験する半導体試験装置であって、半導体デバイスに入力する試験パターンを生成するパターン発生器と、制御信号に基づいて、遅延量が変化する第１の可変遅延素子を異なる数有する複数の基準遅延部と、第１の可変遅延素子の数に応じて、第１の可変遅延素子に与える複数の制御信号をそれぞれ生成する遅延補償部と、第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、複数の制御信号により制御して、半導体デバイスの動作特性に応じた遅延量を有する遅延クロックを生成する遅延部とを有し、遅延クロックに基づいて試験パターンを整形して整形試験パターンを生成する整形試験パターン生成器と、半導体デバイスを載置し、整形試験パターンを半導体デバイスに入力するデバイス接触部と、整形試験パターンを入力した半導体デバイスから出力される出力信号に基づいて半導体デバイスの良否を判定する比較器と備えることを特徴とする。
基準遅延部は、第１の可変遅延素子を異なる数有し、第１の可変遅延素子の数に応じて所定の周期の発振クロックを生成するリング発振器を有してもよい。
遅延補償部から供給される、複数の制御信号のいずれかを、第２の可変遅延素子に供給するセレクタを更に備えてもよい。
第１の可変遅延素子は、所定の容量を有するコンデンサと、コンデンサの時定数を変化させる時定数制御部を有し、時定数に応じて遅延量を変化させてもよい。
本発明の第４の形態によると、半導体デバイスを試験する半導体試験部を有する半導体デバイスであって、制御信号に基づいて、遅延量が変化する第１の可変遅延素子を異なる数有する複数の基準遅延部と、第１の可変遅延素子の数に応じて、第１の可変遅延素子に与える複数の制御信号をそれぞれ生成する遅延補償部と、第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、複数の制御信号により制御して、半導体デバイスの動作特性に基づいて被試験デバイス部の試験に用いるタイミングを生成する遅延部とを有する半導体試験部と、半導体試験部に試験されるべき被試験デバイス部とを備えることを特徴とする。
基準遅延部は、第１の可変遅延素子を異なる数有し、第１の可変遅延素子の数に応じて所定の周期の発振クロックを生成するリング発振器を有してもよい。
遅延補償部から供給される、複数の制御信号のいずれかを、第２の可変遅延素子に供給するセレクタを更に備えてもよい。
第１の可変遅延素子は、所定の容量を有するコンデンサと、コンデンサの時定数を変化させる時定数制御部を有し、時定数に応じて遅延量を変化させてもよい。
本発明の第５の形態によると、入力信号を、所望の時間遅延させた遅延信号を生成する遅延信号生成方法であって、制御信号に基づいて、遅延量が変化する第１の可変遅延素子を異なる数有する複数の基準遅延部により、複数のクロックを生成するステップと、複数のクロックと、基準クロックとの位相をそれぞれ比較するステップと、比較された位相に基づき、複数のクロックに対応する制御信号をそれぞれ修正するステップと、修正された制御信号に基づき、第１の可変遅延素子の遅延量をそれぞれ制御するステップと、制御信号を受け取り、制御信号の基づいて制御され、第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、修正された制御信号に基づき制御して、入力信号を所望の時間遅延させた遅延信号を生成するステップとを備えることを特徴とする。
【図面の簡単な説明】
図１は、従来の可変遅延回路１００を示す。
図２は、微小可変遅延素子１２を示す。
図３は、遅延データに対する実際に生成された遅延量の関係を示すグラフである。
図４は、半導体試験装置のブロック図を示す。
図５は、被試験デバイス部９８を試験する半導体試験部９７を有する半導体デバイス９６を示す。
図６は、可変遅延回路１００の１つの実施形態を示すブロック図である。
図７は、可変遅延回路１００の１つの実施形態を示すブロック図である。
図８は、図６及び図７を用いて説明した可変遅延回路１００が有する位相比較器２２ａ及び制御信号発生部２４ａの回路図を示す。
図９は、電圧制御型可変遅延素子２８の回路図を示す。
図１０は、可変遅延回路１００の１つの実施形態を示すブロック図である。
図１１は、図１０を用いて説明した可変遅延回路１００が有する位相比較器５８ａ及び制御信号発生部６０ａの回路図を示す。
図１２は、電圧／負荷容量制御型可変遅延素子７２の回路図を示す。
図１３は、可変遅延回路１００の１つの実施形態を示すブロック図である。
図１４は、図１３を用いて説明した可変遅延回路１００が有する位相比較器６４ａ及び制御信号発生部６６ａの回路図を示す。
図１５は、駆動インピーダンス制御型可変遅延素子７４の回路図を示す。
符号の説明
１０・・・遅延部、１２・・・可変遅延素子、１４・・・可変遅延部、２０・・・遅延補償部、２２・・・位相比較器、２４・・・制御信号発生部、２６・・・基準遅延部、２８・・・電圧制御型可変遅延素子、３６・・・フリップフロップ、３８・・・遅延素子、４０・・・ＡＮＤ回路、４２・・・ＦＥＴ、４４・・・ＦＥＴ、４６・・・コンデンサ、４８・・・差動増幅回路、５２・・・差動増幅回路、５４・・・遅延補償部、５６・・・基準遅延部、５８・・・位相比較器、６０・・・制御信号発生部、６２・・・遅延補償部、６４・・・位相比較器、６６・・・制御信号発生部、６８・・・基準遅延部、７１・・・微小可変遅延部、７２・・・電圧／負荷容量制御型可変遅延素子、７３・・・可変遅延部、７４・・・駆動インピーダンス制御型可変遅延素子、７５・・・容量負荷部、７６・・・時定数制御部、７７・・・電圧制御型可変遅延部、７９・・・容量負荷切替部、８０・・・遅延補償部、８１・・・微小可変遅延部、８２・・・リング発振器、８３・・・可変遅延部、８４・・・位相比較器、８６・・・制御信号発生部、８８・・・セレクタ、９０・・・パターン発生器、９２・・・整形パターン生成器、９３・・・被試験デバイス、９４・・・デバイス接触部、９５・・・比較器、９６・・・半導体デバイス、９８・・・被試験部、１００・・・可変遅延装置
発明を実施するための最良の形態
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが説明の解決手段に必須であるとは限らない。
図４は、半導体試験装置の１つの実施形態を示すブロック図である。半導体試験装置は、パターン発生器９０、整形パターン生成器９２、デバイス接触部９４及び比較器９５を備える。整形パターン生成器９２は、可変遅延回路１００を有する。
被試験デバイス９３は、デバイス接触部９４において、半導体試験装置と電気的に接触する。パターン発生器９０は、被試験デバイス９３に入力する試験パターンであるパターンデータ及び、被試験デバイス９３がパターンデータを入力して出力すべき期待値データを生成する。パターン発生器９０は、パターンデータを整形パターン生成器９２に出力し、期待値データを比較器９５に出力する。また、パターン発生器９０は、被試験デバイス９３の動作特性に応じた所定の遅延量を有する遅延クロックの生成を指定するタイミングセット信号を可変遅延回路１００に出力する。
可変遅延回路１００は、タイミングセット信号で指定される遅延量を有する遅延クロックを生成する。整形パターン生成器９２は、可変遅延回路１００から供給される遅延クロックに基づいて、パターンデータを整形し、被試験デバイス９３の動作特性に応じた整形パターンデータをデバイス接触部９４に出力する。被試験デバイス９３は、整形パターンデータに対する出力値をデバイス接触部９４を介して比較器９５に出力する。被試験デバイス９３は、パッケージされていてもよく、また、ウェハに設けられていてもよい。比較器９５は、出力値とパターン発生器９０から供給される期待値データとを、比較して被試験デバイス９３の良否を判定する。
図５は、半導体デバイスを試験する半導体試験部９７を有する半導体デバイス９６を示す。半導体デバイス９６は、半導体試験部９７及び被試験デバイス部９８を備える。
半導体試験部９７は、パターン発生器９０、整形パターン生成器９２、比較器９５を備える。整形パターン生成器９２は、可変遅延回路１００を有する。
パターン発生器９０は、被試験部９８に入力する試験パターンであるパターンデータ及び、被試験デバイス部９８がパターンデータを入力して出力すべき期待値データを生成する。パターン発生器９０は、パターンデータを整形パターン生成器９２に出力し、期待値データを比較器９５に出力する。また、パターン発生器９０は、被試験デバイス部９８の動作特性に応じた所定の遅延量を有する遅延クロックの生成を指定するタイミングセット信号を可変遅延回路１００に出力する。
可変遅延回路１００は、タイミングセット信号で指定される遅延量を有する遅延クロックを生成する。整形パターン生成器９２は、可変遅延回路１００から供給される遅延クロックに基づいて、パターンデータを整形し、被試験デバイス部９８の動作特性に応じた整形パターンデータを被試験デバイス部９８に出力する。被試験デバイス部９８は、整形パターンデータに対する出力値を比較器９５に出力する。比較器９５は、出力値とパターン発生器９０から供給される期待値データを、比較して被試験デバイス部９８の良否を判定する。
図６は、可変遅延回路１００の１つの実施形態を示すブロック図である。可変遅延回路１００は、第１遅延補償部８０ａ、第２遅延補償部８０ｂ、セレクタ８８及び遅延部１０を備える。第１遅延補償部８０ａは、第１リング発振器８２ａ、位相比較器８４ａ及び制御信号発生部８６ａを有する。第２遅延補償部８０ｂは、第２リング発振器８２ｂ、位相比較器８４ｂ及び制御信号発生部８６ｂを有する。
第１リング発振器８２ａは、制御信号に基づいて遅延量が変化するＭ個（Ｍは自然数）の電圧制御型可変遅延素子２８を有する。第２リング発振器８２ｂは、第１リング発振器８２ａが有する電圧制御型可変遅延素子２８の数と異なるＮ個（Ｎは自然数）の電圧制御型可変遅延素子２８を有する。遅延部１０は、複数のセレクタ１３、及び第１リング発振器８２ａ及び第２リング発振器８２ｂが有する電圧制御型可変遅延素子２８と同一の特性を有する電圧制御型可変遅延素子２８を複数備える。例えば、可変遅延回路１００は、同一の半導体デバイスに生成されることが好ましい。
第１遅延補償部８０ａにおいて、第１リング発振器８２ａは、第１の周期の第１発振クロックを生成して、位相比較器８４に出力する。第１発振クロックの周期は、遅延量を制御する第１の制御信号に基づいて設定される。位相比較器８４は、第１発振クロックの位相と所定の周期を有する基準クロックの位相とを比較して比較結果を出力する。例えば、位相比較器８４は比較結果である第１発振クロックと基準クロックの位相差を電圧値として出力してもよい。制御信号発生部８６ａは、位相比較器８４ａから供給される比較結果に基づいて第１の制御信号を生成して、第１リング発振器８２ａ及びセレクタ８８に供給する。
制御信号発生部８６ａは、第１の制御信号を、第１の発振クロックの位相と基準クロックの位相が一致するように生成してもよい。従って、例えば、基準クロックの周期がＴの場合、制御信号発生部８６ａは、第１リング発振器８２ａが有する各電圧制御型可変遅延素子２８が、Ｔ／Ｍの遅延量を生成するように第１の制御信号を生成する。また、他の実施形態において、制御信号発生部８６ａは、基準クロックを分周して得られるクロックの位相と、第１の発振クロックの位相とが一致するように第１の制御信号を生成してもよい。
第２遅延補償部８０ｂにおいて、第２リング発振器８２ｂはＮ個（Ｎは自然数）の電圧制御型可変遅延素子２８を有するので、例えば、基準クロックの周期がＴの場合、制御信号発生部８６ｂは、第２リング発振器８２ｂが有する各電圧制御型可変遅延素子２８がＴ／Ｎの遅延量を生成するように第２の制御信号を生成する。第２遅延補償部８０ｂが有する第２リング発振器８２ｂ、位相比較器８４ｂ及び制御信号発生部８６ｂの機能及び動作は、第１遅延補償部８０ａが有する第１リング発振器８２ａ、位相比較器８４ａ及び制御信号発生部８６ａの機能及び動作と同一なので説明を省略する。
セレクタ８８は、第１の制御信号または第２の制御信号のいずれかを遅延素子の組み合わせを指定する遅延データに基づいて、遅延部１０が有するそれぞれの電圧制御型可変遅延素子２８に供給する。遅延部１０が有する電圧制御型可変遅延素子２８は、第１リング発振器８２ａ及び第２リング発振器８２ｂが有する電圧制御型可変遅延素子２８と同一の特性を有するので、第１の制御信号を供給すると、Ｔ／Ｍの遅延量を生成することができる。また、第２の制御信号を供給するとＴ／Ｎの遅延量を生成することができる。
図７は、可変遅延回路１００の１つの実施形態を示すブロック図である。可変遅延回路１００は、第１遅延補償部２０ａ、第２遅延補償部２０ｂ及び遅延部１０を備える。第１遅延補償部２０ａは、第１基準遅延部２６ａ、位相比較器２２ａ及び制御信号発生部２４ａを有する。第２遅延補償部２０ｂは、第２基準遅延部２６ｂ、位相比較器２２ｂ及び制御信号発生部２４ｂを有する。
第１基準遅延部２６ａは、第１遅延補償部２０ａが生成する第１の制御信号により基づいて遅延量が変化する電圧制御型可変遅延素子２８をＮ個（Ｎは自然数）有する。第２基準遅延部２６ｂは、第２遅延補償部２０ｂが生成する第２の制御信号に基づいて遅延量が変化する電圧制御型可変遅延素子２９を（Ｎ＋１）個（Ｎは自然数）有する。電圧制御型可変遅延素子２８及び電圧制御型可変遅延素子２９は、同一の構成及び特性を有し、供給される制御信号のみが異なる。第１基準遅延部２６ａ及び第２基準遅延部２６ｂはそれぞれ異なる個数の電圧制御型可変遅延素子を有することが好ましい。遅延部１０は、第１基準遅延部２６ａ及び第２基準遅延部２６ｂが有する電圧制御型可変遅延素子２８と同一の特性を有する電圧制御型可変遅延素子（２８、２９）を複数有し、複数のセレクタ１３を有する。例えば、可変遅延回路１００は、同一の半導体デバイスに生成されることが好ましい。
第１遅延補償部２０ａにおいて、第１基準遅延部２６ａは、Ｎ個（Ｎは自然数）の電圧制御型可変遅延素子２８により、所定の周期を有する基準クロックを遅延して第１の遅延クロックを生成して、位相比較器２２ａに出力する。位相比較器２２ａは、基準クロックの位相と第１の遅延クロックの位相とを比較して比較結果を制御信号発生部２４ａに出力する。
制御信号発生部２４ａは、位相比較器２２ａの比較結果に基づいて、電圧制御型可変遅延素子２８が生成する遅延量を変化させる第１の制御信号を生成して、第１基準遅延部２６ａ及び遅延部１０に供給する。例えば、基準クロックの周期がＴの場合、制御信号発生部２４ａは、各電圧制御型可変遅延素子２８がＴ／Ｎの遅延量を生成するように第１の制御信号を生成する。また、他の実施形態において、制御信号発生部２４ａは、基準クロックを分周して得られるクロックの位相と第１の遅延クロックとの位相が一致するように第１の制御信号を生成してもよい。
第２遅延補償部２０ｂにおいて、第２基準遅延部２６ｂは（Ｎ＋１）個（Ｎは自然数）の電圧制御型可変遅延素子２９を有するので、例えば、基準クロックの周期がＴの場合、制御信号発生部２４ｂは、各電圧制御型可変遅延素子２９がＴ／（Ｎ＋１）の遅延量を生成するように第２の制御信号を生成する。第２遅延補償部２０ｂが有する第２基準遅延部２６ｂ、位相比較器２２ｂ及び制御信号発生部２４ｂの機能及び動作は、第１遅延補償部２０ａが有する第１基準遅延部２６ａ、位相比較器２２ａ及び制御信号発生部２４ａの機能及び動作と同一なので説明を省略する。
遅延部１０は、所望の遅延量を生成する遅延素子の組み合わせを指定する遅延データに基づいて、電圧制御型可変遅延素子２８又は電圧制御型可変遅延素子２９のいずれかを選択して入力信号を遅延する。他の実施形態において、所定の遅延量を設定する複数の制御信号を電圧制御型可変遅延素子２８に分配するセレクタを有し、遅延部１０で生成する所望の遅延量に基づいて電圧制御型可変遅延素子２８に与える制御電圧を分配してもよい。
図８は、図６及び図７を用いて説明した可変遅延回路１００が有する位相比較器（２２ａ、２２ｂ、８４ａ、８４ｂ）及び制御信号発生部（２４ａ、２４ｂ、８６ａ、８６ｂ）の１つの実施形態を示すブロック図である。位相比較器（２２ａ、２２ｂ、８４ａ、８４ｂ）及び制御信号発生部（２４ａ、２４ｂ、８６ａ、８６ｂ）の構成及び動作は同一なので、位相比較器２２ａ及び制御信号発生部２４ａを用いて説明する。
位相比較器２２ａ、２２ｂは、フリップフロップ３６ａ、３６ｂ、遅延素子３８、ＡＮＤ回路４０、ＦＥＴ４２、ＦＥＴ４４及びコンデンサ４６を備える。制御信号発生部２４ａ、２４ｂは、差動増幅回路４８、論理的閾値電圧発生部５０及び差動増幅回路５２を備える。
フリップフロップ３６ａは、端子Ｄに入力されている正の電源電圧Ｖｄｄに基づいて論理値“１”を、基準クロックのパルスの立ち上がりタイミングで端子ＱからＡＮＤ回路４０に出力する。また、論理値“０”を反転出力端子ＱからＦＥＴ４２に出力する。ＦＥＴ４２は、フリップフロップ３６ａから論理値“０”が供給されている期間にわたりゲートを開き、正の電源電圧Ｖｄｄをコンデンサ４６に出力する。
フリップフロップ３６ｂは、端子Ｄに入力されている正の電源電圧Ｖｄｄに基づいて論理値“１”を、第１基準遅延部２６ａから供給される遅延クロックのパルスの立ち上がりタイミングで端子ＱからＡＮＤ回路４０及びＦＥＴ４４に出力する。ＦＥＴ４４は、フリップフロップ３６ｂから論理値“１”が供給されている期間にわたりゲートを開き、負の電源電圧Ｖｓｓをコンデンサ４６に出力する。
ＡＮＤ回路４０は、フリップフロップ３６ａの端子Ｑ、及びフリップフロップ３６ｂの端子Ｑから供給される論理値の論理積を遅延素子３８に出力する。遅延素子３８は、ＡＮＤ回路４０から供給された論理値“１”で示されるパルスを所定量遅延してフリップフロップ３６ａ及びフリップフロップ３６ｂのリセット端子Ｒに出力する。従って、コンデンサ４６は、基準クロックと遅延クロックの位相差を示す電位を生成する。
差動増幅回路４８は、コンデンサ４６の電位と基準電位Ｖｃとの電位差を増幅して、電圧制御型可変遅延素子２８の遅延量を変化させる制御信号Ｖｎを生成して、論理的閾値電圧発生部５０、図６及び図７を用いて説明した電圧制御型可変遅延素子２８に出力する。本実施形態において電圧制御型可変遅延素子２８の遅延量は、制御信号Ｖｎ及び制御信号Ｖｐの２つの制御信号により決められる。
基準電位Ｖｃは、制御信号Ｖｎ、制御信号Ｖｐ、ＦＥＴの閾値電圧、及びドレイン電流係数の比によって決まる電圧制御型可変遅延素子２８の論理的閾値電圧であることが好ましい。例えば、通常のＣＭＯＳゲートの論理的閾値電圧は、正の電源電圧Ｖｄｄと負の電源電圧Ｖｓｓの中点付近なので、基準電位Ｖｃは、正の電源電圧Ｖｄｄと負の電源電圧Ｖｓｓの中点電位であってよい。
論理的閾値電圧発生部５０は、図６及び図７を用いて説明した電圧制御型可変遅延素子２８であってよく、制御信号Ｖｐ及び制御信号Ｖｎが与えられたときの論理的閾値電圧Ｖｃ’を生成して差動増幅回路５２に出力する。
差動増幅回路５２は、中点電位Ｖｃと論理的閾値電圧Ｖｃ’との電位差を増幅して負帰還制御を行い、中点電位Ｖｃと論理的閾値電圧Ｖｃ’とが等しくなるように制御信号Ｖｐを論理的閾値電圧発生部５０、図６及び図７を用いて説明した電圧制御型可変遅延素子２８に出力する。
図９（ａ）は、図６及び図７を用いて説明した可変遅延回路１００が有する電圧制御型可変遅延素子２８、２９の回路図を示す。図中、Ｖｄｄは、正の電源電圧であり、Ｖｓｓは、負の電源電圧である。電圧制御型可変遅延素子２８、２９は、トランジスタ（１０２、１０４、１０６、１０８）を有する。トランジスタ１０２は、端子Ｖｐに供給される制御信号Ｖｐの電位に基づいて、ソース・ドレイン間のインピーダンスを変化させる。トランジスタ１０８は、端子Ｖｎに供給される制御信号Ｖｎの電位に基づいて、ソース・ドレイン間のインピーダンスを変化させる。例えば、トランジスタはＣＭＯＳであってもよい。
電圧制御型可変遅延素子２８、２９は、制御信号Ｖｐ及び制御信号Ｖｎに基づいて生成する遅延量を変化させる。制御信号Ｖｐの電位が低くなるにつれて、及び／又は制御信号Ｖｎの電位が高くなるにつれて、電圧制御型可変遅延素子２８、２９が生成する遅延量は小さくなる。逆に、制御信号Ｖｐの電位が高くなるにつれて、及び／又は制御信号Ｖｎの電位が低くなるにつれて、電圧制御型可変遅延素子２８、２９が生成する遅延量は大きくなる。
図９（ｂ）は、図６及び図７を用いて説明した可変遅延回路１００が有する電圧制御型可変遅延素子２８、２９の回路図を示す。図中、Ｖｄｄは、正の電源電圧であり、Ｖｓｓは、負の電源電圧である。制御端子Ｖｐには、制御信号Ｖｐが入力され、制御端子Ｖｎには、制御信号Ｖｎが入力される。電圧制御型可変遅延素子２８は、トランジスタ（１１０及び１１２）を有する。トランジスタ１１０は端子Ｖｐに供給される制御信号Ｖｐの電位に基づいて、ソース・ドレイン間のインピーダンスを変化させる。トランジスタ１１２は、端子Ｖｎに供給される制御信号Ｖｎの電位に基づいてソース・ドレイン間のインピーダンスを変化させる。例えば、トランジスタはＣＭＯＳであってもよい。
電圧制御型可変遅延素子２８、２９は、制御信号Ｖｐ及び制御信号Ｖｎに基づいて生成する遅延量を変化させる。制御信号Ｖｐの電位が低くなるにつれて、及び／又は制御信号Ｖｎの電位が高くなるにつれて、電圧制御型可変遅延素子２８、２９が生成する遅延量は小さくなる。逆に、制御信号Ｖｐの電位が高くなるにつれて、及び／又は制御信号Ｖｎの電位が低くなるにつれて、電圧制御型可変遅延素子２８、２９が生成する遅延量は大きくなる。
図１０は、可変遅延回路１００の１つの実施形態を示すブロック図である。可変遅延回路１００は、第１遅延補償部５４ａ、第２遅延補償部５４ｂ及び遅延部１０を備える。第１遅延補償部５４ａは、第１基準遅延部５６ａ、位相比較器５８ａ及び制御信号発生部６０ａを有する。第２遅延補償部５４ｂは、第２基準遅延部５６ｂ、位相比較器５８ｂ及び制御信号発生部６０ｂを有する。
第１基準遅延部５６ａは、駆動インピーダンスと、負荷容量を用いて遅延量を変化させる電圧／負荷容量制御型可変遅延素子７２をＭ個（Ｍは自然数）有する。第２基準遅延部５６ｂは、第１基準遅延部５６ａが有する電圧／負荷容量制御型可変遅延素子７２より少ないＮ個（Ｎは自然数）の電圧／負荷容量制御型可変遅延素子７２を有する。
本実施形態において、電圧／負荷容量制御型可変遅延素子７２の遅延量は、駆動インピーダンスを制御する制御信号ＶＤＰ及び制御信号ＶＤＮ、並びに容量負荷を制御する容量負荷制御信号ＶＣＰ及び容量負荷信号ＶＣＮにより決められる。
遅延部１０は、微小可変遅延部７１及び可変遅延部７３を有する。微小可変遅延部７１及び可変遅延部７３は、第１基準遅延部２６ａ及び第２基準遅延部２６ｂが有する電圧／負荷容量制御型可変遅延素子７２と同一の特性を有する電圧／負荷容量制御型可変遅延素子７２を複数有する。例えば、可変遅延回路１００は、同一の半導体デバイスに生成されることが好ましい。更に可変遅延部７３は、複数のセレクタ１３を有する。
第１遅延補償部５４ａにおいて、第１基準遅延部５６ａが有する電圧／負荷容量制御型可変遅延素子７２は、容量負荷を使用しない状態に設定される。第１基準遅延部５６ａは、所定の周期を有する基準クロックをＭ個の電圧／負荷容量制御型可変遅延素子７２により遅延して遅延クロックを位相比較器５８ａに出力する。位相比較器５８ａは、基準クロックの位相と遅延クロックの位相とを比較して比較結果を制御信号発生部６０ａに出力する。
制御信号発生部６０ａは、位相比較器５８ａから供給される比較結果に基づいて制御信号ＶＤＰ及び制御信号ＶＤＮを生成して、第１基準遅延部５６ａ及び第２基準遅延部５６ｂに出力する。また、他の実施形態においては、制御信号発生部６０ａは、基準クロックを分周して得られるクロックの位相と遅延クロックの位相とが一致するように制御信号ＶＤＰ及び制御信号ＶＤＮを生成してもよい。
第２遅延補償部５４ｂにおいて、第２基準遅延部５６ｂが有する電圧／負荷容量制御型可変遅延素子７２は、容量負荷を使用する状態に設定され、第１遅延補償部５４ａから制御信号ＶＤＰ及び制御信号ＶＤＮが供給される。第２基準遅延部５６ｂは、基準クロックをＮ個の電圧／負荷容量制御型可変遅延素子７２により遅延して遅延クロックを位相比較器５８ｂに出力する。位相比較器５８ｂは、基準クロックの位相と遅延クロックの位相とを比較して比較信号を制御信号発生部６０ｂに出力する。制御信号発生部６０ｂは、位相比較器５８ｂから供給される比較結果に基づいて容量負荷制御信号ＶＣＰ及び容量負荷制御信号ＶＣＮを生成して、第２基準遅延部５６ｂに出力する。また、他の実施形態においては、制御信号発生部６０ｂは、基準クロックを分周して得られるクロックの位相と遅延クロックの位相とが一致するように容量負荷制御信号ＶＣＰ及び容量負荷制御信号ＶＣＮを生成してもよい。
例えば、第１基準遅延部５６ａがＮ個（Ｎは自然数）の電圧／負荷容量制御型可変遅延素子７２を有し、第２基準遅延部５６ｂがＮ−１個の電圧／負荷容量制御型可変遅延素子７２を有する場合、基準クロックの周期がＴならば、第１遅延補償部５４ａは、容量負荷を使用しない状態で各電圧／負荷容量制御型可変遅延素子７２がＴ／Ｎの遅延量を生成する制御信号ＶＤＰ及び制御信号ＶＤＮを生成する。
第２遅延補償部５４ｂは、各電圧／負荷容量制御型可変遅延素子７２がＴ／（Ｎ−１）の遅延量を生成する。Ｎ−１個の電圧／負荷容量制御型可変遅延素子７２には、第１遅延補償部５４ａから制御信号ＶＤＰ及び制御信号ＶＤＮが供給されるので、第２遅延補償部５４ｂは、
Ｔ／（Ｎ−１）−Ｔ／Ｎ＝Ｔ／Ｎ／（Ｎ−１）
の遅延量を容量負荷により設定する容量負荷制御信号ＶＣＰ及び容量負荷制御信号ＶＣＮを生成する。第１遅延補償部５４ａ及び第２遅延補償部５４ｂにより生成された制御信号ＶＤＰ、制御信号ＶＤＮ、容量負荷制御信号ＶＣＰ及び容量負荷制御信号ＶＣＮは、遅延部１０が有する電圧／負荷容量制御型可変遅延素子７２に供給される。
遅延部１０は、所望の遅延量を生成する遅延素子の組み合わせを指定する遅延データに基づいて、微小可変遅延部７１が有する電圧／負荷容量制御型可変遅延素子７２の容量負荷を使用するか否かを設定する。また、可変遅延部７３が有する電圧／負荷容量制御型可変遅延素子７２の組み合わせで各電圧／負荷容量制御型可変遅延素子７２の遅延量の整数倍の遅延量を生成する。
例えば、基準クロックの周期がＴで、第１基準遅延部５６ａがＮ個の電圧／負荷容量制御型可変遅延素子７２を有し、第２基準遅延部５６ｂがＮ−１個の電圧／負荷容量制御型可変遅延素子７２を有する場合、微小可変遅延部７１が有する複数の電圧／負荷容量制御型可変遅延素子７２は、容量負荷を使用するか否かで各々、
Ｔ／（Ｎ−１）−Ｔ／Ｎ＝Ｔ／Ｎ／（Ｎ−１）
だけ遅延量を可変することができる。可変遅延部７３は容量負荷を使用しない状態で、Ｔ／Ｎの遅延量の整数倍の遅延量を生成することができる。また、他の実施形態において負荷容量を使用することでＴ／（Ｎ−１）の遅延量の整数倍の遅延量を生成してもよい。更に他の実施形態において、所定の遅延量を設定する複数の制御信号を電圧／負荷容量制御型可変遅延素子７２に分配するセレクタを有し、遅延部１０で生成する所望の遅延量に基づいて電圧／負荷容量制御型可変遅延素子７２に与える制御電圧を分配してもよい。
図１１（ａ）は、図１０を用いて説明した位相比較器５８ａ及び制御信号発生部６０ａの回路図を示す図である。位相比較器５８ａは、図８を用いて説明した位相比較器２２ａと同一の構成を有し、機能及び動作が同一なので説明を省略する。差動増幅回路４８ａは、基準クロックと遅延クロックの位相差を示すコンデンサ４６の電位と、基準電位Ｖｃとの電位差を増幅して得られる制御信号ＶＤＮを、論理的閾値電圧発生部５０及び図１０を用いて説明した可変遅延回路１００が有する電圧／負荷容量制御型可変遅延素子７２に出力する。
論理的閾値電圧発生部５０は、制御信号ＶＤＮ及び制御信号ＶＤＰが与えられたときの論理的閾値電圧Ｖｃ’を生成して差動増幅回路５２ａに出力する。差動増幅回路５２ａは、論理的閾値電圧Ｖｃ’と基準電位Ｖｃとの電位差を増幅して負帰還制御を行い、中点電位Ｖｃと論理的閾値電圧Ｖｃ’とが等しくなるように制御信号ＶＤＰを論理的閾値電圧発生部５０、及び図１０を用いて説明した可変遅延回路１００が有する電圧／負荷容量制御型可変遅延素子７２に出力する。
図１１（ｂ）は、図１０を用いて説明した位相比較器５８ｂ及び制御信号発生部６０ｂの回路図を示す図である。位相比較器５８ｂは、図８を用いて説明した位相比較器２２ａと同一の構成を有し、機能及び動作が同一なので説明を省略する。差動増幅回路４８ｂは、基準クロックと遅延クロックの位相差を示すコンデンサ４６の電位と、基準電位Ｖｃとの電位差を増幅して得られる容量負荷制御信号ＶＣＮを、論理的閾値電圧発生部５０、及び図１０を用いて説明した可変遅延回路１００が有する、電圧／負荷容量制御型可変遅延素子７２に出力する。
論理的閾値電圧発生部５０は、容量負荷制御信号ＶＣＮ及び容量負荷制御信号ＶＣＰが与えられたときの論理的閾値電圧Ｖｃ’を生成して差動増幅回路５２ｂに出力する。差動増幅回路５２ｂは、論理的閾値電圧Ｖｃ’と基準電位Ｖｃとの電位差を増幅して負帰還制御を行い、中点電位Ｖｃと論理的閾値電圧Ｖｃ’とが等しくなるように容量負荷制御信号ＶＣＰを生成して、電圧／負荷容量制御型可変遅延素子７２ｂに出力する。
図１１（ｃ）は、図１１（ａ）が有する論理的閾値電圧発生部５０の回路図を示す図である。論理的閾値電圧発生部５０は、反転ゲートであって、電圧／負荷容量制御型可変遅延素子７２が有する反転ゲートと同一の特性を有することが好ましい。論理的閾値電圧発生部５０は、トランジスタ（１１４、１１６、１１８、１２０）を有する。トランジスタ１１４は、ゲート端子に供給される制御信号ＶＤＮの電位に基づいてドレイン・ソース間のインピーダンスを変化させる。トランジスタ１２０は、ゲート端子に供給される制御信号ＶＤＰの電位に基づいてドレイン・ソース間のインピーダンスを変化させる。また、反転ゲートの出力値が帰還される。図１１（ｂ）が有する論理的閾値電圧発生部５０は、図１１（ｃ）を用いて説明した反転ゲートと同一の回路であることが好ましく。図１１（ｂ）で示される論理的閾値電圧発生部５０として用いる場合、トランジスタ１１４は、ゲート端子に供給される容量負荷制御信号ＶＣＮの電位に基づいてドレイン・ソース間のインピーダンスを変化させる。トランジスタ１２０は、ゲート端子に供給される容量負荷制御信号ＶＣＰの電位に基づいてドレイン・ソース間のインピーダンスを変化させる。
図１２は、図１０を用いて説明した可変遅延回路１００が有する電圧／負荷容量制御型可変遅延素子７２の回路図を示す。電圧／負荷容量制御型可変遅延素子７２は、電圧制御型可変遅延部７７と時定数制御部７６、容量負荷切替部７９及びコンデンサ７５を有する。電圧制御型可変遅延部７７は、トランジスタ（１１４、１１６、１１８、１２０）を有する。容量負荷切替部７９は、インバータ１３０、トランジスタ（１２２，１２４）を有する。時定数制御部７６は、トランジスタ（１２６、１２８）を有する。
電圧制御型可変遅延部７７は、図９を用いて説明した電圧制御型可変遅延素子２８と同一の構成及び動作を有するので説明を省略する。容量負荷切替部７９は、端子ＣＯＮＴに供給される論理値に基づいて容量負荷を使用するか否かを切り替える。容量負荷を使用する場合、論理値“１”が端子ＣＯＮＴに供給される。容量負荷を使用しない場合、論理値“０”が端子ＣＯＮＴに供給される。
時定数制御部７６は、コンデンサ７５の時定数を変化させる。また、時定数制御部７６は、コンデンサ７５と、電圧／負荷容量制御型可変遅延素子７２の出力端子との間に直列に挿入されるのが望ましい。本実施例において、時定数制御部７６は、トランジスタ（１２６、１２８）を有する。
時定数制御部７６において、トランジスタ１２６は、ゲート端子に供給される容量負荷制御信号ＶＣＮの電位に基づいてドレイン・ソース間のインピーダンスを変化させる。トランジスタ１２８は、ゲート端子に供給される容量負荷制御信号ＶＣＰの電位に基づいてドレイン・ソース間のインピーダンスを変化させる。例えばトランジスタ（１２６、１２８）は、Ｎチャネルの及びＰチャネルのＣＭＯＳであってもよい。例えば、容量負荷制御信号ＶＣＮの電位が高くなるにつれて、及び／又は容量負荷制御信号ＶＣＰの電位が低くなるにつれて、インピーダンスが小さくなり、容量負荷により生成される遅延量が大きくなる。
また、容量負荷制御信号ＶＣＮの電位が低くなるにつれて、及び／又は容量負荷制御信号ＶＣＰの電位が高くなるにつれて、インピーダンスが大きくなり、容量負荷により生成される遅延量が小さくなる。コンデンサ７５は、所定の容量を有する。電圧／負荷容量制御型可変遅延素子７２は、時定数制御部７６のインピーダンスとコンデンサ７５の容量により遅延量を生成する。
図１３は、可変遅延回路１００の１つの実施形態を示すブロック図である。可変遅延回路１００は、第１遅延補償部６２ａ、第２遅延補償部６２ｂ及び遅延部１０を備える。第１遅延補償部６２ａは、第１基準遅延部６８ａ、位相比較器６４ａ及び制御信号発生部６６ａを有する。第２遅延補償部６２ｂは、第２基準遅延部６８ｂ、位相比較器６４ｂ及び制御信号発生部６６ｂを有する。
第１基準遅延部６８ａは、駆動インピーダンスを変化させて遅延量を変えるＭ個（Ｍは自然数）の駆動インピーダンス制御型可変遅延素子７４を有する。第２基準遅延部６８ｂは、第１基準遅延部６８ａと異なるＮ個（Ｎは自然数）の駆動インピーダンス制御型可変遅延素子７４を有する。
遅延部１０は、微小可変遅延部８１及び可変遅延部８３を有する。微小可変遅延部８１及び可変遅延部８３は、第１基準遅延部６８ａ及び第２基準遅延部６８ｂが有する駆動インピーダンス制御型可変遅延素子７４と同一の特性を有する駆動インピーダンス制御型可変遅延素子７４を複数有する。例えば、可変遅延回路１００は、同一の半導体デバイスに生成されることが好ましい。更に可変遅延部８３は、複数のセレクタ１３を有する。
本実施形態において駆動インピーダンス制御型可変遅延素子７４の遅延量は、駆動インピーダンスを制御する制御信号ＶＤＮ１、制御信号ＶＤＰ１、制御信号ＶＤＮ２及び制御信号ＶＤＰ２により決められる。
第１遅延補償部６２ａにおいて、第１基準遅延部６８ａは、基準クロックをＮ個の駆動インピーダンス制御型可変遅延素子７４により遅延して遅延クロックを生成する。位相比較器６４ａは、所定の周期を有する基準クロックの位相と遅延クロックの位相とを比較して比較結果を制御信号発生部６６ａに出力する。制御信号発生部６６ａは、位相比較器６４ａから供給される比較結果に基づいて制御信号ＶＤＰ１及び制御信号ＶＤＮ１を生成する。
第２遅延補償部６２ｂにおいて、第２基準遅延部６８ｂは、基準クロックをＭ個の駆動インピーダンス制御型可変遅延素子７４により遅延して遅延クロックを生成する。位相比較器６４ｂは、基準クロックの位相と遅延クロックの位相とを比較して比較結果を制御信号発生部６６ｂに出力する。制御信号発生部６６ｂは、位相比較器６４ｂから供給される比較結果に基づいて制御信号ＶＤＰ２及び制御信号ＶＤＮを生成する。また、他の実施形態において、制御信号発生部６６ａ及び制御信号発生部６６ｂは、基準クロックを分周して得られるクロックの位相と遅延クロックの位相とが一致するように制御信号ＶＤＮ１、制御信号ＶＤＰ１、制御信号ＶＤＮ２及び制御信号ＶＤＰ２を生成してもよい。
遅延部１０は、所望の遅延量を生成する遅延素子の組み合わせを指定する遅延データに基づいて、微小可変遅延部８１が有する駆動インピーダンス制御型可変遅延素子７４の遅延量を変化させる。また、可変遅延部８３が有する駆動インピーダンス制御型可変遅延素子７４の組み合わせで入力信号を遅延する。
微小可変遅延部８１は、第１遅延補償部６２ａから供給される制御信号ＶＤＰ１及び制御信号ＶＤＮ１と、第２遅延補償部６２ｂから供給される制御信号ＶＤＰ２及び制御信号ＶＤＮ２のいずれかを切り替えて微小の遅延量を生成する。
可変遅延部８３は、第１遅延補償部６２ａから供給される制御信号ＶＤＰ１及び制御信号ＶＤＮ１によりＴ／Ｍの整数倍の遅延量を生成する。他の実施形態において、可変遅延部８３は、第２遅延補償部６２ｂから供給される制御信号ＶＤＰ２及び制御信号ＶＤＮ２によりＴ／Ｎの整数倍の遅延量を生成してもよい。更に他の実施形態において、所定の遅延量を生成する複数の制御信号を駆動インピーダンス制御型可変遅延素子７４に分配するセレクタを有し、遅延部１０で生成する所望の遅延量に基づいて、駆動インピーダンス制御型可変遅延素子７４に与える制御信号を分配してもよい。
図１４は、図１３を用いて説明した可変遅延回路１００が有する、位相比較器６４ａ及び制御信号発生部６６ｂの回路図を示す。位相比較器６４ａの構成及び動作は、図８を用いて説明した位相比較器２２ａの構成及び動作と同一なので説明を省略する。制御信号発生部６６ａは、差動増幅回路６７ａ、論理閾値電圧発生部７０ａ及び差動増幅回路６９ａを有する。論理閾値電圧発生部７０ａは、トランジスタ（１３２、１３４、１４４、１４６、１３６、１３８）を有する。
差動増幅回路６７ａは、基準クロックと遅延クロックの位相差を示すコンデンサ４６の電位と、基準電位Ｖｃとの電位差を増幅して制御信号ＶＤＮ１を生成する。
論理的閾値電圧発生部７０ａは、制御信号ＶＤＮ１及び制御信号ＶＤＮ２が与えられた時の論理閾値電圧Ｖｃ’を生成する。論理閾値電圧発生部７０ａは、駆動インピーダンス制御型可変遅延素子７４（図１５参照）を端子ＣＯＮＴに論理値“０”を入力した状態であってもよく、同一のトランジスタを有することが好ましい。
差動増幅回路６９ａは、論理閾値電圧発生部７０ａから供給される論理閾値電圧Ｖｃ’と基準電圧Ｖｃとの電位差を増幅して制御信号ＶＤＰ１を生成する。図１３を用いて説明した可変遅延回路１００が有する位相比較器６４ｂ及び制御信号発生部６６ｂは、図１４を用いて説明した位相比較器６４ａ及び制御信号発生部６６ａと同一の構成及び動作を有するので説明を省略する。
図１５は、駆動インピーダンス制御型可変遅延素子７４の回路図を示す。駆動インピーダンス制御型可変遅延素子７４は、トランジスタ（１３２、１３４、１３６、１３８、１４０、１４２、１４４、１４６、１４８、１５０）及びインバータ１５２、１５４を有する。駆動インピーダンス制御型可変遅延素子７４は、端子ＣＯＮＴから供給される論理値に基づいて、制御信号ＶＤＰ１及びＶＤＮ１により設定されるインピーダンスまたは、制御信号ＶＤＰ２及びＶＤＮ２により設定されるインピーダンスを選択することができる。
論理値“０”が端子ＣＯＮＴから供給される場合、駆動インピーダンス制御型可変遅延素子７４は、制御信号ＶＤＮ１及び制御信号ＶＤＰ１により設定されるインピーダンスで遅延量を生成する。制御信号ＶＤＮ１の電位が高くなるにつれて、及び／又は制御信号ＶＤＰ１の電位が低くなるにつれて駆動インピーダンスが小さくなり、生成する遅延量が小さくなる。また、制御信号ＶＤＮ１の電位が低くなるにつれて、及び／又は制御信号ＶＤＰ１の電位が高くなるにつれて駆動インピーダンスが大きくなり、生成する遅延量が大きくなる。
論理値“１”が端子ＣＯＮＴから供給される場合、駆動インピーダンス制御型可変遅延素子７４は、制御信号ＶＤＮ２及び制御信号ＶＤＰ２により設定されるインピーダンスで遅延量を生成する。制御信号ＶＤＮ２の電位が高くなるにつれて、制御信号ＶＤＰ２の電位が低くなるにつれて駆動インピーダンスが小さくなり、生成する遅延量が小さくなる。また、制御信号ＶＤＮ２の電位が低くなるにつれて、及び／又は制御信号ＶＤＰ２の電位が高くなるにつれて駆動インピーダンスが大きくなり、生成する遅延量が大きくなる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
産業上の利用可能性
上記説明から明らかなように、本発明によれば所望の遅延量を生成することができる。
本発明は、遅延量を生成する可変遅延回路に関する。特に本発明は、複数の可変遅延素子を有し、所望の遅延量を生成する可変遅延回路に関する。また本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願平１１−１９３７７４ 出願日 平成１１年７月７日
背景技術
図１は、従来の可変遅延回路１００を示すブロック図である。可変遅延回路１００は、微小可変遅延部１２及び可変遅延部１４を備える。微小可変遅延部１２は、微小可変遅延素子（１２ａ〜１２ｎ）を有する。可変遅延部１４は、遅延部（１４ａ〜１４ｎ）を有する。微小可変遅延素子（１２ａから１２ｎ）は、遅延部（１４ａ〜１４ｎ）が生成する遅延量より小さい遅延量を生成する。遅延部（１４ａ〜１４ｎ）は、それぞれ異なる数のゲート回路１１を有し、ゲート回路１１の数に応じて遅延量を生成する。
所望の遅延量に応じて、微小可変遅延素子（１２ａ〜１２ｎ）及び遅延部（１４ａ〜１４ｎ）のいずれかの組み合わせを指定する遅延データが供給される。入力信号が入力され、遅延データにより選択された遅延素子により遅延されて遅延信号が出力される。
図２（ａ）は、駆動インピーダンス制御型の微小可変遅延素子１２を示す回路図である。制御信号が論理値“０”の場合、駆動インピーダンスが低く設定される。制御信号が論理値“１”の場合、駆動インピーダンスが高く設定される。従って、制御信号が論理値“１”の場合、入力信号は、制御信号が論理値“０”の場合より僅かに遅延されて出力される。
図２（ｂ）は、負荷容量可変型の微小可変遅延素子１２を示す回路図である。制御信号が論理値“０”の場合、負荷容量が設定されず、制御信号が論理値“１”の場合、負荷容量が設定される。従って、制御信号が論理値“１”の場合、入力信号は、制御信号が論理値“０”の場合より僅かに遅延されて出力される。図１に示した可変遅延回路１００は、図２（ａ）及び図２（ｂ）に示した微小可変遅延素子１２を有し、１つの微小可変遅延素子１２につき、１０ｐｓから１００ｐｓ程度の遅延量を生成していた。
図３は、図１を用いて説明した従来の可変遅延回路１００における、所望の遅延量を生成する設計上の遅延素子の組み合わせを指定する遅延データと、遅延データにより設定された遅延素子の組み合わせにより実際に生成された遅延量の関係を示すグラフである。ラインａは、理想的な遅延特性を示す直線である。これに対して、ラインｂは、理想の遅延量より大きい遅延量を生成する。ラインｃは、理想の遅延量より小さい遅延量を生成する。
また、ラインｂ及びラインｃは、不連続部分を有している。これは、可変遅延回路１００において、複数の異なる方式の可変遅延素子が存在しており、各方式によって素子特性のばらつき、及び周囲温度の変化などの影響が、必ずしも一致しないからである。
可変遅延回路１００において生成される遅延量は、遅延素子の素子特性のばらつきや、遅延素子の自己発熱量の変動、周囲温度の変動、さらには電源電圧の変動などによって遅延素子が実際に生成する遅延量と、設計上の遅延量との間に誤差が生じる場合がある。
そこで本発明は、上記の課題を解決することのできる可変遅延回路を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
発明の開示
上記課題を解決するために、本発明の第１の形態は、所望の遅延量を生成する可変遅延回路であって、制御信号に基づいて、遅延量が変化する第１の可変遅延素子を異なる数有する複数の基準遅延部を有し、複数の基準遅延部のそれぞれが有する第１の可変遅延素子の数に応じて、複数の基準遅延素子のそれぞれに含まれる第１の可変遅延素子に与える複数の制御信号をそれぞれ生成する遅延補償部と、第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、複数の制御信号により制御して所望の遅延量を生成する遅延部とを備えることを特徴とする。
基準遅延部は、Ｍ個（Ｍは自然数）の可変遅延素子を有する第１基準遅延部と、第１基準遅延部が有する第１の可変遅延素子の数と異なるＮ個（Ｎは自然数）の第１の可変遅延素子を有する第２基準遅延部とを含み、遅延補償部は、第１基準遅延部が有する第１の可変遅延素子に与える制御信号を生成する第１遅延補償部と、第２基準遅延部が有する第１の可変遅延素子に与える制御信号を生成する第２遅延補償部を有してもよい。
基準遅延部は、第１の可変遅延素子を異なる数有し、第１の可変遅延素子の数に応じて所定の周期の発振クロックを生成するリング発振器を有してもよい。
遅延補償部は、所定の周期を有する基準クロックの位相と、基準クロックを第１の可変遅延素子により遅延した遅延クロックの位相とを比較する位相比較部と比較に基づいて制御信号を生成する制御信号発生部とを更に有してもよい。
制御信号発生部は、基準クロックの位相と、遅延クロックの位相が一致するように制御信号を生成してもよい。
遅延補償部から供給される、複数の制御信号のいずれかを、第２の可変遅延素子に供給するセレクタを更に備えてもよい。
第１の可変遅延素子は、所定の容量を有するコンデンサと、コンデンサの時定数を変化させる時定数制御部を有し、時定数に応じて遅延量を変化させてもよい。
時定数制御部は、トランジスタを有しトランジスタに与えるゲート電圧を変えることでコンデンサの時定数を変化させてもよい。
本発明の第２の形態は、出力端子に出力されるべき信号に、所望の遅延量を生成する可変遅延回路であって、所定の容量を有するコンデンサと、コンデンサおよび出力端子の間に直列に挿入され、コンデンサの時定数を変化させる時定数制御部とを有した、時定数に応じて遅延量を変化させる可変遅延素子と、所望の遅延量に基づいて、可変遅延素子を選択して所望の遅延量を生成する遅延部とを備えることを特徴とする。
時定数制御部は、トランジスタを有しトランジスタに与えるゲート電圧を変えることでコンデンサの時定数を変化させてもよい。
本発明の第３の形態によると、半導体デバイスを試験する半導体試験装置であって、半導体デバイスに入力する試験パターンを生成するパターン発生器と、制御信号に基づいて、遅延量が変化する第１の可変遅延素子を異なる数有する複数の基準遅延部と、第１の可変遅延素子の数に応じて、第１の可変遅延素子に与える複数の制御信号をそれぞれ生成する遅延補償部と、第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、複数の制御信号により制御して、半導体デバイスの動作特性に応じた遅延量を有する遅延クロックを生成する遅延部とを有し、遅延クロックに基づいて試験パターンを整形して整形試験パターンを生成する整形試験パターン生成器と、半導体デバイスを載置し、整形試験パターンを半導体デバイスに入力するデバイス接触部と、整形試験パターンを入力した半導体デバイスから出力される出力信号に基づいて半導体デバイスの良否を判定する比較器と備えることを特徴とする。
基準遅延部は、第１の可変遅延素子を異なる数有し、第１の可変遅延素子の数に応じて所定の周期の発振クロックを生成するリング発振器を有してもよい。
遅延補償部から供給される、複数の制御信号のいずれかを、第２の可変遅延素子に供給するセレクタを更に備えてもよい。
第１の可変遅延素子は、所定の容量を有するコンデンサと、コンデンサの時定数を変化させる時定数制御部を有し、時定数に応じて遅延量を変化させてもよい。
本発明の第４の形態によると、半導体デバイスを試験する半導体試験部を有する半導体デバイスであって、制御信号に基づいて、遅延量が変化する第１の可変遅延素子を異なる数有する複数の基準遅延部と、第１の可変遅延素子の数に応じて、第１の可変遅延素子に与える複数の制御信号をそれぞれ生成する遅延補償部と、第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、複数の制御信号により制御して、半導体デバイスの動作特性に基づいて被試験デバイス部の試験に用いるタイミングを生成する遅延部とを有する半導体試験部と、半導体試験部に試験されるべき被試験デバイス部とを備えることを特徴とする。
基準遅延部は、第１の可変遅延素子を異なる数有し、第１の可変遅延素子の数に応じて所定の周期の発振クロックを生成するリング発振器を有してもよい。
遅延補償部から供給される、複数の制御信号のいずれかを、第２の可変遅延素子に供給するセレクタを更に備えてもよい。
第１の可変遅延素子は、所定の容量を有するコンデンサと、コンデンサの時定数を変化させる時定数制御部を有し、時定数に応じて遅延量を変化させてもよい。
本発明の第５の形態によると、入力信号を、所望の時間遅延させた遅延信号を生成する遅延信号生成方法であって、制御信号に基づいて、遅延量が変化する第１の可変遅延素子を異なる数有する複数の基準遅延部により、複数のクロックを生成するステップと、複数のクロックと、基準クロックとの位相をそれぞれ比較するステップと、比較された位相に基づき、複数のクロックに対応する制御信号をそれぞれ修正するステップと、修正された制御信号に基づき、第１の可変遅延素子の遅延量をそれぞれ制御するステップと、制御信号を受け取り、制御信号の基づいて制御され、第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、修正された制御信号に基づき制御して、入力信号を所望の時間遅延させた遅延信号を生成するステップとを備えることを特徴とする。
【図面の簡単な説明】
図１は、従来の可変遅延回路１００を示す。
図２は、微小可変遅延素子１２を示す。
図３は、遅延データに対する実際に生成された遅延量の関係を示すグラフである。
図４は、半導体試験装置のブロック図を示す。
図５は、被試験デバイス部９８を試験する半導体試験部９７を有する半導体デバイス９６を示す。
図６は、可変遅延回路１００の１つの実施形態を示すブロック図である。
図７は、可変遅延回路１００の１つの実施形態を示すブロック図である。
図８は、図６及び図７を用いて説明した可変遅延回路１００が有する位相比較器２２ａ及び制御信号発生部２４ａの回路図を示す。
図９は、電圧制御型可変遅延素子２８の回路図を示す。
図１０は、可変遅延回路１００の１つの実施形態を示すブロック図である。
図１１は、図１０を用いて説明した可変遅延回路１００が有する位相比較器５８ａ及び制御信号発生部６０ａの回路図を示す。
図１２は、電圧／負荷容量制御型可変遅延素子７２の回路図を示す。
図１３は、可変遅延回路１００の１つの実施形態を示すブロック図である。
図１４は、図１３を用いて説明した可変遅延回路１００が有する位相比較器６４ａ及び制御信号発生部６６ａの回路図を示す。
図１５は、駆動インピーダンス制御型可変遅延素子７４の回路図を示す。
符号の説明
１０・・・遅延部、１２・・・可変遅延素子、１４・・・可変遅延部、２０・・・遅延補償部、２２・・・位相比較器、２４・・・制御信号発生部、２６・・・基準遅延部、２８・・・電圧制御型可変遅延素子、３６・・・フリップフロップ、３８・・・遅延素子、４０・・・ＡＮＤ回路、４２・・・ＦＥＴ、４４・・・ＦＥＴ、４６・・・コンデンサ、４８・・・差動増幅回路、５２・・・差動増幅回路、５４・・・遅延補償部、５６・・・基準遅延部、５８・・・位相比較器、６０・・・制御信号発生部、６２・・・遅延補償部、６４・・・位相比較器、６６・・・制御信号発生部、６８・・・基準遅延部、７１・・・微小可変遅延部、７２・・・電圧／負荷容量制御型可変遅延素子、７３・・・可変遅延部、７４・・・駆動インピーダンス制御型可変遅延素子、７５・・・容量負荷部、７６・・・時定数制御部、７７・・・電圧制御型可変遅延部、７９・・・容量負荷切替部、８０・・・遅延補償部、８１・・・微小可変遅延部、８２・・・リング発振器、８３・・・可変遅延部、８４・・・位相比較器、８６・・・制御信号発生部、８８・・・セレクタ、９０・・・パターン発生器、９２・・・整形パターン生成器、９３・・・被試験デバイス、９４・・・デバイス接触部、９５・・・比較器、９６・・・半導体デバイス、９８・・・被試験部、１００・・・可変遅延装置
発明を実施するための最良の形態
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが説明の解決手段に必須であるとは限らない。
図４は、半導体試験装置の１つの実施形態を示すブロック図である。半導体試験装置は、パターン発生器９０、整形パターン生成器９２、デバイス接触部９４及び比較器９５を備える。整形パターン生成器９２は、可変遅延回路１００を有する。
被試験デバイス９３は、デバイス接触部９４において、半導体試験装置と電気的に接触する。パターン発生器９０は、被試験デバイス９３に入力する試験パターンであるパターンデータ及び、被試験デバイス９３がパターンデータを入力して出力すべき期待値データを生成する。パターン発生器９０は、パターンデータを整形パターン生成器９２に出力し、期待値データを比較器９５に出力する。また、パターン発生器９０は、被試験デバイス９３の動作特性に応じた所定の遅延量を有する遅延クロックの生成を指定するタイミングセット信号を可変遅延回路１００に出力する。
可変遅延回路１００は、タイミングセット信号で指定される遅延量を有する遅延クロックを生成する。整形パターン生成器９２は、可変遅延回路１００から供給される遅延クロックに基づいて、パターンデータを整形し、被試験デバイス９３の動作特性に応じた整形パターンデータをデバイス接触部９４に出力する。被試験デバイス９３は、整形パターンデータに対する出力値をデバイス接触部９４を介して比較器９５に出力する。被試験デバイス９３は、パッケージされていてもよく、また、ウェハに設けられていてもよい。比較器９５は、出力値とパターン発生器９０から供給される期待値データとを、比較して被試験デバイス９３の良否を判定する。
図５は、半導体デバイスを試験する半導体試験部９７を有する半導体デバイス９６を示す。半導体デバイス９６は、半導体試験部９７及び被試験デバイス部９８を備える。
半導体試験部９７は、パターン発生器９０、整形パターン生成器９２、比較器９５を備える。整形パターン生成器９２は、可変遅延回路１００を有する。
パターン発生器９０は、被試験部９８に入力する試験パターンであるパターンデータ及び、被試験デバイス部９８がパターンデータを入力して出力すべき期待値データを生成する。パターン発生器９０は、パターンデータを整形パターン生成器９２に出力し、期待値データを比較器９５に出力する。また、パターン発生器９０は、被試験デバイス部９８の動作特性に応じた所定の遅延量を有する遅延クロックの生成を指定するタイミングセット信号を可変遅延回路１００に出力する。
可変遅延回路１００は、タイミングセット信号で指定される遅延量を有する遅延クロックを生成する。整形パターン生成器９２は、可変遅延回路１００から供給される遅延クロックに基づいて、パターンデータを整形し、被試験デバイス部９８の動作特性に応じた整形パターンデータを被試験デバイス部９８に出力する。被試験デバイス部９８は、整形パターンデータに対する出力値を比較器９５に出力する。比較器９５は、出力値とパターン発生器９０から供給される期待値データを、比較して被試験デバイス部９８の良否を判定する。
図６は、可変遅延回路１００の１つの実施形態を示すブロック図である。可変遅延回路１００は、第１遅延補償部８０ａ、第２遅延補償部８０ｂ、セレクタ８８及び遅延部１０を備える。第１遅延補償部８０ａは、第１リング発振器８２ａ、位相比較器８４ａ及び制御信号発生部８６ａを有する。第２遅延補償部８０ｂは、第２リング発振器８２ｂ、位相比較器８４ｂ及び制御信号発生部８６ｂを有する。
第１リング発振器８２ａは、制御信号に基づいて遅延量が変化するＭ個（Ｍは自然数）の電圧制御型可変遅延素子２８を有する。第２リング発振器８２ｂは、第１リング発振器８２ａが有する電圧制御型可変遅延素子２８の数と異なるＮ個（Ｎは自然数）の電圧制御型可変遅延素子２８を有する。遅延部１０は、複数のセレクタ１３、及び第１リング発振器８２ａ及び第２リング発振器８２ｂが有する電圧制御型可変遅延素子２８と同一の特性を有する電圧制御型可変遅延素子２８を複数備える。例えば、可変遅延回路１００は、同一の半導体デバイスに生成されることが好ましい。
第１遅延補償部８０ａにおいて、第１リング発振器８２ａは、第１の周期の第１発振クロックを生成して、位相比較器８４に出力する。第１発振クロックの周期は、遅延量を制御する第１の制御信号に基づいて設定される。位相比較器８４は、第１発振クロックの位相と所定の周期を有する基準クロックの位相とを比較して比較結果を出力する。例えば、位相比較器８４は比較結果である第１発振クロックと基準クロックの位相差を電圧値として出力してもよい。制御信号発生部８６ａは、位相比較器８４ａから供給される比較結果に基づいて第１の制御信号を生成して、第１リング発振器８２ａ及びセレクタ８８に供給する。
制御信号発生部８６ａは、第１の制御信号を、第１の発振クロックの位相と基準クロックの位相が一致するように生成してもよい。従って、例えば、基準クロックの周期がＴの場合、制御信号発生部８６ａは、第１リング発振器８２ａが有する各電圧制御型可変遅延素子２８が、Ｔ／Ｍの遅延量を生成するように第１の制御信号を生成する。また、他の実施形態において、制御信号発生部８６ａは、基準クロックを分周して得られるクロックの位相と、第１の発振クロックの位相とが一致するように第１の制御信号を生成してもよい。
第２遅延補償部８０ｂにおいて、第２リング発振器８２ｂはＮ個（Ｎは自然数）の電圧制御型可変遅延素子２８を有するので、例えば、基準クロックの周期がＴの場合、制御信号発生部８６ｂは、第２リング発振器８２ｂが有する各電圧制御型可変遅延素子２８がＴ／Ｎの遅延量を生成するように第２の制御信号を生成する。第２遅延補償部８０ｂが有する第２リング発振器８２ｂ、位相比較器８４ｂ及び制御信号発生部８６ｂの機能及び動作は、第１遅延補償部８０ａが有する第１リング発振器８２ａ、位相比較器８４ａ及び制御信号発生部８６ａの機能及び動作と同一なので説明を省略する。
セレクタ８８は、第１の制御信号または第２の制御信号のいずれかを遅延素子の組み合わせを指定する遅延データに基づいて、遅延部１０が有するそれぞれの電圧制御型可変遅延素子２８に供給する。遅延部１０が有する電圧制御型可変遅延素子２８は、第１リング発振器８２ａ及び第２リング発振器８２ｂが有する電圧制御型可変遅延素子２８と同一の特性を有するので、第１の制御信号を供給すると、Ｔ／Ｍの遅延量を生成することができる。また、第２の制御信号を供給するとＴ／Ｎの遅延量を生成することができる。
図７は、可変遅延回路１００の１つの実施形態を示すブロック図である。可変遅延回路１００は、第１遅延補償部２０ａ、第２遅延補償部２０ｂ及び遅延部１０を備える。第１遅延補償部２０ａは、第１基準遅延部２６ａ、位相比較器２２ａ及び制御信号発生部２４ａを有する。第２遅延補償部２０ｂは、第２基準遅延部２６ｂ、位相比較器２２ｂ及び制御信号発生部２４ｂを有する。
第１基準遅延部２６ａは、第１遅延補償部２０ａが生成する第１の制御信号により基づいて遅延量が変化する電圧制御型可変遅延素子２８をＮ個（Ｎは自然数）有する。第２基準遅延部２６ｂは、第２遅延補償部２０ｂが生成する第２の制御信号に基づいて遅延量が変化する電圧制御型可変遅延素子２９を（Ｎ＋１）個（Ｎは自然数）有する。電圧制御型可変遅延素子２８及び電圧制御型可変遅延素子２９は、同一の構成及び特性を有し、供給される制御信号のみが異なる。第１基準遅延部２６ａ及び第２基準遅延部２６ｂはそれぞれ異なる個数の電圧制御型可変遅延素子を有することが好ましい。遅延部１０は、第１基準遅延部２６ａ及び第２基準遅延部２６ｂが有する電圧制御型可変遅延素子２８と同一の特性を有する電圧制御型可変遅延素子（２８、２９）を複数有し、複数のセレクタ１３を有する。例えば、可変遅延回路１００は、同一の半導体デバイスに生成されることが好ましい。
第１遅延補償部２０ａにおいて、第１基準遅延部２６ａは、Ｎ個（Ｎは自然数）の電圧制御型可変遅延素子２８により、所定の周期を有する基準クロックを遅延して第１の遅延クロックを生成して、位相比較器２２ａに出力する。位相比較器２２ａは、基準クロックの位相と第１の遅延クロックの位相とを比較して比較結果を制御信号発生部２４ａに出力する。
制御信号発生部２４ａは、位相比較器２２ａの比較結果に基づいて、電圧制御型可変遅延素子２８が生成する遅延量を変化させる第１の制御信号を生成して、第１基準遅延部２６ａ及び遅延部１０に供給する。例えば、基準クロックの周期がＴの場合、制御信号発生部２４ａは、各電圧制御型可変遅延素子２８がＴ／Ｎの遅延量を生成するように第１の制御信号を生成する。また、他の実施形態において、制御信号発生部２４ａは、基準クロックを分周して得られるクロックの位相と第１の遅延クロックとの位相が一致するように第１の制御信号を生成してもよい。
第２遅延補償部２０ｂにおいて、第２基準遅延部２６ｂは（Ｎ＋１）個（Ｎは自然数）の電圧制御型可変遅延素子２９を有するので、例えば、基準クロックの周期がＴの場合、制御信号発生部２４ｂは、各電圧制御型可変遅延素子２９がＴ／（Ｎ＋１）の遅延量を生成するように第２の制御信号を生成する。第２遅延補償部２０ｂが有する第２基準遅延部２６ｂ、位相比較器２２ｂ及び制御信号発生部２４ｂの機能及び動作は、第１遅延補償部２０ａが有する第１基準遅延部２６ａ、位相比較器２２ａ及び制御信号発生部２４ａの機能及び動作と同一なので説明を省略する。
遅延部１０は、所望の遅延量を生成する遅延素子の組み合わせを指定する遅延データに基づいて、電圧制御型可変遅延素子２８又は電圧制御型可変遅延素子２９のいずれかを選択して入力信号を遅延する。他の実施形態において、所定の遅延量を設定する複数の制御信号を電圧制御型可変遅延素子２８に分配するセレクタを有し、遅延部１０で生成する所望の遅延量に基づいて電圧制御型可変遅延素子２８に与える制御電圧を分配してもよい。
図８は、図６及び図７を用いて説明した可変遅延回路１００が有する位相比較器（２２ａ、２２ｂ、８４ａ、８４ｂ）及び制御信号発生部（２４ａ、２４ｂ、８６ａ、８６ｂ）の１つの実施形態を示すブロック図である。位相比較器（２２ａ、２２ｂ、８４ａ、８４ｂ）及び制御信号発生部（２４ａ、２４ｂ、８６ａ、８６ｂ）の構成及び動作は同一なので、位相比較器２２ａ及び制御信号発生部２４ａを用いて説明する。
位相比較器２２ａ、２２ｂは、フリップフロップ３６ａ、３６ｂ、遅延素子３８、ＡＮＤ回路４０、ＦＥＴ４２、ＦＥＴ４４及びコンデンサ４６を備える。制御信号発生部２４ａ、２４ｂは、差動増幅回路４８、論理的閾値電圧発生部５０及び差動増幅回路５２を備える。
フリップフロップ３６ａは、端子Ｄに入力されている正の電源電圧Ｖｄｄに基づいて論理値“１”を、基準クロックのパルスの立ち上がりタイミングで端子ＱからＡＮＤ回路４０に出力する。また、論理値“０”を反転出力端子ＱからＦＥＴ４２に出力する。ＦＥＴ４２は、フリップフロップ３６ａから論理値“０”が供給されている期間にわたりゲートを開き、正の電源電圧Ｖｄｄをコンデンサ４６に出力する。
フリップフロップ３６ｂは、端子Ｄに入力されている正の電源電圧Ｖｄｄに基づいて論理値“１”を、第１基準遅延部２６ａから供給される遅延クロックのパルスの立ち上がりタイミングで端子ＱからＡＮＤ回路４０及びＦＥＴ４４に出力する。ＦＥＴ４４は、フリップフロップ３６ｂから論理値“１”が供給されている期間にわたりゲートを開き、負の電源電圧Ｖｓｓをコンデンサ４６に出力する。
ＡＮＤ回路４０は、フリップフロップ３６ａの端子Ｑ、及びフリップフロップ３６ｂの端子Ｑから供給される論理値の論理積を遅延素子３８に出力する。遅延素子３８は、ＡＮＤ回路４０から供給された論理値“１”で示されるパルスを所定量遅延してフリップフロップ３６ａ及びフリップフロップ３６ｂのリセット端子Ｒに出力する。従って、コンデンサ４６は、基準クロックと遅延クロックの位相差を示す電位を生成する。
差動増幅回路４８は、コンデンサ４６の電位と基準電位Ｖｃとの電位差を増幅して、電圧制御型可変遅延素子２８の遅延量を変化させる制御信号Ｖｎを生成して、論理的閾値電圧発生部５０、図６及び図７を用いて説明した電圧制御型可変遅延素子２８に出力する。本実施形態において電圧制御型可変遅延素子２８の遅延量は、制御信号Ｖｎ及び制御信号Ｖｐの２つの制御信号により決められる。
基準電位Ｖｃは、制御信号Ｖｎ、制御信号Ｖｐ、ＦＥＴの閾値電圧、及びドレイン電流係数の比によって決まる電圧制御型可変遅延素子２８の論理的閾値電圧であることが好ましい。例えば、通常のＣＭＯＳゲートの論理的閾値電圧は、正の電源電圧Ｖｄｄと負の電源電圧Ｖｓｓの中点付近なので、基準電位Ｖｃは、正の電源電圧Ｖｄｄと負の電源電圧Ｖｓｓの中点電位であってよい。
論理的閾値電圧発生部５０は、図６及び図７を用いて説明した電圧制御型可変遅延素子２８であってよく、制御信号Ｖｐ及び制御信号Ｖｎが与えられたときの論理的閾値電圧Ｖｃ’を生成して差動増幅回路５２に出力する。
差動増幅回路５２は、中点電位Ｖｃと論理的閾値電圧Ｖｃ’との電位差を増幅して負帰還制御を行い、中点電位Ｖｃと論理的閾値電圧Ｖｃ’とが等しくなるように制御信号Ｖｐを論理的閾値電圧発生部５０、図６及び図７を用いて説明した電圧制御型可変遅延素子２８に出力する。
図９（ａ）は、図６及び図７を用いて説明した可変遅延回路１００が有する電圧制御型可変遅延素子２８、２９の回路図を示す。図中、Ｖｄｄは、正の電源電圧であり、Ｖｓｓは、負の電源電圧である。電圧制御型可変遅延素子２８、２９は、トランジスタ（１０２、１０４、１０６、１０８）を有する。トランジスタ１０２は、端子Ｖｐに供給される制御信号Ｖｐの電位に基づいて、ソース・ドレイン間のインピーダンスを変化させる。トランジスタ１０８は、端子Ｖｎに供給される制御信号Ｖｎの電位に基づいて、ソース・ドレイン間のインピーダンスを変化させる。例えば、トランジスタはＣＭＯＳであってもよい。
電圧制御型可変遅延素子２８、２９は、制御信号Ｖｐ及び制御信号Ｖｎに基づいて生成する遅延量を変化させる。制御信号Ｖｐの電位が低くなるにつれて、及び／又は制御信号Ｖｎの電位が高くなるにつれて、電圧制御型可変遅延素子２８、２９が生成する遅延量は小さくなる。逆に、制御信号Ｖｐの電位が高くなるにつれて、及び／又は制御信号Ｖｎの電位が低くなるにつれて、電圧制御型可変遅延素子２８、２９が生成する遅延量は大きくなる。
図９（ｂ）は、図６及び図７を用いて説明した可変遅延回路１００が有する電圧制御型可変遅延素子２８、２９の回路図を示す。図中、Ｖｄｄは、正の電源電圧であり、Ｖｓｓは、負の電源電圧である。制御端子Ｖｐには、制御信号Ｖｐが入力され、制御端子Ｖｎには、制御信号Ｖｎが入力される。電圧制御型可変遅延素子２８は、トランジスタ（１１０及び１１２）を有する。トランジスタ１１０は端子Ｖｐに供給される制御信号Ｖｐの電位に基づいて、ソース・ドレイン間のインピーダンスを変化させる。トランジスタ１１２は、端子Ｖｎに供給される制御信号Ｖｎの電位に基づいてソース・ドレイン間のインピーダンスを変化させる。例えば、トランジスタはＣＭＯＳであってもよい。
電圧制御型可変遅延素子２８、２９は、制御信号Ｖｐ及び制御信号Ｖｎに基づいて生成する遅延量を変化させる。制御信号Ｖｐの電位が低くなるにつれて、及び／又は制御信号Ｖｎの電位が高くなるにつれて、電圧制御型可変遅延素子２８、２９が生成する遅延量は小さくなる。逆に、制御信号Ｖｐの電位が高くなるにつれて、及び／又は制御信号Ｖｎの電位が低くなるにつれて、電圧制御型可変遅延素子２８、２９が生成する遅延量は大きくなる。
図１０は、可変遅延回路１００の１つの実施形態を示すブロック図である。可変遅延回路１００は、第１遅延補償部５４ａ、第２遅延補償部５４ｂ及び遅延部１０を備える。第１遅延補償部５４ａは、第１基準遅延部５６ａ、位相比較器５８ａ及び制御信号発生部６０ａを有する。第２遅延補償部５４ｂは、第２基準遅延部５６ｂ、位相比較器５８ｂ及び制御信号発生部６０ｂを有する。
第１基準遅延部５６ａは、駆動インピーダンスと、負荷容量を用いて遅延量を変化させる電圧／負荷容量制御型可変遅延素子７２をＭ個（Ｍは自然数）有する。第２基準遅延部５６ｂは、第１基準遅延部５６ａが有する電圧／負荷容量制御型可変遅延素子７２より少ないＮ個（Ｎは自然数）の電圧／負荷容量制御型可変遅延素子７２を有する。
本実施形態において、電圧／負荷容量制御型可変遅延素子７２の遅延量は、駆動インピーダンスを制御する制御信号ＶＤＰ及び制御信号ＶＤＮ、並びに容量負荷を制御する容量負荷制御信号ＶＣＰ及び容量負荷信号ＶＣＮにより決められる。
遅延部１０は、微小可変遅延部７１及び可変遅延部７３を有する。微小可変遅延部７１及び可変遅延部７３は、第１基準遅延部２６ａ及び第２基準遅延部２６ｂが有する電圧／負荷容量制御型可変遅延素子７２と同一の特性を有する電圧／負荷容量制御型可変遅延素子７２を複数有する。例えば、可変遅延回路１００は、同一の半導体デバイスに生成されることが好ましい。更に可変遅延部７３は、複数のセレクタ１３を有する。
第１遅延補償部５４ａにおいて、第１基準遅延部５６ａが有する電圧／負荷容量制御型可変遅延素子７２は、容量負荷を使用しない状態に設定される。第１基準遅延部５６ａは、所定の周期を有する基準クロックをＭ個の電圧／負荷容量制御型可変遅延素子７２により遅延して遅延クロックを位相比較器５８ａに出力する。位相比較器５８ａは、基準クロックの位相と遅延クロックの位相とを比較して比較結果を制御信号発生部６０ａに出力する。
制御信号発生部６０ａは、位相比較器５８ａから供給される比較結果に基づいて制御信号ＶＤＰ及び制御信号ＶＤＮを生成して、第１基準遅延部５６ａ及び第２基準遅延部５６ｂに出力する。また、他の実施形態においては、制御信号発生部６０ａは、基準クロックを分周して得られるクロックの位相と遅延クロックの位相とが一致するように制御信号ＶＤＰ及び制御信号ＶＤＮを生成してもよい。
第２遅延補償部５４ｂにおいて、第２基準遅延部５６ｂが有する電圧／負荷容量制御型可変遅延素子７２は、容量負荷を使用する状態に設定され、第１遅延補償部５４ａから制御信号ＶＤＰ及び制御信号ＶＤＮが供給される。第２基準遅延部５６ｂは、基準クロックをＮ個の電圧／負荷容量制御型可変遅延素子７２により遅延して遅延クロックを位相比較器５８ｂに出力する。位相比較器５８ｂは、基準クロックの位相と遅延クロックの位相とを比較して比較信号を制御信号発生部６０ｂに出力する。制御信号発生部６０ｂは、位相比較器５８ｂから供給される比較結果に基づいて容量負荷制御信号ＶＣＰ及び容量負荷制御信号ＶＣＮを生成して、第２基準遅延部５６ｂに出力する。また、他の実施形態においては、制御信号発生部６０ｂは、基準クロックを分周して得られるクロックの位相と遅延クロックの位相とが一致するように容量負荷制御信号ＶＣＰ及び容量負荷制御信号ＶＣＮを生成してもよい。
例えば、第１基準遅延部５６ａがＮ個（Ｎは自然数）の電圧／負荷容量制御型可変遅延素子７２を有し、第２基準遅延部５６ｂがＮ−１個の電圧／負荷容量制御型可変遅延素子７２を有する場合、基準クロックの周期がＴならば、第１遅延補償部５４ａは、容量負荷を使用しない状態で各電圧／負荷容量制御型可変遅延素子７２がＴ／Ｎの遅延量を生成する制御信号ＶＤＰ及び制御信号ＶＤＮを生成する。
第２遅延補償部５４ｂは、各電圧／負荷容量制御型可変遅延素子７２がＴ／（Ｎ−１）の遅延量を生成する。Ｎ−１個の電圧／負荷容量制御型可変遅延素子７２には、第１遅延補償部５４ａから制御信号ＶＤＰ及び制御信号ＶＤＮが供給されるので、第２遅延補償部５４ｂは、
Ｔ／（Ｎ−１）−Ｔ／Ｎ＝Ｔ／Ｎ／（Ｎ−１）
の遅延量を容量負荷により設定する容量負荷制御信号ＶＣＰ及び容量負荷制御信号ＶＣＮを生成する。第１遅延補償部５４ａ及び第２遅延補償部５４ｂにより生成された制御信号ＶＤＰ、制御信号ＶＤＮ、容量負荷制御信号ＶＣＰ及び容量負荷制御信号ＶＣＮは、遅延部１０が有する電圧／負荷容量制御型可変遅延素子７２に供給される。
遅延部１０は、所望の遅延量を生成する遅延素子の組み合わせを指定する遅延データに基づいて、微小可変遅延部７１が有する電圧／負荷容量制御型可変遅延素子７２の容量負荷を使用するか否かを設定する。また、可変遅延部７３が有する電圧／負荷容量制御型可変遅延素子７２の組み合わせで各電圧／負荷容量制御型可変遅延素子７２の遅延量の整数倍の遅延量を生成する。
例えば、基準クロックの周期がＴで、第１基準遅延部５６ａがＮ個の電圧／負荷容量制御型可変遅延素子７２を有し、第２基準遅延部５６ｂがＮ−１個の電圧／負荷容量制御型可変遅延素子７２を有する場合、微小可変遅延部７１が有する複数の電圧／負荷容量制御型可変遅延素子７２は、容量負荷を使用するか否かで各々、
Ｔ／（Ｎ−１）−Ｔ／Ｎ＝Ｔ／Ｎ／（Ｎ−１）
だけ遅延量を可変することができる。可変遅延部７３は容量負荷を使用しない状態で、Ｔ／Ｎの遅延量の整数倍の遅延量を生成することができる。また、他の実施形態において負荷容量を使用することでＴ／（Ｎ−１）の遅延量の整数倍の遅延量を生成してもよい。更に他の実施形態において、所定の遅延量を設定する複数の制御信号を電圧／負荷容量制御型可変遅延素子７２に分配するセレクタを有し、遅延部１０で生成する所望の遅延量に基づいて電圧／負荷容量制御型可変遅延素子７２に与える制御電圧を分配してもよい。
図１１（ａ）は、図１０を用いて説明した位相比較器５８ａ及び制御信号発生部６０ａの回路図を示す図である。位相比較器５８ａは、図８を用いて説明した位相比較器２２ａと同一の構成を有し、機能及び動作が同一なので説明を省略する。差動増幅回路４８ａは、基準クロックと遅延クロックの位相差を示すコンデンサ４６の電位と、基準電位Ｖｃとの電位差を増幅して得られる制御信号ＶＤＮを、論理的閾値電圧発生部５０及び図１０を用いて説明した可変遅延回路１００が有する電圧／負荷容量制御型可変遅延素子７２に出力する。
論理的閾値電圧発生部５０は、制御信号ＶＤＮ及び制御信号ＶＤＰが与えられたときの論理的閾値電圧Ｖｃ’を生成して差動増幅回路５２ａに出力する。差動増幅回路５２ａは、論理的閾値電圧Ｖｃ’と基準電位Ｖｃとの電位差を増幅して負帰還制御を行い、中点電位Ｖｃと論理的閾値電圧Ｖｃ’とが等しくなるように制御信号ＶＤＰを論理的閾値電圧発生部５０、及び図１０を用いて説明した可変遅延回路１００が有する電圧／負荷容量制御型可変遅延素子７２に出力する。
図１１（ｂ）は、図１０を用いて説明した位相比較器５８ｂ及び制御信号発生部６０ｂの回路図を示す図である。位相比較器５８ｂは、図８を用いて説明した位相比較器２２ａと同一の構成を有し、機能及び動作が同一なので説明を省略する。差動増幅回路４８ｂは、基準クロックと遅延クロックの位相差を示すコンデンサ４６の電位と、基準電位Ｖｃとの電位差を増幅して得られる容量負荷制御信号ＶＣＮを、論理的閾値電圧発生部５０、及び図１０を用いて説明した可変遅延回路１００が有する、電圧／負荷容量制御型可変遅延素子７２に出力する。
論理的閾値電圧発生部５０は、容量負荷制御信号ＶＣＮ及び容量負荷制御信号ＶＣＰが与えられたときの論理的閾値電圧Ｖｃ’を生成して差動増幅回路５２ｂに出力する。差動増幅回路５２ｂは、論理的閾値電圧Ｖｃ’と基準電位Ｖｃとの電位差を増幅して負帰還制御を行い、中点電位Ｖｃと論理的閾値電圧Ｖｃ’とが等しくなるように容量負荷制御信号ＶＣＰを生成して、電圧／負荷容量制御型可変遅延素子７２ｂに出力する。
図１１（ｃ）は、図１１（ａ）が有する論理的閾値電圧発生部５０の回路図を示す図である。論理的閾値電圧発生部５０は、反転ゲートであって、電圧／負荷容量制御型可変遅延素子７２が有する反転ゲートと同一の特性を有することが好ましい。論理的閾値電圧発生部５０は、トランジスタ（１１４、１１６、１１８、１２０）を有する。トランジスタ１１４は、ゲート端子に供給される制御信号ＶＤＮの電位に基づいてドレイン・ソース間のインピーダンスを変化させる。トランジスタ１２０は、ゲート端子に供給される制御信号ＶＤＰの電位に基づいてドレイン・ソース間のインピーダンスを変化させる。また、反転ゲートの出力値が帰還される。図１１（ｂ）が有する論理的閾値電圧発生部５０は、図１１（ｃ）を用いて説明した反転ゲートと同一の回路であることが好ましく。図１１（ｂ）で示される論理的閾値電圧発生部５０として用いる場合、トランジスタ１１４は、ゲート端子に供給される容量負荷制御信号ＶＣＮの電位に基づいてドレイン・ソース間のインピーダンスを変化させる。トランジスタ１２０は、ゲート端子に供給される容量負荷制御信号ＶＣＰの電位に基づいてドレイン・ソース間のインピーダンスを変化させる。
図１２は、図１０を用いて説明した可変遅延回路１００が有する電圧／負荷容量制御型可変遅延素子７２の回路図を示す。電圧／負荷容量制御型可変遅延素子７２は、電圧制御型可変遅延部７７と時定数制御部７６、容量負荷切替部７９及びコンデンサ７５を有する。電圧制御型可変遅延部７７は、トランジスタ（１１４、１１６、１１８、１２０）を有する。容量負荷切替部７９は、インバータ１３０、トランジスタ（１２２，１２４）を有する。時定数制御部７６は、トランジスタ（１２６、１２８）を有する。
電圧制御型可変遅延部７７は、図９を用いて説明した電圧制御型可変遅延素子２８と同一の構成及び動作を有するので説明を省略する。容量負荷切替部７９は、端子ＣＯＮＴに供給される論理値に基づいて容量負荷を使用するか否かを切り替える。容量負荷を使用する場合、論理値“１”が端子ＣＯＮＴに供給される。容量負荷を使用しない場合、論理値“０”が端子ＣＯＮＴに供給される。
時定数制御部７６は、コンデンサ７５の時定数を変化させる。また、時定数制御部７６は、コンデンサ７５と、電圧／負荷容量制御型可変遅延素子７２の出力端子との間に直列に挿入されるのが望ましい。本実施例において、時定数制御部７６は、トランジスタ（１２６、１２８）を有する。
時定数制御部７６において、トランジスタ１２６は、ゲート端子に供給される容量負荷制御信号ＶＣＮの電位に基づいてドレイン・ソース間のインピーダンスを変化させる。トランジスタ１２８は、ゲート端子に供給される容量負荷制御信号ＶＣＰの電位に基づいてドレイン・ソース間のインピーダンスを変化させる。例えばトランジスタ（１２６、１２８）は、Ｎチャネルの及びＰチャネルのＣＭＯＳであってもよい。例えば、容量負荷制御信号ＶＣＮの電位が高くなるにつれて、及び／又は容量負荷制御信号ＶＣＰの電位が低くなるにつれて、インピーダンスが小さくなり、容量負荷により生成される遅延量が大きくなる。
また、容量負荷制御信号ＶＣＮの電位が低くなるにつれて、及び／又は容量負荷制御信号ＶＣＰの電位が高くなるにつれて、インピーダンスが大きくなり、容量負荷により生成される遅延量が小さくなる。コンデンサ７５は、所定の容量を有する。電圧／負荷容量制御型可変遅延素子７２は、時定数制御部７６のインピーダンスとコンデンサ７５の容量により遅延量を生成する。
図１３は、可変遅延回路１００の１つの実施形態を示すブロック図である。可変遅延回路１００は、第１遅延補償部６２ａ、第２遅延補償部６２ｂ及び遅延部１０を備える。第１遅延補償部６２ａは、第１基準遅延部６８ａ、位相比較器６４ａ及び制御信号発生部６６ａを有する。第２遅延補償部６２ｂは、第２基準遅延部６８ｂ、位相比較器６４ｂ及び制御信号発生部６６ｂを有する。
第１基準遅延部６８ａは、駆動インピーダンスを変化させて遅延量を変えるＭ個（Ｍは自然数）の駆動インピーダンス制御型可変遅延素子７４を有する。第２基準遅延部６８ｂは、第１基準遅延部６８ａと異なるＮ個（Ｎは自然数）の駆動インピーダンス制御型可変遅延素子７４を有する。
遅延部１０は、微小可変遅延部８１及び可変遅延部８３を有する。微小可変遅延部８１及び可変遅延部８３は、第１基準遅延部６８ａ及び第２基準遅延部６８ｂが有する駆動インピーダンス制御型可変遅延素子７４と同一の特性を有する駆動インピーダンス制御型可変遅延素子７４を複数有する。例えば、可変遅延回路１００は、同一の半導体デバイスに生成されることが好ましい。更に可変遅延部８３は、複数のセレクタ１３を有する。
本実施形態において駆動インピーダンス制御型可変遅延素子７４の遅延量は、駆動インピーダンスを制御する制御信号ＶＤＮ１、制御信号ＶＤＰ１、制御信号ＶＤＮ２及び制御信号ＶＤＰ２により決められる。
第１遅延補償部６２ａにおいて、第１基準遅延部６８ａは、基準クロックをＮ個の駆動インピーダンス制御型可変遅延素子７４により遅延して遅延クロックを生成する。位相比較器６４ａは、所定の周期を有する基準クロックの位相と遅延クロックの位相とを比較して比較結果を制御信号発生部６６ａに出力する。制御信号発生部６６ａは、位相比較器６４ａから供給される比較結果に基づいて制御信号ＶＤＰ１及び制御信号ＶＤＮ１を生成する。
第２遅延補償部６２ｂにおいて、第２基準遅延部６８ｂは、基準クロックをＭ個の駆動インピーダンス制御型可変遅延素子７４により遅延して遅延クロックを生成する。位相比較器６４ｂは、基準クロックの位相と遅延クロックの位相とを比較して比較結果を制御信号発生部６６ｂに出力する。制御信号発生部６６ｂは、位相比較器６４ｂから供給される比較結果に基づいて制御信号ＶＤＰ２及び制御信号ＶＤＮを生成する。また、他の実施形態において、制御信号発生部６６ａ及び制御信号発生部６６ｂは、基準クロックを分周して得られるクロックの位相と遅延クロックの位相とが一致するように制御信号ＶＤＮ１、制御信号ＶＤＰ１、制御信号ＶＤＮ２及び制御信号ＶＤＰ２を生成してもよい。
遅延部１０は、所望の遅延量を生成する遅延素子の組み合わせを指定する遅延データに基づいて、微小可変遅延部８１が有する駆動インピーダンス制御型可変遅延素子７４の遅延量を変化させる。また、可変遅延部８３が有する駆動インピーダンス制御型可変遅延素子７４の組み合わせで入力信号を遅延する。
微小可変遅延部８１は、第１遅延補償部６２ａから供給される制御信号ＶＤＰ１及び制御信号ＶＤＮ１と、第２遅延補償部６２ｂから供給される制御信号ＶＤＰ２及び制御信号ＶＤＮ２のいずれかを切り替えて微小の遅延量を生成する。
可変遅延部８３は、第１遅延補償部６２ａから供給される制御信号ＶＤＰ１及び制御信号ＶＤＮ１によりＴ／Ｍの整数倍の遅延量を生成する。他の実施形態において、可変遅延部８３は、第２遅延補償部６２ｂから供給される制御信号ＶＤＰ２及び制御信号ＶＤＮ２によりＴ／Ｎの整数倍の遅延量を生成してもよい。更に他の実施形態において、所定の遅延量を生成する複数の制御信号を駆動インピーダンス制御型可変遅延素子７４に分配するセレクタを有し、遅延部１０で生成する所望の遅延量に基づいて、駆動インピーダンス制御型可変遅延素子７４に与える制御信号を分配してもよい。
図１４は、図１３を用いて説明した可変遅延回路１００が有する、位相比較器６４ａ及び制御信号発生部６６ｂの回路図を示す。位相比較器６４ａの構成及び動作は、図８を用いて説明した位相比較器２２ａの構成及び動作と同一なので説明を省略する。制御信号発生部６６ａは、差動増幅回路６７ａ、論理閾値電圧発生部７０ａ及び差動増幅回路６９ａを有する。論理閾値電圧発生部７０ａは、トランジスタ（１３２、１３４、１４４、１４６、１３６、１３８）を有する。
差動増幅回路６７ａは、基準クロックと遅延クロックの位相差を示すコンデンサ４６の電位と、基準電位Ｖｃとの電位差を増幅して制御信号ＶＤＮ１を生成する。
論理的閾値電圧発生部７０ａは、制御信号ＶＤＮ１及び制御信号ＶＤＮ２が与えられた時の論理閾値電圧Ｖｃ’を生成する。論理閾値電圧発生部７０ａは、駆動インピーダンス制御型可変遅延素子７４（図１５参照）を端子ＣＯＮＴに論理値“０”を入力した状態であってもよく、同一のトランジスタを有することが好ましい。
差動増幅回路６９ａは、論理閾値電圧発生部７０ａから供給される論理閾値電圧Ｖｃ’と基準電圧Ｖｃとの電位差を増幅して制御信号ＶＤＰ１を生成する。図１３を用いて説明した可変遅延回路１００が有する位相比較器６４ｂ及び制御信号発生部６６ｂは、図１４を用いて説明した位相比較器６４ａ及び制御信号発生部６６ａと同一の構成及び動作を有するので説明を省略する。
図１５は、駆動インピーダンス制御型可変遅延素子７４の回路図を示す。駆動インピーダンス制御型可変遅延素子７４は、トランジスタ（１３２、１３４、１３６、１３８、１４０、１４２、１４４、１４６、１４８、１５０）及びインバータ１５２、１５４を有する。駆動インピーダンス制御型可変遅延素子７４は、端子ＣＯＮＴから供給される論理値に基づいて、制御信号ＶＤＰ１及びＶＤＮ１により設定されるインピーダンスまたは、制御信号ＶＤＰ２及びＶＤＮ２により設定されるインピーダンスを選択することができる。
論理値“０”が端子ＣＯＮＴから供給される場合、駆動インピーダンス制御型可変遅延素子７４は、制御信号ＶＤＮ１及び制御信号ＶＤＰ１により設定されるインピーダンスで遅延量を生成する。制御信号ＶＤＮ１の電位が高くなるにつれて、及び／又は制御信号ＶＤＰ１の電位が低くなるにつれて駆動インピーダンスが小さくなり、生成する遅延量が小さくなる。また、制御信号ＶＤＮ１の電位が低くなるにつれて、及び／又は制御信号ＶＤＰ１の電位が高くなるにつれて駆動インピーダンスが大きくなり、生成する遅延量が大きくなる。
論理値“１”が端子ＣＯＮＴから供給される場合、駆動インピーダンス制御型可変遅延素子７４は、制御信号ＶＤＮ２及び制御信号ＶＤＰ２により設定されるインピーダンスで遅延量を生成する。制御信号ＶＤＮ２の電位が高くなるにつれて、制御信号ＶＤＰ２の電位が低くなるにつれて駆動インピーダンスが小さくなり、生成する遅延量が小さくなる。また、制御信号ＶＤＮ２の電位が低くなるにつれて、及び／又は制御信号ＶＤＰ２の電位が高くなるにつれて駆動インピーダンスが大きくなり、生成する遅延量が大きくなる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
産業上の利用可能性
上記説明から明らかなように、本発明によれば所望の遅延量を生成することができる。
Claims (20)
- 所望の遅延量を生成する可変遅延回路であって、
制御信号に基づいて、遅延量が変化する第１の可変遅延素子を異なる数有する複数の基準遅延部を有し、前記複数の基準遅延部のそれぞれが有する前記第１の可変遅延素子の数に応じて、前記複数の基準遅延部のそれぞれに含まれる前記第１の可変遅延素子に与える複数の前記制御信号をそれぞれ生成する遅延補償部と、
前記遅延補償部から供給される、複数の前記制御信号のいずれかを選択するセレクタと、
前記第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、前記セレクタにより選択された前記制御信号により制御して前記所望の遅延量を生成する遅延部と
を備えることを特徴とする可変遅延回路。 - 前記基準遅延部は、Ｍ個（Ｍは自然数）の前記可変遅延素子を有する第１基準遅延部と、前記第１基準遅延部が有する前記第１の可変遅延素子の数と異なるＮ個（Ｎは自然数）の前記第１の可変遅延素子を有する第２基準遅延部とを含み、
前記遅延補償部は、前記第１基準遅延部が有する前記第１の可変遅延素子に与える前記制御信号を生成する第１遅延補償部と、前記第２基準遅延部が有する前記第１の可変遅延素子に与える前記制御信号を生成する第２遅延補償部を有することを特徴とする請求項１に記載の可変遅延回路。 - 前記基準遅延部は、前記第１の可変遅延素子を異なる数有し、前記第１の可変遅延素子の数に応じて所定の周期の発振クロックを生成するリング発振器を有することを特徴とする請求項１または２に記載の可変遅延回路。
- 前記遅延補償部は、所定の周期を有する基準クロックの位相と、前記基準クロックを前記第１の可変遅延素子により遅延した遅延クロックの位相とを比較する位相比較部と
前記比較に基づいて前記制御信号を生成する制御信号発生部と
を更に有することを特徴とする請求項１から３のいずれかに記載の可変遅延回路。 - 前記制御信号発生部は、前記基準クロックの位相と、前記遅延クロックの位相が一致するように前記制御信号を生成することを特徴とする請求項４に記載の可変遅延回路。
- 前記第１の可変遅延素子は、所定の容量を有するコンデンサと、前記コンデンサおよび前記出力端子の間に直列に挿入され、前記コンデンサを使用する場合において、ゲート端子に供給される前記制御信号の電位が高くなるにつれてドレイン・ソース間のインピーダンスを小さくして、前記コンデンサにより生成される遅延量をより大きくする時定数制御部とを有する請求項１から５のいずれかに記載の可変遅延回路。
- 前記第１の可変遅延素子は、所定の容量を有するコンデンサと、前記コンデンサおよび前記出力端子の間に直列に挿入され、前記コンデンサを使用する場合において、ゲート端子に供給される前記制御信号の電位が低くなるにつれてドレイン・ソース間のインピーダンスを小さくして、前記コンデンサにより生成される遅延量をより大きくする時定数制御部とを有する請求項１から５のいずれかに記載の可変遅延回路。
- 出力端子に出力されるべき信号に、所望の遅延量を生成する可変遅延回路であって、
所定の容量を有するコンデンサと、前記コンデンサを使用するか否かを切り替える容量負荷切替部と、前記コンデンサおよび前記出力端子の間に直列に挿入され、前記コンデンサを使用する場合において、ゲート端子に供給される容量負荷制御信号の電位が高くなるにつれてドレイン・ソース間のインピーダンスを小さくして、前記コンデンサにより生成 される遅延量をより大きくする時定数制御部とを有する可変遅延素子と、
前記所望の遅延量に基づいて、前記可変遅延素子を選択して前記所望の遅延量を生成する遅延部と
を備えることを特徴とする可変遅延回路。 - 出力端子に出力されるべき信号に、所望の遅延量を生成する可変遅延回路であって、
所定の容量を有するコンデンサと、前記コンデンサを使用するか否かを切り替える容量負荷切替部と、前記コンデンサおよび前記出力端子の間に直列に挿入され、前記コンデンサを使用する場合において、ゲート端子に供給される容量負荷制御信号の電位が低くなるにつれてドレイン・ソース間のインピーダンスを小さくして、前記コンデンサにより生成される遅延量をより大きくする時定数制御部とを有する可変遅延素子と、
前記所望の遅延量に基づいて、前記可変遅延素子を選択して前記所望の遅延量を生成する遅延部と
を備えることを特徴とする可変遅延回路。 - 半導体デバイスを試験する半導体試験装置であって、
半導体デバイスに入力する試験パターンを生成するパターン発生器と、
制御信号に基づいて、遅延量が変化する第１の可変遅延素子を異なる数有する複数の基準遅延部と、前記第１の可変遅延素子の数に応じて、前記第１の可変遅延素子に与える複数の前記制御信号をそれぞれ生成する遅延補償部と、
前記遅延補償部から供給される、複数の前記制御信号のいずれかを選択するセレクタと、
前記第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、前記セレクタにより選択された前記制御信号により制御して、前記半導体デバイスの動作特性に応じた遅延量を有する遅延クロックを生成する遅延部を有し、前記遅延クロックに基づいて前記試験パターンを整形して整形試験パターンを生成する整形試験パターン生成器と、
前記半導体デバイスを載置し、前記整形試験パターンを前記半導体デバイスに入力するデバイス接触部と、
前記整形試験パターンを入力した前記半導体デバイスから出力される出力信号に基づいて前記半導体デバイスの良否を判定する比較器と
を備えることを特徴とする半導体試験装置。 - 前記基準遅延部は、前記第１の可変遅延素子を異なる数有し、前記第１の可変遅延素子の数に応じて所定の周期の発振クロックを生成するリング発振器を有することを特徴とする請求項１０記載の半導体試験装置。
- 前記第１の可変遅延素子は、所定の容量を有するコンデンサと、前記コンデンサおよび前記出力端子の間に直列に挿入され、前記コンデンサを使用する場合において、ゲート端子に供給される前記制御信号の電位が高くなるにつれてドレイン・ソース間のインピーダンスを小さくして、前記コンデンサにより生成される遅延量をより大きくする時定数制御部とを有する請求項１０又は１１に記載の半導体試験装置。
- 前記第１の可変遅延素子は、所定の容量を有するコンデンサと、前記コンデンサおよび前記出力端子の間に直列に挿入され、前記コンデンサを使用する場合において、ゲート端子に供給される前記制御信号の電位が低くなるにつれてドレイン・ソース間のインピーダンスを小さくして、前記コンデンサにより生成される遅延量をより大きくする時定数制御部とを有する請求項１０又は１１に記載の半導体試験装置。
- 半導体デバイスを試験する半導体試験部を有する半導体デバイスであって、
制御信号に基づいて、遅延量が変化する第１の可変遅延素子を異なる数有する複数の基準遅延部と、前記第１の可変遅延素子の数に応じて、前記第１の可変遅延素子に与える複数の前記制御信号をそれぞれ生成する遅延補償部と、
前記遅延補償部から供給される、複数の前記制御信号のいずれかを選択するセレクタと、
前記第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、前記セレクタにより選択される前記制御信号により制御して、前記半導体デバイスの動作特性に基づいて被試験デバイス部の試験に用いるタイミングを生成する遅延部とを有する半導体試験部と、
前記半導体試験部に試験されるべき被試験デバイス部と
を備えることを特徴とする半導体デバイス。 - 前記基準遅延部は、前記第１の可変遅延素子を異なる数有し、前記第１の可変遅延素子の数に応じて所定の周期の発振クロックを生成するリング発振器を有することを特徴とする請求項１４記載の半導体デバイス。
- 前記第１の可変遅延素子は、所定の容量を有するコンデンサと、前記コンデンサおよび前記出力端子の間に直列に挿入され、前記コンデンサを使用する場合において、ゲート端子に供給される前記制御信号の電位が高くなるにつれてドレイン・ソース間のインピーダンスを小さくして、前記コンデンサにより生成される遅延量をより大きくする時定数制御部とを有する請求項１４又は１５に記載の半導体デバイス。
- 前記第１の可変遅延素子は、所定の容量を有するコンデンサと、前記コンデンサおよび前記出力端子の間に直列に挿入され、前記コンデンサを使用する場合において、ゲート端子に供給される前記制御信号の電位が低くなるにつれてドレイン・ソース間のインピーダンスを小さくして、前記コンデンサにより生成される遅延量をより大きくする時定数制御部とを有する請求項１４又は１５に記載の半導体デバイス。
- 入力信号を、所望の時間遅延させた遅延信号を生成する遅延信号生成方法であって、
制御信号に基づいて、遅延量が変化する第１の可変遅延素子を異なる数有する複数の基準遅延部により、複数のクロックを生成するステップと、
複数の前記クロックと、基準クロックとの位相をそれぞれ比較するステップと、
比較された前記位相に基づき、複数の前記クロックに対応する複数の前記制御信号をそれぞれ修正するステップと、
修正された前記制御信号に基づき、前記第１の可変遅延素子の前記遅延量をそれぞれ制御するステップと、
修正された前記複数の制御信号のいずれかを選択するステップと、
選択された前記制御信号を受け取り、前記制御信号に基づいて制御され、前記第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、選択された前記制御信号に基づき制御して、前記入力信号を前記所望の時間遅延させた前記遅延信号を生成するステップと
を備えることを特徴とする遅延信号生成方法。 - 所望の遅延量を生成する可変遅延回路であって、
駆動インピーダンスを制御する駆動インピーダンス制御信号及び容量負荷を制御する容量負荷制御信号に基づいて遅延量が変化する複数の第１の可変遅延素子を有する第１基準遅延部を有し、前記第１基準遅延部に含まれる前記第１の可変遅延素子は容量負荷を使用しない状態に設定され、前記第１基準遅延部が有する前記第１の可変遅延素子の数に応じて、前記第１基準遅延部に含まれる前記第１の可変遅延素子に与える前記駆動インピーダンス制御信号を生成する第１遅延補償部と、
前記第１の可変遅延素子を前記第１基準遅延部と異なる数有する第２基準遅延部を有し 、前記第２基準遅延部に含まれる前記第１の可変遅延素子には前記駆動インピーダンス制御信号が入力され、前記第２基準遅延部が有する前記第１の可変遅延素子の数に応じて、前記第２基準遅延部に含まれる前記第１の可変遅延素子に与える前記容量負荷制御信号を生成する第２遅延補償部と、
前記第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、前記駆動インピーダンス制御信号及び前記容量負荷制御信号により制御して前記所望の遅延量を生成する遅延部と
を備えることを特徴とする可変遅延回路。 - 半導体デバイスを試験する半導体試験装置であって、
半導体デバイスに入力する試験パターンを生成するパターン発生器と、
駆動インピーダンスを制御する駆動インピーダンス制御信号及び容量負荷を制御する容量負荷制御信号に基づいて遅延量が変化する複数の第１の可変遅延素子を有する第１基準遅延部を有し、前記第１基準遅延部に含まれる前記第１の可変遅延素子は容量負荷を使用しない状態に設定され、前記第１基準遅延部が有する前記第１の可変遅延素子の数に応じて、前記第１基準遅延部に含まれる前記第１の可変遅延素子に与える前記駆動インピーダンス制御信号を生成する第１遅延補償部と、
前記第１の可変遅延素子を前記第１基準遅延部と異なる数有する第２基準遅延部を有し、前記第２基準遅延部に含まれる前記第１の可変遅延素子には前記駆動インピーダンス制御信号が入力され、前記第２基準遅延部が有する前記第１の可変遅延素子の数に応じて、前記第２基準遅延部に含まれる前記第１の可変遅延素子に与える前記容量負荷制御信号を生成する第２遅延補償部と、
前記第１の可変遅延素子と同一の特性を有する複数の第２の可変遅延素子を、前記駆動インピーダンス制御信号及び前記容量負荷制御信号により制御して、前記半導体デバイスの動作特性に応じた遅延量を有する遅延クロックを生成する遅延部を有し、前記遅延クロックに基づいて、前記試験パターンを整形して整形試験パターンを生成する整形試験パターン生成器と、
前記半導体デバイスを載置し、前記整形試験パターンを前記半導体デバイスに入力するデバイス接触部と、
前記整形試験パターンを入力した前記半導体デバイスから出力される出力信号に基づいて前記半導体デバイスの良否を判定する比較器と
を備えることを特徴とする半導体試験装置。
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