JP3582230B2 - 制御システム - Google Patents
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Description
【発明の属する技術分野】
この発明は、システム全体を制御する制御手段と、この制御手段からのリセット信号によりリセットされる複数の入出力手段を備えた制御システムにおいて、制御手段が入出力手段の制御をできない状態に陥った場合に、入出力手段に対してリセット信号を出力するか否かを選択するリセット回路を備えた制御システムに関するものである。
【0002】
【従来の技術】
従来からプログラマブルコントローラのような制御システムの基本構成は、システム全体を制御する制御手段、外部の入出力機器に対して制御手段とのインターフェースを行う入出力手段、制御手段や入出力手段に5Vを供給する電源、制御手段や入出力手段を固定して手段間の信号を接続するベースによって構成されている。
【0003】
上記の制御システムにおいて、例えばシステム全体を制御する制御手段に故障が発生したり、制御手段が制御を続行できないような故障を認識した場合、入出力手段のすべての出力をクリアしたいケースと故障する直前の状態を保持したいケースが考えられる。
入出力手段のすべての出力をクリアしたい場合としてはラインの機械制御などがあり、入出力手段のすべての出力を保持したい場合としては温度制御や空冷制御などがある。
【0004】
図9は、従来の制御システムにおいて、システム全体を制御する制御手段に故障が発生したり、制御手段が制御を続行できないような故障を認識した場合、すべての出力をクリアするようなケースで使用可能な制御手段と入出力手段のリセット回路例である。
図9において、71は制御手段、72は入出力手段、73は制御手段71が正常時に入出力手段72に対するリセット信号を引き込むトランジスタ、74は制御手段71より出力され、すべての入出力手段72にワイヤードオアされたリセット信号、75はプルアップ抵抗、76はデータを保持するための出力保持回路でフリップフロップで構成されている。
【0005】
また、図9中の77はシステム全体の複数の電源の内、1台でも立ち上がると5V電圧が確定する5V出力(以降Σ5Vと省略する)であり、図10のように制御手段と入出力手段のすべての電源の5V出力をダイオード78で突き合わせた回路構成となっている。
【0006】
上記回路でソフトウエアリセット信号或いはハードウエアリセット信号或いは電源リセット信号がロウになると、トランジスタ73のベースはロウとなり、プルアップ抵抗75により、リセット信号74はハイとなり入出力手段72の内部の出力保持回路76はリセットされるため、入出力手段72の出力はすべてクリアされる。
また、入出力手段72の電源が制御手段71の電源より先に投入された場合においても、図10によりΣ5V77は5Vが確定しているため、プルアップ抵抗75により入出力手段72内の出力保持回路76はリセットされた状態になるため、出力保持回路76の出力が不定になることはない。
【0007】
また、特開平5−303448号公報に示された図においては、制御手段のリセット時に入出力手段をクリアするか否かをソフトウエア処理にて選択できるようにした回路である。
本回路では、信号出力回路モジュールの中の出力バッファのゲートをアクティブ/インアクティブに選択するためのラッチ回路を持ち、そのラッチ回路に対してソフトウエアにてリセットを有効にするか否かを設定することにより、制御手段のリセット時に出力をクリアするか保持するか選択できるようにする方法が提案されている。
【0008】
【発明が解決しようとする課題】
従来の制御システムは、以上のように構成されており、図9のリセット回路例の場合、例えばハードウエアリセット信号が出力された場合は、制御手段71内のプルアップ抵抗75が有意になり入出力手段72はすべてクリアするようになっているため、同一の制御手段のハードウエアを用いて入出力手段をホールドすることはできない。このため、制御手段が故障した場合にホールドする必要がある制御システムでは使用できない。
【0009】
また、特開平5−303448号公報に示された回路例の場合、システム上のすべての入出力手段に出力バッファのゲートをアクティブ/インアクティブに選択するラッチ回路が必要になるため、入出力手段のハードウエア回路が複雑になると同時に、1台の制御手段に数十台以上の入出力手段が接続されるような場合にはシステム全体のコストアップにもつながる。
【0010】
この発明は上記のような問題点を解決するためになされたものであり、同一のハードウエア構成でかつ安価に、制御手段が故障した場合に入出力手段の状態をクリア/保持のいずれにも使用できるようにすることを目的とする。
【0011】
【課題を解決するための手段】
この発明に係る制御システムは、システム全体を制御する制御手段と、外部の入出力機器に対して前記制御手段とのインターフェースを行う複数の入出力手段とを備え、前記制御手段からのリセット信号により前記複数の入出力手段をリセットする制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、前記スイッチの選択により、前記制御手段がリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチの選択により、前記制御手段がリセット信号を出力しないよう設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記制御手段に備えると共に、一方の制御手段が制御系になっており、他方の制御手段が待機系となっている複数台の制御手段と、前記制御系の制御手段からのリセット信号により入出力手段へのバスを前記待機系の制御手段に接続するバス切換手段とを備え、前記バス切換手段は前記制御手段のスイッチの設定に関わらず制御系の制御手段からのリセット信号を入力するよう制御手段に接続されたものである。
【0012】
また、システム全体を制御し、一方が制御系になっており、他方が待機系となっている二台の制御手段と、この二台の制御手段からのリセット信号により前記二台の制御手段の制御権を切り換えるバス切換手段と、外部の入出力機器に対して前記バス切換手段により接続された方の前記制御手段とのインターフェースを行う複数の入出力手段とを備えた制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、このスイッチをリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチをリセット信号を出力しないように設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記バス切換手段に備えたものである。
【0013】
また、制御手段の電源がダウンした場合、もしくは複数の入出力手段のいずれか1つの電源がダウンした場合に、前記制御手段の電源が復旧し、かつ前記複数の入出力手段の電源がすべて復旧しシステムの制御が行える状態になった時に、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を備えたものである。
【0014】
また、入出力手段の電源がダウンした状態から復旧した場合、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を入出力手段を装着するベースに備えたものである。
【0015】
また、システム全体を制御する制御手段と、外部の入出力機器に対して前記制御手段とのインターフェースを行う複数の入出力手段とを備え、前記制御手段からのリセット信号により前記複数の入出力手段をリセットする制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、前記スイッチの選択により、前記制御手段がリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチの選択により、前記制御手段がリセット信号を出力しないよう設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記制御手段に備え、制御手段の電源がダウンした場合、もしくは複数の入出力手段のいずれか1つの電源がダウンした場合に、前記制御手段の電源が復旧し、かつ前記複数の入出力手段の電源がすべて復旧しシステムの制御が行える状態になった時に、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を備えたものである。
【0016】
【発明の実施の形態】
実施の形態1.
図1は2台の制御手段による二重化制御システムの一構成例である。
図1において、制御手段A及び制御手段Bはどちらか一方の制御手段が制御系になっており、どちらか一方が制御系の制御手段が故障した場合に引き続き制御を続行するための待機系となっている。また、バス切換手段は入出力手段へのバスをどちらか一方の制御手段に接続するようになっている。また制御手段やバス切換手段や電源装置はベースに接続することにより、各々の手段および装置との信号のやり取りが可能となっている。
【0017】
図2は1台の制御手段により入出力手段を制御するような制御システム(以下一重化制御システムと略す。)の一構成例である。この構成では1台の制御手段により入出力手段の制御を行っており、信頼性の面では図1の制御システムには及ばないが、制御手段が1台であるため安価にシステムが構成できるメリットがある。
このため、図1と図2のシステム構成を必要に応じて使い分ける場合がほとんどであり、制御手段や電源装置についても保守性を考慮すると共通のハードウエア及びソフトウエアにて構成できるのが望ましい。
【0018】
次に、図3は、この発明の実施の形態1に係る制御システムを示す構成図である。
図3において、1は制御手段、2は入出力手段、3は制御手段1がリセット信号出力した場合に入出力手段2をクリアするか保持するか設定するためのスイッチでONにて保持状態のスイッチ、4はスイッチ3をONした場合にリセット信号をロウに引き込むためのトランジスタ、5はリセット信号を駆動するためのトランジスタ、6はΣ5V、7はプルアップ抵抗、8は入出力手段2の状態を保持するための出力保持回路、9はベースとの接続コネクタで二重化制御システム用ベースに接続した時にのみロウにクランプされるため、トランジスタ4のベースがロウとなる。
10,11は定電圧を確保するためのツェナーダイオード、12,13は逆電流防止用のダイオード、14,15はトランジスタのベース−エミッタ間のバイパス抵抗である。
【0019】
図3によれば、一重化制御システム用ベースに装着し、スイッチ3がOFFの状態で、ソフトウエア、ハードウエアのリセット信号及び電源リセット信号を出力した場合、トランジスタ5のベースはロウになり、プルアップ抵抗7により出力保持回路8のリセットがかかるため、外部機器に対する出力はクリアされる。
【0020】
次に一重化制御システム用ベースに制御手段1を装着し、スイッチ3がONの状態ではトランジスタ4のベースがハイになり、トランジスタ4のコレクタがロウに引き込まれる。これにより、いかなるリセット信号を出力した場合でも外部リセット信号はロウのままであり、出力保持回路8の状態は保持されたままとなる。
【0021】
上記回路構成においては、従来の制御システムにおける図9の回路構成に比べスイッチ3,トランジスタ4,ツェナーダイオード11,バイパス抵抗15を追加することにより、ソフトウエアの変更なしで制御手段1のリセット信号を入出力手段2に出力する制御システムと出力しない制御システムのどちらにも適用することができる。また、入出力手段2ではなく制御手段1にのみリセット信号の出力をするか否かの回路があるため、制御手段1に対して複数の入出力手段2がある場合においても、入出力手段2にはリセットするか否かを選択する回路がないため、トータルコストを安くすることができる。
【0022】
実施の形態2.
図4は、この発明の実施の形態2に係る制御システムを示す構成図である。
この図4と図3により、制御手段を2台用い、複数の入出力手段が1組の待機冗長方式の制御システムに適用する場合について説明する。
図4において、21,22は図3に示すH/W構成の制御手段であり、一方が入出力手段を制御している制御系、一方が待機系となっている。また、23は入出力手段に対していずれか一方の制御手段とバスを接続し、制御手段がリセット信号を出力すると待機系の制御手段にバスを切り換えるバス切換手段である。
【0023】
24は2台の制御手段21、22がリセット信号を出力した場合に、入出力手段をクリアするか保持するかを設定するためのスイッチで、ONにて保持状態のスイッチ、25はスイッチ24をONした場合にリセット信号をロウに引き込むためのトランジスタ、26はリセット信号を駆動するためのトランジスタ、27はΣ5V、28はプルアップ抵抗、29はバスのバッファリングIC、30は逆電流防止用のダイオード、31はスイッチ24がOFFの場合にコレクタ側をロウに引き込むトランジスタ、32は制御手段21、22のトランジスタが共にハイになった時にコレクタ側をロウに引き込むトランジスタ、33は定電圧を確保するためのツェナーダイオード、34はトランジスタのベース−エミッタ間のバイパス抵抗である。
【0024】
ここで、制御手段21は図1のような2台の制御手段による二重化制御システムのベースに装着された場合、図3に示すように、ベースとの接続コネクタ9はロウにクランプされ、スイッチ3の状態によらずにトランジスタ4のベースはロウとなるため、図4の制御手段21、22からバス切換手段23に対してリセット信号が出力される。
このため、各制御手段と同期して制御を止めたい入出力手段は本リセット信号を取り込むことによりクリアされる。
【0025】
次にバス切換手段23の動作について説明する。待機冗長方式の場合、2台の制御手段21、22が共に制御できない状態になった場合に初めて入出力手段は保持もしくはクリア状態となる。
例えば図4において、制御手段21が制御を続行できない状態になり、制御手段21より入出力手段をクリアするためにリセット信号がハイとなった場合、制御手段22が引き続き制御可能ならば、制御手段22からのリセット信号はロウのため、ダイオード26のアノード側の電圧レベルはロウとなる。よってトランジスタ26のコレクタ側はロウに引き込まれ、スイッチ24の状態によらず、バス切換手段23から入出力手段に対してリセット信号が出力されずに、アドレスバスとデータバスを制御手段22と接続することにより入出力手段を継続制御する。
【0026】
さらに制御手段21からのリセット信号がハイの状態で制御手段22が制御を続行できない状態になった場合について説明する。
このとき、制御手段22からのリセット信号はロウからハイに変化するため、ダイオード30のアノード側の電圧はハイとなり、トランジスタ32のコレクタはロウに引き込まれる。
よって、バス切換手段23内のスイッチ24がOFFの場合、トランジスタ26はロウに引き込まれずにプルアップ抵抗28が働き、外部にリセットハイの信号が出力される。また、スイッチ24がONの場合はトランジスタ25のコレクタはロウに引き込まれ、2台の制御手段21、22からリセット信号が出力されても入出力手段に対してはリセットがかからない。
【0027】
尚、制御手段21からのリセット信号が出力されている状態から、制御手段21と22の両方からリセット信号が出力されている状態に至るまでに、制御手段21のリセットが解除された場合は、制御手段22からのリセット信号出力により制御手段21が入出力手段を継続制御する。
また、上記実施の形態2において、制御手段21と22が入れ替わった場合についても上記と同様の動作となる。
【0028】
上記回路構成では、制御手段のリセット信号を入出力手段に出力する制御システムと出力しない制御システムのどちらにも応用でき、入出力手段ではなくバス切換手段にリセットするか否かの回路があり、制御手段が複数の入出力手段を制御する場合においてもコストを安くすることができる。
また、実施の形態1のシステム構成に適用する場合と制御手段の共用化を図ることができる。
【0029】
実施の形態3.
図5は、この発明の実施の形態3に係る制御システムのリセット回路を示す構成図、図6は、図5のリセット回路の動作タイミングを示す図である。
図5において、40,41は入力がハイになると一定のディレイ時間をおいてハイとなるリセットIC、42は電源のリセット信号がハイとなるとリセットIC40への入力信号をロウに引き込むトランジスタ、43はリセットIC40の出力がハイになるとコレクタがロウに引き込まれるトランジスタ、44はトランジスタ43のコレクタがハイになるとリセットIC41の入力信号をロウに引き込むトランジスタである。
【0030】
また、45はトランジスタ43のコレクタとリセットIC41の出力が共にロウの場合以外の時に、コレクタがロウに引き込まれるトランジスタ、46はトランジスタ45を受けてリセット信号をロウに引き込むトランジスタ、47はΣ5V、48は制御手段の5V、49は逆電流防止用のダイオード、50は定電圧を確保するためのツェナーダイオード、51は制限抵抗、52はトランジスタのベース−エミッタ間のバイパス抵抗、53はプルアップ抵抗、54,55はリセットICの検出レベルを決めるための抵抗である。また、トランジスタ42のベースに接続される電源のリセット信号は、すべての入出力手段の電源の5Vが確定すると解除される信号である。
【0031】
図6において、制御手段の5Vが立ち上がり電源のリセット信号が解除されると、図5のリセットIC40の出力は一定のディレイ時間をおいてハイとなる。 このとき、トランジスタ43及び44は図6のようになり、リセットIC41の出力が一定のディレイ時間をおいてハイとなる。よってトランジスタ45のベースにはトランジスタ43とリセットIC41が共にロウの時にのみベース電流が流れないため、この時のみコレクタがハイとなり、トランジスタ46のコレクタは図6のような波形となる。
【0032】
次に図5に示すリセット回路を図3に示すトランジスタ4のベースにパラに接続した場合について説明する。
図3の回路構成の場合、スイッチ3をONに接続した状態で制御手段1の電源をONすると、トランジスタ4によりリセット信号がロウに引き込まれ、入出力手段2内の出力保持回路8にリセットがかかからないため、出力保持回路8の出力が不定となる。このため電源投入時においてはスイッチ3はOFFの状態にしておかなければならない。
これに対して、図5のリセット回路が図3のトランジスタ4のベースにパラに接続された場合は、入出力手段2の電源の立ち上がりと同時にトランジスタ46がロウの間はトランジスタ4によりリセット信号がロウに引き込まれなくなるため、入出力手段2の出力保持回路8に対してリセットをすることができる。
【0033】
同様に、図4のバス切換手段23のトランジスタ25のベースに図5に示すリセット回路をパラに接続した場合も、図6に示すリセット信号が入出力手段の出力保持回路に対して出力される。
【0034】
これにより、上記図5のリセット回路構成を図3及び図4の回路構成と組合せることにより、電源投入時にスイッチ3及びスイッチ24の状態を意識せずに、システムを立ち上げることができる。
【0035】
実施の形態4.
図7は、この発明の実施の形態4に係る制御システムのリセット回路を示す構成図で、入出力手段に5Vを供給するための電源が複数存在する制御システムに適用できる。図8は、図7のリセット回路のタイミングを示す図である。
図7において、60は入力がハイとなると、一定のディレイ時間をおいてロウとなるリセットIC、61、62はトランジスタ、63は逆電流防止用のダイオード、64はΣ5V、65は本回路が組み込まれた手段の電源5V、66はプルアップ抵抗、67はトランジスタのベース−エミッタ間のバイパス抵抗である。 また、リセットIC60の入力信号には電源投入時ロウからハイとなる入力をいれるものとし、制御手段からのリセット信号には、図3の制御手段1のトランジスタ5のコレクタからの信号のようなリセット信号を入力するものとする。
【0036】
次に、図8により図6のリセット回路の動作について説明する。
各入出力手段の電源が投入されるとリセット信号がハイとなり電源のリセットが解除される。これによりリセットIC60は一定のディレイ時間をおいてロウとなる。これによりトランジスタ61及び62のコレクタは図8のようなタイミングで変化する。
【0037】
ここで図3の入出力手段2a、2bの5Vが別々の電源より供給されているような制御システムについて、図3と図7を用いて説明する。
電源が複数存在する場合において、図3のスイッチ3をOFFで制御手段1と入出力手段2aの電源がONして、入出力手段2bの電源がOFFした場合はプルアップ抵抗7により出力保持回路8にリセットがかかる。
【0038】
次にスイッチ3がONで制御手段1と入出力手段2aの電源をONして、入出力手段2bの電源がOFFした状態では、図5中の電源のリセット信号は解除されず、出力保持回路にリセットがかからないため出力が不定となる。よって、電源手段の電源をONする場合はすべて同時にONするか、スイッチ3をOFFにして電源を投入する必要がある。
【0039】
次に、図7のリセット回路が図3のAの箇所に入った制御システムについて説明する。このとき、図7のトランジスタ62のコレクタが入出力手段の出力保持回路に接続されているため、すべての電源が投入されて図5のリセット回路が動作しなくても、各入出力手段の電源が投入されることにより、スイッチ3の状態によらず、電源が投入された入出力手段に対してリセット信号が出力される。
【0040】
以上より、図3の制御システムと図5と図7のリセット回路を組み合わせることにより、複数の入出力手段の電源を時間差をおいて投入した場合も、すべての入出力手段の出力保持回路に対してリセットをすることができ、出力が不定になることはない。
また、図3の制御システムの代わりに図4の制御システムと組み合わせても使用できる。
【0041】
【発明の効果】
以上のように、この発明によれば、システム全体を制御する制御手段と、外部の入出力機器に対して前記制御手段とのインターフェースを行う複数の入出力手段とを備え、前記制御手段からのリセット信号により前記複数の入出力手段をリセットする制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、前記スイッチの選択により、前記制御手段がリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチの選択により、前記制御手段がリセット信号を出力しないよう設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記制御手段に備えると共に、一方の制御手段が制御系になっており、他方の制御手段が待機系となっている複数台の制御手段と、前記制御系の制御手段からのリセット信号により入出力手段へのバスを前記待機系の制御手段に接続するバス切換手段とを備え、前記バス切換手段は前記制御手段のスイッチの設定に関わらず制御系の制御手段からのリセット信号を入力するよう制御手段に接続されたことにより、ソフトウエアの変更なしで制御手段のリセット信号を入出力手段に出力する制御システムと出力しない制御システムのどちらにも応用できる効果がある。
また、入出力手段ではなく制御手段にのみリセットするか否かのリセット回路があるため、1台の制御手段に対して複数の入出力手段がある場合においても安価に制御システムを構成できる効果がある。
そして、一方の制御手段が制御系になっており、他方の制御手段が待機系となっている複数台の制御手段と、前記制御系の制御手段からのリセット信号により入出力手段へのバスを前記待機系の制御手段に接続するバス切換手段とを備え、前記バス切換手段は前記制御手段のスイッチの設定に関わらず制御系の制御手段からのリセット信号を入力するよう制御手段に接続されたことにより、制御系の制御手段が制御を続行できずにリセット信号を出力しても、待機系の制御手段が入出力手段を継続制御することができる効果がある。
【0042】
また、システム全体を制御し、一方が制御系になっており、他方が待機系となっている二台の制御手段と、この二台の制御手段からのリセット信号により前記二台の制御手段の制御権を切り換えるバス切換手段と、外部の入出力機器に対して前記バス切換手段により接続された方の前記制御手段とのインターフェースを行う複数の入出力手段とを備えた制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、このスイッチをリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチをリセット信号を出力しないように設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記バス切換手段に備えたことにより、制御手段のリセット信号を入出力手段に出力するシステムと出力しないシステムのどちらにも応用でき、入出力手段ではなくバス切換手段にのみリセットするか否かの回路があり、各々の制御手段が、複数の入出力手段を処理する場合においても安価に制御システムを構成できる効果がある。
【0043】
また、制御手段の電源がダウンした場合、もしくは複数の入出力手段のいずれか1つの電源がダウンした場合に、前記制御手段の電源が復旧し、かつ前記複数の入出力手段の電源がすべて復旧しシステムの制御が行える状態になった時に、前記入出力手段の電源の立 ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を備えたことにより、電源投入時に、制御手段又は、バス切換手段のリセット信号を入出力手段に出力するか否かを選択するスイッチの状態を意識せずに、制御システムを立ち上げることができる。
【0044】
また、入出力手段の電源がダウンした状態から復旧した場合、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を入出力手段を装着するベースに備えたことにより、複数の入出力手段の電源を時間差をおいて投入した場合も、すべての入出力手段に対してリセットをすることができ、出力が不定になることがない。
【0045】
また、システム全体を制御する制御手段と、外部の入出力機器に対して前記制御手段とのインターフェースを行う複数の入出力手段とを備え、前記制御手段からのリセット信号により前記複数の入出力手段をリセットする制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、前記スイッチの選択により、前記制御手段がリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチの選択により、前記制御手段がリセット信号を出力しないよう設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記制御手段に備え、制御手段の電源がダウンした場合、もしくは複数の入出力手段のいずれか1つの電源がダウンした場合に、前記制御手段の電源が復旧し、かつ前記複数の入出力手段の電源がすべて復旧しシステムの制御が行える状態になった時に、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を備えたことにより、電源投入時に、制御手段又は、バス切換手段のリセット信号を入出力手段に出力するか否かを選択するスイッチの状態を意識せずに、制御システムを立ち上げることができる。
【図面の簡単な説明】
【図1】2台の制御手段を有する二重化制御システムを示す構成図である。
【図2】1台の制御手段により入出力手段を制御する制御システムを示す構成図である。
【図3】この発明の実施の形態1に係る制御システムを示す構成図である。
【図4】この発明の実施の形態2に係る制御システムを示す構成図である。
【図5】この発明の実施の形態3に係る制御システムのリセット回路を示す構成図である。
【図6】図5のリセット回路の動作タイミングを示す図である。
【図7】この発明の実施の形態4に係る制御システムのリセット回路を示す構成図である。
【図8】図7のリセット回路のタイミングを示す図である。
【図9】従来の制御システムを示す構成図である。
【図10】制御手段のΣ5V電源の回路構成を示す図である。
【符号の説明】
1、21、22、71 制御手段
2、72 入出力手段
3、24 スイッチ
4、5、25、26、31、32、42、43、44、45、46、61、62、73 トランジスタ
6、27、47、64、77 Σ5V電源
7、14、15、28、34、51、52、53、54、55、66、
67、75、79、80 抵抗
8、76 出力保持回路
9 ベースコネクタ
10、11、33、50 ツェナーダイオード
12、13、30、49、63 ダイオード
23 バス切換手段
29 バッファリングIC
40、41、60 リセットIC
48、65 5V電源。
Claims (5)
- システム全体を制御する制御手段と、外部の入出力機器に対して前記制御手段とのインターフェースを行う複数の入出力手段とを備え、前記制御手段からのリセット信号により前記複数の入出力手段をリセットする制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、前記スイッチの選択により、前記制御手段がリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチの選択により、前記制御手段がリセット信号を出力しないよう設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記制御手段に備えると共に、一方の制御手段が制御系になっており、他方の制御手段が待機系となっている複数台の制御手段と、前記制御系の制御手段からのリセット信号により入出力手段へのバスを前記待機系の制御手段に接続するバス切換手段とを備え、前記バス切換手段は前記制御手段のスイッチの設定に関わらず制御系の制御手段からのリセット信号を入力するよう制御手段に接続されたことを特徴とする制御システム。
- システム全体を制御し、一方が制御系になっており、他方が待機系となっている二台の制御手段と、この二台の制御手段からのリセット信号により前記二台の制御手段の制御権を切り換えるバス切換手段と、外部の入出力機器に対して前記バス切換手段により接続された方の前記制御手段とのインターフェースを行う複数の入出力手段とを備えた制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、このスイッチをリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチをリセット信号を出力しないように設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記バス切換手段に備えたことを特徴とする制御システム。
- 制御手段の電源がダウンした場合、もしくは複数の入出力手段のいずれか1つの電源がダウンした場合に、前記制御手段の電源が復旧し、かつ前記複数の入出力手段の電源がすべて復旧しシステムの制御が行える状態になった時に、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を備えたことを特徴とする請求項1又は2記載の制御システム。
- 入出力手段の電源がダウンした状態から復旧した場合、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を入出力手段を装着するベースに備えたことを特徴とする請求項3に記載の制御システム。
- システム全体を制御する制御手段と、外部の入出力機器に対して前記制御手段とのインターフェースを行う複数の入出力手段とを備え、前記制御手段からのリセット信号により前記複数の入出力手段をリセットする制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、前記スイッチの選択により、前記制御手段がリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチの選択により、前記制御手段がリセット信号を出力しないよう設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記制御手段に備え、制御手段の電源がダウンした場合、もしくは複数の入出力手段のいずれか1つの電源がダウンした場合に、前記制御手段の電源が復旧し、かつ前記複数の入出力手段の電源がすべて復旧しシステムの制御が行える状態になった時に、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を備えたことを特徴とする制御システム。
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