JP3581073B2 - イメージセンサおよびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000010408 film Substances 0.000 claims description 188
- 239000010410 layer Substances 0.000 claims description 117
- 239000011229 interlayer Substances 0.000 claims description 77
- 238000006243 chemical reaction Methods 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 18
- 239000010409 thin film Substances 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 description 29
- 230000000694 effects Effects 0.000 description 13
- 239000011347 resin Substances 0.000 description 11
- 229920005989 resin Polymers 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000007547 defect Effects 0.000 description 6
- 230000006872 improvement Effects 0.000 description 6
- 229910052711 selenium Inorganic materials 0.000 description 6
- 239000011669 selenium Substances 0.000 description 6
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000004528 spin coating Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 2
- 206010034972 Photosensitivity reaction Diseases 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000036211 photosensitivity Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000035772 mutation Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 125000003748 selenium group Chemical group *[Se]* 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14665—Imagers using a photoconductor layer
- H01L27/14676—X-ray, gamma-ray or corpuscular radiation imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Electromagnetism (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Ceramic Engineering (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、光やＸ線などの入射電磁波を電荷に変換し、順次読出すことでイメージ信号を出力するイメージセンサおよびその製造方法に関する。
【０００２】
【従来の技術】
従来から、液晶表示装置などに用いられるアクティブマトリクス基板においては、個々の独立した画素電極がマトリクス状に配置され、この画素電極のそれぞれに設けられているＴＦＴ（薄膜トランジスタ）等のスイッチング素子を走査線によって順次選択し、該スイッチング素子を介して信号線の電位を前記各画素電極に書込むことで、画像表示が実現されている。
【０００３】
ところで、このようなアクティブマトリクス基板は、イメージセンサに適用することができる。たとえば、該アクティブマトリクス基板の上層に、前記光やＸ線などの入射電磁波を直接電荷に変換する変換層を形成し、ここで発生した電荷を強電圧によって各画素の容量に蓄積させ、これを順次読出すタイプのイメージセンサがある。これは、たとえば特開平４−２１２４５８号公報に記載されているような形態をとるものであって、変換層において生成された電荷が補助容量に蓄積されることで、被写体の形態に応じてそれぞれの画素に電荷としてのデータが保存される。そして、その電荷を、たとえば前記液晶表示装置の場合と同様に順次走査線を選択してゆくことで、選択された画素のデータがスイッチング素子を介して信号線に読出され、該信号線の他端に設けられているオペアンプなどの信号読出し回路からは、該イメージセンサに映された被写体像が画像データとして取出される。
【０００４】
このような形態のイメージセンサは、前記変換層を形成する前の段階であるアクティブマトリクス基板部分に関しては、前記液晶表示装置の生産プロセスをそのまま展開して、前記補助容量の大きさやスイッチング素子の時定数などをイメージセンサ用に最適化するだけで実現可能であり、生産にあたっては、新たな設備投資などを必要とせず、安価に生産することが可能である。
【０００５】
図５は、従来からのアクティブマトリクス基板を用いた基本的なイメージセンサの具体的な一構造例を示す断面図である。この構造は、Ｍ．Ｉｋｅｄａ他による“Ｒｅａｌ−ｔｉｍｅ Ｉｍａｇｉｎｇ Ｆｌａｔ Ｐａｎｅｌ Ｘ−ＲａｙＤｅｔｅｃｔｏｒ”（ＡＭ−ＬＣＤ’９９）に示されているものである。透明絶縁性基板５５上に、ゲート電極５６および図示しない補助容量電極、ゲート絶縁膜５７、半導体層５８、ソース、ドレイン電極となるｎ＋ −Ｓｉ層５９、ソース信号線となる金属層６０および透明導電膜６１、保護膜６２が順次形成されてスイッチング素子５１が形成され、さらにＸ線から電荷への変換を行う変換層６６およびその上層に前記変換層６６に電圧を印加するための電極となる金層６７が蒸着され、イメージセンサの基板部分が完成する。前記透明導電膜６１が、変換層６６で変換された電荷を蓄積する画素電極となる。
【０００６】
一方、各画素電極に電荷を与える液晶表示装置とは異なり、イメージセンサは、各画素電極で蓄積された電荷を読出すものである。このため、通常はある一定周期で読出されるべきところが、故障や信号読出しプログラムの不具合などで正常な読出しが行われなかった場合などでは、予想外の大きな電荷が画素電極に蓄積されてしまい、これが高電圧となってアクティブマトリクス基板を破壊するおそれがある。このことについては、Ｃａｎ．Ｉ．Ｐｈｙｓ．（Ｓｕｐｐｌ）７４：Ｓ１３１−Ｓ１３４（１９９６）において、Ｄ．Ｗａｅｃｈｔｅｒらによって論じられており、破壊を防ぐための方法として、画素電極をスイッチング素子上に延伸し、これをダブルゲートトランジスタの一方のゲート電極として作用させ、或る一定の電圧以上ではトランジスタがオン状態となって電荷が開放される構造も提案されている。
【０００７】
特に大きな効果があるイメージセンサの構造としては、図６に示すように、ソースライン７１とは異なる層に画素電極７２を配置し、これら両層の間が絶縁膜７３で隔たれているために、トランジスタ７４のチャネル部Ｗを全体的に覆うことができる、いわゆるマッシュルーム構造が提案されている。この図６において、参照符７５はゲート電極であり、７６はドレイン電極であり、７７は補助容量であり、７８は変換層であり、７９は半導体層である。
【０００８】
この図６で示すＷａｅｃｈｔｅｒらの構造では、画素電極７２が高電圧に上昇してしまうことに対しては大きな効果を有するけれども、画素電極７２の大きさは、上記図５で示すような従来のアクティブマトリクス基板程度しか見込めないという問題がある。すなわち、一般に、画素電極７２が占める割合が大きい程、変換層７８で発生した電荷を効率良く画素電極７２に収集することができるけれども、通常のアクティブマトリクス基板では平面的にソースバスラインから離して画素電極を配置することから、おのずとその大きさに限界が生ずる。
【０００９】
この点、Ｗａｅｃｈｔｅｒらの構造では、前述のようにソースライン７１と画素電極７２との問に絶縁膜７３が存在するので、ソースライン７１に重なるように画素電極７２を配置しても、これらの間の絶縁は保たれる。しかしながら、このときには画素電極７２とソースライン７１とによる静電容量が発生し、前記信号読出し回路側から見たソースライン７１の全体での容量が増加して、取出される信号のノイズが増加し、Ｓ／Ｎ比の低下を招いてしまう。このため、上記のように画素電極７２の大きさは従来のアクティブマトリクス基板程度しか見込めないことになる。
【００１０】
すなわち、Ｘ線イメージセンサでは、画素容量を大きくとっている場合が多いので、画素電極７２とソースライン７１との間の容量は、そのままの容量値がソースライン７１の負荷となることが多い。一方、一般に、信号読出しアンプで発生した内在雑音は、前記ソースライン７１の容量と帰還容量との比に準じたゲインで増幅されることになるので、前記内在雑音を減らすためには、前記ソースライン７１の容量を減らすことが重要である。
【００１１】
また、前記ソースライン７１の容量増加によっては、Ｘ線照射部分のイメージに対応した画素電位の変動によって、画素電極７２とソースライン７１との間の容量Ｃｓｄ（１画素当り）に対応したソースライン７１の電位変動が生じるという問題がある。たとえば、或る走査線が選択されて、ソースライン７１を介して信号の読出しが行われている場合にも、他の画素電極には電荷が蓄積され続けており、ソースライン７１には、これとは逆極性で容量Ｃｓｄに比例した電荷が蓄積され続ける。この電荷量は画面全体のイメージの如何によってそれぞれ異なるので、読出しの瞬間にソースライン７１と平行な方向の画素電極の影響を受けて、いわゆるクロストークが発生する。
【００１２】
そこで、前記ソースライン７１の容量を減らすために、たとえばＷ．ｄｅｎ Ｂｏｅｒ他による“Ｓｉｍｉｌａｒｉｔｉｅｓ ｂｅｔｗｅｅｎ ＴＦＴ Ａｒｒａｙｓ ｆｏｒ Ｄｉｒｅｃｔ−Ｃｏｎｖｅｒｓｉｏｎ Ｘ−Ｒａｙ Ｓｅｎｓｏｒｓ ａｎｄ Ｈｉｇｈ−Ａｐｅｒｔｕｒｅ ＡＭＬＣＤｓ”（ＳＩＤ ９８ ＤＩＧＥＳＴ）に示されているように、感光性樹脂から成る層間絶縁膜を用いることが考えられる。
【００１３】
そのイメージセンサの構造を図７に示す。このイメージセンサは、本件出願人が先に特願平１１−６５５２０号で提案した開口率の向上および液晶の配向不良の抑制といった効果を得ることができる特殊な構造のアクティブマトリクス基板の製造プロセスをそのまま用いるものである。この図７の構成において、前述の図５の構成に対応する部分には同一の参照符号を付して示す。
【００１４】
このイメージセンサでは、透明導電膜６１上に保護膜６２が成膜されると、コンタクトホール６５の部分がエッチングによって除去され、続いて、感光性樹脂がスピン塗布法によって塗布され、層間絶縁膜６３が成膜される。その後、前記コンタクトホール６５が通常のフォト工程によって形成され、このコンタクトホール６５を介して、層間絶縁膜６３上に形成される画素電極６４はスイッチング素子５１のドレイン電極と接続される。
【００１５】
このように形成されたアクティブマトリクス基板では、走査線および信号線と画素電極６４との問には層間絶縁膜６３が形成されているので、前記信号線に対して画素電極６４をオーバーラップさせることが可能となる。このような特殊な構造によって、前記開口率の向上を図ることができるとともに、信号線および走査線に起因する電界をシールドすることによって、イメージセンサにおいては変換層６６の動作不良の抑制といった効果を得ることができる。
【００１６】
また、画素電極６４はソース信号線と重なるように配置されても、層間絶縁膜６３の膜厚が十分厚く、誘電率も低いので、容量の増加とはならず、Ｓ／Ｎ比の悪化もみられない。また、前記図５で示すアクティブマトリクス基板を用いたイメージセンサよりも収集される信号量を僅かながら多くすることができる。
【００１７】
そして、この構造に、前記ダブルゲート構造を取入れると、図８で示すようになる。図８において、図７に対応する部分には、同一の参照符号を付して示す。このイメージセンサでは、スイッチング素子５１上において、層間絶縁膜６３を介して、画素電極６４から延伸された透明導電膜６４ａが形成されている。このため、前記保護膜６２もスイッチング素子５１のチャネル領域では削除されている。
【００１８】
前述のように、故障や信号読出しプログラムの不具合などで正常な読出しが行われなかった場合、画素電極６４上には図８で示すように正極性の電荷が蓄積され続ける。前記図７で示す構成では、これがやがてスイッチング素子５１を破壊するに足る高電圧にまで達するおそれがあったけれども、本構成では、画素電位が一定電圧に達した段階で前記延伸された透明導電膜６４ａが前記ダブルゲートの一方のゲート電極として働き、スイッチング素子５１が弱い導通状態となって、過剰な電荷をソース信号線６４に逃がす。
【００１９】
この点、従来の過剰電荷防止構造、たとえば前記図６で示すマッシュルーム構造では、トップゲート７２と半導体層７９の問が通常のアクティブマトリクスで用いられるのと同様の窒化シリコンや酸化シリコンで形成されており、誘電率が高い上、プロセス上の制約や成膜時間の制約で膜厚をスピン塗布法で形成される樹脂程は厚く積層することができない。したがって、比較的低い画素電位で電荷が逃げる構造となってしまい、蓄えられる電荷量を大きく設定することができない。これは、Ｓ／Ｎ比の低下につながるために都合が悪く、図８で示す構成の優位な点である。
【００２０】
【発明が解決しようとする課題】
上記の説明から明らかなように、層間絶縁膜６３には、低い誘電率と厚い膜厚が求められることになる。しかしながら、そのようにすると、前述のダブルゲートのトップゲートによるスイッチング素子５１の導通状態を弱くしすぎてしまうという問題がある。すなわち、層間絶縁膜６３の性質によっては、前述の画素電極６４とソース信号線との間の容量増加に対しては効果を発揮するけれども、ダブルゲート構造の利点である電荷の開放に対する効果が小さくなってしまうという問題がある。
【００２１】
また、変換層６６で生じる電荷量と、画素容量の大きさとによっては、画素電極６４に蓄積される電荷量が非常に小さい場合がある。この場合は、前述のような高電位に至るよりも速く、トップゲートによる電荷の放出が生じても問題はなく、むしろイメージセンサのように微弱電荷を扱う場合はスイッチング素子５１の画素毎のバラツキが非常に問題となるので、通常使用では生じない僅かに高い電位によって電荷が放出される方が都合がよい。
【００２２】
すなわち、一度でも、数十Ｖ程度の前記通常使用では生じない僅かに高い電圧が該スイッチング素子５１に印加されてしまった後には、ゲート絶縁膜にトラップ順位が形成されたり、可動電荷の捕捉によって特性異常が生じる。また、比較的低い電圧でも、たとえば画素に信号電荷が蓄積されたままで走査が途切れた場合など、長時間に亘って直流的な電圧が印加されると、同様の特性異常が生じる。微弱信号を扱うイメージセンサのような系では、これらの特性の正常値からのずれは、取出される信号の電荷量のバラツキとして顕著に現れるので、前記特性異常の発生を防止する必要がある。
【００２３】
しかしながら、上記図８で示す構造では、十分な高電圧でしかスイッチング素子５１は導通せず、このような通常使用では生じない僅かに高い電圧ではトップゲートによる電荷の放出が生じることはない。
【００２４】
本発明の目的は、画素電極と信号線との間の容量増加を抑えつつ、ダブルゲート構造による電荷の開放を効果的に行うことができるイメージセンサおよびその製造方法を提供することである。
【００２５】
【課題を解決するための手段】
本発明のイメージセンサは、入射電磁波を変換層にて電荷に変換し、画素電極で収集された上記電荷をスイッチング素子を介して信号として読出すイメージセンサにおいて、上記スイッチング素子は、そのドレイン電極が画素電極に接続されるとともに、ソース電極が信号線に接続された薄膜トランジスタであり、上記スイッチング素子上に直接形成される無機膜からなる誘電体層と、該誘電体層の上層および上記画素電極の下層に形成される有機膜からなる層間絶縁膜と、上記誘電体層および上記層間絶縁膜を介して上記スイッチング素子上に配置される、上記画素電極から延伸する導電膜とを含むことを特徴とする。
【００２６】
上記の構成によれば、層間絶縁膜を介して、前記信号線に対して画素電極( 導電膜）をオーバーラップさせることが可能となり、開口率の向上、信号線および走査線に起因する電界をシールドすることによる変換層の動作不良の抑制といった効果を得ることができる。
【００２７】
また、誘電率の低い有機膜を厚く形成することが容易であるので、画素電極と信号線との間の静電容量を小さく抑えることができ、該信号線の容量増加によるノイズの増加を防ぎ、Ｓ／Ｎ比の向上を図ることができる。さらにまた、従来の液晶表示装置に用いられていた製造プロセスを変更することなく、信号線、スイッチング素子、画素電極等を製造できるので、新たな設備投資などが必要となることもない。
【００２８】
さらにまた、前記スイッチング素子の上層に、前記画素電極から導電膜を延伸しているので、故障や信号読出しプログラムの不具合などで正常な読み出しが行われなかった場合など、予想外の大きな電荷が画素電極に蓄積された場合でも、或る一定の電圧以上ではスイッチング素子がオン状態となって電荷が解放され、スイッチング素子が破壊されるのを防ぐことができる。
【００２９】
また、最適な過剰電圧放出特性を維持しつつ、画素電極とソース信号線との間の静電容量を小さく抑えることができ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００３０】
また、上記イメージセンサにおいては、前記スイッチング素子の上層で、前記誘電体層と導電膜との間に層間絶縁膜が形成されている。
【００３１】
上記の構成によれば、凹凸の激しいスイッチング素子の上層に、誘電体層に加えて前記有機膜からなる層間絶縁膜を形成するので、前記誘電体層だけでは十分吸収しきれない前記凹凸を緩和し、前記変換層としてセレニウムを使用しても、該凹凸を起点とした結晶化を抑え、安定して成膜することができる。
【００３２】
さらにまた、本発明のイメージセンサでは、前記層間絶縁膜は、前記スイッチング素子の上層の部分を、残余の部分よりも薄く形成することを特徴とする。
【００３３】
上記の構成によれば、過剰電圧の放出特性は面素電極から延伸された導電膜とスイッチング素子との間の部分の層間絶縁膜の膜厚と誘電率とによって左右され、画素電極とソース信号線との間の静電容量を形成する部分の層間絶縁膜とは独立して、これを設定することができる。すなわち、最適な過剰電圧放出特性を維持しつつ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００３４】
また、本発明のイメージセンサは、複数の各画素で入射電磁波を電荷に変換し、画素電極で収集された前記電荷をスイッチング素子を介して順次読出すことでイメージ信号を出力するイメージセンサにおいて、前記画素電極から前記スイッチング素子の上層まで延伸される導電膜と、前記各画素電極の下層に配置され、前記スイッチング素子の上層の部分が残余の部分よりも薄く形成される有機膜から成る層間絶縁膜とを含むことを特徴とする。
【００３５】
上記の構成によれば、過剰電圧の放出特性は面素電極から延伸された導電膜とスイッチング素子との間の部分の層間絶縁膜の膜厚と誘電率とによって左右され、画素電極とソース信号線との間の静電容量を形成する部分の層間絶縁膜とは独立して、これを設定することができる。すなわち、最適な過剰電圧放出特性を維持しつつ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００３６】
さらにまた、本発明のイメージセンサでは、前記層間絶縁膜は、感光性の有機膜から成ることを特徴とする。
【００３７】
上記の構成によれば、アクティブマトリクス基板のうちで最も凹凸の激しいスイッチング素子の上層には感光性の有機膜から成る層間絶縁膜が形成されるので、エッチングのような変異点を生じることなく、前記凹凸を吸収したなだらかな表面を形成することができ、変換層が前記凹凸を起点として結晶化し易いセレニウムであっても、安定して成膜することができる。
【００３８】
また、本発明のイメージセンサの製造方法は、絶縁性基板上に、複数のスイッチング素子と複数の走査線と複数の信号線とを形成する工程と、これらの上層に感光性有機膜からなる層間絶縁層を成膜する工程と、成膜された感光性有機膜に露光、現像を施す工程と、前記層間絶縁膜上に画素電極を形成する工程と、前記画素電極上に入射電磁波を電荷に変換する変換手段を形成する工程とを含むイメージセンサの製造方法であって、前記感光性有機膜に対して、スイッチング素子のドレインに接続された電極上の少なくとも一部に施す露光量を、該スイッチング素子上の少なくとも一部に施す露光量より多くすることで、上記スイッチング素子上の少なくとも一部の感光性有機膜を、上記スイッチング素子のドレインに接続された電極上の少なくとも一部の感光性有機膜より薄く形成することを特徴とする。
【００３９】
上記の構成によれば、層間絶縁膜よりも下層の配線パターンによる凹凸が該層間絶縁膜によって緩和され、上層の入射したＸ線を電荷に変換する変換手段における特性不良を防ぐことができる。また、感光性樹脂を用いることで、層間絶縁膜のパターンエッジにおいても滑らかな断面形状が得られるので、さらに変換手段における特性不良を防ぐことができる。また、ソース信号線に重なるように画素電極を配置することができるので、画素電極が占める割合を大きくとることができ、変換手段で発生した電荷を効率良く画素電極に収集することができる。さらに、故障や信号読出しプログラムの不具合などで正常な読出しが行われなかった場合など、予想外の大きな電荷が画素電極に蓄積された場合でも、或る一定の電圧以上ではスイッチング素子がオン状態となって電荷が解放され、アクティブマトリクス素子が破壊されるのを防ぐことができる。しかも、最適な過剰電圧放出特性を維持しつつ、画素電極とソース信号線との間の静電容量を小さく抑えることができ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００４０】
そして、スイッチング素子の過剰電圧放出特性を決定する部分の層間絶縁膜と、画素電極とソース信号線との間の静電容量を決定する部分の層間絶縁膜との膜厚を、露光量だけで決定することができ、極めて容易に最適値に制御することができ、工程数の増加を招くこともない。
【００４１】
【発明の実施の形態】
本発明の実施の第１の形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００４２】
図１は、本発明の実施の第１の形態のイメージセンサの正面図であり、図２は、その切断面線Ｂ−Ｂから見た断面図である。透明絶縁性基板５上には、走査線３およびスイッチング素子１のゲート電極６ならびに図示しない補助容量配線が形成される。次に、ゲート絶縁膜７、半導体層８、ソース、ドレイン電極となるｎ＋ −Ｓｉ層９がそれぞれ積層され、パターニングされる。その方法やパターンの特徴は、前記特願平１１−６５５２０号と同様である。続いて、ソース信号線４となる金属層１０および透明導電膜１１が積層され、パターニングされる。これらの配線やパターンを２層の積層構造にしているのは、積層時のダストなどによる断線に対する冗長としての効果や、上層の金属膜のパターニング時の下地へのダメージの防止などを図るためである。
【００４３】
次に、誘電体層２２が成膜され、コンタクトホール１５の部分をエッチングによって除去する。続いて、感光性のアクリル系透明樹脂がスピン塗布法によって塗布され、層間絶縁膜１３が成膜される。この樹脂は、たとえばポジ型の感光性を有するもので、比誘電率は３、厚みは２μｍである。そして、コンタクトホール１５の部分を露光し、通常のフォト工程と同様に現像処理が施される。このように層間絶縁膜１３が形成された後、画素電極１４となる透明導電層が成膜され、エッチングによってパターニングされる。ここで、画素電極１４は誘電体層２２および層間絶縁膜１３を貫くコンタクトホール１５を介して、スイッチング素子１のドレイン電極と接続される。
【００４４】
そして、このイメージセンサにおいて注目すべきは、スイッチング素子１上において、誘電体層２２を介して、画素電極１４から延伸された透明導電膜１４ｂが配置されていることである。前記誘電体層２２は、従来のアクティブマトリクス基板でも保護膜として配されているもので、スイッチング素子１の信頼性を向上させる目的で形成され、多くは窒化シリコンもしくは酸化シリコンが用いられ、その膜厚は数千Åである。スイッチング素子１上の領域では、露光、現像によって前記層間絶縁膜１３は取除かれており、前記画素電極１４から延伸された透明導電膜１４ｂは該誘電体層１２と接触している。
【００４５】
このように形成されたアクティブマトリクス基板の上層に、たとえば真空蒸着法によってセレニウムから成る前記変換層１６が蒸着され、さらにその上層に、該変換層１６に電圧を印加するための電極となる金層１７が蒸着され、イメージセンサの基板部分が完成する。前記変換層１６には、電源１８によって正バイアスが与えられる。
【００４６】
上述のように形成されたアクティブマトリクス基板では、走査線３および信号線４と画素電極１４との問には層間絶縁膜１３が形成されているので、前記信号線４に対して画素電極１４をオーバーラップさせることが可能となる。このような特殊な構造によって、前記開口率の向上、信号線４および走査線３に起因する電界をシールドすることによる変換層１６の動作不良の抑制といった効果を得ることができる。また、画素電極１４はソース信号線４と重なるように配置されているけれども、層間絶縁膜１３の膜厚が十分厚く、誘電率も低いので、容量の増加とはならず、Ｓ／Ｎ比の悪化を抑えることもできる。
【００４７】
そして、スイッチング素子１上には、誘電体層２２を介して、画素電極１４から延伸された透明導電膜１４ａが形成されている。このため、該透明導電膜１４ａは前記ダブルゲートのトップゲートとして働き、通常使用よりも僅かに高い電位によってスイッチング素子１が導通状態となって、過剰な電荷をソース信号線１４に逃がす。
【００４８】
したがって、前記通常使用よりも僅かに高い電位によって電荷が放出されると、直流的な電圧の印加の程度が小さく、またより高い電圧が加わった場合には、スイッチング素子１はより強い導通状態となり、極めて小さい時定数で放電を行うことができる。すなわち、前記数μｍの厚みの層間絶縁膜６３ではなく、前記数千Å厚の誘電体層１２の方が、ボトムゲート６を構成するゲート絶縁膜７に近いため、上記の要求に合致しやすく、前述の画素毎の特性ずれの防止効果を大きくすることができる。
【００４９】
また、前記誘電体層２２は、ＣＶＤなどの蒸着法によって成膜されており、スピン塗布法による層間絶縁膜６３よりも膜厚制御し易いという利点もあり、さらに有機膜と異なり非常に安定した性質であるので、使用中の電界による絶縁膜の特性変化も起こりにくい。これらの性格は、使用中のトップゲートによるスイッチング効果の変動による漏れ電流の増加や画素の高電圧からの保護特性の劣化を防ぐ上で非常に重要なものである。
【００５０】
なお、上記の説明では、画素電極１４に正電荷が蓄積され、過剰になるとスイッチング素子１がプラスバイアスによって導通する構造を説明したけれども、スイッチング素子１がマイナスバイアスで導通する構造（たとえばｐチャネルのトランジスタ）と変換層１６への負バイアスという組合わせでも同じ効果があることは言うまでもない。
【００５１】
本発明の実施の第２の形態について、図３に基づいて説明すれば、以下のとおりである。
【００５２】
図３は、本発明の実施の第２の形態のイメージセンサの断面図である。このイメージセンサは、前述の図１および図２で示すイメージセンサに類似し、対応する部分には、同一の参照符号を付して示す。注目すべきは、このイメージセンサでは、スイッチング素子１上において、保護膜１２および層間絶縁膜１３を介して、画素電極１４から延伸された透明導電膜１４ａが配置されていることである。すなわち、スイッチング素子１のチャネル領域上にも保護膜１２が形成されるとともに、層間絶縁膜１３および透明導電膜１４ａも形成される。
【００５３】
この構造は、スイッチング素子１の信頼性向上と、低電圧でのトップゲートによる漏れ電流の防止の点で前記図８で示す構成と、上記図１および図２で示す構成との利点を兼ね備えている。その上、図１および図２で示す構成では、アクティブマトリクス基板のうちで最も凹凸の激しいスイッチング素子１の上層が誘電体層２２のみを介して変換層１６に接しており、この誘電体層２２だけでは凹凸を十分吸収しきれないこともあったけれども、本構造では凹凸は吸収されてなだらかな表面となるので、前記変換層１６が前記凹凸を起点として結晶化し易いセレニウムであっても、安定して成膜することができる。
【００５４】
層間絶縁膜１３の膜厚は、保護膜１２と合わせて最も適した特性となるよう設定すればよい。すなわち高電圧によるスイッチング素子１の素子破壊を防ぐに足る電流電圧特性と、正常動作時の漏れ電流の防止とのバランスに鑑みて総静電容量を設定し、これを満たすように、無機膜である保護膜１２の成膜可能な厚みと、変換層１６に不良を生じないための有機膜である層間絶縁膜１３の厚みとをそれぞれ設定すればよい。
【００５５】
本発明の実施の第３の形態について、図４に基づいて説明すれば、以下のとおりである。
【００５６】
図４は、本発明の実施の第３の形態のイメージセンサの断面図である。このイメージセンサは、前述の図３で示すイメージセンサに類似している。このイメージセンサでは、スイッチング素子１の上層の層間絶縁膜１３ａと、残余の部分の層間絶縁膜１３との厚みが異なるように構成されている。すなわち、スイッチング素子１上の層間絶縁膜１３ａは、高電圧によるスイッチング素子の破壊を防ぎ、かつ正常動作時に漏れ電流が生じないように膜厚に設定される。一方、残余の部分の層間絶縁膜１３はソース信号線４と走査線３との交差部などの段差の緩和、および画素電極１４とソース信号線４との間の容量の低減を重視して、より厚い、前記２μｍである。
【００５７】
このような構成は、層間絶縁膜１３に感光性の有機膜を用いることで、以下の製造プロセスで極めて容易に作成することができる。すなわち、従来のアクティブマトリクス基板と同様の手順でソース信号線４となる金属層１０および透明導電膜１１までを形成した後、保護膜１２を成膜し、コンタクトホール１５の部分をエッチングによって除去する。次に、感光性のアクリル系透明樹脂をスピン塗布法によって膜厚２μｍに成膜する。さらにスイッチング素子１上を弱めの紫外光露光、または通常の紫外光で短時間露光した後、さらにコンタクトホール１５の部分を十分に露光する。この樹脂はポジ型の感光性を有するものであるので、露光された部分は通常のフォト工程と同様の現像処理によって取除かれる。ただし、スイッチング素子１上は十分な露光量が与えられていないので、上層は現像によって取除かれるものの、完全にはなくならずに基板上に残存し、これが薄い前記層間絶縁膜１３ａの部分となる。
【００５８】
このように、露光量の切換えのみで極めて簡単に、しかも工程数の増加を招くことなく、膜厚の異なる層間絶縁膜１３ａ，１３を形成した後、画素電極１４となる透明導電層を成膜し、エッチングによってパターニングすることで、イメージセンサのアクティブマトリクス部分が完成する。層間絶縁膜１３が完全に取除かれる部分も、膜厚が薄くなっている部分１３ａも、フォト工程による現像で感光性有機膜の特徴であるなだらかな断面を得ることができ、懸念される特異点を生じることはない。
【００５９】
以上のように各実施の形態では、変換層１６を形成する前の段階であるアクティブマトリクス基板部分に関しては、従来からの液晶表示装置に用いられる生産プロセスをそのまま展開して実現可能であり、生産にあたっては新たな設備投資などを必要とせず、安価に生産することが可能である。
【００６０】
【発明の効果】
本発明のイメージセンサは、以上のように、各画素電極の下層に有機膜から成る層間絶縁膜を配置し、前記画素電極からスイッチング素子の上層まで導電膜を延伸するとともに、前記スイッチング素子と導電膜との間に誘電体層を介在する。
【００６１】
それゆえ、まずアクティブマトリクス基板部分で、走査線および信号線と画素電極との問に層間絶縁膜が形成されることで、前記信号線に対して画素電極をオーバーラップさせることが可能となり、開口率の向上、信号線および走査線に起因する電界をシールドすることによる変換層の動作不良の抑制といった効果を得ることができる。
【００６２】
また、誘電率の低い有機膜を厚く形成することが容易であるので、画素電極とソース信号線との間の静電容量を小さく抑えることができ、該ソース信号線の容量増加によるノイズの増加を防ぎ、Ｓ／Ｎ比の向上を図ることができる。さらにまた、従来の液晶表示装置に用いられていた製造プロセスを変更することなくアクティブマトリクス基板部分を製造できるので、新たな設備投資などが必要となることもない。
【００６３】
さらにまた、前記スイッチング素子の上層に、前記画素電極から導電膜を延伸しているので、故障や信号読出しプログラムの不具合などで正常な読み出しが行われなかった場合など、予想外の大きな電荷が画素電極に蓄積された場合でも、或る一定の電圧以上ではスイッチング素子がオン状態となって電荷が解放され、アクティブマトリクス素子が破壊されるのを防ぐことができる。
【００６４】
また、スイッチング素子と導電膜との間に誘電体層を介在するので、或る一定の電圧以上でトランジスタがオン状態となる際、この特性は導電膜とスイッチング素子との間に介在された誘電体層の膜厚と誘電率とによって左右され、層間絶縁膜とは独立してこれを設定することができる。すなわち、最適な過剰電圧放出特性を維持しつつ、画素電極とソース信号線との間の静電容量を小さく抑えることができ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００６５】
また、本発明のイメージセンサは、以上のように、アクティブマトリクス基板のうちで最も凹凸の激しいスイッチング素子の上層で、前記誘電体層と導電膜との間に、さらに前記層間絶縁膜を形成する。
【００６６】
それゆえ、前記誘電体層だけでは十分吸収しきれない前記凹凸を緩和し、前記変換層としてセレニウムを使用しても、該凹凸を起点とした結晶化を抑え、安定して成膜することができる。
【００６７】
さらにまた、本発明のイメージセンサは、以上のように、前記層間絶縁膜を、前記スイッチング素子の上層の部分は、残余の部分よりも薄く形成する。
【００６８】
それゆえ、過剰電圧の放出特性は面素電極から延伸された導電膜とスイッチング素子との間の部分の層間絶縁膜の膜厚と誘電率とによって左右され、画素電極とソース信号線との間の静電容量を形成する部分の層間絶縁膜とは独立して、これを設定することができる。すなわち、最適な過剰電圧放出特性を維持しつつ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００６９】
また、本発明のイメージセンサは、以上のように、各画素電極および該画素電極からスイッチング素子の上層まで延伸される導電膜の下層に有機膜から成る層間絶縁膜を配置し、該層間絶縁膜を、前記スイッチング素子の上層の部分は、残余の部分よりも薄く形成する。
【００７０】
それゆえ、画素電極とソース信号線との間の静電容量を形成する部分の層間絶縁膜とは独立して、過剰電圧放出特性を設定することができ、最適な過剰電圧放出特性を維持しつつ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００７１】
さらにまた、本発明のイメージセンサは、以上のように、前記層間絶縁膜を、感光性の有機膜とする。
【００７２】
それゆえ、アクティブマトリクス基板のうちで最も凹凸の激しいスイッチング素子の上層には感光性の有機膜から成る層間絶縁膜が形成されるので、エッチングのような変異点を生じることなく、前記凹凸を吸収したなだらかな表面を形成することができ、変換層が前記凹凸を起点として結晶化し易いセレニウムであっても、安定して成膜することができる。
【００７３】
また、本発明のイメージセンサの製造方法は、以上のように、絶縁性基板上に、複数のスイッチング素子と複数の走査線と複数の信号線とを形成する工程と、これらの上層に感光性有機膜からなる層間絶縁層を成膜する工程と、成膜された感光性有機膜に露光、現像を施す工程と、前記層間絶縁膜上に画素電極を形成する工程と、前記画素電極上に入射電磁波を電荷に変換する変換手段を形成する工程とを含むイメージセンサの製造方法であって、前記感光性有機膜に対して、スイッチング素子のドレインに接続された電極上の少なくとも一部と、該スイッチング素子上の少なくとも一部とに施す露光量が相互に異なる。
【００７４】
それゆえ、層間絶縁膜よりも下層の配線パターンによる凹凸が該層間絶縁膜によって緩和され、上層の入射したＸ線を電荷に変換する変換手段における特性不良を防ぐことができる。また、感光性樹脂を用いることで、層間絶縁膜のパターンエッジにおいても滑らかな断面形状が得られるので、さらに変換手段における特性不良を防ぐことができる。また、ソース信号線に重なるように画素電極を配置することができるので、画素電極が占める割合を大きくとることができ、変換手段で発生した電荷を効率良く画素電極に収集することができる。さらに、故障や信号読出しプログラムの不具合などで正常な読出しが行われなかった場合など、予想外の大きな電荷が画素電極に蓄積された場合でも、或る一定の電圧以上ではスイッチング素子がオン状態となって電荷が解放され、アクティブマトリクス素子が破壊されるのを防ぐことができる。しかも、最適な過剰電圧放出特性を維持しつつ、画素電極とソース信号線との間の静電容量を小さく抑えることができ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００７５】
そして、スイッチング素子の過剰電圧放出特性を決定する部分の層間絶縁膜と、画素電極とソース信号線との間の静電容量を決定する部分の層間絶縁膜との膜厚を、露光量だけで決定することができ、極めて容易に最適値に制御することができ、工程数の増加を招くこともない。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態のイメージセンサの正面図である。
【図２】図１の切断面線Ｂ−Ｂから見た断面図である。
【図３】本発明の実施の第２の形態のイメージセンサの断面図である。
【図４】本発明の実施の第３の形態のイメージセンサの断面図である。
【図５】従来からのアクティブマトリクス基板を用いたイメージセンサの具体的な一構造例を示す断面図である。
【図６】他の従来技術のイメージセンサの構造例を示す断面図である。
【図７】さらに他の従来技術のイメージセンサの構造例を示す断面図である。
【図８】他の従来技術のイメージセンサの構造例を示す断面図である。
【符号の説明】
１ スイッチング素子
３ 走査線
４ ソース信号線
５ 透明絶縁性基板
６ ゲート電極
７ ゲート絶縁膜
８ 半導体層
９ ｎ＋ −Ｓｉ層
１０ 金属層
１１ 透明導電膜
１２ 保護膜
１３ 層間絶縁膜
１３ａ 層間絶縁膜
１４ 画素電極
１４ａ 透明導電膜
１４ｂ 透明導電膜
１５ コンタクトホール
１６ 変換層
１７ 金層
１８ 電源
２２ 誘電体層
【発明の属する技術分野】
本発明は、光やＸ線などの入射電磁波を電荷に変換し、順次読出すことでイメージ信号を出力するイメージセンサおよびその製造方法に関する。
【０００２】
【従来の技術】
従来から、液晶表示装置などに用いられるアクティブマトリクス基板においては、個々の独立した画素電極がマトリクス状に配置され、この画素電極のそれぞれに設けられているＴＦＴ（薄膜トランジスタ）等のスイッチング素子を走査線によって順次選択し、該スイッチング素子を介して信号線の電位を前記各画素電極に書込むことで、画像表示が実現されている。
【０００３】
ところで、このようなアクティブマトリクス基板は、イメージセンサに適用することができる。たとえば、該アクティブマトリクス基板の上層に、前記光やＸ線などの入射電磁波を直接電荷に変換する変換層を形成し、ここで発生した電荷を強電圧によって各画素の容量に蓄積させ、これを順次読出すタイプのイメージセンサがある。これは、たとえば特開平４−２１２４５８号公報に記載されているような形態をとるものであって、変換層において生成された電荷が補助容量に蓄積されることで、被写体の形態に応じてそれぞれの画素に電荷としてのデータが保存される。そして、その電荷を、たとえば前記液晶表示装置の場合と同様に順次走査線を選択してゆくことで、選択された画素のデータがスイッチング素子を介して信号線に読出され、該信号線の他端に設けられているオペアンプなどの信号読出し回路からは、該イメージセンサに映された被写体像が画像データとして取出される。
【０００４】
このような形態のイメージセンサは、前記変換層を形成する前の段階であるアクティブマトリクス基板部分に関しては、前記液晶表示装置の生産プロセスをそのまま展開して、前記補助容量の大きさやスイッチング素子の時定数などをイメージセンサ用に最適化するだけで実現可能であり、生産にあたっては、新たな設備投資などを必要とせず、安価に生産することが可能である。
【０００５】
図５は、従来からのアクティブマトリクス基板を用いた基本的なイメージセンサの具体的な一構造例を示す断面図である。この構造は、Ｍ．Ｉｋｅｄａ他による“Ｒｅａｌ−ｔｉｍｅ Ｉｍａｇｉｎｇ Ｆｌａｔ Ｐａｎｅｌ Ｘ−ＲａｙＤｅｔｅｃｔｏｒ”（ＡＭ−ＬＣＤ’９９）に示されているものである。透明絶縁性基板５５上に、ゲート電極５６および図示しない補助容量電極、ゲート絶縁膜５７、半導体層５８、ソース、ドレイン電極となるｎ＋ −Ｓｉ層５９、ソース信号線となる金属層６０および透明導電膜６１、保護膜６２が順次形成されてスイッチング素子５１が形成され、さらにＸ線から電荷への変換を行う変換層６６およびその上層に前記変換層６６に電圧を印加するための電極となる金層６７が蒸着され、イメージセンサの基板部分が完成する。前記透明導電膜６１が、変換層６６で変換された電荷を蓄積する画素電極となる。
【０００６】
一方、各画素電極に電荷を与える液晶表示装置とは異なり、イメージセンサは、各画素電極で蓄積された電荷を読出すものである。このため、通常はある一定周期で読出されるべきところが、故障や信号読出しプログラムの不具合などで正常な読出しが行われなかった場合などでは、予想外の大きな電荷が画素電極に蓄積されてしまい、これが高電圧となってアクティブマトリクス基板を破壊するおそれがある。このことについては、Ｃａｎ．Ｉ．Ｐｈｙｓ．（Ｓｕｐｐｌ）７４：Ｓ１３１−Ｓ１３４（１９９６）において、Ｄ．Ｗａｅｃｈｔｅｒらによって論じられており、破壊を防ぐための方法として、画素電極をスイッチング素子上に延伸し、これをダブルゲートトランジスタの一方のゲート電極として作用させ、或る一定の電圧以上ではトランジスタがオン状態となって電荷が開放される構造も提案されている。
【０００７】
特に大きな効果があるイメージセンサの構造としては、図６に示すように、ソースライン７１とは異なる層に画素電極７２を配置し、これら両層の間が絶縁膜７３で隔たれているために、トランジスタ７４のチャネル部Ｗを全体的に覆うことができる、いわゆるマッシュルーム構造が提案されている。この図６において、参照符７５はゲート電極であり、７６はドレイン電極であり、７７は補助容量であり、７８は変換層であり、７９は半導体層である。
【０００８】
この図６で示すＷａｅｃｈｔｅｒらの構造では、画素電極７２が高電圧に上昇してしまうことに対しては大きな効果を有するけれども、画素電極７２の大きさは、上記図５で示すような従来のアクティブマトリクス基板程度しか見込めないという問題がある。すなわち、一般に、画素電極７２が占める割合が大きい程、変換層７８で発生した電荷を効率良く画素電極７２に収集することができるけれども、通常のアクティブマトリクス基板では平面的にソースバスラインから離して画素電極を配置することから、おのずとその大きさに限界が生ずる。
【０００９】
この点、Ｗａｅｃｈｔｅｒらの構造では、前述のようにソースライン７１と画素電極７２との問に絶縁膜７３が存在するので、ソースライン７１に重なるように画素電極７２を配置しても、これらの間の絶縁は保たれる。しかしながら、このときには画素電極７２とソースライン７１とによる静電容量が発生し、前記信号読出し回路側から見たソースライン７１の全体での容量が増加して、取出される信号のノイズが増加し、Ｓ／Ｎ比の低下を招いてしまう。このため、上記のように画素電極７２の大きさは従来のアクティブマトリクス基板程度しか見込めないことになる。
【００１０】
すなわち、Ｘ線イメージセンサでは、画素容量を大きくとっている場合が多いので、画素電極７２とソースライン７１との間の容量は、そのままの容量値がソースライン７１の負荷となることが多い。一方、一般に、信号読出しアンプで発生した内在雑音は、前記ソースライン７１の容量と帰還容量との比に準じたゲインで増幅されることになるので、前記内在雑音を減らすためには、前記ソースライン７１の容量を減らすことが重要である。
【００１１】
また、前記ソースライン７１の容量増加によっては、Ｘ線照射部分のイメージに対応した画素電位の変動によって、画素電極７２とソースライン７１との間の容量Ｃｓｄ（１画素当り）に対応したソースライン７１の電位変動が生じるという問題がある。たとえば、或る走査線が選択されて、ソースライン７１を介して信号の読出しが行われている場合にも、他の画素電極には電荷が蓄積され続けており、ソースライン７１には、これとは逆極性で容量Ｃｓｄに比例した電荷が蓄積され続ける。この電荷量は画面全体のイメージの如何によってそれぞれ異なるので、読出しの瞬間にソースライン７１と平行な方向の画素電極の影響を受けて、いわゆるクロストークが発生する。
【００１２】
そこで、前記ソースライン７１の容量を減らすために、たとえばＷ．ｄｅｎ Ｂｏｅｒ他による“Ｓｉｍｉｌａｒｉｔｉｅｓ ｂｅｔｗｅｅｎ ＴＦＴ Ａｒｒａｙｓ ｆｏｒ Ｄｉｒｅｃｔ−Ｃｏｎｖｅｒｓｉｏｎ Ｘ−Ｒａｙ Ｓｅｎｓｏｒｓ ａｎｄ Ｈｉｇｈ−Ａｐｅｒｔｕｒｅ ＡＭＬＣＤｓ”（ＳＩＤ ９８ ＤＩＧＥＳＴ）に示されているように、感光性樹脂から成る層間絶縁膜を用いることが考えられる。
【００１３】
そのイメージセンサの構造を図７に示す。このイメージセンサは、本件出願人が先に特願平１１−６５５２０号で提案した開口率の向上および液晶の配向不良の抑制といった効果を得ることができる特殊な構造のアクティブマトリクス基板の製造プロセスをそのまま用いるものである。この図７の構成において、前述の図５の構成に対応する部分には同一の参照符号を付して示す。
【００１４】
このイメージセンサでは、透明導電膜６１上に保護膜６２が成膜されると、コンタクトホール６５の部分がエッチングによって除去され、続いて、感光性樹脂がスピン塗布法によって塗布され、層間絶縁膜６３が成膜される。その後、前記コンタクトホール６５が通常のフォト工程によって形成され、このコンタクトホール６５を介して、層間絶縁膜６３上に形成される画素電極６４はスイッチング素子５１のドレイン電極と接続される。
【００１５】
このように形成されたアクティブマトリクス基板では、走査線および信号線と画素電極６４との問には層間絶縁膜６３が形成されているので、前記信号線に対して画素電極６４をオーバーラップさせることが可能となる。このような特殊な構造によって、前記開口率の向上を図ることができるとともに、信号線および走査線に起因する電界をシールドすることによって、イメージセンサにおいては変換層６６の動作不良の抑制といった効果を得ることができる。
【００１６】
また、画素電極６４はソース信号線と重なるように配置されても、層間絶縁膜６３の膜厚が十分厚く、誘電率も低いので、容量の増加とはならず、Ｓ／Ｎ比の悪化もみられない。また、前記図５で示すアクティブマトリクス基板を用いたイメージセンサよりも収集される信号量を僅かながら多くすることができる。
【００１７】
そして、この構造に、前記ダブルゲート構造を取入れると、図８で示すようになる。図８において、図７に対応する部分には、同一の参照符号を付して示す。このイメージセンサでは、スイッチング素子５１上において、層間絶縁膜６３を介して、画素電極６４から延伸された透明導電膜６４ａが形成されている。このため、前記保護膜６２もスイッチング素子５１のチャネル領域では削除されている。
【００１８】
前述のように、故障や信号読出しプログラムの不具合などで正常な読出しが行われなかった場合、画素電極６４上には図８で示すように正極性の電荷が蓄積され続ける。前記図７で示す構成では、これがやがてスイッチング素子５１を破壊するに足る高電圧にまで達するおそれがあったけれども、本構成では、画素電位が一定電圧に達した段階で前記延伸された透明導電膜６４ａが前記ダブルゲートの一方のゲート電極として働き、スイッチング素子５１が弱い導通状態となって、過剰な電荷をソース信号線６４に逃がす。
【００１９】
この点、従来の過剰電荷防止構造、たとえば前記図６で示すマッシュルーム構造では、トップゲート７２と半導体層７９の問が通常のアクティブマトリクスで用いられるのと同様の窒化シリコンや酸化シリコンで形成されており、誘電率が高い上、プロセス上の制約や成膜時間の制約で膜厚をスピン塗布法で形成される樹脂程は厚く積層することができない。したがって、比較的低い画素電位で電荷が逃げる構造となってしまい、蓄えられる電荷量を大きく設定することができない。これは、Ｓ／Ｎ比の低下につながるために都合が悪く、図８で示す構成の優位な点である。
【００２０】
【発明が解決しようとする課題】
上記の説明から明らかなように、層間絶縁膜６３には、低い誘電率と厚い膜厚が求められることになる。しかしながら、そのようにすると、前述のダブルゲートのトップゲートによるスイッチング素子５１の導通状態を弱くしすぎてしまうという問題がある。すなわち、層間絶縁膜６３の性質によっては、前述の画素電極６４とソース信号線との間の容量増加に対しては効果を発揮するけれども、ダブルゲート構造の利点である電荷の開放に対する効果が小さくなってしまうという問題がある。
【００２１】
また、変換層６６で生じる電荷量と、画素容量の大きさとによっては、画素電極６４に蓄積される電荷量が非常に小さい場合がある。この場合は、前述のような高電位に至るよりも速く、トップゲートによる電荷の放出が生じても問題はなく、むしろイメージセンサのように微弱電荷を扱う場合はスイッチング素子５１の画素毎のバラツキが非常に問題となるので、通常使用では生じない僅かに高い電位によって電荷が放出される方が都合がよい。
【００２２】
すなわち、一度でも、数十Ｖ程度の前記通常使用では生じない僅かに高い電圧が該スイッチング素子５１に印加されてしまった後には、ゲート絶縁膜にトラップ順位が形成されたり、可動電荷の捕捉によって特性異常が生じる。また、比較的低い電圧でも、たとえば画素に信号電荷が蓄積されたままで走査が途切れた場合など、長時間に亘って直流的な電圧が印加されると、同様の特性異常が生じる。微弱信号を扱うイメージセンサのような系では、これらの特性の正常値からのずれは、取出される信号の電荷量のバラツキとして顕著に現れるので、前記特性異常の発生を防止する必要がある。
【００２３】
しかしながら、上記図８で示す構造では、十分な高電圧でしかスイッチング素子５１は導通せず、このような通常使用では生じない僅かに高い電圧ではトップゲートによる電荷の放出が生じることはない。
【００２４】
本発明の目的は、画素電極と信号線との間の容量増加を抑えつつ、ダブルゲート構造による電荷の開放を効果的に行うことができるイメージセンサおよびその製造方法を提供することである。
【００２５】
【課題を解決するための手段】
本発明のイメージセンサは、入射電磁波を変換層にて電荷に変換し、画素電極で収集された上記電荷をスイッチング素子を介して信号として読出すイメージセンサにおいて、上記スイッチング素子は、そのドレイン電極が画素電極に接続されるとともに、ソース電極が信号線に接続された薄膜トランジスタであり、上記スイッチング素子上に直接形成される無機膜からなる誘電体層と、該誘電体層の上層および上記画素電極の下層に形成される有機膜からなる層間絶縁膜と、上記誘電体層および上記層間絶縁膜を介して上記スイッチング素子上に配置される、上記画素電極から延伸する導電膜とを含むことを特徴とする。
【００２６】
上記の構成によれば、層間絶縁膜を介して、前記信号線に対して画素電極( 導電膜）をオーバーラップさせることが可能となり、開口率の向上、信号線および走査線に起因する電界をシールドすることによる変換層の動作不良の抑制といった効果を得ることができる。
【００２７】
また、誘電率の低い有機膜を厚く形成することが容易であるので、画素電極と信号線との間の静電容量を小さく抑えることができ、該信号線の容量増加によるノイズの増加を防ぎ、Ｓ／Ｎ比の向上を図ることができる。さらにまた、従来の液晶表示装置に用いられていた製造プロセスを変更することなく、信号線、スイッチング素子、画素電極等を製造できるので、新たな設備投資などが必要となることもない。
【００２８】
さらにまた、前記スイッチング素子の上層に、前記画素電極から導電膜を延伸しているので、故障や信号読出しプログラムの不具合などで正常な読み出しが行われなかった場合など、予想外の大きな電荷が画素電極に蓄積された場合でも、或る一定の電圧以上ではスイッチング素子がオン状態となって電荷が解放され、スイッチング素子が破壊されるのを防ぐことができる。
【００２９】
また、最適な過剰電圧放出特性を維持しつつ、画素電極とソース信号線との間の静電容量を小さく抑えることができ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００３０】
また、上記イメージセンサにおいては、前記スイッチング素子の上層で、前記誘電体層と導電膜との間に層間絶縁膜が形成されている。
【００３１】
上記の構成によれば、凹凸の激しいスイッチング素子の上層に、誘電体層に加えて前記有機膜からなる層間絶縁膜を形成するので、前記誘電体層だけでは十分吸収しきれない前記凹凸を緩和し、前記変換層としてセレニウムを使用しても、該凹凸を起点とした結晶化を抑え、安定して成膜することができる。
【００３２】
さらにまた、本発明のイメージセンサでは、前記層間絶縁膜は、前記スイッチング素子の上層の部分を、残余の部分よりも薄く形成することを特徴とする。
【００３３】
上記の構成によれば、過剰電圧の放出特性は面素電極から延伸された導電膜とスイッチング素子との間の部分の層間絶縁膜の膜厚と誘電率とによって左右され、画素電極とソース信号線との間の静電容量を形成する部分の層間絶縁膜とは独立して、これを設定することができる。すなわち、最適な過剰電圧放出特性を維持しつつ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００３４】
また、本発明のイメージセンサは、複数の各画素で入射電磁波を電荷に変換し、画素電極で収集された前記電荷をスイッチング素子を介して順次読出すことでイメージ信号を出力するイメージセンサにおいて、前記画素電極から前記スイッチング素子の上層まで延伸される導電膜と、前記各画素電極の下層に配置され、前記スイッチング素子の上層の部分が残余の部分よりも薄く形成される有機膜から成る層間絶縁膜とを含むことを特徴とする。
【００３５】
上記の構成によれば、過剰電圧の放出特性は面素電極から延伸された導電膜とスイッチング素子との間の部分の層間絶縁膜の膜厚と誘電率とによって左右され、画素電極とソース信号線との間の静電容量を形成する部分の層間絶縁膜とは独立して、これを設定することができる。すなわち、最適な過剰電圧放出特性を維持しつつ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００３６】
さらにまた、本発明のイメージセンサでは、前記層間絶縁膜は、感光性の有機膜から成ることを特徴とする。
【００３７】
上記の構成によれば、アクティブマトリクス基板のうちで最も凹凸の激しいスイッチング素子の上層には感光性の有機膜から成る層間絶縁膜が形成されるので、エッチングのような変異点を生じることなく、前記凹凸を吸収したなだらかな表面を形成することができ、変換層が前記凹凸を起点として結晶化し易いセレニウムであっても、安定して成膜することができる。
【００３８】
また、本発明のイメージセンサの製造方法は、絶縁性基板上に、複数のスイッチング素子と複数の走査線と複数の信号線とを形成する工程と、これらの上層に感光性有機膜からなる層間絶縁層を成膜する工程と、成膜された感光性有機膜に露光、現像を施す工程と、前記層間絶縁膜上に画素電極を形成する工程と、前記画素電極上に入射電磁波を電荷に変換する変換手段を形成する工程とを含むイメージセンサの製造方法であって、前記感光性有機膜に対して、スイッチング素子のドレインに接続された電極上の少なくとも一部に施す露光量を、該スイッチング素子上の少なくとも一部に施す露光量より多くすることで、上記スイッチング素子上の少なくとも一部の感光性有機膜を、上記スイッチング素子のドレインに接続された電極上の少なくとも一部の感光性有機膜より薄く形成することを特徴とする。
【００３９】
上記の構成によれば、層間絶縁膜よりも下層の配線パターンによる凹凸が該層間絶縁膜によって緩和され、上層の入射したＸ線を電荷に変換する変換手段における特性不良を防ぐことができる。また、感光性樹脂を用いることで、層間絶縁膜のパターンエッジにおいても滑らかな断面形状が得られるので、さらに変換手段における特性不良を防ぐことができる。また、ソース信号線に重なるように画素電極を配置することができるので、画素電極が占める割合を大きくとることができ、変換手段で発生した電荷を効率良く画素電極に収集することができる。さらに、故障や信号読出しプログラムの不具合などで正常な読出しが行われなかった場合など、予想外の大きな電荷が画素電極に蓄積された場合でも、或る一定の電圧以上ではスイッチング素子がオン状態となって電荷が解放され、アクティブマトリクス素子が破壊されるのを防ぐことができる。しかも、最適な過剰電圧放出特性を維持しつつ、画素電極とソース信号線との間の静電容量を小さく抑えることができ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００４０】
そして、スイッチング素子の過剰電圧放出特性を決定する部分の層間絶縁膜と、画素電極とソース信号線との間の静電容量を決定する部分の層間絶縁膜との膜厚を、露光量だけで決定することができ、極めて容易に最適値に制御することができ、工程数の増加を招くこともない。
【００４１】
【発明の実施の形態】
本発明の実施の第１の形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００４２】
図１は、本発明の実施の第１の形態のイメージセンサの正面図であり、図２は、その切断面線Ｂ−Ｂから見た断面図である。透明絶縁性基板５上には、走査線３およびスイッチング素子１のゲート電極６ならびに図示しない補助容量配線が形成される。次に、ゲート絶縁膜７、半導体層８、ソース、ドレイン電極となるｎ＋ −Ｓｉ層９がそれぞれ積層され、パターニングされる。その方法やパターンの特徴は、前記特願平１１−６５５２０号と同様である。続いて、ソース信号線４となる金属層１０および透明導電膜１１が積層され、パターニングされる。これらの配線やパターンを２層の積層構造にしているのは、積層時のダストなどによる断線に対する冗長としての効果や、上層の金属膜のパターニング時の下地へのダメージの防止などを図るためである。
【００４３】
次に、誘電体層２２が成膜され、コンタクトホール１５の部分をエッチングによって除去する。続いて、感光性のアクリル系透明樹脂がスピン塗布法によって塗布され、層間絶縁膜１３が成膜される。この樹脂は、たとえばポジ型の感光性を有するもので、比誘電率は３、厚みは２μｍである。そして、コンタクトホール１５の部分を露光し、通常のフォト工程と同様に現像処理が施される。このように層間絶縁膜１３が形成された後、画素電極１４となる透明導電層が成膜され、エッチングによってパターニングされる。ここで、画素電極１４は誘電体層２２および層間絶縁膜１３を貫くコンタクトホール１５を介して、スイッチング素子１のドレイン電極と接続される。
【００４４】
そして、このイメージセンサにおいて注目すべきは、スイッチング素子１上において、誘電体層２２を介して、画素電極１４から延伸された透明導電膜１４ｂが配置されていることである。前記誘電体層２２は、従来のアクティブマトリクス基板でも保護膜として配されているもので、スイッチング素子１の信頼性を向上させる目的で形成され、多くは窒化シリコンもしくは酸化シリコンが用いられ、その膜厚は数千Åである。スイッチング素子１上の領域では、露光、現像によって前記層間絶縁膜１３は取除かれており、前記画素電極１４から延伸された透明導電膜１４ｂは該誘電体層１２と接触している。
【００４５】
このように形成されたアクティブマトリクス基板の上層に、たとえば真空蒸着法によってセレニウムから成る前記変換層１６が蒸着され、さらにその上層に、該変換層１６に電圧を印加するための電極となる金層１７が蒸着され、イメージセンサの基板部分が完成する。前記変換層１６には、電源１８によって正バイアスが与えられる。
【００４６】
上述のように形成されたアクティブマトリクス基板では、走査線３および信号線４と画素電極１４との問には層間絶縁膜１３が形成されているので、前記信号線４に対して画素電極１４をオーバーラップさせることが可能となる。このような特殊な構造によって、前記開口率の向上、信号線４および走査線３に起因する電界をシールドすることによる変換層１６の動作不良の抑制といった効果を得ることができる。また、画素電極１４はソース信号線４と重なるように配置されているけれども、層間絶縁膜１３の膜厚が十分厚く、誘電率も低いので、容量の増加とはならず、Ｓ／Ｎ比の悪化を抑えることもできる。
【００４７】
そして、スイッチング素子１上には、誘電体層２２を介して、画素電極１４から延伸された透明導電膜１４ａが形成されている。このため、該透明導電膜１４ａは前記ダブルゲートのトップゲートとして働き、通常使用よりも僅かに高い電位によってスイッチング素子１が導通状態となって、過剰な電荷をソース信号線１４に逃がす。
【００４８】
したがって、前記通常使用よりも僅かに高い電位によって電荷が放出されると、直流的な電圧の印加の程度が小さく、またより高い電圧が加わった場合には、スイッチング素子１はより強い導通状態となり、極めて小さい時定数で放電を行うことができる。すなわち、前記数μｍの厚みの層間絶縁膜６３ではなく、前記数千Å厚の誘電体層１２の方が、ボトムゲート６を構成するゲート絶縁膜７に近いため、上記の要求に合致しやすく、前述の画素毎の特性ずれの防止効果を大きくすることができる。
【００４９】
また、前記誘電体層２２は、ＣＶＤなどの蒸着法によって成膜されており、スピン塗布法による層間絶縁膜６３よりも膜厚制御し易いという利点もあり、さらに有機膜と異なり非常に安定した性質であるので、使用中の電界による絶縁膜の特性変化も起こりにくい。これらの性格は、使用中のトップゲートによるスイッチング効果の変動による漏れ電流の増加や画素の高電圧からの保護特性の劣化を防ぐ上で非常に重要なものである。
【００５０】
なお、上記の説明では、画素電極１４に正電荷が蓄積され、過剰になるとスイッチング素子１がプラスバイアスによって導通する構造を説明したけれども、スイッチング素子１がマイナスバイアスで導通する構造（たとえばｐチャネルのトランジスタ）と変換層１６への負バイアスという組合わせでも同じ効果があることは言うまでもない。
【００５１】
本発明の実施の第２の形態について、図３に基づいて説明すれば、以下のとおりである。
【００５２】
図３は、本発明の実施の第２の形態のイメージセンサの断面図である。このイメージセンサは、前述の図１および図２で示すイメージセンサに類似し、対応する部分には、同一の参照符号を付して示す。注目すべきは、このイメージセンサでは、スイッチング素子１上において、保護膜１２および層間絶縁膜１３を介して、画素電極１４から延伸された透明導電膜１４ａが配置されていることである。すなわち、スイッチング素子１のチャネル領域上にも保護膜１２が形成されるとともに、層間絶縁膜１３および透明導電膜１４ａも形成される。
【００５３】
この構造は、スイッチング素子１の信頼性向上と、低電圧でのトップゲートによる漏れ電流の防止の点で前記図８で示す構成と、上記図１および図２で示す構成との利点を兼ね備えている。その上、図１および図２で示す構成では、アクティブマトリクス基板のうちで最も凹凸の激しいスイッチング素子１の上層が誘電体層２２のみを介して変換層１６に接しており、この誘電体層２２だけでは凹凸を十分吸収しきれないこともあったけれども、本構造では凹凸は吸収されてなだらかな表面となるので、前記変換層１６が前記凹凸を起点として結晶化し易いセレニウムであっても、安定して成膜することができる。
【００５４】
層間絶縁膜１３の膜厚は、保護膜１２と合わせて最も適した特性となるよう設定すればよい。すなわち高電圧によるスイッチング素子１の素子破壊を防ぐに足る電流電圧特性と、正常動作時の漏れ電流の防止とのバランスに鑑みて総静電容量を設定し、これを満たすように、無機膜である保護膜１２の成膜可能な厚みと、変換層１６に不良を生じないための有機膜である層間絶縁膜１３の厚みとをそれぞれ設定すればよい。
【００５５】
本発明の実施の第３の形態について、図４に基づいて説明すれば、以下のとおりである。
【００５６】
図４は、本発明の実施の第３の形態のイメージセンサの断面図である。このイメージセンサは、前述の図３で示すイメージセンサに類似している。このイメージセンサでは、スイッチング素子１の上層の層間絶縁膜１３ａと、残余の部分の層間絶縁膜１３との厚みが異なるように構成されている。すなわち、スイッチング素子１上の層間絶縁膜１３ａは、高電圧によるスイッチング素子の破壊を防ぎ、かつ正常動作時に漏れ電流が生じないように膜厚に設定される。一方、残余の部分の層間絶縁膜１３はソース信号線４と走査線３との交差部などの段差の緩和、および画素電極１４とソース信号線４との間の容量の低減を重視して、より厚い、前記２μｍである。
【００５７】
このような構成は、層間絶縁膜１３に感光性の有機膜を用いることで、以下の製造プロセスで極めて容易に作成することができる。すなわち、従来のアクティブマトリクス基板と同様の手順でソース信号線４となる金属層１０および透明導電膜１１までを形成した後、保護膜１２を成膜し、コンタクトホール１５の部分をエッチングによって除去する。次に、感光性のアクリル系透明樹脂をスピン塗布法によって膜厚２μｍに成膜する。さらにスイッチング素子１上を弱めの紫外光露光、または通常の紫外光で短時間露光した後、さらにコンタクトホール１５の部分を十分に露光する。この樹脂はポジ型の感光性を有するものであるので、露光された部分は通常のフォト工程と同様の現像処理によって取除かれる。ただし、スイッチング素子１上は十分な露光量が与えられていないので、上層は現像によって取除かれるものの、完全にはなくならずに基板上に残存し、これが薄い前記層間絶縁膜１３ａの部分となる。
【００５８】
このように、露光量の切換えのみで極めて簡単に、しかも工程数の増加を招くことなく、膜厚の異なる層間絶縁膜１３ａ，１３を形成した後、画素電極１４となる透明導電層を成膜し、エッチングによってパターニングすることで、イメージセンサのアクティブマトリクス部分が完成する。層間絶縁膜１３が完全に取除かれる部分も、膜厚が薄くなっている部分１３ａも、フォト工程による現像で感光性有機膜の特徴であるなだらかな断面を得ることができ、懸念される特異点を生じることはない。
【００５９】
以上のように各実施の形態では、変換層１６を形成する前の段階であるアクティブマトリクス基板部分に関しては、従来からの液晶表示装置に用いられる生産プロセスをそのまま展開して実現可能であり、生産にあたっては新たな設備投資などを必要とせず、安価に生産することが可能である。
【００６０】
【発明の効果】
本発明のイメージセンサは、以上のように、各画素電極の下層に有機膜から成る層間絶縁膜を配置し、前記画素電極からスイッチング素子の上層まで導電膜を延伸するとともに、前記スイッチング素子と導電膜との間に誘電体層を介在する。
【００６１】
それゆえ、まずアクティブマトリクス基板部分で、走査線および信号線と画素電極との問に層間絶縁膜が形成されることで、前記信号線に対して画素電極をオーバーラップさせることが可能となり、開口率の向上、信号線および走査線に起因する電界をシールドすることによる変換層の動作不良の抑制といった効果を得ることができる。
【００６２】
また、誘電率の低い有機膜を厚く形成することが容易であるので、画素電極とソース信号線との間の静電容量を小さく抑えることができ、該ソース信号線の容量増加によるノイズの増加を防ぎ、Ｓ／Ｎ比の向上を図ることができる。さらにまた、従来の液晶表示装置に用いられていた製造プロセスを変更することなくアクティブマトリクス基板部分を製造できるので、新たな設備投資などが必要となることもない。
【００６３】
さらにまた、前記スイッチング素子の上層に、前記画素電極から導電膜を延伸しているので、故障や信号読出しプログラムの不具合などで正常な読み出しが行われなかった場合など、予想外の大きな電荷が画素電極に蓄積された場合でも、或る一定の電圧以上ではスイッチング素子がオン状態となって電荷が解放され、アクティブマトリクス素子が破壊されるのを防ぐことができる。
【００６４】
また、スイッチング素子と導電膜との間に誘電体層を介在するので、或る一定の電圧以上でトランジスタがオン状態となる際、この特性は導電膜とスイッチング素子との間に介在された誘電体層の膜厚と誘電率とによって左右され、層間絶縁膜とは独立してこれを設定することができる。すなわち、最適な過剰電圧放出特性を維持しつつ、画素電極とソース信号線との間の静電容量を小さく抑えることができ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００６５】
また、本発明のイメージセンサは、以上のように、アクティブマトリクス基板のうちで最も凹凸の激しいスイッチング素子の上層で、前記誘電体層と導電膜との間に、さらに前記層間絶縁膜を形成する。
【００６６】
それゆえ、前記誘電体層だけでは十分吸収しきれない前記凹凸を緩和し、前記変換層としてセレニウムを使用しても、該凹凸を起点とした結晶化を抑え、安定して成膜することができる。
【００６７】
さらにまた、本発明のイメージセンサは、以上のように、前記層間絶縁膜を、前記スイッチング素子の上層の部分は、残余の部分よりも薄く形成する。
【００６８】
それゆえ、過剰電圧の放出特性は面素電極から延伸された導電膜とスイッチング素子との間の部分の層間絶縁膜の膜厚と誘電率とによって左右され、画素電極とソース信号線との間の静電容量を形成する部分の層間絶縁膜とは独立して、これを設定することができる。すなわち、最適な過剰電圧放出特性を維持しつつ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００６９】
また、本発明のイメージセンサは、以上のように、各画素電極および該画素電極からスイッチング素子の上層まで延伸される導電膜の下層に有機膜から成る層間絶縁膜を配置し、該層間絶縁膜を、前記スイッチング素子の上層の部分は、残余の部分よりも薄く形成する。
【００７０】
それゆえ、画素電極とソース信号線との間の静電容量を形成する部分の層間絶縁膜とは独立して、過剰電圧放出特性を設定することができ、最適な過剰電圧放出特性を維持しつつ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００７１】
さらにまた、本発明のイメージセンサは、以上のように、前記層間絶縁膜を、感光性の有機膜とする。
【００７２】
それゆえ、アクティブマトリクス基板のうちで最も凹凸の激しいスイッチング素子の上層には感光性の有機膜から成る層間絶縁膜が形成されるので、エッチングのような変異点を生じることなく、前記凹凸を吸収したなだらかな表面を形成することができ、変換層が前記凹凸を起点として結晶化し易いセレニウムであっても、安定して成膜することができる。
【００７３】
また、本発明のイメージセンサの製造方法は、以上のように、絶縁性基板上に、複数のスイッチング素子と複数の走査線と複数の信号線とを形成する工程と、これらの上層に感光性有機膜からなる層間絶縁層を成膜する工程と、成膜された感光性有機膜に露光、現像を施す工程と、前記層間絶縁膜上に画素電極を形成する工程と、前記画素電極上に入射電磁波を電荷に変換する変換手段を形成する工程とを含むイメージセンサの製造方法であって、前記感光性有機膜に対して、スイッチング素子のドレインに接続された電極上の少なくとも一部と、該スイッチング素子上の少なくとも一部とに施す露光量が相互に異なる。
【００７４】
それゆえ、層間絶縁膜よりも下層の配線パターンによる凹凸が該層間絶縁膜によって緩和され、上層の入射したＸ線を電荷に変換する変換手段における特性不良を防ぐことができる。また、感光性樹脂を用いることで、層間絶縁膜のパターンエッジにおいても滑らかな断面形状が得られるので、さらに変換手段における特性不良を防ぐことができる。また、ソース信号線に重なるように画素電極を配置することができるので、画素電極が占める割合を大きくとることができ、変換手段で発生した電荷を効率良く画素電極に収集することができる。さらに、故障や信号読出しプログラムの不具合などで正常な読出しが行われなかった場合など、予想外の大きな電荷が画素電極に蓄積された場合でも、或る一定の電圧以上ではスイッチング素子がオン状態となって電荷が解放され、アクティブマトリクス素子が破壊されるのを防ぐことができる。しかも、最適な過剰電圧放出特性を維持しつつ、画素電極とソース信号線との間の静電容量を小さく抑えることができ、Ｓ／Ｎ比の向上との両立を図ることができる。
【００７５】
そして、スイッチング素子の過剰電圧放出特性を決定する部分の層間絶縁膜と、画素電極とソース信号線との間の静電容量を決定する部分の層間絶縁膜との膜厚を、露光量だけで決定することができ、極めて容易に最適値に制御することができ、工程数の増加を招くこともない。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態のイメージセンサの正面図である。
【図２】図１の切断面線Ｂ−Ｂから見た断面図である。
【図３】本発明の実施の第２の形態のイメージセンサの断面図である。
【図４】本発明の実施の第３の形態のイメージセンサの断面図である。
【図５】従来からのアクティブマトリクス基板を用いたイメージセンサの具体的な一構造例を示す断面図である。
【図６】他の従来技術のイメージセンサの構造例を示す断面図である。
【図７】さらに他の従来技術のイメージセンサの構造例を示す断面図である。
【図８】他の従来技術のイメージセンサの構造例を示す断面図である。
【符号の説明】
１ スイッチング素子
３ 走査線
４ ソース信号線
５ 透明絶縁性基板
６ ゲート電極
７ ゲート絶縁膜
８ 半導体層
９ ｎ＋ −Ｓｉ層
１０ 金属層
１１ 透明導電膜
１２ 保護膜
１３ 層間絶縁膜
１３ａ 層間絶縁膜
１４ 画素電極
１４ａ 透明導電膜
１４ｂ 透明導電膜
１５ コンタクトホール
１６ 変換層
１７ 金層
１８ 電源
２２ 誘電体層
Claims (6)
- 入射電磁波を変換層にて電荷に変換し、画素電極で収集された上記電荷をスイッチング素子を介して信号として読出すイメージセンサにおいて、
上記スイッチング素子は、そのドレイン電極が画素電極に接続されるとともに、ソース電極が信号線に接続された薄膜トランジスタであり、
上記画素電極から上記スイッチング素子の上層まで延伸される導電膜と、
上記スイッチング素子の少なくともチャネル領域上に直接設けられる無機膜からなる誘電体層と、
該誘電体層の上層であって上記導電膜の下層、および上記画素電極の下層に形成される、有機膜からなる層間絶縁膜とを備えており、
上記層間絶縁膜と誘電体層とを合わせた総静電容量は、高電圧による上記スイッチング素子の破壊を防ぎ、かつ正常動作時に上記スイッチング素子に漏れ電流が生じないように設定され、
上記総静電容量を満たすように、上記誘電体層の厚みと上記層間絶縁膜の厚みとがそれぞれ設定されていることを特徴とするイメージセンサ。 - 入射電磁波を変換層にて電荷に変換し、画素電極で収集された上記電荷をスイッチング素子を介して信号として読出すイメージセンサにおいて、
上記スイッチング素子は、そのドレイン電極が画素電極に接続されるとともに、ソース電極が信号線に接続された薄膜トランジスタであり、
上記スイッチング素子上に直接形成される無機膜からなる誘電体層と、
該誘電体層の上層および上記画素電極の下層に形成される有機膜からなる層間絶縁膜と、
上記誘電体層および上記層間絶縁膜を介して上記スイッチング素子上に配置される、上記画素電極から延伸する導電膜とを備え、
前記層間絶縁膜は、前記スイッチング素子の上層の部分を、残余の部分よりも薄く形成することを特徴とするイメージセンサ。 - 入射電磁波を変換層にて電荷に変換し、画素電極で収集された上記電荷をスイッチング素子を介して信号として読出すイメージセンサにおいて、
上記スイッチング素子は、そのドレイン電極が画素電極に接続されるとともに、ソース電極が信号線に接続された薄膜トランジスタであり、
上記画素電極から前記スイッチング素子の上層まで延伸される導電膜と、
上記画素電極の下層および導電膜の下層に配置され、前記スイッチング素子の上層の部分が残余の部分よりも薄く形成された有機膜からなる層間絶縁膜とを含むことを特徴とするイメージセンサ。 - 入射電磁波を変換層にて電荷に変換し、画素電極で収集された上記電荷をスイッチング素子を介して信号として読出すイメージセンサにおいて、
上記スイッチング素子は、そのドレイン電極が画素電極に接続されるとともに、ソース電極が信号線に接続された薄膜トランジスタであり、
上記画素電極の下層に形成される有機膜からなる層間絶縁膜と、
上記スイッチング素子上に直接形成される無機膜からなる誘電体層と、
該誘電体層を介して上記スイッチング素子上に配置される、上記画素電極から延伸する導電膜とを備えたことを特徴とするイメージセンサ。 - 前記層間絶縁膜は、感光性の有機膜からなることを特徴とする請求項１または３に記載のイメージセンサ。
- 絶縁性基板上に、複数のスイッチング素子と複数の走査線と複数の信号線とを形成する工程と、
これらの上層に感光性有機膜からなる層間絶縁層を成膜する工程と、
成膜された感光性有機膜に露光、現像を施す工程と、
前記層間絶縁膜上に上記スイッチング素子のドレイン電極と接続する画素電極を形成する工程と、
前記画素電極上に入射電磁波を電荷に変換する変換手段を形成する工程とを含むイメージセンサの製造方法であって、
前記感光性有機膜に対して、スイッチング素子のドレインに接続された電極上の少なくとも一部に施す露光量を、該スイッチング素子上の少なくとも一部に施す露光量より多くすることで、上記スイッチング素子のドレインに接続された電極を露出するコンタクトホールを形成するとともに、上記スイッチング素子上の少なくとも一部の感光性有機膜を、残余の部分の感光性樹有機膜より薄く形成することを特徴とするイメージセンサの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000062542A JP3581073B2 (ja) | 2000-03-07 | 2000-03-07 | イメージセンサおよびその製造方法 |
| US09/796,676 US6642541B2 (en) | 2000-03-07 | 2001-03-02 | Image sensor having dual-gate transistors |
| TW090104995A TW521433B (en) | 2000-03-07 | 2001-03-05 | Image sensor and method of manufacturing the same |
| KR10-2001-0011711A KR100495045B1 (ko) | 2000-03-07 | 2001-03-07 | 이미지 센서 및 그의 제조방법 |
| US10/458,282 US6858868B2 (en) | 2000-03-07 | 2003-06-11 | Image sensor and method of manufacturing the same |
| US11/003,343 US7135706B2 (en) | 2000-03-07 | 2004-12-06 | Image sensor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000062542A JP3581073B2 (ja) | 2000-03-07 | 2000-03-07 | イメージセンサおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001250932A JP2001250932A (ja) | 2001-09-14 |
| JP3581073B2 true JP3581073B2 (ja) | 2004-10-27 |
Family
ID=18582545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000062542A Expired - Fee Related JP3581073B2 (ja) | 2000-03-07 | 2000-03-07 | イメージセンサおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6642541B2 (ja) |
| JP (1) | JP3581073B2 (ja) |
| KR (1) | KR100495045B1 (ja) |
| TW (1) | TW521433B (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3581073B2 (ja) * | 2000-03-07 | 2004-10-27 | シャープ株式会社 | イメージセンサおよびその製造方法 |
| KR100763137B1 (ko) * | 2000-12-29 | 2007-10-02 | 엘지.필립스 엘시디 주식회사 | 엑스-선 검출소자 및 그의 제조방법 |
| KR100683526B1 (ko) * | 2000-12-29 | 2007-02-15 | 엘지.필립스 엘시디 주식회사 | 엑스-선 검출소자 및 그의 제조방법 |
| JP4723789B2 (ja) * | 2001-10-03 | 2011-07-13 | 株式会社東芝 | Ｘ線平面検出器 |
| US6784434B2 (en) * | 2002-06-25 | 2004-08-31 | General Electric Company | Imaging array and method for manufacturing same |
| US7535038B2 (en) * | 2002-08-12 | 2009-05-19 | Sony Corporation | Solid-state imaging device and its manufacturing method |
| US6756619B2 (en) * | 2002-08-26 | 2004-06-29 | Micron Technology, Inc. | Semiconductor constructions |
| JP4266656B2 (ja) * | 2003-02-14 | 2009-05-20 | キヤノン株式会社 | 固体撮像装置及び放射線撮像装置 |
| EP1594321A3 (en) * | 2004-05-07 | 2006-01-25 | Dialog Semiconductor GmbH | Extended dynamic range in color imagers |
| US20060065916A1 (en) * | 2004-09-29 | 2006-03-30 | Xubai Zhang | Varactors and methods of manufacture and use |
| US7282735B2 (en) * | 2005-03-31 | 2007-10-16 | Xerox Corporation | TFT having a fluorocarbon-containing layer |
| JP4301259B2 (ja) * | 2005-09-13 | 2009-07-22 | エプソンイメージングデバイス株式会社 | 液晶表示装置及びその製造方法 |
| US20070090459A1 (en) * | 2005-10-26 | 2007-04-26 | Motorola, Inc. | Multiple gate printed transistor method and apparatus |
| KR101211345B1 (ko) * | 2005-12-14 | 2012-12-11 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| JP2007334297A (ja) * | 2006-05-10 | 2007-12-27 | Epson Imaging Devices Corp | 液晶表示装置及びその製造方法 |
| JP4211855B2 (ja) * | 2006-05-29 | 2009-01-21 | エプソンイメージングデバイス株式会社 | 液晶表示装置及びその製造方法 |
| US7524690B2 (en) * | 2006-08-10 | 2009-04-28 | United Microelectronics Corp. | Image sensor with a waveguide tube and a related fabrication method |
| US7615731B2 (en) * | 2006-09-14 | 2009-11-10 | Carestream Health, Inc. | High fill-factor sensor with reduced coupling |
| JP4285533B2 (ja) * | 2006-12-04 | 2009-06-24 | エプソンイメージングデバイス株式会社 | 液晶表示装置及びその製造方法 |
| TW200924107A (en) * | 2007-10-02 | 2009-06-01 | Polymer Vision Ltd | An electronic circuit element with profiled photopatternable dielectric layer |
| KR101584664B1 (ko) | 2009-05-08 | 2016-01-13 | 삼성전자주식회사 | 씨모스 이미지 센서 |
| TWI596741B (zh) * | 2009-08-07 | 2017-08-21 | 半導體能源研究所股份有限公司 | 半導體裝置和其製造方法 |
| EP2284891B1 (en) | 2009-08-07 | 2019-07-24 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device and manufacturing method thereof |
| WO2011048925A1 (en) * | 2009-10-21 | 2011-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US20120242923A1 (en) * | 2010-02-25 | 2012-09-27 | Sharp Kabushiki Kaisha | Thin film transistor substrate, method for manufacturing the same, and display device |
| US9257590B2 (en) | 2010-12-20 | 2016-02-09 | Industrial Technology Research Institute | Photoelectric element, display unit and method for fabricating the same |
| TWI573277B (zh) * | 2011-05-05 | 2017-03-01 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| JP2013098503A (ja) * | 2011-11-07 | 2013-05-20 | Toshiba Corp | 固体撮像素子 |
| KR20150043073A (ko) | 2013-10-14 | 2015-04-22 | 삼성디스플레이 주식회사 | 표시 기판 및 표시 기판의 제조 방법 |
| CN104576663B (zh) * | 2013-10-23 | 2017-09-22 | 中芯国际集成电路制造(上海)有限公司 | 图像传感单元及其形成方法 |
| WO2015141777A1 (ja) * | 2014-03-20 | 2015-09-24 | シャープ株式会社 | 光検出装置 |
| CN109860329B (zh) * | 2019-01-11 | 2020-12-22 | 惠科股份有限公司 | 感光器件、x射线探测器及医用设备 |
| US10847564B1 (en) | 2019-07-24 | 2020-11-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Charge release layer to remove charge carriers from dielectric grid structures in image sensors |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62162357A (ja) * | 1986-09-05 | 1987-07-18 | Toshiba Corp | 固体撮像装置 |
| DE4002429A1 (de) | 1990-01-27 | 1991-08-01 | Philips Patentverwaltung | Sensormatrix |
| DE69414272T2 (de) | 1994-02-11 | 1999-03-25 | 1294339 Ontario Inc | Bildaufnahmevorrichtung für elektromagnetische strahlung mit dünnfilmtransistoren |
| US6124606A (en) * | 1995-06-06 | 2000-09-26 | Ois Optical Imaging Systems, Inc. | Method of making a large area imager with improved signal-to-noise ratio |
| US6121660A (en) * | 1997-09-23 | 2000-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Channel etch type bottom gate semiconductor device |
| US6011274A (en) * | 1997-10-20 | 2000-01-04 | Ois Optical Imaging Systems, Inc. | X-ray imager or LCD with bus lines overlapped by pixel electrodes and dual insulating layers therebetween |
| JP3600028B2 (ja) | 1998-08-24 | 2004-12-08 | シャープ株式会社 | Ｘ線画像検出器及びその製造方法 |
| JP3683463B2 (ja) * | 1999-03-11 | 2005-08-17 | シャープ株式会社 | アクティブマトリクス基板、その製造方法、及び、該基板を用いたイメージセンサ |
| JP3581073B2 (ja) * | 2000-03-07 | 2004-10-27 | シャープ株式会社 | イメージセンサおよびその製造方法 |
-
2000
- 2000-03-07 JP JP2000062542A patent/JP3581073B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-02 US US09/796,676 patent/US6642541B2/en not_active Expired - Lifetime
- 2001-03-05 TW TW090104995A patent/TW521433B/zh not_active IP Right Cessation
- 2001-03-07 KR KR10-2001-0011711A patent/KR100495045B1/ko not_active IP Right Cessation
-
2003
- 2003-06-11 US US10/458,282 patent/US6858868B2/en not_active Expired - Lifetime
-
2004
- 2004-12-06 US US11/003,343 patent/US7135706B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001250932A (ja) | 2001-09-14 |
| KR20010088443A (ko) | 2001-09-26 |
| US20050092992A1 (en) | 2005-05-05 |
| KR100495045B1 (ko) | 2005-06-14 |
| US20030209736A1 (en) | 2003-11-13 |
| US6858868B2 (en) | 2005-02-22 |
| TW521433B (en) | 2003-02-21 |
| US7135706B2 (en) | 2006-11-14 |
| US20010022363A1 (en) | 2001-09-20 |
| US6642541B2 (en) | 2003-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070730 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090730 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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