JP3578384B2

JP3578384B2 - Detector / corrector for defective pixels in solid-state image sensors

Info

Publication number: JP3578384B2
Application number: JP22285898A
Authority: JP
Inventors: 朗矢田; 勝治木村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-08-06
Filing date: 1998-08-06
Publication date: 2004-10-20
Anticipated expiration: 2018-08-06
Also published as: JP2000059689A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤ型固体撮像素子等の固体撮像素子の欠陥画素検出・補正装置に係るものであり、特に、経時的に発生した画素欠陥を自動的に検出・補正する、固体撮像素子の欠陥画素検出・補正装置に関するものである。
【０００２】
【従来の技術】
半導体基板上に形成されたＣＣＤ型固体撮像素子等に於いては、基板の局部的な結晶欠陥等により欠陥画素が発生して、部分的に感度が変化し、その結果、撮像出力信号の不均一性による画質劣化が生じることが知られている。かかる問題に対し、従来より、製品出荷時に、欠陥画素のアドレスデータをＲＯＭ等に記憶させ、隣接する正常な画素の撮像出力信号等で置換することにより、欠陥画素補正を行うことが一般的に行われている。しかしながら、製品を出荷してから発生する、所謂、「経時的な画素欠陥」については、余り対処されていなかった。
【０００３】
そこで、近年、ビデオカメラなどでは、このような画素欠陥を検出し、補正するための、欠陥画素自動検出・補正回路が提案されている。その例を図３を用いて、以下に説明する。
【０００４】
１画面走査して、欠陥検出回路１で検出された欠陥画素の欠陥レベル（正常な画素の撮像出力信号からの「ずれ」の度合）は、その時点で記憶回路４に記憶されている欠陥レベル（例えば、欠陥レベルの大きい順に１０個以内の欠陥レベル及び欠陥アドレスが記憶されている）と、欠陥レベル比較回路３で比較される。このとき、記憶回路４に記憶されている欠陥レベルの方が大きい場合は、記憶回路４の内容の更新は行われない。すなわち、記憶回路４への、新たな欠陥アドレス及び欠陥レベルの書き込みは行われない。したがって、記憶回路４に既に記憶されていた、欠陥アドレス及び欠陥レベルが、そのまま欠陥補正回路５に入力され、該欠陥補正回路５にて、欠陥画素を補正するための処理が実行される。一方、記憶回路４に記憶されている欠陥レベルの方が小さい場合は、記憶回路４に記憶されている最小欠陥レベルと、それに対応する欠陥アドレスを消去し、それらに代えて、新たに検出された欠陥画素のアドレスと、欠陥レベルとを、記憶回路４に記憶させる処理が実行される。すなわち、欠陥レベル比較回路３よりの出力に基づき、そのとき、Ｖ（垂直方向）アドレスカウンタ６及びＨ（水平方向）アドレスカウンタ７に記憶されている欠陥アドレスが、アドレス書き込み制御回路８を介して、記憶回路４に書き込まれると共に、新たに検出された欠陥画素の欠陥レベルが記憶回路４に書き込まれる。
【０００５】
かかる構成により、記憶回路４には、常に、レベル的に大きい欠陥を有する欠陥画素のアドレスと、その欠陥レベルが、最大１０個を限度として記憶されることになり、欠陥レベルの大きい欠陥画素の補正が優先して行われることになるものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の欠陥検出・補正回路には、以下に示す問題点があった。
【０００７】
すなわち、上記従来の構成では、欠陥画素の位置は全く考慮されず、その欠陥レベルのみが考慮されて、記憶されるべき欠陥画素が決定されている。したがって、例えば、画面の中央部分と、周辺部分とに欠陥画素が生じていた場合で、中央部分の欠陥画素の欠陥レベルが、周辺部分の欠陥画素の欠陥レベルよりも、若干、低いような場合、周辺部分の欠陥画素が優先されて記憶回路に記憶されることになる。しかしながら、１つの画面を構成する各画素の画面上に於ける重要度を考慮すると、レベル的には、中央部分の画素の欠陥レベルが低い場合でも、そのレベル差によっては、中央部分の欠陥画素を優先的に補正する方が、画面全体の画質向上の点で効果的であると考えられる。
【０００８】
本発明は、上記の事情に鑑みて為されたものであり、より重要な部分、例えば、画面中央部分の欠陥画素を優先的に補正する構成とした、固体撮像素子の欠陥画素検出・補正装置を提供するものである。
【０００９】
【課題を解決するための手段】
本発明に係る固体撮像素子の欠陥画素検出・補正装置は、固体撮像素子の欠陥画素を検出する検出手段と、上記検出手段によって検出された欠陥画素の画素位置に応じて選択された所定の重み付け係数を、該欠陥画素の欠陥レベルを示す欠陥レベル情報に乗算することにより、補正欠陥レベル情報を算出する重み付け手段と、上記検出手段によって検出された欠陥画素の画素位置を示す欠陥画素位置情報と、該欠陥画素の上記重み付け手段によって算出された補正欠陥レベル情報との組をｎ組（ｎは自然数）記憶する記憶手段と、上記検出手段によって欠陥画素が検出されたときに、上記記憶手段に記憶されている欠陥画素位置情報と補正欠陥レベル情報との組の数がｎ未満であるときは、該検出された欠陥画素の画素位置を示す欠陥画素位置情報と該欠陥画素の補正欠陥レベル情報とを上記記憶手段に記憶させ、上記検出手段によって欠陥画素が検出されたときに、上記記憶手段に記憶されている欠陥画素位置情報と補正欠陥レベル情報との組の数がｎであるときは、該検出された欠陥画素の補正欠陥レベル情報と、上記記憶手段に記憶されている補正欠陥レベル情報とを比較し、既に記憶されているｎ個の欠陥レベル情報の内の最小の補正欠陥レベル情報が、新たに検出された欠陥画素の補正欠陥レベル情報より大であるときは、上記記憶手段の内容の更新は行わず、既に記憶されている最小の補正欠陥レベル情報が、新たに検出された欠陥画素の補正欠陥レベル情報より小であるときは、該最小の補正欠陥レベル情報及び該情報と組を成す欠陥画素位置情報に代えて、新たに検出された欠陥画素の画素位置情報と補正欠陥レベル情報の組を上記記憶手段に記憶させる制御手段と、上記記憶手段に記憶された欠陥画素位置情報および補正欠陥レベル情報に基づき、固体撮像素子の出力に対して、欠陥補正を行う補正手段と、を備えることを特徴とするものである。
【００１０】
また、請求項２に係る本発明の固体撮像素子の欠陥画素検出・補正装置は、上記請求項１に係る固体撮像素子の欠陥画素検出・補正装置に於いて、画面が複数の領域に分割されて成り、該複数の領域の各領域毎に上記重み付け係数が設定されて成ることを特徴とするものである。
【００１１】
更に、請求項３に係る本発明の固体撮像素子の欠陥画素検出・補正装置は、上記請求項１または２に係る固体撮像素子の欠陥画素検出・補正装置に於いて、画面の中央部分の画素ほど、上記重み付け係数が大きく、画面の周辺部分の画素ほど、上記重み付け係数が小さくなるように、上記重み付け係数が設定されて成ることを特徴とするものである。
【００１２】
また、請求項４に係る本発明の固体撮像素子の欠陥画素検出・補正装置は、上記複数の領域の各領域と、該各領域に対して定められている上記各重み付け係数とを、それぞれ対応付けて記憶する補助記憶手段と、欠陥画素の画素位置を示す上記画素位置情報を検出するアドレス計数手段と、該アドレス計数手段によって検出される画素位置に基づいて、欠陥画素が何れの領域に属しているかを検出して、対応する重み付け係数を選択する重み付け係数選択手段とを設けて成ることを特徴とするものである。
【００１３】
かかる本発明の固体撮像素子の欠陥画素検出・補正装置によれば、例えば、画面の中央部分の画素ほど重み付けを大きくして、欠陥レベル的には小さい場合でも優先的に補正する構成としているため、より効果的な欠陥補正が可能となるものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
図１は、本発明の一実施形態である欠陥画素検出・補正装置のブロック構成図である。
【００１６】
図に於いて、従来（図３）と同一の構成要素には、同一符号を付している。すなわち、欠陥検出回路１、欠陥レベル比較回路３、記憶回路４、欠陥補正回路５、Ｖ（垂直方向）アドレスカウンタ６、Ｈ（水平方向）アドレスカウンタ７、及びアドレス書き込み制御回路８については、従来と同様の構成となっている。本発明に於ける特徴は、重み付け回路２と、補助記憶装置９を設けている点にある。
【００１７】
本実施形態に於いては、図２の重み付けテーブル例に示すように、表示画面を含むＣＣＤ有効エリアを、４個の領域に分割し（表示画面内は３個の領域に分割されている）、各領域毎に、重み付け係数を、図に示すように設定している。すなわち、表示画面中の中央部分の領域は、重み付け係数を２．０に、同周辺部分の領域は、重み付け係数を１．０に、更に、その中間の領域は、重み付け係数を１．５に設定している。また、表示画面外の無効領域は、重み付け係数を０に設定している。これら各領域と、各重み付け係数との対応関係が、図１に示す補助記憶装置９に記憶されているものである。
【００１８】
具体的な例として、ＮＴＳＣ方式の４１万画素ＣＣＤを用いた場合の重み付けテーブル例を図５に示す。図５に示す各領域と各重み付け係数との対応関係が、図１に示す補助記憶装置９に記憶されているものであるが、具体的には、垂直方向に１１分割され、また、水平方向に１１分割されて形成されている、計１２１個の各小領域毎に、該小領域が垂直、水平方向の何番目に位置しているかを示す数値（それぞれ、０〜１０）と、該小領域に対して設定されている重み付け係数（２．０、１．５、１．０、または０）とが、対応付けられて、補助記憶装置９に記憶されているものである。
【００１９】
従来の回路に於いては、欠陥検出回路１よりの出力である欠陥レベルが、直接、記憶回路４に記憶されている欠陥レベルと、欠陥レベル比較回路３で比較される構成となっていたが、本発明に於いては、まず、検出された欠陥画素が、図５に示す５つの領域のどの領域に属しているかによって、所定の重み付け係数が選択され、欠陥検出回路１よりの出力である欠陥レベルに、選択された重み付け係数が乗算されて、補正欠陥レベルが算出される。そして、その後、この補正欠陥レベルと、記憶回路４に記憶されている欠陥レベルとが比較される構成となっている。図１に示す重み付け回路２は、上記重み付け係数の選択及び乗算を実行する回路である。
【００２０】
図５の重み付けテーブル例を用いた場合の重み付け回路２の内部ブロック構成図を、図４に示す。図に於いて、１０は、Ｖアドレスカウンタ６よりのＶカウント値に基づき、欠陥画素が垂直方向で何番目の小領域に属しているかを示す上記０〜１０の数値を出力するテーブル変換回路であり、１１は、同様に、Ｈアドレスカウンタ７よりのＨカウント値に基づき、欠陥画素が水平方向で何番目の小領域に属しているかを示す上記０〜１０の数値を出力するテーブル変換回路である。重み付け回路２は、この２つのテーブル変換回路よりの出力データが記憶されている補助記憶装置９の領域を検索し、該検索領域に記憶されている重み付け係数を読み出す。これにより、欠陥画素が属する領域に対して設定されている重み付け係数が、補助記憶装置９より読み出される。この重み付け係数は乗算回路１２に入力され、欠陥検出回路１よりの欠陥レベルとの乗算が実行されて、補正欠陥レベルが算出される。該補正欠陥レベルは、欠陥レベル比較回路３に入力され、その時点で記憶回路４に記憶されている欠陥レベル（例えば、欠陥レベルの大きい順に１０個以内の欠陥レベル及び欠陥アドレスが記憶されている）と、欠陥レベル比較回路３で比較される。このとき、記憶回路４に記憶されている欠陥レベルの方が大きい場合は、記憶回路４の内容の更新は行われない。すなわち、記憶回路４への、新たな欠陥アドレス及び欠陥レベルの書き込みは行われない。したがって、記憶回路４に既に記憶されていた、欠陥アドレス及び欠陥レベルが、そのまま欠陥補正回路５に入力され、該欠陥補正回路５にて、欠陥画素を補正するための処理が実行される。なお、記憶回路４に記憶されている欠陥アドレス及び欠陥レベルの個数が、記憶回路４の記憶容量未満の個数であるときは、欠陥レベル比較回路３による比較は、特に行われず、新たに検出された欠陥画素のアドレス及び欠陥レベルが記憶回路４に書き込まれる。
【００２１】
一方、記憶回路４に記憶されている欠陥レベルの方が小さく、新たに検出された欠陥画素の補正欠陥レベルの方が大きい場合は、記憶回路４に記憶されている最小欠陥レベルと、それに対応する欠陥アドレスを消去し、それらに代えて、新たに検出された欠陥画素のアドレスと、補正欠陥レベルとを、記憶回路４に記憶させる処理が実行される。すなわち、欠陥レベル比較回路３よりの出力に基づき、そのとき、Ｖ（垂直方向）アドレスカウンタ６及びＨ（水平方向）アドレスカウンタ７に記憶されている、欠陥アドレスが、アドレス書き込み制御回路８を介して、記憶回路４に書き込まれると共に、新たに検出された欠陥画素の補正欠陥レベルが記憶回路４に書き込まれる。
【００２２】
かかる構成により、記憶回路４には、画素位置を考慮して補正が施された補正欠陥レベルで比較して、レベル的に大きい欠陥を有する欠陥画素のアドレスと、その欠陥レベルが、例えば、最大１０個を限度として記憶されることになる。これにより、画素位置と欠陥レベルの双方を考慮した補正欠陥レベルの大きい欠陥画素の補正が優先して行われることになるものである。
【００２３】
なお、図１の実施形態に於いては、Ｖアドレスカウンタ６とＨアドレスカウンタ７の２つの独立のアドレスカウンタに分離された構成のアドレスカウンタを用いる構成としているが、図６に示すように、単一の１画面アドレスカウンタ（Ｈ，Ｖアドレスカウンタ）１３を用いる構成としてもよいものである。
【００２４】
また、各領域と各重み付け係数とを対応付けて、補助記憶装置９に記憶させる方法は、上記実施形態の方法に限定されるものではなく、任意の方法を採ることができるものであることは言うまでもない。
【００２５】
更に、上記実施形態に於いては、画面の中央部ほど、重み付け係数を大きくし、周辺部ほど、重み付け係数を小さくする構成として、画面中央部の欠陥画素を重点的に補正する構成としているが、必要に応じて、補助記憶装置の内容を任意に設定することにより、任意の領域を重点的に補正する構成とすることが可能であることは言うまでもない。。
【００２６】
【発明の効果】
以上、詳細に説明したように、本発明の固体撮像素子の欠陥画素検出・補正装置によれば、欠陥画素の欠陥レベルだけではなく、欠陥画素の画素位置も加味して、より重要な部分の欠陥画素の補正を優先的に実行させることが可能となるものであり、より効果的な欠陥補正が可能となる、極めて有用な、固体撮像素子の欠陥画素検出・補正装置を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の一実施形態である欠陥画素検出・補正装置のブロック構成図である。
【図２】重み付けテーブル例を示す図である。
【図３】従来の欠陥画素検出・補正装置のブロック構成図である。
【図４】重み付け回路の内部ブロック構成図である。
【図５】ＮＴＳＣ方式の４１万画素ＣＣＤを用いたときの重み付けテーブル例を示す図である。
【図６】本発明の他の実施形態である欠陥画素検出・補正装置のブロック構成図である。
【符号の説明】
１欠陥検出回路
２重み付け回路
３欠陥レベル比較回路
４記憶回路
５欠陥補正回路
６Ｖアドレスカウンタ
７Ｈアドレスカウンタ
８アドレス書き込み制御回路
９補助記憶装置
１０、１１テーブル変換回路
１２乗算回路
１３Ｈ，Ｖアドレスカウンタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an apparatus for detecting and correcting defective pixels of a solid-state image sensor such as a CCD type solid-state image sensor, and more particularly, to a defect of a solid-state image sensor that automatically detects and corrects a pixel defect occurring with time. The present invention relates to a pixel detection / correction device.
[0002]
[Prior art]
In a CCD solid-state imaging device or the like formed on a semiconductor substrate, a defective pixel is generated due to a local crystal defect or the like of the substrate, and the sensitivity is partially changed. It is known that image quality degradation due to uniformity occurs. In order to solve such a problem, it has been a general practice to perform defective pixel correction by storing address data of a defective pixel in a ROM or the like at the time of product shipment and replacing the defective pixel with an imaging output signal of an adjacent normal pixel. Is being done. However, a so-called “pixel defect with time” that occurs after the product is shipped has not been dealt with much.
[0003]
Therefore, in recent years, a video camera or the like has proposed a defective pixel automatic detection / correction circuit for detecting and correcting such a pixel defect. An example is described below with reference to FIG.
[0004]
The defect level of the defective pixel detected by the defect detection circuit 1 after scanning one screen (the degree of “shift” from the imaging output signal of the normal pixel) is determined by the defect level stored in the storage circuit 4 at that time. (For example, up to 10 defect levels and defect addresses are stored in ascending order of defect level) and are compared by the defect level comparison circuit 3. At this time, if the defect level stored in the storage circuit 4 is higher, the content of the storage circuit 4 is not updated. That is, writing of a new defect address and a new defect level to the storage circuit 4 is not performed. Therefore, the defect address and the defect level already stored in the storage circuit 4 are directly input to the defect correction circuit 5, and the defect correction circuit 5 executes a process for correcting the defective pixel. On the other hand, if the defect level stored in the storage circuit 4 is lower, the minimum defect level stored in the storage circuit 4 and the corresponding defect address are erased, and a new detected defect level is replaced. The process of storing the address of the defective pixel and the defect level in the storage circuit 4 is executed. That is, based on the output from the defect level comparison circuit 3, the defect addresses stored in the V (vertical direction) address counter 6 and the H (horizontal direction) address counter 7 at that time are transmitted via the address write control circuit 8. , And the defect level of the newly detected defective pixel is written to the storage circuit 4.
[0005]
With such a configuration, the address of a defective pixel having a defect having a large level and the defect level of the defective pixel having a maximum level of 10 are always stored in the storage circuit 4. The correction is performed with priority.
[0006]
[Problems to be solved by the invention]
However, the conventional defect detection / correction circuit has the following problems.
[0007]
That is, in the above-described conventional configuration, the position of the defective pixel is not considered at all, and only the defect level is considered, and the defective pixel to be stored is determined. Therefore, for example, in the case where defective pixels occur in the central portion and the peripheral portion of the screen, and the defect level of the defective pixel in the central portion is slightly lower than the defect level of the defective pixel in the peripheral portion. , The defective pixel in the peripheral portion is preferentially stored in the storage circuit. However, considering the importance of each pixel constituting one screen on the screen, even if the defect level of the pixel in the central portion is low, depending on the level difference, the defective pixel in the central portion Is considered to be more effective in improving the image quality of the entire screen.
[0008]
The present invention has been made in view of the above circumstances, and has a configuration in which a defective pixel in a more important portion, for example, a central portion of a screen is preferentially corrected, and a defective pixel detection / correction device for a solid-state imaging device. Is provided.
[0009]
[Means for Solving the Problems]
An apparatus for detecting and correcting a defective pixel of a solid-state imaging device according to the present invention includes a detecting unit for detecting a defective pixel of the solid-state imaging device, and a predetermined weighting selected according to a pixel position of the defective pixel detected by the detecting unit. the coefficients by multiplying the defect level information indicating the defect level of the defective pixel, the weighting means for calculating a correction defect level information, and the defective pixel position information indicating the pixel position of the defective pixel detected by said detecting means , a set of the correction defect level information calculated by said weighting means of said defective pixel storage means for n sets (n is a natural number) memory, when the defective pixel is detected by the detection means, in the storage means when the number of sets of defective pixel position information stored and the correction defect level information is less than n, the defective pixel position indicating the pixel position of the defective pixel issued該検A correction defect level information of the information and the defective pixel is stored in the storage means, when the defective pixel is detected by the detecting means, the defective pixel position information stored in the storage means and correcting the defect level information When the number of sets of n is n, the corrected defect level information of the detected defective pixel is compared with the corrected defect level information stored in the storage means, and the n defective defects already stored are compared. minimum correction defect level information of the level information, when it is larger than the correction defect level information of the newly detected defective pixel, the update of the contents of the storage means is not performed, the minimum already stored correction defect level information, when it is smaller than the correction defect level information of the newly detected defective pixel, instead of the outermost small correction defect level information and a defective pixel position information forming the information and set, new And control means for the set of pixel position information of the issued defective pixel correction defect level information stored in the storage means, based on the defective pixel position information stored in the storage means and correcting the defect level information, the solid-state imaging device the output, is characterized in that and a correcting means for performing defect correction.
[0010]
According to a second aspect of the present invention, there is provided the solid-state image sensor defective pixel detection / correction apparatus according to the first aspect, wherein the screen is divided into a plurality of regions. And the weighting coefficient is set for each of the plurality of regions.
[0011]
Further, according to the third aspect of the present invention, there is provided the defective pixel detection / correction device for a solid-state imaging device according to the first or second aspect. The weighting factor is set so that the weighting factor becomes larger as the pixel becomes closer to the periphery of the screen.
[0012]
According to a fourth aspect of the present invention, there is provided the solid-state image sensor defective pixel detection / correction device according to the present invention, wherein each of the plurality of regions corresponds to each of the weighting coefficients defined for each of the regions. Auxiliary storage means for adding and storing , address counting means for detecting the pixel position information indicating the pixel position of the defective pixel , and a region to which the defective pixel belongs based on the pixel position detected by the address counting means. And a weighting coefficient selecting means for selecting a corresponding weighting coefficient.
[0013]
According to the device for detecting and correcting a defective pixel of a solid-state imaging device according to the present invention, for example, the pixel in the central portion of the screen is weighted higher, and correction is preferentially performed even when the defect level is smaller. This enables more effective defect correction.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0015]
FIG. 1 is a block diagram of a defective pixel detection / correction apparatus according to an embodiment of the present invention.
[0016]
In the figure, the same components as those of the related art (FIG. 3) are denoted by the same reference numerals. That is, the defect detection circuit 1, the defect level comparison circuit 3, the storage circuit 4, the defect correction circuit 5, the V (vertical) address counter 6, the H (horizontal) address counter 7, and the address write control circuit 8 are conventional. It has the same configuration as. The feature of the present invention resides in that the weighting circuit 2 and the auxiliary storage device 9 are provided.
[0017]
In the present embodiment, as shown in the example of the weighting table in FIG. 2, the CCD effective area including the display screen is divided into four areas (the display screen is divided into three areas). The weighting coefficient is set for each region as shown in FIG. That is, the weighting coefficient is set to 2.0 for the central area in the display screen, the weighting coefficient is set to 1.0 for the peripheral area, and the weighting coefficient is set to 1.5 for the intermediate area. You have set. The weighting coefficient is set to 0 for an invalid area outside the display screen. The correspondence between each of these areas and each weighting coefficient is stored in the auxiliary storage device 9 shown in FIG.
[0018]
As a specific example, FIG. 5 shows an example of a weighting table in the case of using a 410,000 pixel CCD of the NTSC system. The correspondence between each area and each weighting coefficient shown in FIG. 5 is stored in the auxiliary storage device 9 shown in FIG. 1. Specifically, the area is divided into 11 sections in the vertical direction and For each of a total of 121 small areas formed by dividing into 11 areas, a numerical value (0 to 10 respectively) indicating the position of the small area in the vertical and horizontal directions, The weighting coefficient (2.0, 1.5, 1.0, or 0) set for the area is stored in the auxiliary storage device 9 in association with the weighting coefficient.
[0019]
In the conventional circuit, the defect level output from the defect detection circuit 1 is directly compared with the defect level stored in the storage circuit 4 by the defect level comparison circuit 3. In the present invention, first, a predetermined weighting coefficient is selected depending on which of the five areas shown in FIG. 5 the detected defective pixel belongs to, and the output is the output from the defect detection circuit 1. The defect level is multiplied by the selected weighting factor to calculate a corrected defect level. Then, the corrected defect level is compared with the defect level stored in the storage circuit 4. The weighting circuit 2 shown in FIG. 1 is a circuit for selecting and multiplying the above-mentioned weighting coefficients.
[0020]
FIG. 4 shows an internal block configuration diagram of the weighting circuit 2 when the example of the weighting table of FIG. 5 is used. In the figure, reference numeral 10 denotes a table conversion circuit for outputting the numerical values of 0 to 10 indicating the number of a small area in the vertical direction to which a defective pixel belongs based on the V count value from the V address counter 6. In the same manner, reference numeral 11 denotes a table conversion circuit which similarly outputs the numerical value of 0 to 10 indicating the number of the small area in the horizontal direction to which the defective pixel belongs based on the H count value from the H address counter 7. is there. The weighting circuit 2 searches the area of the auxiliary storage device 9 in which the output data from the two table conversion circuits is stored, and reads out the weighting coefficient stored in the search area. Thus, the weighting coefficient set for the area to which the defective pixel belongs is read from the auxiliary storage device 9. The weighting coefficient is input to the multiplying circuit 12 and is multiplied by the defect level from the defect detection circuit 1 to calculate a corrected defect level. The corrected defect level is input to the defect level comparison circuit 3, and the defect levels (for example, up to 10 defect levels and defect addresses in descending order of defect level) stored in the storage circuit 4 at that time are stored. ) Is compared with the defect level comparison circuit 3. At this time, if the defect level stored in the storage circuit 4 is higher, the content of the storage circuit 4 is not updated. That is, writing of a new defect address and a new defect level to the storage circuit 4 is not performed. Therefore, the defect address and the defect level already stored in the storage circuit 4 are directly input to the defect correction circuit 5, and the defect correction circuit 5 executes a process for correcting the defective pixel. When the number of defect addresses and defect levels stored in the storage circuit 4 is less than the storage capacity of the storage circuit 4, the comparison by the defect level comparison circuit 3 is not particularly performed and newly detected. The address of the defective pixel and the defect level are written to the storage circuit 4.
[0021]
On the other hand, when the defect level stored in the storage circuit 4 is lower and the correction defect level of the newly detected defective pixel is higher, the minimum defect level stored in the storage circuit 4 Then, a process of erasing the defective address to be performed and storing the address of the newly detected defective pixel and the corrected defect level in the storage circuit 4 is executed instead. That is, based on the output from the defect level comparison circuit 3, the defect address stored in the V (vertical direction) address counter 6 and the H (horizontal direction) address counter 7 at that time is transmitted through the address write control circuit 8. Then, while being written into the storage circuit 4, the correction defect level of the newly detected defective pixel is also written into the storage circuit 4.
[0022]
With this configuration, the memory circuit 4 compares the address of a defective pixel having a defect with a higher level and the defect level, for example, to the maximum, with the corrected defect level corrected in consideration of the pixel position. Up to ten items will be stored. As a result, the correction of a defective pixel having a large correction defect level in consideration of both the pixel position and the defect level is performed with priority.
[0023]
In the embodiment shown in FIG. 1, an address counter having a configuration separated into two independent address counters of a V address counter 6 and an H address counter 7 is used. However, as shown in FIG. A configuration using a single one-screen address counter (H, V address counter) 13 is also possible.
[0024]
Further, the method of associating each area with each weighting coefficient and storing it in the auxiliary storage device 9 is not limited to the method of the above-described embodiment, but may be any method. Needless to say.
[0025]
Further, in the above embodiment, the weighting coefficient is increased in the center of the screen, and the weighting coefficient is decreased in the peripheral area, so that the defective pixel in the center of the screen is mainly corrected. Needless to say, the content of the auxiliary storage device can be arbitrarily set as necessary, so that the correction can be made to focus on an arbitrary area. .
[0026]
【The invention's effect】
As described above in detail, according to the defective pixel detection / correction device of the solid-state imaging device of the present invention, not only the defect level of the defective pixel but also the pixel position of the defective pixel is taken into consideration, and a more important portion is considered. It is possible to perform defective pixel correction with priority, and it is possible to provide an extremely useful defective pixel detection / correction device for a solid-state imaging device that enables more effective defect correction. Things.
[Brief description of the drawings]
FIG. 1 is a block diagram of a defective pixel detection / correction apparatus according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating an example of a weighting table.
FIG. 3 is a block diagram of a conventional defective pixel detection / correction device.
FIG. 4 is an internal block configuration diagram of a weighting circuit.
FIG. 5 is a diagram illustrating an example of a weighting table when an NTSC type 410,000 pixel CCD is used.
FIG. 6 is a block diagram of a defective pixel detection / correction apparatus according to another embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Defect detection circuit 2 Weighting circuit 3 Defect level comparison circuit 4 Storage circuit 5 Defect correction circuit 6 V address counter 7 H address counter 8 Address writing control circuit 9 Auxiliary storage device 10, 11 Table conversion circuit 12 Multiplication circuit 13 H, V address counter

Claims

固体撮像素子の欠陥画素を検出する検出手段と、
上記検出手段によって検出された欠陥画素の画素位置に応じて選択された所定の重み付け係数を、該欠陥画素の欠陥レベルを示す欠陥レベル情報に乗算することにより、補正欠陥レベル情報を算出する重み付け手段と、
上記検出手段によって検出された欠陥画素の画素位置を示す欠陥画素位置情報と、該欠陥画素の上記重み付け手段によって算出された補正欠陥レベル情報との組をｎ組（ｎは自然数）記憶する記憶手段と、
上記検出手段によって欠陥画素が検出されたときに、上記記憶手段に記憶されている欠陥画素位置情報と補正欠陥レベル情報との組の数がｎ未満であるときは、該検出された欠陥画素の画素位置を示す欠陥画素位置情報と該欠陥画素の補正欠陥レベル情報とを上記記憶手段に記憶させ、上記検出手段によって欠陥画素が検出されたときに、上記記憶手段に記憶されている欠陥画素位置情報と補正欠陥レベル情報との組の数がｎであるときは、該検出された欠陥画素の補正欠陥レベル情報と、上記記憶手段に記憶されている補正欠陥レベル情報とを比較し、既に記憶されているｎ個の欠陥レベル情報の内の最小の補正欠陥レベル情報が、新たに検出された欠陥画素の補正欠陥レベル情報より大であるときは、上記記憶手段の内容の更新は行わず、既に記憶されている最小の補正欠陥レベル情報が、新たに検出された欠陥画素の補正欠陥レベル情報より小であるときは、該最小の補正欠陥レベル情報及び該情報と組を成す欠陥画素位置情報に代えて、新たに検出された欠陥画素の画素位置情報と補正欠陥レベル情報の組を上記記憶手段に記憶させる制御手段と、
上記記憶手段に記憶された欠陥画素位置情報および補正欠陥レベル情報に基づき、固体撮像素子の出力に対して、欠陥補正を行う補正手段と、
を備えることを特徴とする、固体撮像素子の欠陥画素検出・補正装置。Detecting means for detecting a defective pixel of the solid-state imaging device;
A predetermined weight coefficient selected according to the pixel position of the defective pixel detected by the detection means, by multiplying the defect level information indicating the defect level of the defective pixel, weighting means for calculating a correction defect level information When,
Storage means for storing n sets (n is a natural number) of sets of defective pixel position information indicating the pixel position of a defective pixel detected by the detecting means and correction defect level information calculated by the weighting means for the defective pixel When,
When the number of pairs of the defective pixel position information and the corrected defect level information stored in the storage unit is less than n when the defective pixel is detected by the detection unit, the detected defective pixel is Defective pixel position information indicating a pixel position and corrected defect level information of the defective pixel are stored in the storage unit, and when the detection unit detects the defective pixel, the defective pixel position stored in the storage unit is stored. When the number of pairs of the information and the corrected defect level information is n, the corrected defect level information of the detected defective pixel is compared with the corrected defect level information stored in the storage means, and is stored. minimum correction defect level information of the n defect level information being found when it is larger than the correction defect level information of the newly detected defective pixels, it does not update the contents of the storage means Minimum correction defect level information already stored is when it is smaller than the correction defect level information of the newly detected defective pixel, the defective pixel position information forming the outermost small correction defect level information and the information and set Control means for storing a set of pixel position information of a newly detected defective pixel and corrected defect level information in the storage means ,
On the basis of the defective pixel position information stored in the storage means and correcting the defect level information, the output of the solid-state imaging device, and correction means for performing defect correction,
An apparatus for detecting and correcting defective pixels of a solid-state imaging device, comprising:

画面が複数の領域に分割されて成り、該複数の領域の各領域毎に上記重み付け係数が設定されて成ることを特徴とする、請求項１に記載の、固体撮像素子の欠陥画素検出・補正装置。The defective pixel detection / correction of a solid-state imaging device according to claim 1, wherein the screen is divided into a plurality of regions, and the weighting coefficient is set for each of the plurality of regions. apparatus.

画面の中央部分の画素ほど、上記重み付け係数が大きく、画面の周辺部分の画素ほど、上記重み付け係数が小さくなるように、上記重み付け係数が設定されて成ることを特徴とする、請求項１または２に記載の、固体撮像素子の欠陥画素検出・補正装置。The weighting coefficient is set such that the weighting coefficient is larger for a pixel in a central portion of the screen, and the weighting coefficient is smaller for a pixel in a peripheral portion of the screen. 3. A device for detecting and correcting defective pixels of a solid-state imaging device according to claim 1.

上記複数の領域の各領域と、該各領域に対して定められている上記各重み付け係数とを、それぞれ対応付けて記憶する補助記憶手段と、欠陥画素の画素位置を示す上記画素位置情報を検出するアドレス計数手段と、該アドレス計数手段によって検出される画素位置に基づいて、欠陥画素が何れの領域に属しているかを検出して、対応する重み付け係数を選択する重み付け係数選択手段とを設けて成ることを特徴とする、請求項２に記載の、固体撮像素子の欠陥画素検出・補正装置。Auxiliary storage means for storing the respective areas of the plurality of areas and the respective weighting coefficients determined for the respective areas in association with each other, and detecting the pixel position information indicating the pixel position of the defective pixel address counting means for, based on the pixel position detected by the address counting means, and detects whether a defective pixel belongs to which area, provided the weighting factor selecting means for selecting a corresponding weighting factor 3. The device for detecting and correcting defective pixels of a solid-state imaging device according to claim 2, wherein