JP3567510B2 - 割込優先判定回路 - Google Patents
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Description
【産業上の利用分野】
本発明は、情報処理装置において、割込要求の優先レベル(優先順位)を判定し、選択した割込要求を示す符号化してなる割込ベクタを作成する割込優先判定回路に関する。
【0002】
【従来の技術】
従来、割込優先判定回路として、図30に、その要部を示すようなものが提案されている。
【0003】
図30中、INT1〜INT8はそれぞれ異なる割込要因から出力される割込要求信号であり、割込要因の有無を表示するものである。
【0004】
また、11〜18はそれぞれ割込要求信号INT1〜INT8に対応して設けられた優先レベル設定レジスタであり、対応する割込要求信号の割込要求の優先レベルを2ビットの値reg1、reg0で設定するものである。
【0005】
また、21〜28はそれぞれ割込要求信号INT1〜INT8に対応して設けられた割込要求選択回路である。
【0006】
これら割込要求選択回路21〜28は、割込要求選択許可信号L1、L0が許可する場合にのみ、対応する割込要求信号の割込要求を選択するように構成されている。
【0007】
また、割込要求選択回路21〜28において、SELは対応する割込要求信号の割込要求を選択したか否かを表示する割込要求選択信号、SET1、SET0は割込要求選択許可信号L1、L0を作成するための割込要求選択許可信号作成信号である。
【0008】
また、3は割込要求選択回路21〜28から出力される割込要求選択許可信号作成信号SET1をNOR処理して、割込要求選択許可信号L1を作成するNOR回路である。
【0009】
また、4は割込要求選択回路21〜28から出力される割込要求選択許可信号作成信号SET0をNOR処理して、割込要求選択許可信号L0を作成するNOR回路である。
【0010】
また、5は割込要求選択回路21〜28から出力される割込要求選択信号SELをエンコードし、最終的に選択する割込要求を示す割込ベクタVEC2〜VEC0を作成するエンコード回路である。
【0011】
この割込優先判定回路においては、割込要求信号INT1〜INT8のうち、1個の割込要求信号が割込要求をしている場合には、この割込要求をしている割込要求信号が入力される割込要求選択回路において、この割込要求が選択され、エンコード回路5において、この割込要求を示す割込ベクタVEC2〜VEC0が作成される。
【0012】
これに対して、2個以上の割込要求信号が割込要求をしている場合、これら割込要求をしている割込要求信号が入力される割込要求選択回路において、優先レベルの最も高い割込要求が選択され、割込要求選択許可信号L1、L0によって、優先レベルの低い割込要求は非選択とされる。
【0013】
この場合において、選択された割込要求が1個の場合には、エンコード回路5において、この割込要求を示す割込ベクタVEC2〜VEC0が作成され、選択された割込要求が2個以上の場合には、エンコード回路5において、番号の小さい割込要求信号の割込要求が選択され、この割込要求を示す割込ベクタVEC2〜VEC0が作成される。
【0014】
【発明が解決しようとする課題】
この割込優先判定回路においては、割込要求選択回路21〜28から出力される割込要求選択許可信号作成信号SET1、SET0をそれぞれNOR回路3、4によりNOR処理することにより、割込要求選択許可信号L1、L0を作成するように構成されている。
【0015】
ここに、NOR回路3、4は、それぞれ、割込要求信号INT1〜INT8の数と同数の入力数を必要とし、この例では、8入力とされているが、このようなNOR回路3、4は、多段論理構成とする必要がある。
【0016】
しかし、NOR回路3、4を多段論理構成とする場合には、割込要求選択許可信号L1、L0を作成するための時間が増加し、割込ベクタVEC2〜VEC0が作成されるまでの遅延時間が増加してしまう。
【0017】
このため、情報処理装置の動作速度を現在以上に高めようとすると、この割込ベクタ作成時間が基本マシンサイクルを越えてしまい、割込ベクタ作成時間として複数マシンサイクルが必要となり、結局、情報処理装置の高速化を図ることができないという問題点があった。
【0018】
また、割込要求信号INT1〜INT8の数が増加すると、NOR回路3、4の入力数も割込要求信号の数に対応させて増加する必要があり、更に段数の多い論理構成とする必要がある。
【0019】
この場合においても、割込ベクタ作成時間が増加してしまい、たとえ、情報処理装置の動作速度を現在以上に高めなくとも、割込ベクタ作成時間が基本マシンサイクルを越えてしまい、割込ベクタ作成時間として複数マシンサイクルが必要となり、情報処理装置の高速化を図ることができないという問題点があった。
【0020】
本発明は、かかる点に鑑み、割込ベクタ作成時間を短縮し、情報処理装置の高速化を図ることができるようにした割込優先判定回路を提供することを目的とする。
【0021】
【課題を解決するための手段】
本発明は、割込要求の有無を示す複数の割込要求信号を入力し、割込要求の優先レベルを判定して優先レベルの高い割込要求を選択し、該選択した割込要求を示す符号化してなる割込ベクタを出力する割込優先判定回路において、前記割込ベクタの全ビットの値を決定する割込ベクタ全ビット決定回路を最終段としてツリー状に接続された複数の割込ベクタ一部ビット決定回路を有し、第1段目の複数の割込ベクタ一部ビット決定回路は、前記複数の割込要求信号の一部複数の割込要求信号ごとに、割込要求の優先レベルを判定して優先レベルの高い割込要求を選択し、該選択した割込要求が最終的に選択された場合に出力させるべき割込ベクタの一部ビットを決定するものであるというものである。
【0022】
【作用】
本発明においては、前記割込ベクタの全ビットの値を決定する割込ベクタ全ビット決定回路を最終段としてツリー状に接続された複数の割込ベクタ一部ビット決定回路を有し、第1段目の複数の割込ベクタ一部ビット決定回路は、前記複数の割込要求信号の一部複数の割込要求信号ごとに、割込要求の優先レベルを判定して優先レベルの高い割込要求を選択し、該選択した割込要求が最終的に選択された場合に出力させるべき割込ベクタの一部ビットを決定するものであるとしている。
【0023】
この結果、割込ベクタを作成する場合に必要とされる入力数よりも少ない入力数の論理回路(たとえば、NOR回路)からなる割込要求選択許可信号作成回路により割込要求選択許可信号を作成することができ、割込ベクタ作成時間を短縮することができる。
【0024】
【実施例】
以下、図1〜図29を参照して、本発明の一実施例について、8個の割込要求信号が入力される割込優先判定回路を例にして説明する。
【0025】
図1は本発明の一実施例の要部を示す回路図であり、図1中、INT1〜INT8はそれぞれ異なる割込要因から出力される割込要求信号であり、割込要求の有無を表示するものである。
【0026】
これら割込要求信号INT1〜INT8は、それぞれ、割込要求を行わない場合には論理「0」(以下、単に「0」という)とされ、割込要求を行う場合には論理「1」(以下、単に「1」という)とされる。
【0027】
また、VEC2〜VEC0は、本実施例において最終的に選択された割込要求を示す割込ベクタであり、本実施例において最終的に選択された割込要求と、出力される割込ベクタVEC2〜VEC0との関係は、表1に示すようにされている。
【0028】
【表1】
【0029】
また、10は割込要求信号INT1、INT2のいずれかの割込要求を選択し、この選択した割込要求が最終的に選択された場合に出力される割込ベクタVEC2〜VEC0の下位ビットVEC0を決定する割込ベクタ下位ビット決定回路である。
【0030】
また、11は割込要求信号INT3、INT4のいずれかの割込要求を選択し、この選択した割込要求が最終的に選択された場合に出力される割込ベクタVEC2〜VEC0の下位ビットVEC0を決定する割込ベクタ下位ビット決定回路である。
【0031】
また、12は割込要求信号INT5、INT6のいずれかの割込要求を選択し、この選択した割込要求が最終的に選択された場合に出力される割込ベクタVEC2〜VEC0の下位ビットVEC0を決定する割込ベクタ下位ビット決定回路である。
【0032】
また、13は割込要求信号INT7、INT8のいずれかの割込要求を選択し、この選択した割込要求が最終的に選択された場合に出力される割込ベクタVEC2〜VEC0の下位ビットVEC0を決定する割込ベクタ下位ビット決定回路である。
【0033】
また、14は割込ベクタ下位ビット決定回路10、11のおいて選択された割込要求のいずれかを選択し、即ち、割込要求信号INT1〜INT4のいずれかの割込要求を選択し、この選択した割込要求が最終的に選択された場合に出力される割込ベクタVEC2〜VEC0の中位・下位ビットVEC1、VEC0を決定する割込ベクタ中位・下位ビット決定回路である。
【0034】
また、15は割込ベクタ下位ビット決定回路12、13のおいて選択された割込要求のいずれかを選択し、即ち、割込要求信号INT5〜INT8のいずれかの割込要求を選択し、この選択した割込要求が最終的に選択された場合に出力される割込ベクタVEC2〜VEC0の中位・下位ビットVEC1、VEC0を決定する割込ベクタ中位・下位ビット決定回路である。
【0035】
また、16は割込ベクタ中位・下位ビット決定回路14、15において選択された割込要求のいずれかを選択し、即ち、割込要求信号INT1〜INT8のいずれかの割込要求を選択し、割込ベクタVEC2〜VEC0の全ビットVEC2〜VEC0を決定する割込ベクタ全ビット決定回路である。
【0036】
また、割込ベクタ下位ビット決定回路10において、17は割込要求信号INT1の割込要求の優先レベルを設定する2ビット構成の優先レベル設定レジスタ、18は割込要求信号INT2の割込要求の優先レベルを設定する2ビット構成の優先レベル設定レジスタであり、reg1、reg0は設定される優先レベル値である。
【0037】
ここに、割込ベクタ下位ビット決定回路10〜13は、同一の回路構成とされており、割込ベクタ下位ビット決定回路11〜13においても、割込ベクタ下位ビット決定回路10が設ける優先レベル設定レジスタ17、18と同様の優先レベル設定レジスタが設けられている。
【0038】
ここに、本実施例においては、優先レベル値reg1、reg0と、割込要求信号INTi(i=1〜8)の優先レベルとの関係は、表2に示すようにされている。
【0039】
【表2】
【0040】
また、19は割込ベクタ下位ビット決定回路10の内部で作成される割込要求選択許可信号L1、L0が許可する場合にのみ、割込要求信号INT1の割込要求を選択する割込要求選択回路である。
【0041】
また、20は割込ベクタ下位ビット決定回路10の内部で作成される割込要求選択許可信号L1、L0が許可する場合にのみ、割込要求信号INT2の割込要求を選択する割込要求選択回路である。
【0042】
これら割込要求選択回路19、20において、SELは対応する割込要求信号の割込要求を選択したか否かを表示する割込要求選択信号であり、対応する割込要求信号が選択された場合には「1」、対応した割込要求信号が非選択とされた場合には「0」とされる。
【0043】
例えば、割込要求信号INT1の割込要求が選択、割込要求信号INT2の割込要求が非選択とされた場合には、割込要求選択回路19から出力される割込要求選択信号SEL=「1」、割込要求選択回路20から出力される割込要求選択信号SEL=「0」とされる。
【0044】
これに対して、割込要求信号INT1の割込要求が非選択、割込要求信号INT2の割込要求が選択とされた場合には、割込要求選択回路19から出力される割込要求選択信号SEL=「0」、割込要求選択回路20から出力される割込要求選択信号SEL=「1」とされる。
【0045】
また、SET1、SET0は割込要求選択許可信号L1、L0を作成するための割込要求選択許可信号作成信号である。
【0046】
また、21は割込要求選択回路19、20から出力される割込要求選択許可信号作成信号SET1をNOR処理して、割込要求選択許可信号L1を作成するNOR回路である。
【0047】
また、22は割込要求選択回路19、20から出力される割込要求選択許可信号作成信号SET0をNOR処理して、割込要求選択許可信号L0を作成するNOR回路である。
【0048】
また、23は割込要求選択回路19から出力される割込要求選択信号SELを反転し、割込要求信号INT1、INT2のいずれかの割込要求が選択された場合に、この選択した割込要求が最終的に選択された場合に出力される割込ベクタVEC2〜VEC0の下位ビットVEC0をエンコードするインバータである。
【0049】
ここに、図2は、割込ベクタ下位ビット決定回路10をより詳しく示す回路図である。
【0050】
図2中、割込要求選択回路19において、25は割込要求信号INT1を反転するインバータである。
【0051】
また、26は優先レベル設定レジスタ17に設定された上位ビットの優先レベル値reg1と、インバータ25の出力とをNOR処理して、割込要求選択許可信号作成信号SET1を出力するNOR回路である。
【0052】
また、27はNOR回路26から出力される割込要求選択許可信号作成信号SET1と、割込要求選択許可信号L1とをNOR処理するNOR回路である。
【0053】
また、28は優先レベル設定レジスタ17に設定された下位ビットの優先レベル値reg0と、NOR回路27の出力と、インバータ25の出力とをNOR処理して、割込要求選択許可信号作成信号SET0を出力するNOR回路である。
【0054】
また、29はNOR回路28から出力される割込要求選択許可信号作成信号SET0と、割込要求選択許可信号L0とをOR処理するOR回路、30はNOR回路27の出力を反転するインバータである。
【0055】
また、31はOR回路29の出力と、インバータ30の出力と、割込要求信号INT1とをNAND処理するNAND回路、32はNAND回路31の出力を反転して割込要求選択信号SELを出力するインバータである。
【0056】
また、割込要求選択回路20において、33は割込要求信号INT2を反転するインバータである。
【0057】
また、34は優先レベル設定レジスタ18に設定された上位ビットの優先レベル値reg1と、インバータ33の出力とをNOR処理して、割込要求選択許可信号作成信号SET1を出力するNOR回路である。
【0058】
また、35はNOR回路34から出力される割込要求選択許可信号作成信号SET1と、割込要求選択許可信号L1とをNOR処理するNOR回路である。
【0059】
また、36は優先レベル設定レジスタ18に設定された下位ビットの優先レベル値reg0と、NOR回路35の出力と、インバータ33の出力とをNOR処理して、割込要求選択許可信号作成信号SET0を出力するNOR回路である。
【0060】
また、37はNOR回路36から出力される割込要求選択許可信号作成信号SET0と、割込要求選択許可信号L0とをOR処理するOR回路、38はNOR回路35の出力を反転するインバータである。
【0061】
また、39はOR回路37の出力と、インバータ38の出力と、割込要求信号INT2とをNAND処理するNAND回路、40はNAND回路39の出力を反転して割込要求選択信号SELを出力するインバータである。
【0062】
ここに、たとえば、図3に示すように、優先レベル設定レジスタ17に設定された優先レベル値reg1=0、reg0=0(第1優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「0」とされた場合について説明する。
【0063】
この場合、割込要求選択回路19においては、インバータ25の出力=「0」、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「1」となる。
【0064】
この結果、NOR回路27の出力=「0」、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「1」、OR回路29の出力=「1」、インバータ30の出力=「1」となる。
【0065】
したがって、NAND回路31の出力=「0」、インバータ32の出力(割込要求選択信号SEL)=「1」、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「0」となる。
【0066】
なお、この場合、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「1」、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「1」となることから、NOR回路21の出力(割込要求選択許可信号L1)=「0」、NOR回路22の出力(割込要求選択許可信号L0)=「0」となる。
【0067】
次に、図4に示すように、優先レベル設定レジスタ17に設定された優先レベル値reg1=0、reg0=1(第2優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「0」とされた場合について説明する。
【0068】
この場合、割込要求選択回路19においては、インバータ25の出力=「0」、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「1」、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「0」、インバータ30の出力=「1」となる。
【0069】
この結果、OR回路29の出力は、割込要求選択許可信号L0の値と同一になるが、この場合、割込要求選択回路20では、インバータ33の出力=「1」、NOR回路36の出力(割込要求選択許可信号作成信号SET0)=「0」となるので、NOR回路22の出力(割込要求選択許可信号L0)=「1」、OR回路29の出力=「1」となる。
【0070】
したがって、NAND回路31の出力=「0」、インバータ32の出力(割込要求選択信号SEL)=「1」、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「0」となる。
【0071】
なお、この場合、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「1」となることから、NOR回路21の出力(割込要求選択許可信号L1)=「0」となる。
【0072】
次に、図5に示すように、優先レベル設定レジスタ17に設定された優先レベル値reg1=1、reg0=0(第3優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「0」とされた場合について説明する。
【0073】
この場合、割込要求選択回路19においては、インバータ25の出力=「0」、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「0」となる。
【0074】
この結果、NOR回路27の出力は、割込要求選択許可信号L1の値を反転した値となるが、割込要求選択回路20においては、インバータ33の出力=「1」、NOR回路34の出力(割込要求選択許可信号作成信号SET1)=「0」となるので、NOR回路21の出力(割込要求選択許可信号L1)=「1」、NOR回路27の出力=「0」となる。
【0075】
また、この結果、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「1」、インバータ30の出力=「1」、OR回路29の出力=「1」となる。
【0076】
したがって、NAND回路31の出力=「0」、インバータ32の出力(割込要求選択信号SEL)=「1」、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「0」となる。
【0077】
なお、この場合、NOR回路28の出力(割込要求選択許可信号作成信号SET1)=「1」となることから、NOR回路22の出力(割込要求選択許可信号L0)=「0」となる。
【0078】
次に、図6に示すように、優先レベル設定レジスタ17に設定された優先レベル値reg1=1、reg0=1(第4優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「0」とされた場合について説明する。
【0079】
この場合、割込要求選択回路19においては、インバータ25の出力=「0」、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「0」となる。
【0080】
この結果、NOR回路27の出力は、割込要求選択許可信号L1の値を反転した値となるが、割込要求選択回路20においては、インバータ33の出力=「1」、NOR回路34の出力(割込要求選択許可信号作成信号SET1)=「0」となるので、NOR回路21の出力(割込要求選択許可信号L1)=「1」となり、NOR回路27の出力=「0」となる。
【0081】
また、この場合、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「0」、インバータ30の出力=「1」となり、OR回路29の出力は、割込要求選択許可信号L0の値と同一になる。
【0082】
この場合、割込要求選択回路20においては、NOR回路36の出力(割込要求選択許可信号作成信号SET0)=「0」となるので、NOR回路22の出力(割込要求選択許可信号L0)=「1」となり、OR回路29の出力=「1」となる。
【0083】
したがって、NAND回路31の出力=「0」、インバータ32の出力(割込要求選択信号SEL)=「1」、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「0」となる。
【0084】
ここに、割込要求選択回路19、20は、同一の回路構成とされているので、割込要求信号INT1=「0」、INT2=「1」とされた場合については、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「1」となる。
【0085】
即ち、割込要求信号INT1、INT2のいずれかが割込要求を行う場合においては、優先レベル設定レジスタ17、18に設定された優先レベル値reg1、reg0と、割込要求信号INT1、INT2と、割込ベクタ下位ビット決定回路10の出力Y0と、割込要求選択許可信号L1、L0との関係は、表3に示すようになる。なお、表3において、Xは、「0」又は「1」を示す。
【0086】
【表3】
【0087】
次に、たとえば、図7に示すように、優先レベル設定レジスタ17、18に設定された優先レベル値reg1=0、reg0=0(第1優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合について説明する。
【0088】
この場合、割込要求選択回路19においては、インバータ25の出力=「0」、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「1」となる。
【0089】
この結果、NOR回路27の出力=「0」、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「1」、OR回路29の出力=「1」、インバータ30の出力=「1」となる。
【0090】
したがって、NAND回路31の出力=「0」、インバータ32の出力(割込要求選択信号SEL)=「1」、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「0」となる。
【0091】
なお、割込要求選択回路20においては、NOR回路34の出力(割込要求選択許可信号作成信号SET1)=「1」、NOR回路35の出力=「0」、NOR回路36の出力(割込要求選択許可信号作成信号SET0)=「1」となる。
【0092】
また、NOR回路21の出力(割込要求選択許可信号L1)=「0」、NOR回路22の出力(割込要求選択許可信号L0)=「0」となる。
【0093】
次に、図8に示すように、優先レベル設定レジスタ17、18に設定された優先レベル値reg1=0、reg0=1(第2優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合について説明する。
【0094】
この場合、割込要求選択回路19においては、インバータ25の出力=「0」、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「1」、NOR回路27の出力=「0」、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「0」、インバータ30の出力=「1」となる。
【0095】
この結果、OR回路29の出力は割込要求選択許可信号L0の値と同一になるが、この場合、割込要求選択回路20においては、NOR回路36の出力(割込要求選択許可信号作成信号SET0)=「0」となるので、NOR回路22の出力(割込要求選択許可信号L0)=「1」となり、OR回路29の出力=「1」となる。
【0096】
したがって、NAND回路31の出力=「0」、インバータ32の出力(割込要求選択信号SEL)=「1」、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「0」となる。
【0097】
なお、この場合、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「1」となることから、NOR回路21の出力(割込要求選択許可信号L1)=「0」となる。
【0098】
次に、図9に示すように、優先レベル設定レジスタ17、18に設定された優先レベル値reg1=1、reg0=0(第3優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合について説明する。
【0099】
この場合、割込要求選択回路19においては、インバータ25の出力=「0」、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「0」となる。
【0100】
この結果、NOR回路27の出力は、割込要求選択許可信号L1の値を反転した値となるが、割込要求選択回路20においては、NOR回路34の出力(割込要求選択許可信号作成信号SET1)=「0」となるので、NOR回路21の出力(割込要求選択許可信号L1)=「1」となり、NOR回路27の出力=「0」となる。
【0101】
また、この結果、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「1」、インバータ30の出力=「1」となる。
【0102】
したがって、NAND回路31の出力=「0」、インバータ32の出力(割込要求選択信号SEL)=「1」、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「0」となる。
【0103】
なお、この場合、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「1」となることから、NOR回路22の出力(割込要求選択許可信号L0)=「0」となる。
【0104】
次に、図10に示すように、優先レベル設定レジスタ17、18に設定された優先レベル値reg1=1、reg0=1(第4優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合について説明する。
【0105】
この場合、割込要求選択回路19においては、インバータ25の出力=「0」、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「0」となる。
【0106】
この結果、NOR回路27の出力は、割込要求選択許可信号L1の値を反転した値となるが、割込要求選択回路20においては、NOR回路34の出力(割込要求選択許可信号作成信号SET1)=「0」となるので、NOR回路21の出力(割込要求選択許可信号L1)=「1」となり、NOR回路27の出力=「0」となる。
【0107】
また、この場合、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「0」、インバータ30の出力=「1」となり、OR回路29の出力は、割込要求選択許可信号L0の値と同一になる。
【0108】
この場合、割込要求選択回路20では、NOR回路36の出力(割込要求選択許可信号作成信号SET0)=「0」となるので、NOR回路22の出力(割込要求選択許可信号L0)=「1」となり、OR回路29の出力=「1」となる。
【0109】
したがって、NAND回路31の出力=「0」、インバータ32の出力(割込要求選択信号SEL)=「1」、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「0」となる。
【0110】
即ち、優先レベル設定レジスタ17、18に設定された優先レベル値reg1、reg0が同一、かつ、割込要求信号INT1、INT2が割込要求を行う場合において、優先レベル設定レジスタ17、18に設定された優先レベル値reg1、reg0と、割込要求信号INT1、INT2と、割込ベクタ下位ビット決定回路10の出力Y0と、割込要求選択許可信号L1、L0との関係は、表4に示すようになる。
【0111】
【表4】
【0112】
次に、図示は省略するが、優先レベル設定レジスタ17に設定された優先レベル値reg1=0、reg0=0(第1優先レベル)、優先レベル設定レジスタ18に設定された優先レベル値reg1=0、reg0=1(第2優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合について説明する。
【0113】
ここに、優先レベル設定レジスタ17に設定された優先レベル値reg1=0、reg0=0(第1優先レベル)の場合において、割込要求信号INT1=「1」とされた場合には、図3に示すように、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「0」となる。
【0114】
したがって、優先レベル設定レジスタ17に設定された優先レベル値reg1=0、reg0=0(第1優先レベル)、優先レベル設定レジスタ18に設定された優先レベル値reg1=0、reg0=1(第2優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合においても、割込ベクタ下位ビット決定回路10の出力Y0=「0」となり、優先レベルが高い割込要求信号INT1の割込要求が選択されることになる。
【0115】
同様に、優先レベル設定レジスタ17に設定された優先レベル値reg1=0、reg0=0(第1優先レベル)、優先レベル設定レジスタ18に設定された優先レベル値reg1=1、reg0=0(第3優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合においても、優先レベルが高い割込要求信号INT1の割込要求が選択される。
【0116】
また、同様に、優先レベル設定レジスタ17に設定された優先レベル値reg1=0、reg0=0(第1優先レベル)、優先レベル設定レジスタ18に設定された優先レベル値reg1=1、reg0=1(第4優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合においても、優先レベルが高い割込要求信号INT1の割込要求が選択される。
【0117】
また、割込要求選択回路19、20は同一の回路構成とされているので、優先レベル設定レジスタ18に設定された優先レベル値reg1=0、reg0=0(第1優先レベル)、優先レベル設定レジスタ17に設定された優先レベル値reg1=0、reg1=1(第2優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合には、優先レベルが高い割込要求信号INT2の割込要求が選択されることになる。
【0118】
同様に、優先レベル設定レジスタ18に設定された優先レベル値reg1=0、reg0=0(第1優先レベル)、優先レベル設定レジスタ17に設定された優先レベル値reg1=1、reg0=0(第3優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合には、優先レベルが高い割込要求信号INT2の割込要求が選択されることになる。
【0119】
また、同様に、優先レベル設定レジスタ18に設定された優先レベル値reg1=0、reg0=0(第1優先レベル)、優先レベル設定レジスタ17に設定された優先レベル値reg1=1、reg0=1(第4優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合には、優先レベルが高い割込要求信号INT2の割込要求が選択されることになる。
【0120】
即ち、優先レベル設定レジスタ17に設定された優先レベル=第1優先レベル、優先レベル設定レジスタ18に設定された優先レベル=第2優先レベル以下、又は、優先レベル設定レジスタ18に設定された優先レベル=第1優先レベル、優先レベル設定レジスタ17に設定された優先レベル=第2優先レベル以下の場合において、優先レベル設定レジスタ17、18に設定された優先レベル値reg1、reg0と、割込要求信号INT1、INT2と、割込ベクタ下位ビット決定回路10の出力Y0と、割込要求選択許可信号L1、L0との関係は、表5に示すようになる。
【0121】
【表5】
【0122】
次に、図11に示すように、優先レベル設定レジスタ17に設定された優先レベル値reg1=0、reg0=1(第2優先レベル)、優先レベル設定レジスタ18に設定された優先レベル値reg1=1、reg0=0(第3優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合について説明する。
【0123】
この場合、割込要求選択回路20においては、NOR回路34の出力=「0」となり、NOR回路35の出力は、割込要求選択許可信号L1の値を反転した値になる。
【0124】
ここに、割込要求選択回路19においては、インバータ25の出力=「0」、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「1」となり、NOR回路21の出力(割込要求選択許可信号L1)=「0」となる。
【0125】
この結果、割込要求選択回路20においては、NOR回路35の出力=「1」、NOR回路36の出力(割込要求選択信号許可信号SET0)=「0」となる。
【0126】
また、割込要求選択回路19においては、NOR回路27の出力=「0」、NOR回路28の出力(割込要求選択信号許可信号SET0)=「0」、インバータ30の出力=「1」となる。
【0127】
この結果、OR回路29の出力は、NOR回路22の出力(割込要求選択許可信号L0)の値と同一になるが、NOR回路28の出力(割込要求選択信号許可信号SET0)=「0」となることから、NOR回路22の出力(割込要求選択許可信号L0)=「1」となり、OR回路29の出力=「1」となる。
【0128】
したがって、NAND回路31の出力=「0」、インバータ32の出力(割込要求選択信号SEL)=「1」、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「0」となる。
【0129】
次に、図12に示すように、優先レベル設定レジスタ17に設定された優先レベル値reg1=0、reg0=1(第2優先レベル)、優先レベル設定レジスタ18に設定された優先レベル値reg1=1、reg0=1(第4優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合について説明する。
【0130】
この場合、割込要求選択回路19においては、インバータ25の出力=「0」、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「1」、NOR回路27の出力=「0」、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「0」、インバータ30の出力=「1」となる。
【0131】
この場合、OR回路29の出力は、割込要求選択許可信号L0の値と同一となるが、割込要求選択回路20においては、NOR回路36の出力(割込要求選択許可信号作成信号SET0)=「0」となるので、NOR回路22の出力(割込要求選択許可信号L0)=「1」となり、OR回路29の出力=「1」となる。
【0132】
したがって、NAND回路31の出力=「0」、インバータ32の出力(割込要求選択信号SEL)=「1」、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「0」となる。
【0133】
また、割込要求選択回路19、20は同一の回路構成とされているので、優先レベル設定レジスタ18に設定された優先レベル値reg1=0、reg0=1(第2優先レベル)、優先レベル設定レジスタ17に設定された優先レベル値reg1=1、reg0=0(第3優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合には、優先レベルが高い割込要求信号INT2の割込要求が選択されることになる。
【0134】
同様に、優先レベル設定レジスタ18に設定された優先レベル値reg1=0、reg0=1(第2優先レベル)、優先レベル設定レジスタ17に設定された優先レベル値reg1=1、reg0=1(第4優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合においても、優先レベルが高い割込要求信号INT2の割込要求が選択される。
【0135】
即ち、優先レベル設定レジスタ17に設定された優先レベル=第2優先レベル以下>優先レベル設定レジスタ18に設定された優先レベル、又は、優先レベル設定レジスタ17に設定された優先レベル<優先レベル設定レジスタ18に設定された優先レベル=第2優先レベル以下の場合において、優先レベル設定レジスタ17、18に設定された優先レベル値reg1、reg0と、割込要求信号INT1、INT2と、割込ベクタ下位ビット決定回路10の出力Y0と、割込要求選択許可信号L1、L0との関係は、表6に示すようになる。
【0136】
【表6】
【0137】
次に、図13に示すように、優先レベル設定レジスタ17に設定された優先レベル値reg1=1、reg0=0(第3優先レベル)、優先レベル設定レジスタ18に設定された優先レベル値reg1=1、reg0=1(第4優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合について説明する。
【0138】
この場合、割込要求選択回路19においては、インバータ25の出力=「0」、NOR回路26の出力(割込要求選択許可信号作成信号SET1)=「0」となり、NOR回路27の出力は、割込要求選択許可信号L1の値を反転した値となる。
【0139】
ここに、割込要求選択回路20においては、NOR回路34の出力(割込要求選択許可信号作成信号SET1)=「0」となるので、NOR回路21の出力(割込要求選択許可信号L1)=「1」となり、NOR回路27の出力=「0」となる。
【0140】
この結果、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「1」、インバータ30の出力=「1」となる。
【0141】
したがって、NAND回路31の出力=「0」、インバータ32の出力(割込要求選択信号SEL)=「1」、インバータ23の出力(割込ベクタ下位ビット決定回路10の出力Y0)=「0」となる。
【0142】
なお、この場合、NOR回路28の出力(割込要求選択許可信号作成信号SET0)=「1」となることから、NOR回路22の出力(割込要求選択許可信号L0)=「0」となる。
【0143】
また、割込要求選択回路19、20は同一の回路構成とされているので、優先レベル設定レジスタ18に設定された優先レベル値reg1=1、reg0=0(第3優先レベル)、優先レベル設定レジスタ17に設定された優先レベル値reg1=1、reg0=1(第4優先レベル)の場合において、割込要求信号INT1=「1」、INT2=「1」とされた場合には、優先レベルが高い割込要求信号INT2の割込要求が選択される。
【0144】
即ち、優先レベル設定レジスタ17に設定された優先レベル=第3優先レベル、優先レベル設定レジスタ18に設定された優先レベル=第4優先レベル、又は、優先レベル設定レジスタ17に設定された優先レベル=第4優先レベル、優先レベル設定レジスタ18に設定された優先レベル=第3優先レベルの場合において、優先レベル設定レジスタ17、18に設定された優先レベル値reg1、reg0と、割込要求信号INT1、INT2の値と、割込ベクタ下位ビット決定回路10の出力Y0と、割込要求選択許可信号L1、L0との関係は、表7に示すようになる。
【0145】
【表7】
【0146】
また、割込ベクタ下位ビット決定回路11においては、割込要求信号INT3、INT4について、割込要求信号INT3=INT1、INT4=INT2とした場合、表3〜表7に示す場合と同様の動作を行う。
【0147】
また、割込ベクタ下位ビット決定回路12においては、割込要求信号INT5、INT6について、割込要求信号INT5=INT1、INT6=INT2とした場合、表3〜表7に示す場合と同様の動作を行う。
【0148】
また、割込ベクタ下位ビット決定回路13においては、割込要求信号INT7、INT8について、割込要求信号INT7=INT1、INT8=INT2とした場合、表3〜表7に示す場合と同様の動作を行う。
【0149】
また、図1中、割込ベクタ中位・下位ビット決定回路14において、X1は割込要求信号INT1、INT2をOR処理してなる割込要求信号であり、図14は割込要求信号X1を作成する割込要求信号X1作成回路を示しており、42はOR回路である。
【0150】
また、X2は割込要求信号INT3、INT4をOR処理してなる割込要求信号であり、図15は割込要求信号X2を作成する割込要求信号X2作成回路を示しており、43はOR回路である。
【0151】
また、図1において、44は割込要求選択回路19、20と同一の回路構成とされ、割込ベクタ中位・下位ビット決定回路14の内部で作成される割込要求選択許可信号L1、L0が許可する場合にのみ、割込要求信号X1の割込要求を選択する割込要求選択回路である。
【0152】
また、45は割込要求選択回路19、20と同一の回路構成とされ、割込ベクタ中位・下位ビット決定回路14の内部で作成される割込要求選択許可信号L1、L0が許可する場合にのみ、割込要求信号X2の割込要求を選択する割込要求選択回路である。
【0153】
これら割込要求選択回路44、45において、r1は割込要求選択回路19、20において、優先レベル設定レジスタ17、18に設定された優先レベル値reg1が入力される端子、r0は割込要求選択回路19、20において、優先レベル設定レジスタ17、18に設定された優先レベル値reg0が入力される端子に相当する。
【0154】
そして、本実施例においては、割込要求選択回路44の端子r1には、割込ベクタ下位ビット決定回路10で作成される割込要求選択許可信号L1が入力され、割込要求選択回路44の端子r0には、割込ベクタ下位ビット決定回路10で作成される割込要求選択許可信号L0が入力される。
【0155】
また、割込要求選択回路45の端子r1には、割込ベクタ下位ビット決定回路11で作成される割込要求選択許可信号L1が入力され、割込要求選択回路45の端子r0には、割込ベクタ下位ビット決定回路10で作成される割込要求選択許可信号L0が入力される。
【0156】
また、46は割込要求選択回路44、45から出力される割込要求選択信号作成信号SET1をNOR処理して、割込要求選択許可信号L1を作成するNOR回路である。
【0157】
また、47は割込要求選択回路44、45から出力される割込要求選択信号作成信号SET0をNOR処理して、割込要求選択許可信号L0を作成するNOR回路である。
【0158】
また、48は割込要求信号X1、X2のいずれかの割込要求が選択された場合に、この選択した割込要求が最終的に選択された場合に出力される割込ベクタVEC2〜VEC0の中位・下位ビットVEC1、VEC0をエンコードするエンコード回路である。
【0159】
このエンコード回路48において、49は割込要求選択回路44から出力される割込要求選択信号SELを反転して、割込要求信号X1又はX2が最終的に選択された場合に出力される割込ベクタVEC2〜VEC0の中位ビットVEC1を決定するインバータである。
【0160】
また、50、51はAND回路、52はNOR回路、53はインバータであり、これらAND回路50、51、NOR回路52及びインバータ53からなる回路は、割込要求信号X1、X2のうち、割込要求信号X1が選択された場合には、割込ベクタ下位ビット決定回路10の出力Y0を通過させ、割込要求信号X2が選択された場合には、割込ベクタ下位ビット決定回路11の出力Y0を通過させるものである。
【0161】
ここに、割込要求選択回路44、45は、割込要求選択回路19、20と同一の回路構成とされているので、割込要求信号X1=INT1、X2=INT2とした場合、表3〜表7に示す場合と同様に動作する。
【0162】
そこで、例えば、X1=「1」、X2=「0」、又は、X1=「1」、X2=「1」(但し、割込ベクタ下位ビット決定回路10により選択された割込要求の優先レベル≧割込ベクタ下位ビット決定回路11により選択された割込要求の優先レベル)の場合、図16に示すように、割込要求選択回路44から出力される割込要求選択信号SEL=「1」、インバータ49の出力(割込ベクタ中位・下位ビット決定回路14の出力Z1)=「0」となる。
【0163】
この場合には、AND回路51の出力=「0」となるので、AND回路50、NOR回路52、インバータ53からなる回路は、割込ベクタ下位ビット決定回路10の出力Y0に対して、スルー回路(非NOT回路)として動作することになる。
【0164】
ここに、例えば、図16に示すように、割込要求信号INT1=選択、割込要求信号INT2=非選択とされた場合には、割込ベクタ下位ビット決定回路10の出力Y0=「0」となる。
【0165】
この結果、AND回路50の出力=「0」、AND回路51の出力=「0」、NOR回路52の出力=「1」、インバータ53の出力(割込ベクタ中位・下位ビット決定回路14の出力Z0)=「0」となる。
【0166】
これに対して、X1=「1」、X2=「0」、又は、X1=「1」、X2=「1」(但し、割込ベクタ下位ビット決定回路10により選択された割込要求の優先レベル≧割込ベクタ下位ビット決定回路11により選択された割込要求の優先レベル)の場合において、図17に示すように、割込要求信号INT1=非選択、割込要求信号INT2=選択とされた場合には、割込ベクタ下位ビット決定回路10の出力Y0=「1」となる。
【0167】
この結果、AND回路50の出力=「1」、AND回路51の出力=「0」、NOR回路52の出力=「0」、インバータ53の出力(割込ベクタ中位・下位ビット決定回路14の出力Z0)=「1」となる。
【0168】
また、X1=「0」、X2=「1」、又は、X1=「1」、X2=「1」(但し、割込ベクタ下位ビット決定回路10により選択された割込要求の優先レベル<割込ベクタ下位ビット決定回路11により選択された割込要求の優先レベル)の場合、図18に示すように、割込要求選択回路44から出力される割込要求選択信号SEL=「0」、インバータ49の出力(割込ベクタ中位・下位ビット決定回路14の出力Z1)=「1」となる。
【0169】
この場合、AND回路50の出力=「0」となるので、AND回路51、NOR回路52、インバータ53からなる回路は、割込ベクタ下位ビット決定回路10の出力Y0に対してスルー回路(非NOT回路)として動作する。
【0170】
したがって、たとえば、図18に示すように、割込要求信号INT3=選択、割込要求信号INT4=非選択とされた場合には、割込ベクタ下位ビット決定回路10の出力Y0=「0」となる。
【0171】
この結果、AND回路51の出力=「0」、NOR回路52の出力=「1」、インバータ53の出力(割込ベクタ中位・下位ビット決定回路14の出力Z0)=「0」となる。
【0172】
これに対して、X1=「0」、X2=「1」、又は、X1=「1」、X2=「1」(但し、割込ベクタ下位ビット決定回路10により選択された割込要求の優先レベル<割込ベクタ下位ビット決定回路11により選択された割込要求の優先レベル)の場合において、図19に示すように、割込要求信号INT3=非選択、割込要求信号INT4=選択とされた場合には、割込ベクタ下位ビット決定回路11の出力Y0=「1」となる。
【0173】
この結果、AND回路51の出力=「1」、NOR回路52の出力=「0」、インバータ53の出力(割込ベクタ中位・下位ビット決定回路14の出力Z0)=「1」となる。
【0174】
即ち、割込要求信号INT1〜INT4の割込要求のうち、割込ベクタ下位ビット決定回路10、11と、割込ベクタ中位・下位ビット決定回路14とにより選択される割込要求と、割込ベクタ中位・下位ビット決定回路14の出力Z1、Z0との関係は、表8に示すようになる。
【0175】
【表8】
【0176】
また、割込ベクタ中位・下位ビット決定回路15においては、割込要求信号INT5〜INT8について、割込要求信号INT5〜INT8=INT1〜INT4とした場合、表8に示す場合と同様の動作を行う。
【0177】
また、図1中、割込ベクタ全ビット決定回路16において、W1は割込要求信号INT1〜INT4をOR処理してなる割込要求信号であり、図20は割込要求信号W1を作成する割込要求信号W1作成回路を示しており、55はOR回路である。
【0178】
また、W2は割込要求信号INT5〜INT8をOR処理してなる割込要求信号であり、図21は割込要求信号W2を作成する割込要求信号W2作成回路を示しており、57はOR回路である。
【0179】
また、図1において、59、60は割込要求選択回路19、20、44、45と同一の回路構成とされた割込要求選択回路である。
【0180】
ここに、割込要求選択回路59は、割込ベクタ全ビット決定回路16の内部で作成される割込要求選択許可信号L1、L0が許可する場合にのみ、割込要求信号W1の割込要求を選択するように構成されている。
【0181】
また、割込要求選択回路60は、割込ベクタ全ビット決定回路16の内部で作成される割込要求選択許可信号L1、L0が許可する場合にのみ、割込要求信号W2の割込要求を選択するように構成されている。
【0182】
これら割込要求選択回路59、60において、r1は割込要求選択回路19、20において、優先レベル設定レジスタ17、18に設定された優先レベル値reg1が入力される端子、r0は割込要求選択回路19、20において、優先レベル設定レジスタ17、18に設定された優先レベル値reg0が入力される端子に相当する。
【0183】
そして、本実施例においては、割込要求選択回路59の端子r1には、割込ベクタ中位・下位ビット決定回路14で作成される割込要求選択許可信号L1が入力され、割込要求選択回路59の端子r0には、割込ベクタ中位・下位ビット決定回路14で作成される割込要求選択許可信号L0が入力される。
【0184】
また、割込要求選択回路60の端子r1には、割込ベクタ中位・下位ビット決定回路15で作成される割込要求選択許可信号L1が入力され、割込要求選択回路60の端子r0には、割込ベクタ中位・下位ビット決定回路15で作成される割込要求選択許可信号L0が入力される。
【0185】
また、61は割込要求選択回路59、60から出力される割込要求選択信号作成信号SET1をNOR処理して、割込要求選択信号L1を作成するNOR回路である。
【0186】
また、62は割込要求選択回路59、60から出力される割込要求選択信号作成信号SET0をNOR処理して、割込要求選択信号L0を作成するNOR回路である。
【0187】
また、63は割込要求信号W1、W2のいずれかの割込要求が選択された場合に出力される割込ベクタVEC2〜VEC0の全ビットVEC2〜VEC0をエンコードするエンコード回路である。
【0188】
また、64は割込要求選択回路59から出力される割込要求選択信号SELを反転して、上位ビットの割込ベクタVEC2を出力するインバータである。
【0189】
また、65、66はAND回路、67はNOR回路、68はインバータであり、これらAND回路65、66、NOR回路67及びインバータ68は、割込要求信号W1、W2のいずれかの割込要求信号の割込要求が選択された場合に、中位ビットの割込ベクタVEC1を作成するものである。
【0190】
また、70、71はAND回路、72はNOR回路、73はインバータであり、これらAND回路70、71、NOR回路72及びインバータ73は、割込要求信号W1、W2のいずれかの割込要求信号の割込要求が選択された場合に、下位ビットの割込ベクタVEC0を作成するものである。
【0191】
ここに、割込要求選択回路59、60は、割込要求選択回路19、20と同一の回路構成とされているので、割込要求信号W1=INT1、W2=INT2とした場合、表3〜表7に示す場合と同様に動作する。
【0192】
そこで、たとえば、W1=「1」、W2=「0」、又は、W1=「1」、W2=「1」(但し、割込ベクタ中位・下位ビット決定回路14により選択された割込要求の優先レベル≧割込ベクタ中位・下位ビット決定回路15により選択された割込要求の優先レベル)の場合、即ち、割込要求信号INT1〜INT4のいずれかが選択される場合には、図22に示すように、割込要求選択回路59から出力される割込要求選択信号SEL=「1」、インバータ64の出力(割込ベクタVEC2)=「0」となる。
【0193】
この場合、AND回路66の出力=「0」となるので、AND回路65、NOR回路67、インバータ68からなる回路は、割込ベクタ中位・下位ビット決定回路14の出力Z1に対してスルー回路(非NOT回路)として動作する。
【0194】
また、AND回路71の出力=「0」となるので、AND回路70、NOR回路72、インバータ73からなる回路は、割込ベクタ中位・下位ビット決定回路14の出力Z0に対してスルー回路(非NOT回路)として動作する。
【0195】
したがって、たとえば、割込要求信号INT1=選択、割込要求信号INT2〜INT4=非選択とされる場合には、図22に示すように、割込ベクタ中位・下位ビット決定回路14の出力Z1=0、Z0=0となる。
【0196】
この結果、AND回路65の出力=「0」、NOR回路67の出力=「1」、インバータ68の出力(割込ベクタVEC1)=「0」となる。
【0197】
また、AND回路70の出力=「0」、NOR回路72の出力=「1」、インバータ73の出力(割込ベクタVEC0)=「0」となる。
【0198】
これに対して、図23に示すように、割込要求信号INT2=選択、INT1、INT3、INT4=非選択とされる場合には、割込ベクタ中位・下位ビット決定回路14の出力Z1=0、Z0=1となる。
【0199】
この結果、AND回路65の出力=「0」、NOR回路67の出力=「1」、インバータ68の出力(割込ベクタVEC1)=「0」となる。
【0200】
また、AND回路70の出力=「1」、NOR回路72の出力=「0」、インバータ73の出力(割込ベクタVEC0)=「1」となる。
【0201】
また、割込要求信号INT3=選択、INT1、INT2、INT4=非選択とされる場合には、図24に示すように、割込ベクタ中位・下位ビット決定回路14の出力Z1=1、Z0=0となる。
【0202】
この結果、AND回路65の出力=「1」、NOR回路67の出力=「0」、インバータ68の出力(割込ベクタVEC1)=「1」となる。
【0203】
また、AND回路70の出力=「0」、NOR回路72の出力=「1」、インバータ73の出力(割込ベクタVEC0)=「0」となる。
【0204】
また、割込要求信号INT4=選択、INT1〜INT3=非選択とされる場合には、図25に示すように、割込ベクタ中位・下位ビット決定回路14の出力Z1=1、Z0=1となる。
【0205】
この結果、AND回路65の出力=「1」、NOR回路67の出力=「0」、インバータ68の出力(割込ベクタVEC1)=「1」となる。
【0206】
また、AND回路70の出力=「1」、NOR回路72の出力=「0」、インバータ73の出力(割込ベクタVEC0)=「1」となる。
【0207】
また、W1=「0」、W2=「1」、又は、W1=「1」、W2=「1」(但し、割込ベクタ中位・下位ビット決定回路14により選択された割込要求の優先レベル<割込ベクタ中位・下位ビット決定回路15により選択された割込要求の優先レベル)の場合、即ち、割込要求信号INT5〜INT8のいずれかが選択される場合には、図26に示すように、割込要求選択回路59から出力される割込要求選択信号SEL=「0」、インバータ64の出力(割込ベクタVEC2)=「1」となる。
【0208】
この場合、AND回路65の出力=「0」となるので、AND回路66、NOR回路67、インバータ68からなる回路は、割込ベクタ中位・下位ビット決定回路14の出力Z1に対してスルー回路(非NOT回路)として動作する。
【0209】
また、AND回路70の出力=「0」となるので、AND回路71、NOR回路72、インバータ73からなる回路は、割込ベクタ中位・下位ビット決定回路14の出力Z0に対してスルー回路(非NOT回路)として動作する。
【0210】
したがって、たとえば、図26に示すように、割込要求信号INT5=選択、割込要求信号INT6〜INT8=非選択とされる場合には、割込ベクタ中位・下位ビット決定回路15の出力Z1=0、Z0=0となる。
【0211】
この結果、AND回路66の出力=「0」、NOR回路67の出力=「1」、インバータ68の出力(割込ベクタVEC1)=「0」となる。
【0212】
また、AND回路71の出力=「0」、NOR回路72の出力=「1」、インバータ73の出力(割込ベクタVEC0)=「0」となる。
【0213】
また、図27に示すように、割込要求信号INT6=選択、INT5、INT7、INT8=非選択とされる場合には、割込ベクタ中位・下位ビット決定回路15の出力Z1=0、Z0=1となる。
【0214】
この結果、AND回路66の出力=「0」、NOR回路67の出力=「1」、インバータ68の出力(割込ベクタVEC1)=「0」となる。
【0215】
また、AND回路71の出力=「1」、NOR回路72の出力=「0」、インバータ73の出力(割込ベクタVEC0)=「1」となる。
【0216】
また、図28に示すように、割込要求信号INT7=選択、INT5、INT6、INT8=非選択とされる場合には、割込ベクタ中位・下位ビット決定回路15の出力Z1=1、Z0=0となる。
【0217】
この結果、AND回路66の出力=「1」、NOR回路67の出力=「0」、インバータ68の出力(割込ベクタVEC1)=「1」となる。
【0218】
また、AND回路71の出力=「0」、NOR回路72の出力=「1」、インバータ73の出力(割込ベクタVEC0)=「0」となる。
【0219】
また、図29に示すように、割込要求信号INT8=選択、INT5〜INT7=非選択とされる場合には、割込ベクタ中位・下位ビット決定回路15の出力Z1=1、Z0=1となる。
【0220】
この結果、AND回路66の出力=「1」、NOR回路67の出力=「0」、インバータ68の出力(割込ベクタVEC1)=「1」となる。
【0221】
また、AND回路71の出力=「1」、NOR回路72の出力=「0」、インバータ73の出力(割込ベクタVEC0)=「1」となる。
【0222】
このように、本実施例においては、割込要求信号INT1〜INT8のうち、最終的に選択される割込要求信号と、割込ベクタVEC2〜VEC0との関係は、前述したように、表1に示すようになる。
【0223】
ここに、本実施例においては、8個の割込要求信号INT1〜INT8を2個ずつ4個のグループに区分し、これら4個のグループに対応させて割込ベクタ下位ビット決定回路10〜13を設け、これら割込ベクタ下位ビット決定回路10〜13のそれぞれにおいて、2個の割込要求信号の割込要求について優先レベルを判定して割込要求の選択を行い、いずれかの割込要求が最終的に選択された場合に出力させるべき割込ベクタVEC2〜VEC0の下位ビットVEC0を決定するとしている。
【0224】
そして、また、割込ベクタ下位ビット決定回路10〜13を2個ずつ2個のグループに区分し、これら2個のグループに対応させて割込ベクタ中位・下位ビット決定回路14、15を設け、これら割込ベクタ中位・下位ビット決定回路14、15のそれぞれにおいて、対応する割込ベクタ下位ビット決定回路が選択した割込要求について優先レベルを判定して割込要求の選択を行い、いずれかの割込要求が最終的に選択された場合に出力させるべき割込ベクタVEC2〜VEC0の中位・下位ビットVEC1、VEC0を決定するとしている。
【0225】
また、割込ベクタ中位・下位ビット決定回路14、15の後段に割込ベクタ全ビット決定回路16を設け、この割込ベクタ全ビット決定回路16において、割込ベクタ中位・下位ビット決定回路14、15が選択した割込要求について優先レベルを判定して割込要求の選択を行い、割込ベクタVEC2〜VEC0の全ビットVEC2〜VEC0を決定するとしている。
【0226】
即ち、本実施例においては、割込ベクタ下位ビット決定回路10〜13と、割込ベクタ中位・下位ビット決定回路14、15と、割込ベクタ全ビット決定回路16とをツリー状に接続し、割込ベクタVEC2〜VEC0を下位ビットVEC0、中位・下位ビットVEC1、VEC0、全ビットVEC2〜VEC0の順に決定するとしている。
【0227】
したがって、本実施例によれば、割込ベクタを作成する場合に必要とされる入力数よりも少ない入力数のNOR回路により割込要求選択許可信号L1、L0を作成することができるので、割込ベクタ作成時間を短縮し、情報処理装置の高速化を図ることができる。
【0228】
なお、上述の実施例においては、8個の割込要求信号INT1〜INT8が入力される場合について説明したが、本発明は、これ以外の数の割込要求信号が入力される場合にも適用することができる。
【0229】
例えば、48個の割込要求信号INT1〜INT48が入力される場合には、6ビットの割込ベクタVEC5〜VEC0を作成する必要があるが、この場合には、48個の割込要求信号INT1〜INT48を16個ずつのグループに区分し、割込ベクタVEC5〜VEC0の下位2ビットVEC1、VEC0を決定するための割込ベクタ下位ビット決定回路と、割込ベクタVEC5〜VEC0の中位2ビットVEC3、VEC2及び下位2ビットVEC1、VEC0を決定するための割込ベクタ中位・下位ビット決定回路と、割込ベクタVEC5〜VEC0の全ビットVEC5〜VEC0を決定するための割込ベクタ全ビット決定回路とをツリー状に接続すれば良い。
【0230】
【発明の効果】
以上のように、本発明によれば、割込ベクタを作成する場合に必要とされる入力数よりも少ない入力数の論理回路(たとえば、NOR回路)からなる割込要求選択許可信号作成回路により割込要求選択許可信号を作成することができるので、割込ベクタ作成時間を短縮し、情報処理装置の高速化を図ることができる。
【図面の簡単な説明】
【図1】本発明の一実施例の要部を示す回路図である。
【図2】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の構成を示す回路図である。
【図3】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図4】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図5】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図6】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図7】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図8】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図9】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図10】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図11】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図12】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図13】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図14】本発明の一実施例を構成する割込ベクタ中位・下位ビット決定回路を構成する割込要求信号X1作成回路を示す回路図である。
【図15】本発明の一実施例を構成する割込ベクタ中位・下位ビット決定回路を構成する割込要求信号X2作成回路を示す回路図である。
【図16】本発明の一実施例を構成する割込ベクタ中位・下位ビット決定回路の動作を示す回路図である。
【図17】本発明の一実施例を構成する割込ベクタ中位・下位ビット決定回路の動作を示す回路図である。
【図18】本発明の一実施例を構成する割込ベクタ中位・下位ビット決定回路の動作を示す回路図である。
【図19】本発明の一実施例を構成する割込ベクタ中位・下位ビット決定回路の動作を示す回路図である。
【図20】本発明の一実施例を構成する割込ベクタ全ビット決定回路を構成する割込要求信号W1作成回路を示す回路図である。
【図21】本発明の一実施例を構成する割込ベクタ全ビット決定回路を構成する割込要求信号W2作成回路を示す回路図である。
【図22】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図23】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図24】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図25】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図26】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図27】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図28】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図29】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図30】従来の割込優先判定回路の一例の要部を示す回路図である。
【符号の説明】
INT1〜INT8 割込要求信号
VEC2〜VEC0 割込ベクタ
SEL 割込要求選択信号
SET1、SET0 割込要求選択許可信号作成信号
L1、L0 割込要求選択許可信号
Claims (4)
- 割込要求の有無を示す複数の割込要求信号を入力し、割込要求の優先レベルを判定して優先レベルの高い割込要求を選択し、該選択した割込要求を示す符号化してなる割込ベクタを出力する割込優先判定回路において、
前記割込ベクタの全ビットの値を決定する割込ベクタ全ビット決定回路を最終段としてツリー状に接続された複数の割込ベクタ一部ビット決定回路を有し、
第1段目の複数の割込ベクタ一部ビット決定回路は、前記複数の割込要求信号の一部複数の割込要求信号ごとに、割込要求の優先レベルを判定して優先レベルの高い割込要求を選択し、該選択した割込要求が最終的に選択された場合に出力させるべき割込ベクタの一部ビットを決定するものであることを特徴とする割込優先判定回路。 - 前記第1段目の複数の割込ベクタ一部ビット決定回路は、それぞれ、
入力される割込要求信号ごとに設けられ、対応する割込要求信号の割込要求の優先レベルを設定する複数の優先レベル設定レジスタと、
入力される割込要求信号ごとに設けられ、割込要求選択許可信号作成信号を出力すると共に、割込要求選択許可信号に制御されて、対応する割込要求信号の割込要求の選択を行う複数の割込要求選択回路と、
該複数の割込要求選択回路から出力される割込要求選択許可信号作成信号を論理処理して前記割込要求選択許可信号を作成する割込要求選択許可信号作成回路と、
選択した割込要求が最終的に選択された場合に出力させるべき割込ベクタの一部ビットをエンコードするエンコード回路を備えて構成されている
ことを特徴とする請求項1記載の割込優先判定回路。 - 前記第1段目の複数の割込ベクタ一部ビット決定回路から出力される複数の割込要求選択許可信号を優先レベルを示す信号として、前記第1段目の複数の割込ベクタ一部ビット決定回路から出力される複数の割込要求選択許可信号の一部複数の割込要求選択許可信号ごとに、割込要求の優先レベルを判定して優先レベルの高い割込要求を選択し、該選択した割込要求が最終的に選択された場合に出力させるべき割込ベクタの一部ビットを決定する複数の割込ベクタ一部ビット決定回路を第2段目の複数の割込ベクタ一部ビット決定回路として有することを特徴とする請求項2記載の割込優先判定回路。
- 前記第2段目の複数の割込ベクタ一部ビット決定回路のそれぞれは、
前記第1段目の複数の割込ベクタ一部ビット決定回路の一部複数の割込ベクタ一部ビット決定回路ごとに設けられており、かつ、
割込要求選択許可信号作成信号を出力すると共に、割込要求選択許可信号に制御されて、対応する第1段目の割込ベクタ一部ビット決定回路が選択した割込要求の選択を行う複数の割込要求選択回路と、
該複数の割込要求選択回路から出力される割込要求選択許可信号作成信号を論理処理して前記割込要求選択許可信号を作成する割込要求選択許可信号作成回路と、
選択した割込要求が最終的に選択された場合に出力させるべき割込ベクタの一部ビットをエンコードするエンコード回路を備えて構成されている
ことを特徴とする請求項3記載の割込優先判定回路。
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Family Applications (1)
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-
1994
- 1994-12-16 JP JP31297194A patent/JP3567510B2/ja not_active Expired - Lifetime
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