JPH0736422B2 - クロック供給回路 - Google Patents
クロック供給回路Info
- Publication number
- JPH0736422B2 JPH0736422B2 JP63205868A JP20586888A JPH0736422B2 JP H0736422 B2 JPH0736422 B2 JP H0736422B2 JP 63205868 A JP63205868 A JP 63205868A JP 20586888 A JP20586888 A JP 20586888A JP H0736422 B2 JPH0736422 B2 JP H0736422B2
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- Japan
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- layer
- buffer
- clock
- channel
- channels
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はクロック供給回路、特に内部クロックスキュー
を最小限に抑制しうるクロック供給回路に関するもので
ある。
を最小限に抑制しうるクロック供給回路に関するもので
ある。
（従来の技術） 大規模集積回路（LSI）におけるクロック供給回路にお
いて、クロック線に接続されるF/F（フリップフロッ
プ）の数は非常に多くなり、したがってそれらの配線も
長くなるのでクロック系の設計も困難になると共に、い
ろいろな問題も生ずる。すなわち、クロック線の負荷が
大となり、内部クロックスキュー（以後単にクロックス
キューと称する）および外部クロックスキューとも増大
してしまう。そして外部クロックスキューはLSIの性能
を制限するように作用するので、該スキューはできるだ
け小さくすることが望ましい。
いて、クロック線に接続されるF/F（フリップフロッ
プ）の数は非常に多くなり、したがってそれらの配線も
長くなるのでクロック系の設計も困難になると共に、い
ろいろな問題も生ずる。すなわち、クロック線の負荷が
大となり、内部クロックスキュー（以後単にクロックス
キューと称する）および外部クロックスキューとも増大
してしまう。そして外部クロックスキューはLSIの性能
を制限するように作用するので、該スキューはできるだ
け小さくすることが望ましい。
内部クロックスキューについても、小さく抑えておかな
いと直列接続されたF/F間でデータ転送エラーを生じて
しまいLSIの誤動作の原因となる。
いと直列接続されたF/F間でデータ転送エラーを生じて
しまいLSIの誤動作の原因となる。
すなわち、２個のF/Fについて前段のＱ出力と後段のＤ
入力間の信号伝播遅延が、クロックチスキュー（すなわ
ち２つのF/Fのクロック入力における位相のずれ時間）
より小さいと後段のF/Fは同じクロックサイクルで前段
のＱ出力をとり込んでしまい誤動作を生ずる。
入力間の信号伝播遅延が、クロックチスキュー（すなわ
ち２つのF/Fのクロック入力における位相のずれ時間）
より小さいと後段のF/Fは同じクロックサイクルで前段
のＱ出力をとり込んでしまい誤動作を生ずる。
この現象の発生を回避するには２つのF/FのＱ出力とＤ
入力の間の遅延を、クロックスキューよりも大にすれば
よいが、それをあまり大にするとLSIの動作速度が低下
するので、内部クロックスキューをできるだけ、小さく
抑えることが必要となる。
入力の間の遅延を、クロックスキューよりも大にすれば
よいが、それをあまり大にするとLSIの動作速度が低下
するので、内部クロックスキューをできるだけ、小さく
抑えることが必要となる。
第４図は従来技術によるF/F群のクロック駆動方式の一
例を示す。このように内部クロック線を枝状に配置する
ことによって配線間の遅延の差も比較的小さくでき、し
たがってクロックスキューもある程度小さく抑えられ
る。
例を示す。このように内部クロック線を枝状に配置する
ことによって配線間の遅延の差も比較的小さくでき、し
たがってクロックスキューもある程度小さく抑えられ
る。
しかしながら、LSIの回路規模が最近のように大となる
とチップ内のF/Fの数も数千にも達し、クロック線の配
線長も全体的にかなり大となってしまい、かつ第１バッ
ファ１に接続された第２バッファ２の出力から各F/Fま
での配線の長さのバラツキも大となる。
とチップ内のF/Fの数も数千にも達し、クロック線の配
線長も全体的にかなり大となってしまい、かつ第１バッ
ファ１に接続された第２バッファ２の出力から各F/Fま
での配線の長さのバラツキも大となる。
第５図は従来技術による別のクロック駆動方式を示す。
この例においては、バッファを２階層にし、第１階層の
バッファ１′により第２階層内のバッファ２′〜Ｎ′を
駆動し、前記各バッファが従属する各F/Fを駆動するよ
うに分割駆動方式をとっている。
この例においては、バッファを２階層にし、第１階層の
バッファ１′により第２階層内のバッファ２′〜Ｎ′を
駆動し、前記各バッファが従属する各F/Fを駆動するよ
うに分割駆動方式をとっている。
この方式において、異なる数のF/Fを有する例えばバッ
ファ２′およびバッファＮ−１′の駆動能力β2,βN-1
は下記のように決定される。
ファ２′およびバッファＮ−１′の駆動能力β2,βN-1
は下記のように決定される。
Ａ−Ｂ間の遅延時間tABおよびＡ−Ｃ間の遅延時間tACを
求め、次いでクロック線Ｄ−Ｅの負荷CDE,F−Ｇの負荷C
FGを求め、tAB＋Ｔ（β２，cDE）＝tAC＋Ｔ
（βＮ−１′，CFG）＝一定値となるようにすればよい
（但しＴは各負荷を駆動するのに必要な時間）。
求め、次いでクロック線Ｄ−Ｅの負荷CDE,F−Ｇの負荷C
FGを求め、tAB＋Ｔ（β２，cDE）＝tAC＋Ｔ
（βＮ−１′，CFG）＝一定値となるようにすればよい
（但しＴは各負荷を駆動するのに必要な時間）。
（発明が解決しようとする課題） 第４図に示す前記駆動方式においては、例えばＡ点から
Ｂ点またはＤ点までは配線長が相違するのでこれに起因
するクロックの遅延を生じ、したがってクロックスキュ
ーを生ずる。すなわち、このような一括駆動方式ではク
ロックスキューは回避できない欠点を有しLSIが大規模
である場合、無視できない。また、一括駆動方式のた
め、バッファ２には大なる駆動能力が要求され、したが
ってクロック線に局部的に大電流が流れる結果、ノイズ
が誘発され誤動作の原因となる。
Ｂ点またはＤ点までは配線長が相違するのでこれに起因
するクロックの遅延を生じ、したがってクロックスキュ
ーを生ずる。すなわち、このような一括駆動方式ではク
ロックスキューは回避できない欠点を有しLSIが大規模
である場合、無視できない。また、一括駆動方式のた
め、バッファ２には大なる駆動能力が要求され、したが
ってクロック線に局部的に大電流が流れる結果、ノイズ
が誘発され誤動作の原因となる。
一方、第５図に示す前記分割駆動方式では、クロックス
キュー最小化のための総合的な計算が複雑であると共
に、駆動力の異なる多数のバッファが必要となるため回
路設計が困難となる。
キュー最小化のための総合的な計算が複雑であると共
に、駆動力の異なる多数のバッファが必要となるため回
路設計が困難となる。
また特定バッファに従属するF/Fの数が大になると両端
でのクロックスキューも無視できなくなる。
でのクロックスキューも無視できなくなる。
［発明の構成］ （課題を解決するための手段） 本発明によるクロック供給回路は、第１のバッファおよ
びこのバッファの出力側の所定点から複数チャンネルの
夫々に設けられたバッファの入力までの各配線を含む第
１階層と前記各チャンネル中の前記各バッファおよびそ
れらに従属する各フリップフロップ群から構成された第
２階層の少なくとも２つの階層を有し、前記各バッファ
は同一性能を有し、前記第１階層内の各チャンネルの配
線長は異なっており、最大長の配線を有する第１階層内
の特定のチャンネルのクロック回路条件に他のチャンネ
ルが実質的に等しくなるように調整する第１の容量手段
が前記第１階層内の特定チャンネルを除く各チャンネル
中に設けられ、前記第２階層内の各チャンネルのフリッ
プフロップの数は異なっており、最大数のフリップフロ
ップを有する第２階層内の特定チャンネルのクロック回
路条件に他のチャンネルのクロック回路条件が実質的に
等しくなるように調整する第２の容量手段が前記第２階
層内の特定チャンネルを除く各チャンネル中に設けられ
ていることを特徴とする。
びこのバッファの出力側の所定点から複数チャンネルの
夫々に設けられたバッファの入力までの各配線を含む第
１階層と前記各チャンネル中の前記各バッファおよびそ
れらに従属する各フリップフロップ群から構成された第
２階層の少なくとも２つの階層を有し、前記各バッファ
は同一性能を有し、前記第１階層内の各チャンネルの配
線長は異なっており、最大長の配線を有する第１階層内
の特定のチャンネルのクロック回路条件に他のチャンネ
ルが実質的に等しくなるように調整する第１の容量手段
が前記第１階層内の特定チャンネルを除く各チャンネル
中に設けられ、前記第２階層内の各チャンネルのフリッ
プフロップの数は異なっており、最大数のフリップフロ
ップを有する第２階層内の特定チャンネルのクロック回
路条件に他のチャンネルのクロック回路条件が実質的に
等しくなるように調整する第２の容量手段が前記第２階
層内の特定チャンネルを除く各チャンネル中に設けられ
ていることを特徴とする。
（作用） 本発明によるクロック供給回路においては、均等化され
た回路条件と、均等化された能力を有する各バッファで
均等化された負荷を駆動することによってクロックスキ
ューが低減される。
た回路条件と、均等化された能力を有する各バッファで
均等化された負荷を駆動することによってクロックスキ
ューが低減される。
（実施例） 第１図および第２図は、本発明によるクロック供給回路
の原理を説明する為の図である。
の原理を説明する為の図である。
同図において、第１階層においてバッファ10の出力側の
Ａ点から各バッファ11-1，11-2，…11-Nの入力までの各
配線長と配線幅を同一となるように構成する。更に、第
２階層において、バッファ11-1，11-2，11-3…11-Nは同
じ駆動能力を有するものに揃え、かつそれぞれのバッフ
ァに従属するF/Fij（ｊ＝1,2,4,…ｍ）の数および負荷
配線もすべて等しくなるように構成している。
Ａ点から各バッファ11-1，11-2，…11-Nの入力までの各
配線長と配線幅を同一となるように構成する。更に、第
２階層において、バッファ11-1，11-2，11-3…11-Nは同
じ駆動能力を有するものに揃え、かつそれぞれのバッフ
ァに従属するF/Fij（ｊ＝1,2,4,…ｍ）の数および負荷
配線もすべて等しくなるように構成している。
このように各階層の配線条件および分散化した各バッフ
ァの駆動能力の均等化、それに各バッファに従属するF/
Fの数を等しくすることによって、動作時において各F/F
間に発生しうるクロックスキューが最小に抑えられるよ
うにすることが可能である。
ァの駆動能力の均等化、それに各バッファに従属するF/
Fの数を等しくすることによって、動作時において各F/F
間に発生しうるクロックスキューが最小に抑えられるよ
うにすることが可能である。
又、第２図に示した回路においては、第１階層における
配線条件は第１図のものと同じであるが、第２階層にお
けるF/Fの数、しだかってそれらを接続する配線の長さ
が異なっている。すなわち、第１のバッファ10の出力側
のＡ点から分散した各バッファ11-1，11-2，11-3…11-N
の入力C,D,F,Gに至る各配線条件は同一にしてある。そ
して第２階層において特定のバッファ，例えば、この場
合バッファ11-1に従属するF/F1ｊ（ｊ＝1,2,3…Ｐ）の
数の多いチャンネルを基準にして、それよりも少ない数
のF/Fの接続された各バッファを有するチャンネルの終
端にRC遅延調整用の負荷容量C1，C2，C3…CN-1が接続さ
れている。前記各負荷容量は、各チャンネルのバッファ
11-2，11-3，…11-Nに従属するF/Fの数にしたがって調
整された値をとり、かつ各チャンネルの配線長をも考慮
してバッファ11-1を有する基準チャンネルのクロック線
の信号遅延と実質的に同一状態になる様に調整される。
配線条件は第１図のものと同じであるが、第２階層にお
けるF/Fの数、しだかってそれらを接続する配線の長さ
が異なっている。すなわち、第１のバッファ10の出力側
のＡ点から分散した各バッファ11-1，11-2，11-3…11-N
の入力C,D,F,Gに至る各配線条件は同一にしてある。そ
して第２階層において特定のバッファ，例えば、この場
合バッファ11-1に従属するF/F1ｊ（ｊ＝1,2,3…Ｐ）の
数の多いチャンネルを基準にして、それよりも少ない数
のF/Fの接続された各バッファを有するチャンネルの終
端にRC遅延調整用の負荷容量C1，C2，C3…CN-1が接続さ
れている。前記各負荷容量は、各チャンネルのバッファ
11-2，11-3，…11-Nに従属するF/Fの数にしたがって調
整された値をとり、かつ各チャンネルの配線長をも考慮
してバッファ11-1を有する基準チャンネルのクロック線
の信号遅延と実質的に同一状態になる様に調整される。
すなわち、任意の負荷容量Ciは、CiJ＝配線容量の不足
分＋不足するF/F数分のゲート容量，として算出され、
その値が決定される。
分＋不足するF/F数分のゲート容量，として算出され、
その値が決定される。
なお、前記各負荷容量Ciの実施法としては、MOSトラン
ジスタのゲート容量として実現する方法が設計も容易
で、しかも面積的にオーバーヘッドが最も小さくなるの
で具合がよい。なお、最も多いF/Fを有する基準チャン
ネルの配線長は、当該バッファ出力直後から終端のF/F
までRC遅延によるクロックスキューの悪影響が現われな
いような範囲の値に設定する必要があるのは当然であ
る。
ジスタのゲート容量として実現する方法が設計も容易
で、しかも面積的にオーバーヘッドが最も小さくなるの
で具合がよい。なお、最も多いF/Fを有する基準チャン
ネルの配線長は、当該バッファ出力直後から終端のF/F
までRC遅延によるクロックスキューの悪影響が現われな
いような範囲の値に設定する必要があるのは当然であ
る。
次に第３図を参照して、本発明によるクロック供給回路
の実施例を説明する。ここでは、第１階層と第２階層の
両方について別々にクロックスキューの低減を行う。即
ち、第１図および第２図の回路では、第１階層での条件
が各ルートで均一であるという理想的な場合を想定して
説明したが、実際にはこのような場合は限られており、
一般的な設計の容易化には結び付かないからである。こ
の実施例においては、第１階層内の第１バッファ10の出
力側のＡ点から分散した各バッファ11-1 11-2，…11-N
の入力まで配線長も異なっている。これに起因するクロ
ックスキュー対策の為、最長の入力配線を有する特定の
バッファ、例えばこの場合バッファ11を基準として、異
なる入力配線のRC遅延に起因するクロックスキュー防止
用の調整用容量C11，C12，…C1N-1を設ける。この場合
において各容量の値は、入力配線の不足分にしたがって
決定すればよい。
の実施例を説明する。ここでは、第１階層と第２階層の
両方について別々にクロックスキューの低減を行う。即
ち、第１図および第２図の回路では、第１階層での条件
が各ルートで均一であるという理想的な場合を想定して
説明したが、実際にはこのような場合は限られており、
一般的な設計の容易化には結び付かないからである。こ
の実施例においては、第１階層内の第１バッファ10の出
力側のＡ点から分散した各バッファ11-1 11-2，…11-N
の入力まで配線長も異なっている。これに起因するクロ
ックスキュー対策の為、最長の入力配線を有する特定の
バッファ、例えばこの場合バッファ11を基準として、異
なる入力配線のRC遅延に起因するクロックスキュー防止
用の調整用容量C11，C12，…C1N-1を設ける。この場合
において各容量の値は、入力配線の不足分にしたがって
決定すればよい。
なお、この実施例において、第２階層内の構成は第２図
のものと同じであり、各調整用の容量の値の定め方も第
２図のものと同じであるので詳細な説明は省略する。
のものと同じであり、各調整用の容量の値の定め方も第
２図のものと同じであるので詳細な説明は省略する。
なお、上記の実施例において、第１および第２階層とし
ているが、階層数はこれに限られるものではない。
ているが、階層数はこれに限られるものではない。
（発明の効果） 以上、本発明の実施例について述べてきたが、本発明の
クロック供給回路においては、第１のバッファ部分およ
び次段の各バッファ入力までの配線を含む第１階層と、
前記各バッファおよびそれに従属するF/Fを含む各チャ
ンネルからなる第２の階層に分け、各階層を実質的に均
等な回路状態にして負荷としてのF/Fを駆動しているの
でクロックスキューを小さく抑えることができる。
クロック供給回路においては、第１のバッファ部分およ
び次段の各バッファ入力までの配線を含む第１階層と、
前記各バッファおよびそれに従属するF/Fを含む各チャ
ンネルからなる第２の階層に分け、各階層を実質的に均
等な回路状態にして負荷としてのF/Fを駆動しているの
でクロックスキューを小さく抑えることができる。
また第２階層中の各チャンネルの各バッファは同一種
類、同一性能のバッファを使用できるので回路設計が容
易となる。
類、同一性能のバッファを使用できるので回路設計が容
易となる。
更に、第１階層または第２階層、あるいは第１および第
２階層内の配線長および従属するF/Fの数に相違があっ
ても各チャンネルの回路状態を実質的に同一に調整可能
な容量の付加により調整しているので各チャンネルの各
バッファに多少の駆動能力の変動があってもクロックス
キューを均一かつ小さく抑えることができる。
２階層内の配線長および従属するF/Fの数に相違があっ
ても各チャンネルの回路状態を実質的に同一に調整可能
な容量の付加により調整しているので各チャンネルの各
バッファに多少の駆動能力の変動があってもクロックス
キューを均一かつ小さく抑えることができる。
第１図は本発明によるクロック供給回路の原理を説明す
る為の回路図、 第２図は本発明によるクロック供給回路の原理を説明す
る為の別の回路図、 第３図は本発明によるクロック供給回路の実施例、 第４図は従来技術による１つのF/Fのクロック駆動方
式、および第５図は従来技術による別のF/Fクロック駆
動方式をそれぞれ示す。 10……第１のバッファ， 11-1，11-2，…11-Nは各チャンネルの第２バッファ， F/Fij（ｉ＝1,2,3…N,j＝1,2,…ｍ）…従属する各フリ
ップフロップ。
る為の回路図、 第２図は本発明によるクロック供給回路の原理を説明す
る為の別の回路図、 第３図は本発明によるクロック供給回路の実施例、 第４図は従来技術による１つのF/Fのクロック駆動方
式、および第５図は従来技術による別のF/Fクロック駆
動方式をそれぞれ示す。 10……第１のバッファ， 11-1，11-2，…11-Nは各チャンネルの第２バッファ， F/Fij（ｉ＝1,2,3…N,j＝1,2,…ｍ）…従属する各フリ
ップフロップ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−115352（ＪＰ，Ａ) 特開 昭63−87744（ＪＰ，Ａ) 特開 昭62−231498（ＪＰ，Ａ) 実開 昭61−146951（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】第１のバッファおよびこのバッファの出力
側の所定点から複数チャンネルの夫々に設けられたバッ
ファの入力までの各配線を含む第１階層と前記各チャン
ネル中の前記各バッファおよびそれらに従属する各フリ
ップフロップ群から構成された第２階層の少なくとも２
つの階層を有し、 前記各バッファは同一性能を有し、 前記第１階層内の各チャンネルの配線長は異なってお
り、最大長の配線を有する第１階層内の特定チャンネル
のクロック回路条件に他のチャンネルが実質的に等しく
なるように調整する第１の容量手段が前記第１階層内の
特定チャンネルを除く各チャンネル中に設けられ、 前記第２階層内の各チャンネルのフリップフロップの数
は異なっており、最大数のフリップフロップを有する第
２階層内の特定チャンネルのクロック回路条件に他のチ
ャンネルのクロック回路条件が実質的に等しくなるよう
に調整する第２の容量手段が前記第２階層内の特定チャ
ンネルを除く各チャンネル中に設けられていることを特
徴とするクロック供給回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205868A JPH0736422B2 (ja) | 1988-08-19 | 1988-08-19 | クロック供給回路 |
| US07/394,803 US5013942A (en) | 1988-08-19 | 1989-08-17 | Clock supply circuit having adjustment capacitance |
| KR1019890011766A KR920010208B1 (ko) | 1988-08-19 | 1989-08-18 | 클럭공급회로 |
| DE68924811T DE68924811T2 (de) | 1988-08-19 | 1989-08-21 | Taktversorgungsschaltung. |
| EP89115381A EP0355769B1 (en) | 1988-08-19 | 1989-08-21 | Clock supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205868A JPH0736422B2 (ja) | 1988-08-19 | 1988-08-19 | クロック供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254950A JPH0254950A (ja) | 1990-02-23 |
| JPH0736422B2 true JPH0736422B2 (ja) | 1995-04-19 |
Family
ID=16514055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205868A Expired - Fee Related JPH0736422B2 (ja) | 1988-08-19 | 1988-08-19 | クロック供給回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5013942A (ja) |
| EP (1) | EP0355769B1 (ja) |
| JP (1) | JPH0736422B2 (ja) |
| KR (1) | KR920010208B1 (ja) |
| DE (1) | DE68924811T2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239215A (en) * | 1988-05-16 | 1993-08-24 | Matsushita Electric Industrial Co., Ltd. | Large scale integrated circuit configured to eliminate clock signal skew effects |
| JPH02127813A (ja) * | 1988-11-08 | 1990-05-16 | Matsushita Electron Corp | 半導体集積回路 |
| JPH0824143B2 (ja) * | 1989-02-08 | 1996-03-06 | 株式会社東芝 | 集積回路の配置配線方式 |
| US5077676A (en) * | 1990-03-30 | 1991-12-31 | International Business Machines Corporation | Reducing clock skew in large-scale integrated circuits |
| JP3030991B2 (ja) * | 1991-11-14 | 2000-04-10 | 日本電気株式会社 | 半導体集積回路 |
| JP3006739B2 (ja) * | 1992-04-20 | 2000-02-07 | 松下電器産業株式会社 | 半導体集積回路装置 |
| US5396129A (en) * | 1992-05-25 | 1995-03-07 | Matsushita Electronics Corporation | Semiconductor integrated circuit apparatus comprising clock signal line formed in a ring shape |
| JP3048471B2 (ja) * | 1992-09-08 | 2000-06-05 | 沖電気工業株式会社 | クロック供給回路及びクロックスキュー調整方法 |
| US5444407A (en) * | 1992-12-28 | 1995-08-22 | Advanced Micro Devices, Inc. | Microprocessor with distributed clock generators |
| EP0613074B1 (en) * | 1992-12-28 | 1998-04-01 | Advanced Micro Devices, Inc. | Microprocessor circuit having two timing signals |
| KR100293596B1 (ko) * | 1993-01-27 | 2001-09-17 | 가나이 쓰도무 | Lsi내클럭분배회로 |
| US5444406A (en) * | 1993-02-08 | 1995-08-22 | Advanced Micro Devices, Inc. | Self-adjusting variable drive strength buffer circuit and method for controlling the drive strength of a buffer circuit |
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-
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- 1989-08-17 US US07/394,803 patent/US5013942A/en not_active Expired - Lifetime
- 1989-08-18 KR KR1019890011766A patent/KR920010208B1/ko not_active IP Right Cessation
- 1989-08-21 EP EP89115381A patent/EP0355769B1/en not_active Expired - Lifetime
- 1989-08-21 DE DE68924811T patent/DE68924811T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010208B1 (ko) | 1992-11-21 |
| EP0355769B1 (en) | 1995-11-15 |
| DE68924811T2 (de) | 1996-05-30 |
| EP0355769A3 (en) | 1990-06-06 |
| KR900004103A (ko) | 1990-03-27 |
| JPH0254950A (ja) | 1990-02-23 |
| EP0355769A2 (en) | 1990-02-28 |
| DE68924811D1 (de) | 1995-12-21 |
| US5013942A (en) | 1991-05-07 |
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