JP3560014B2 - オーバーサンプリング型ａ／ｄ変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ電圧信号を対応するディジタル信号に変換するためのアナログ−ディジタル（Ａ／Ｄ）変換器さらには半導体集積回路で実現するのに好適なオーバーサンプリング型Ａ／Ｄ変換器に関し、特に、ΔΣ変調型Ａ／Ｄ変換器に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来より、Ａ／Ｄ変換器には、逐次比較型やオーバーサンプリング型など種々の形式のものが開発されている。一般に、非線形歪みの無いＡ／Ｄ変換器でアナログ入力信号をディジタル信号に変換する場合、入力アナログ入力信号が最小分解能の数倍以上であれば、量子化雑音は、直流からナイキスト周波数（サンプリング周波数の１／２）の間にほぼ均一に分布される。このため、量子化ビット数が等しければ、雑音電力の総和は一定とされ、基本的にはサンプリング周波数を高くすれば、信号周波数近傍のＳ／Ｎ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ）特性を向上させることができる。オーバーサンプリング型Ａ／Ｄ変換器は、オーバーサンプリング比（信号帯域の周波数に対するサンプリングクロックの周波数の比）を高くすることによりＳ／Ｎ特性を向上させた方式である。
【０００３】
オーバーサンプリング型Ａ／Ｄ変換器は変調手段を含み、この変調手段は逐次比較型のＡ／Ｄ変換器などと同様にフィードバックループを形成する。つまり、電圧比較を行う量子化手段と、フィードバックに必要なＤ／Ａ変換器を内蔵する。フィードバックループ内にフィルタを配置することが、他の方式のＡ／Ｄ変換器と大きく異なる点であるが、このフィルタをどこに配置するか、そして信号入力点の位置関係によって、Δ（デルタ）変調方式、ΔΣ（デルタ・シグマ）変調方式、それらの混合方式に大別できる。
【０００４】
このうち、ΔΣ変調方式は、出力信号と入力信号との差を積分し、この積分手段の出力が最小となるようにフィードバック制御するもので、このΔΣ変調方式においては、アナログ積分の次数すなわち変調器の数を増やすことにより、Ｓ／Ｎ特性をさらに改善することができる。つまり、アナログ積分の次数を１次増やす毎に、ほぼオーバーサンプリング比の２乗に逆比例したノイズシェイピング特性（雑音減少）が期待できる。しかしながら、積分の次数を増やすとキャパシタの比が大きくなり、回路の面積が大きくなると共に消費電力も増大し半導体集積回路化が困難になるため、一般には２次のΔΣ変調方式とされる。尚、ΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器に関する発明としては、例えば特開平９−２９４０７５号などがある。
【０００５】
【発明が解決しようとする課題】
従来のΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器おいては、例えば上記先願に見られるように、差動型演算増幅回路が用いられており、最終段の電圧比較手段ではアナログ信号の極性のみ判定し、前段の変調手段にフィードバックをかける１ビット帰還方式が一般的であった。その理由は、最終段の電圧比較手段で差動信号のまま電圧比較を行なって極性だけでなく振幅のレベルまで判定して複数ビット帰還方式にしようとすると、電圧比較手段が非常に複雑になり、かつ精度的にも充分なものが期待できないためであった。しかしながら、１ビット帰還方式では、Ｓ／Ｎ特性を充分に向上させることができないという課題があった。なお、オーバーサンプリング型Ａ／Ｄ変換器おいてＳ／Ｎ特性を向上させる方法としては、サンプリング周波数を高くすることも考えられるが、そのようにすると回路の消費電力が増大するという問題が発生する。
【０００６】
また、近年Ａ／Ｄ変換器は、例えばＣＯＤＥＣ（符号器復号器）のようにディジタル回路とともに１チップに搭載される場合が多くなってきているが、ディジタル回路とともに１チップ化されると、ディジタル回路の動作で生じる基板ノイズによってＡ／Ｄ変換器のＳ／Ｎ特性が悪化するという課題もある。
【０００７】
本発明の目的は、比較的簡単な構成によりΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器におけるＳ／Ｎ特性の向上を図ることができる技術を提供することにある。
【０００８】
本発明の他の目的は、消費電力を増大させることなくΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器におけるＳ／Ｎ特性の向上を図ることができる技術を提供することにある。
【０００９】
本発明の他の目的は、ディジタル回路とともに１チップに搭載した場合に生じる基板ノイズによるＳ／Ｎ特性の悪化を防止することができるオーバーサンプリング型Ａ／Ｄ変換器を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、入力されたアナログ信号と帰還信号との差を求める加算手段および該加算手段の出力信号を積分する差動型の積分手段からなるΔΣ型変調手段と、上記積分手段の積分結果を量子化する量子化手段と、上記量子化手段の出力信号に基づいて上記帰還信号を生成するローカルＤ／Ａ変換器とを含んで構成されるオーバーサンプリング型Ａ／Ｄ変換器において、上記積分手段を差動型の積分手段とするとともに、上記量子化手段を、上記積分手段の差動出力を増幅して差動でない信号として出力するアナログ差動増幅回路と該アナログ差動増幅回路の出力電圧を複数の参照電圧と比較する電圧比較手段とにより構成し、該電圧比較回路から得られる複数ビットの信号を上記ローカルＤ／Ａ変換器でアナログ信号に変換して上記変調手段に帰還させるようにしたものである。
【００１３】
上記した手段によれば、差動型の積分手段を用いるためＳ／Ｎ特性を向上させることができ、しかも電圧比較手段は差動でない信号の振幅を判定するため比較的精度の高い回路を簡単な回路で構成することができる。
【００１４】
また、望ましくは、上記変調手段は、入力されたアナログ信号と帰還信号との差を求める第１加算手段（１１ａ，１１ｂ）および第１加算手段の出力信号を積分する差動型の第１積分手段（１３）からなる第１の変調手段（１０）と、上記第１積分手段の出力信号と上記帰還信号との差を求める第２加算手段（２２ａ，２２ｂ）および第２加算手段の出力信号を積分する差動型の第２積分手段（２４）からなる第２の変調手段（２０）とからなる２次のΔΣ変調手段とする。
【００１５】
上記したＡ／Ｄ変換器において、サンプリング周波数をｆｓ、信号帯域幅をＢ、オーバーサンプリング比をＫ、帰還信号のビット数をｎとすると、１次のΔΣ変調方式のＡ／Ｄ変換器のＳ／Ｎは、
Ｓ／Ｎ＝１０Ｌｏｇ｛９（２ｎ−１）２Ｋ３／（２π２）｝
で表わされる。ここで、Ｋ＝ｆｓ／（２Ｂ）である。
【００１６】
また、２次のΔΣ変調方式のＡ／Ｄ変換器のＳ／Ｎは、
Ｓ／Ｎ＝１０Ｌｏｇ｛１５（２ｎ−１）２Ｋ５／（２π４）｝
となる。上記２つの式より、Ｋ＞２．４３であれば１次のΔΣ変調方式のＡ／Ｄ変換器よりも２次のΔΣ変調方式のＡ／Ｄ変換器のＳ／Ｎの方が良好であることが分かる。また、上記式より、帰還信号のビット数が多いほどＳ／Ｎが向上することが分かる。具体的には、例えば２次のΔΣ変調方式のＡ／Ｄ変換器では、１ビット帰還（ｎ＝１）に対して、２ビット帰還とした方がＳ／Ｎが９．５ｄＢ向上し、３ビット帰還とした方がＳ／Ｎが１６．９ｄＢ向上する。
【００１７】
また、上記第１積分手段（１３）の前段には、「１」より小さく設定されたゲインＧｌを有する第１増幅手段（１２ａ，１２ｂ）を、上記ローカルＤ／Ａ変換器（５０）と上記第２加算手段（２２ａ，２２ｂ）との間には上記第１増幅手段（１１ａ，１１ｂ）と略等しいゲインＧｌを有する第２増幅手段（２１ａ，２１ｂ）を、さらに上記第２積分手段（２４）の前段には「１」より小さく設定されたゲインＧ２を有する第３増幅手段（２３ａ，２３ｂ）を設ける。
【００１８】
上記のように、「１」より小さく設定されたゲインを有する第１増幅手段、第２増幅手段および第３増幅手段を設けることにより、各積分手段で出力が蝕和して回路が動作しなくなるのを防止することができるとともに、積分手段を構成する容量の比精度や演算増幅器のオフセット、セトリング等のばらつきによるＳ／Ｎ特性の低下を防止することができる。上記の場合、Ｓ／Ｎ特性を向上させるために好適な上記第１増幅手段、第２増幅手段および第３増幅手段の各ゲインは２／３以下、より好ましくは１／２である。
【００１９】
さらに、上記変調手段もしくは第１の変調手段および第２の変調手段は、それぞれ対応する入力信号をサンプリングするためのサンプリング容量と、該サンプリング容量の端子切換えのための複数のスイッチとを含むスイッチドキャパシタ回路と、演算増幅器と、積分動作のための積分容量とにより構成するとよい。これにより、変調器を構成する加算手段および積分手段さらには増幅手段を一体に構成することができるとともに、上記第１増幅手段、第２増幅手段および上記第３増幅手段のゲインは、それぞれ対応する上記サンプリング容量と上記積分容量との比によって設定することができるため、ゲインの設定が容易になる。
【００２０】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
【００２１】
図１には、本発明にかかるΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器の一実施例が示されている。
【００２２】
図１に示されているオーバーサンプリング型Ａ／Ｄ変換器は、２次のΔΣ変調方式とされ、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコンチップのような一つの半導体基板に形成される。
【００２３】
実施例のオーバーサンプリング型Ａ／Ｄ変換器は、アナログ入力信号Ｘ，−Ｘと帰還信号ＶＲ，−ＶＲとの差分をとって積分を行なう差動入力差動出力型の第１のΔΣ変調回路１０と、該第１のΔΣ変調回路１０の差動出力Ａ１，−Ａ１と帰還信号ＶＲ，−ＶＲとの差分をとって積分を行なう差動入力差動出力型の第２のΔΣ変調回路２０と、該第２のΔΣ変調回路２０の差動出力を増幅して差動でない信号として出力する差動入力シングル出力のアナログ差動増幅回路３０と、該アナログ差動増幅回路３０の出力電圧をＮ個（Ｎは３以上の整数）の参照電圧と比較する電圧比較手段４０と、該電圧比較回路４０から得られるＮビットの信号ＹをＤ／Ａ変換するローカルＤ／Ａ変換器５０とにより構成されている。
【００２４】
そして、上記電圧比較手段３０の出力信号Ｙが、この実施例のオーバサンプリング型Ａ／Ｄ変換器の出力信号として後段回路に伝達されるとともに、ローカルＤ／Ａ変換器５０へも伝達され、ローカルＤ／Ａ変換器５０でＡ／Ｄ変換されたアナログ信号が、上記帰還信号ＶＲ，−ＶＲとして上記ΔΣ変調回路１０および２０に帰還されるようにされている。
【００２５】
上記第１のΔΣ変調回路１０は、アナログ入力信号Ｘ，−Ｘと帰還信号ＶＲ，−ＶＲとのそれぞれの差分をとる加算手段１１ａ，１１ｂと、その差分のレベルを下げて積分手段１３に伝える「１」より小さなゲインＧ１を有する増幅手段１２ａ，１２ｂと、この増幅手段１２ａ，１２ｂの出力信号の積分を行なう差動型のアナログ積分手段１３とにより構成されている。「１」より小さなゲインＧ１を有する増幅手段１２ａ，１２ｂで上記差分を減衰して積分手段１３に伝えることで、積分手段１３が飽和するのを防止することができる。なお、ａからｂを減算する減算手段は、ａに−ｂを加算する加算手段とみることもできるので、この明細書では減算手段を加算手段と記すこととした。
【００２６】
上記第２のΔΣ変調回路２０は、上記増幅手段１２ａ，１２ｂと同じゲインＧ１を有する増幅手段２１ａ，２１ｂと、該増幅手段２１ａ，２１ｂで上記帰還信号ＶＲ，−ＶＲのレベルを下げた信号Ｇ１・ＶＲ，Ｇ１・−ＶＲと上記第１のΔΣ変調回路１０の差動出力Ａ１，−Ａ１との差分をとる加算手段２２ａ，２２ｂと、その差分を減衰して積分手段２４に伝える「１」より小さなゲインＧ２を有する増幅手段２３ａ，２３ｂと、増幅手段２３ａ，２３ｂの出力信号の積分を行なう差動型のアナログ積分手段２４とにより構成されている。
【００２７】
増幅手段１２ａ，１２ｂと同じゲインＧ１を有する増幅手段２１ａ，２１ｂを設けて、帰還信号ＶＲ，−ＶＲのレベルを下げた信号Ｇ１・ＶＲ，Ｇ１・−ＶＲを加算手段２２ａ，２２ｂに供給することにより、帰還信号のレベルと第１のΔΣ変調回路１０の差動出力Ａ１，−Ａ１のレベルをマッチングさせることができるとともに、「１」より小さなゲインＧ２を有する増幅手段２３ａ，２３ｂで上記差分を減衰して積分手段２４に伝えることで、積分手段２４が飽和するのを防止することができる。
【００２８】
さらに、この実施例では、第２のΔΣ変調回路２０の差動出力Ａ２，−Ａ２を差動でない信号に変換するアナログ差動増幅回路３０のゲインＧ３も「１」より小さな値に設定されている。これによって、このアナログ差動増幅回路３０も飽和しないようにされる。上記ゲインＧ１，Ｇ２，Ｇ３の望ましい値は２／３以下、さらに好ましくは１／２である。また、Ｎ＝３の場合における上記比較手段４０の参照電圧の好ましい関係は、Ｖｒ／２，０，−Ｖｒ／２である。そして、Ｎ＝３の場合における上記ローカルＤ／Ａ変換器５０の出力信号すなわち帰還信号ＶＲの好ましい値は、アナログ差動増幅回路３０の出力Ａ３が、Ｖｒ／２≦Ａ３のときはＶＲ＝Ｖｒ、０≦Ａ３≦Ｖｒ／２のときはＶＲ＝Ｖｒ／４、−Ｖｒ／２≦Ａ３≦０のときはＶＲ＝−Ｖｒ／４、Ａ３≦−Ｖｒ／２のときはＶＲ＝−Ｖｒである。
【００２９】
図２には、図１に示されている加算手段１１ａ，１１ｂ、増幅手段１２ａ，１２ｂおよび積分手段１３からなる第１のΔΣ変調回路１０の具体的な回路構成例が示されている。図２に示されているように、加算手段１１ａ，１１ｂ、増幅手段１２ａ，１２ｂおよび積分手段１３は、サンプリング容量Ｃｓ１〜Ｃｓ４とその端子切換えのためのスイッチＳＷ１〜ＳＷ８とから成るスイッチドキャパシタ回路と、オペアンプ（演算増幅器）ＯＰ１及び積分容量Ｃｉ１，Ｃｉ２とにより構成される。
【００３０】
サンプリング容量Ｃｓ１の一端は、スイッチＳＷ１を介して入力信号Ｘ１が入力される端子３１またはアナロググランドのような定電位点に接続されるとともに、サンプリング容量Ｃｓ１の他端は、スイッチＳＷ２を介してオペアンプＯＰ１の反転入力端子または定電位点に接続される。また、サンプリング容量Ｃｓ２の一端は、スイッチＳＷ３を介して帰還信号ＶＲが入力される端子３２またはアナロググランドのような定電位点に接続されるとともに、サンプリング容量Ｃｓ２の他端は、スイッチＳＷ４を介してオペアンプＯＰ１の反転入力端子または定電位点に接続される。
【００３１】
一方、サンプリング容量Ｃｓ３の一端は、スイッチＳＷ５を介して入力信号−Ｘ１が入力される端子３３またはアナロググランドのような定電位点に接続されるとともに、サンプリング容量Ｃｓ３の他端は、スイッチＳＷ６を介してオペアンプＯＰ１の非反転入力端子または定電位点に接続される。また、サンプリング容量Ｃｓ４の一端は、スイッチＳＷ７を介して帰還信号−ＶＲが入力される端子３４またはアナロググランドのような定電位点に接続されるとともに、サンプリング容量Ｃｓ４の他端は、スイッチＳＷ８を介してオペアンプＯＰ１の非反転入力端子または定電位点に接続される。
【００３２】
この実施例のΔΣ変調回路１０は、積分容量Ｃｉ１，Ｃｉ２の容量値をＣ１としたときに、サンプリング容量Ｃｓ１〜Ｃｓ４の容量値を上記積分容量の値Ｃ１のゲイン倍（Ｇ１倍）すなわちＧ１・Ｃ１とすること、つまり積分容量Ｃｉ１，Ｃｉ２とサンプリング容量Ｃｓ１〜Ｃｓ４との容量比によってゲインＧ１を設定することができる。
【００３３】
この実施例のΔΣ変調回路１０は、スイッチＳＷ１〜ＳＷ８の状態によってサンプリング状態と積分状態とが形成される。サンプリング状態は、図２に示されるように、スイッチＳＷ１，ＳＷ５が入力端子３１、３３に接続され、スイッチＳＷ２，ＳＷ３，ＳＷ４；ＳＷ６，ＳＷ７，ＳＷ８が定電位点に接続された状態である。このとき、入力端子３１，３３から入力されるアナログ信号Ｘ１，−Ｘ１による電荷がサンプリング容量Ｃｓ１，Ｃｓ３に蓄積される。
【００３４】
積分状態は、スイッチＳＷ１〜ＳＷ８が図２に示されているのと逆の端子側に接続された状態である。この積分状態では、サンプリング容量Ｃｓ２とＣｓ４の一方の端子が帰還信号ＶＲ，−ＶＲの入力端子３２，３４に接続され、サンプリング容量Ｃｓ１，Ｃｓ２の他方の端子がオペアンプＯＰ１の反転入力端子に、またサンプリング容量Ｃｓ３，Ｃｓ４の他方の端子がオペアンプＯＰ１の非反転入力端子に接続される。これによって、上記サンプリング状態でサンプリングされた電荷と帰還信号ＶＲ，−ＶＲの電荷とが加算されるとともに、オペアンプＯＰ１の出力端子にそのときの積分結果が現れる。
【００３５】
上記スイッチＳＷ１〜ＳＷ８が図３に示されているようなタイミングで変化するクロックφ１，φ２によって切替え動作されて、上記サンプリング状態（図２参照）と積分状態とが交互に繰り返されることにより、アナログ入力信号Ｘ１，−Ｘ１とローカルＤ／Ａ変換器５０からの帰還信号ＶＲ，−ＶＲとの加算（減算）とその差分の積分とが同時に行われる。連続した２つのサンプリングタイミングをｎ，ｎ＋１で表わすと、図２の回路のタイミングｎ＋１時点での出力Ａ１（ｎ＋１）は、次式
Ａ１（ｎ＋１）＝Ｇ１（Ｘ１（ｎ）−ＶＲ（ｎ））＋Ａ１（ｎ）
のようになる。
【００３６】
上記式より、ローカルＤ／Ａ変換器５０から伝達される帰還信号ＶＲ，−ＶＲのレベルよりも入力信号Ｘ１，−Ｘ１のレベルが高ければ積分電荷量が増加され、低ければ積分電荷量が減少されることが分かる。
【００３７】
図４には、図１に示されている第２のΔΣ変調回路２０の具体的な回路構成例が示されている。図１に示されている増幅手段２１ａ，２１ｂ、加算手段２２ａ，２２ｂ、増幅手段２３ａ，２３ｂおよび積分手段２４は、図４に示されているように、サンプリング容量Ｃｓ１１〜Ｃｓ１４とその端子切換えのためのスイッチＳＷ１１〜ＳＷ１８とから成るスイッチドキャパシタ回路と、オペアンプ（演算増幅器）ＯＰ２及び積分容量Ｃｉ１１，Ｃｉ１２とにより構成される。つまり、回路形式は図２に示されている第１のΔΣ変調回路１０と同じである。スイッチＳＷ１１〜ＳＷ１８を動作させるクロックも図２の回路と同様に、図３に示されているφ１とφ２であり、同じように動作される。
【００３８】
第２のΔΣ変調回路２０が第１のΔΣ変調回路１０と異なるのは、図２の第１のΔΣ変調回路１０ではサンプリング容量Ｃｓ１〜Ｃｓ４が同一容量値を有しかつ積分容量Ｃｉ１，Ｃｉ２の値Ｃ１のＧ１倍とされているのに対し、図４の第２のΔΣ変調回路２０では、サンプリング容量Ｃｓ１１とＣｓ１３が同一容量値で積分容量Ｃｉ１１，Ｃｉ１２の値Ｃ２のＧ２倍とされ、サンプリング容量Ｃｓ１２とＣｓ１４が同一容量値で積分容量の値Ｃ２のＧ１・Ｇ２倍とされている点である。
【００３９】
スイッチＳＷ１１〜ＳＷ１８が図４に示すような側に切り替えられているサンプリング状態とスイッチＳＷ１１〜ＳＷ１８が図４と逆の側に切り替えられる積分状態とが交互に繰り返されることにより、ローカルＤ／Ａ変換器５０からの帰還信号ＶＲ，−ＶＲの減衰（Ｇ１倍）と、第１のΔΣ変調回路１０の出力信号Ａ１，−Ａ１とローカルＤ／Ａ変換器５０からの帰還信号ＶＲ，−ＶＲとの加算（減算）と、その差分の積分とが同時に行われる。連続した２つのサンプリングタイミングをｎ，ｎ＋１で表わすと、図４の回路のタイミングｎ＋１時点での出力Ａ２（ｎ＋１）は、次式
Ａ２（ｎ＋１）＝Ｇ２（Ｘ１（ｎ）−Ｇ１・ＶＲ（ｎ））＋Ａ２（ｎ）
のようになる。
【００４０】
図５には、図１に示されているアナログ差動増幅回路３０および電圧比較回路４０の具体的な回路構成例が示されている。図５に示されているように、アナログ差動増幅回路３０は、サンプリング容量Ｃｓ２１，Ｃｓ２２とその端子切換えのためのスイッチＳＷ２１〜ＳＷ２４とから成るスイッチドキャパシタ回路と、オペアンプ（演算増幅器）ＯＰ３と、このオペアンプＯＰ３の出力端子と反転入力端子との間に接続された帰還容量Ｃｆおよびこれと並列なスイッチＳＷ２５とにより構成される。また、オペアンプＯＰ３の非反転入力端子は、アナロググランドのような定電位点に接続される。
【００４１】
また、電圧比較回路４０は、例えば３個（Ｎ＝３の場合）のコンパレータＣＭＰ１〜ＣＭＰ３により構成されており、これらのコンパレータＣＭＰ１〜ＣＭＰ３の非反転入力端子にアナログ差動増幅回路３０の出力電圧Ａ３が共通に入力されると共に、反転入力端子にそれぞれ参照電圧としてＶｒ／２，０，−Ｖｒ／２が入力されている。
【００４２】
アナログ差動増幅回路３０は、図３に示されているようなタイミングのクロックφ２とφ３によって、スイッチＳＷ２１〜ＳＷ２５が図５に示すような側に切り替えられている第１状態と、スイッチＳＷ２１〜ＳＷ２５が図５と逆の側に切り替えられる第２状態とを交互に繰り返すように制御されることにより、第２のΔΣ変調回路２０の差動出力信号Ａ２と−Ａ２の差を増幅し、差動でない信号Ａ３（＝２Ｇ３・Ａ２）を出力する。このアナログ差動増幅回路３０のゲインＧ３は、サンプリング容量Ｃｓ２１，Ｃｓ２２と帰還容量Ｃｆとの比によって決定される。具体的にはサンプリング容量Ｃｓ２１，Ｃｓ２２の容量値は、帰還容量Ｃｆの容量値をＣ３とすると、そのゲイン倍すなわちＧ３・Ｃ３のように設定される。
【００４３】
電圧比較回路４０は、図３に示されているクロックφ４のようなタイミングで動作される。これによって、電圧比較回路４０の各コンパレータＣＭＰ１〜ＣＭＰ３は、アナログ差動増幅回路３０の出力Ａ３と参照電圧Ｖｒ／２，０，−Ｖｒ／２とを比較して、その大小関係に応じて、３ビットの信号Ｙ（０，１），Ｙ（０，０），Ｙ（０，−１）を出力する。
【００４４】
なお、図５には、アナログ差動増幅回路３０をスイッチドキャパシタ回路を利用して構成した実施例を示したが、アナログ差動増幅回路３０は、図６に示すように、入力抵抗Ｒ１，Ｒ２と、オペアンプＯＰ４と、オペアンプＯＰ４の非反転入力端子と接地点（アナロググランド）との間に接続された抵抗Ｒ３と、オペアンプＯＰ３の出力端子と反転入力端子との間に接続された帰還抵抗Ｒ４とにより構成することができる。この場合、回路のゲインは、帰還抵抗Ｒｆおよびオペアンプの非反転入力端子側の抵抗Ｒ３の抵抗値を、入力抵抗Ｒ１，Ｒ２の抵抗値ｒのゲイン倍（Ｇ３倍）に設計することにより設定することができる。
【００４５】
上記実施例によれば、以下の作用効果を得ることができる。
【００４６】
（１）ΔΣ型変調手段と、量子化手段と、ローカルＤ／Ａ変換器とを含んで構成されるオーバーサンプリング型Ａ／Ｄ変換器において、上記量子化手段を、上記積分手段の差動出力を増幅して差動でない信号として出力するアナログ差動増幅回路と該アナログ差動増幅回路の出力電圧を複数の参照電圧と比較する電圧比較手段とにより構成し、該電圧比較回路から得られる複数ビットの信号を上記ローカルＤ／Ａ変換器でアナログ信号に変換して上記変調手段に帰還させるようにしたので、電圧比較回路は差動でない信号の振幅を判定するため比較的精度の高い回路を簡単な回路で構成することができかつＳ／Ｎ特性を向上させることができる。しかも、サンプリング周波数をそれほど高くすることなくＳ／Ｎ特性を向上させることができる。
【００４７】
（２）上記変調手段を２次のΔΣ変調手段とした場合には、１次のΔΣ変調手段よりもＳ／Ｎ特性を向上させることができるとともに、３次以上とした場合に比べて容量比もそれほど大きくならないので半導体集積回路化するのに好適である。
【００４８】
（３）第１増幅手段、第２増幅手段および第３増幅手段のゲインＧｌを略１／２に設定したことにより、第１積分手段および第２積分手段における演算増幅手段の飽和を抑え、Ｓ／Ｎ特性の一層の向上を図ることができる。
【００４９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、実施例における第１および第２のΔΣ変調回路１０、２０もアナログ差動増幅回路３０と同様にスイッチドキャパシタ回路でなく抵抗を用いて構成することができる。また、本発明は、２次の変調方式のみでなく３次以上の変調方式のオーバーサンプリング型Ａ／Ｄ変換器にも適用することができる。
【００５０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００５１】
すなわち、ΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器において、差動入力差動出力の変調手段を用いるとともに変調手段の差動出力を増幅して差動でない信号として出力するアナログ差動増幅回路と該アナログ差動増幅回路の出力電圧を複数の参照電圧と比較する電圧比較手段とを設け、該電圧比較回路から得られる複数ビットの信号を上記ローカルＤ／Ａ変換器でアナログ信号に変換して上記変調手段に帰還させるようにしたので、電圧比較回路は差動でない信号の振幅を判定するため比較的精度の高い回路を簡単な回路で構成することができかつＳ／Ｎ特性を向上させることができる。また、本発明に従うとディジタル回路とともに１チップに搭載した場合に生じる基板ノイズによるＳ／Ｎ特性の悪化を防止することができる。
【図面の簡単な説明】
【図１】本発明に係るオーバーサンプリング型Ａ／Ｄ変換器の一実施例の機能ブロック図である。
【図２】上記オーバーサンプリング型Ａ／Ｄ変換器における第１のΔΣ変調回路の具体例を示す回路図である。
【図３】上記オーバーサンプリング型Ａ／Ｄ変換器を動作させるクロックのタイミングを示すタイミングチャートである。
【図４】上記オーバーサンプリング型Ａ／Ｄ変換器における第２のΔΣ変調回路の具体例を示す回路図である。
【図５】上記オーバーサンプリング型Ａ／Ｄ変換器におけるアナログ差動増幅回路の具体例を示す回路図である。
【図６】上記オーバーサンプリング型Ａ／Ｄ変換器におけるアナログ差動増幅回路の他の具体例を示す回路図である。
【符号の説明】
１０ 第１のΔΣ変調回路
１１ａ，１１ｂ 加算手段
１２ａ，１２ｂ 増幅手段
１３ アナログ積分手段
２０ 第２のΔΣ変調回路
２１ａ，２１ｂ 加算手段
２２ａ，２２ｂ 加算手段
２３ａ，２３ｂ 増幅手段
２４ アナログ積分手段
３０ 差動入力シングル出力のアナログ差動増幅回路
４０ 電圧比較手段
５０ ローカルＤ／Ａ変換器
ＶＲ，−ＶＲ 帰還信号
【発明の属する技術分野】
本発明は、アナログ電圧信号を対応するディジタル信号に変換するためのアナログ−ディジタル（Ａ／Ｄ）変換器さらには半導体集積回路で実現するのに好適なオーバーサンプリング型Ａ／Ｄ変換器に関し、特に、ΔΣ変調型Ａ／Ｄ変換器に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来より、Ａ／Ｄ変換器には、逐次比較型やオーバーサンプリング型など種々の形式のものが開発されている。一般に、非線形歪みの無いＡ／Ｄ変換器でアナログ入力信号をディジタル信号に変換する場合、入力アナログ入力信号が最小分解能の数倍以上であれば、量子化雑音は、直流からナイキスト周波数（サンプリング周波数の１／２）の間にほぼ均一に分布される。このため、量子化ビット数が等しければ、雑音電力の総和は一定とされ、基本的にはサンプリング周波数を高くすれば、信号周波数近傍のＳ／Ｎ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ）特性を向上させることができる。オーバーサンプリング型Ａ／Ｄ変換器は、オーバーサンプリング比（信号帯域の周波数に対するサンプリングクロックの周波数の比）を高くすることによりＳ／Ｎ特性を向上させた方式である。
【０００３】
オーバーサンプリング型Ａ／Ｄ変換器は変調手段を含み、この変調手段は逐次比較型のＡ／Ｄ変換器などと同様にフィードバックループを形成する。つまり、電圧比較を行う量子化手段と、フィードバックに必要なＤ／Ａ変換器を内蔵する。フィードバックループ内にフィルタを配置することが、他の方式のＡ／Ｄ変換器と大きく異なる点であるが、このフィルタをどこに配置するか、そして信号入力点の位置関係によって、Δ（デルタ）変調方式、ΔΣ（デルタ・シグマ）変調方式、それらの混合方式に大別できる。
【０００４】
このうち、ΔΣ変調方式は、出力信号と入力信号との差を積分し、この積分手段の出力が最小となるようにフィードバック制御するもので、このΔΣ変調方式においては、アナログ積分の次数すなわち変調器の数を増やすことにより、Ｓ／Ｎ特性をさらに改善することができる。つまり、アナログ積分の次数を１次増やす毎に、ほぼオーバーサンプリング比の２乗に逆比例したノイズシェイピング特性（雑音減少）が期待できる。しかしながら、積分の次数を増やすとキャパシタの比が大きくなり、回路の面積が大きくなると共に消費電力も増大し半導体集積回路化が困難になるため、一般には２次のΔΣ変調方式とされる。尚、ΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器に関する発明としては、例えば特開平９−２９４０７５号などがある。
【０００５】
【発明が解決しようとする課題】
従来のΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器おいては、例えば上記先願に見られるように、差動型演算増幅回路が用いられており、最終段の電圧比較手段ではアナログ信号の極性のみ判定し、前段の変調手段にフィードバックをかける１ビット帰還方式が一般的であった。その理由は、最終段の電圧比較手段で差動信号のまま電圧比較を行なって極性だけでなく振幅のレベルまで判定して複数ビット帰還方式にしようとすると、電圧比較手段が非常に複雑になり、かつ精度的にも充分なものが期待できないためであった。しかしながら、１ビット帰還方式では、Ｓ／Ｎ特性を充分に向上させることができないという課題があった。なお、オーバーサンプリング型Ａ／Ｄ変換器おいてＳ／Ｎ特性を向上させる方法としては、サンプリング周波数を高くすることも考えられるが、そのようにすると回路の消費電力が増大するという問題が発生する。
【０００６】
また、近年Ａ／Ｄ変換器は、例えばＣＯＤＥＣ（符号器復号器）のようにディジタル回路とともに１チップに搭載される場合が多くなってきているが、ディジタル回路とともに１チップ化されると、ディジタル回路の動作で生じる基板ノイズによってＡ／Ｄ変換器のＳ／Ｎ特性が悪化するという課題もある。
【０００７】
本発明の目的は、比較的簡単な構成によりΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器におけるＳ／Ｎ特性の向上を図ることができる技術を提供することにある。
【０００８】
本発明の他の目的は、消費電力を増大させることなくΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器におけるＳ／Ｎ特性の向上を図ることができる技術を提供することにある。
【０００９】
本発明の他の目的は、ディジタル回路とともに１チップに搭載した場合に生じる基板ノイズによるＳ／Ｎ特性の悪化を防止することができるオーバーサンプリング型Ａ／Ｄ変換器を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、入力されたアナログ信号と帰還信号との差を求める加算手段および該加算手段の出力信号を積分する差動型の積分手段からなるΔΣ型変調手段と、上記積分手段の積分結果を量子化する量子化手段と、上記量子化手段の出力信号に基づいて上記帰還信号を生成するローカルＤ／Ａ変換器とを含んで構成されるオーバーサンプリング型Ａ／Ｄ変換器において、上記積分手段を差動型の積分手段とするとともに、上記量子化手段を、上記積分手段の差動出力を増幅して差動でない信号として出力するアナログ差動増幅回路と該アナログ差動増幅回路の出力電圧を複数の参照電圧と比較する電圧比較手段とにより構成し、該電圧比較回路から得られる複数ビットの信号を上記ローカルＤ／Ａ変換器でアナログ信号に変換して上記変調手段に帰還させるようにしたものである。
【００１３】
上記した手段によれば、差動型の積分手段を用いるためＳ／Ｎ特性を向上させることができ、しかも電圧比較手段は差動でない信号の振幅を判定するため比較的精度の高い回路を簡単な回路で構成することができる。
【００１４】
また、望ましくは、上記変調手段は、入力されたアナログ信号と帰還信号との差を求める第１加算手段（１１ａ，１１ｂ）および第１加算手段の出力信号を積分する差動型の第１積分手段（１３）からなる第１の変調手段（１０）と、上記第１積分手段の出力信号と上記帰還信号との差を求める第２加算手段（２２ａ，２２ｂ）および第２加算手段の出力信号を積分する差動型の第２積分手段（２４）からなる第２の変調手段（２０）とからなる２次のΔΣ変調手段とする。
【００１５】
上記したＡ／Ｄ変換器において、サンプリング周波数をｆｓ、信号帯域幅をＢ、オーバーサンプリング比をＫ、帰還信号のビット数をｎとすると、１次のΔΣ変調方式のＡ／Ｄ変換器のＳ／Ｎは、
Ｓ／Ｎ＝１０Ｌｏｇ｛９（２ｎ−１）２Ｋ３／（２π２）｝
で表わされる。ここで、Ｋ＝ｆｓ／（２Ｂ）である。
【００１６】
また、２次のΔΣ変調方式のＡ／Ｄ変換器のＳ／Ｎは、
Ｓ／Ｎ＝１０Ｌｏｇ｛１５（２ｎ−１）２Ｋ５／（２π４）｝
となる。上記２つの式より、Ｋ＞２．４３であれば１次のΔΣ変調方式のＡ／Ｄ変換器よりも２次のΔΣ変調方式のＡ／Ｄ変換器のＳ／Ｎの方が良好であることが分かる。また、上記式より、帰還信号のビット数が多いほどＳ／Ｎが向上することが分かる。具体的には、例えば２次のΔΣ変調方式のＡ／Ｄ変換器では、１ビット帰還（ｎ＝１）に対して、２ビット帰還とした方がＳ／Ｎが９．５ｄＢ向上し、３ビット帰還とした方がＳ／Ｎが１６．９ｄＢ向上する。
【００１７】
また、上記第１積分手段（１３）の前段には、「１」より小さく設定されたゲインＧｌを有する第１増幅手段（１２ａ，１２ｂ）を、上記ローカルＤ／Ａ変換器（５０）と上記第２加算手段（２２ａ，２２ｂ）との間には上記第１増幅手段（１１ａ，１１ｂ）と略等しいゲインＧｌを有する第２増幅手段（２１ａ，２１ｂ）を、さらに上記第２積分手段（２４）の前段には「１」より小さく設定されたゲインＧ２を有する第３増幅手段（２３ａ，２３ｂ）を設ける。
【００１８】
上記のように、「１」より小さく設定されたゲインを有する第１増幅手段、第２増幅手段および第３増幅手段を設けることにより、各積分手段で出力が蝕和して回路が動作しなくなるのを防止することができるとともに、積分手段を構成する容量の比精度や演算増幅器のオフセット、セトリング等のばらつきによるＳ／Ｎ特性の低下を防止することができる。上記の場合、Ｓ／Ｎ特性を向上させるために好適な上記第１増幅手段、第２増幅手段および第３増幅手段の各ゲインは２／３以下、より好ましくは１／２である。
【００１９】
さらに、上記変調手段もしくは第１の変調手段および第２の変調手段は、それぞれ対応する入力信号をサンプリングするためのサンプリング容量と、該サンプリング容量の端子切換えのための複数のスイッチとを含むスイッチドキャパシタ回路と、演算増幅器と、積分動作のための積分容量とにより構成するとよい。これにより、変調器を構成する加算手段および積分手段さらには増幅手段を一体に構成することができるとともに、上記第１増幅手段、第２増幅手段および上記第３増幅手段のゲインは、それぞれ対応する上記サンプリング容量と上記積分容量との比によって設定することができるため、ゲインの設定が容易になる。
【００２０】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
【００２１】
図１には、本発明にかかるΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器の一実施例が示されている。
【００２２】
図１に示されているオーバーサンプリング型Ａ／Ｄ変換器は、２次のΔΣ変調方式とされ、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコンチップのような一つの半導体基板に形成される。
【００２３】
実施例のオーバーサンプリング型Ａ／Ｄ変換器は、アナログ入力信号Ｘ，−Ｘと帰還信号ＶＲ，−ＶＲとの差分をとって積分を行なう差動入力差動出力型の第１のΔΣ変調回路１０と、該第１のΔΣ変調回路１０の差動出力Ａ１，−Ａ１と帰還信号ＶＲ，−ＶＲとの差分をとって積分を行なう差動入力差動出力型の第２のΔΣ変調回路２０と、該第２のΔΣ変調回路２０の差動出力を増幅して差動でない信号として出力する差動入力シングル出力のアナログ差動増幅回路３０と、該アナログ差動増幅回路３０の出力電圧をＮ個（Ｎは３以上の整数）の参照電圧と比較する電圧比較手段４０と、該電圧比較回路４０から得られるＮビットの信号ＹをＤ／Ａ変換するローカルＤ／Ａ変換器５０とにより構成されている。
【００２４】
そして、上記電圧比較手段３０の出力信号Ｙが、この実施例のオーバサンプリング型Ａ／Ｄ変換器の出力信号として後段回路に伝達されるとともに、ローカルＤ／Ａ変換器５０へも伝達され、ローカルＤ／Ａ変換器５０でＡ／Ｄ変換されたアナログ信号が、上記帰還信号ＶＲ，−ＶＲとして上記ΔΣ変調回路１０および２０に帰還されるようにされている。
【００２５】
上記第１のΔΣ変調回路１０は、アナログ入力信号Ｘ，−Ｘと帰還信号ＶＲ，−ＶＲとのそれぞれの差分をとる加算手段１１ａ，１１ｂと、その差分のレベルを下げて積分手段１３に伝える「１」より小さなゲインＧ１を有する増幅手段１２ａ，１２ｂと、この増幅手段１２ａ，１２ｂの出力信号の積分を行なう差動型のアナログ積分手段１３とにより構成されている。「１」より小さなゲインＧ１を有する増幅手段１２ａ，１２ｂで上記差分を減衰して積分手段１３に伝えることで、積分手段１３が飽和するのを防止することができる。なお、ａからｂを減算する減算手段は、ａに−ｂを加算する加算手段とみることもできるので、この明細書では減算手段を加算手段と記すこととした。
【００２６】
上記第２のΔΣ変調回路２０は、上記増幅手段１２ａ，１２ｂと同じゲインＧ１を有する増幅手段２１ａ，２１ｂと、該増幅手段２１ａ，２１ｂで上記帰還信号ＶＲ，−ＶＲのレベルを下げた信号Ｇ１・ＶＲ，Ｇ１・−ＶＲと上記第１のΔΣ変調回路１０の差動出力Ａ１，−Ａ１との差分をとる加算手段２２ａ，２２ｂと、その差分を減衰して積分手段２４に伝える「１」より小さなゲインＧ２を有する増幅手段２３ａ，２３ｂと、増幅手段２３ａ，２３ｂの出力信号の積分を行なう差動型のアナログ積分手段２４とにより構成されている。
【００２７】
増幅手段１２ａ，１２ｂと同じゲインＧ１を有する増幅手段２１ａ，２１ｂを設けて、帰還信号ＶＲ，−ＶＲのレベルを下げた信号Ｇ１・ＶＲ，Ｇ１・−ＶＲを加算手段２２ａ，２２ｂに供給することにより、帰還信号のレベルと第１のΔΣ変調回路１０の差動出力Ａ１，−Ａ１のレベルをマッチングさせることができるとともに、「１」より小さなゲインＧ２を有する増幅手段２３ａ，２３ｂで上記差分を減衰して積分手段２４に伝えることで、積分手段２４が飽和するのを防止することができる。
【００２８】
さらに、この実施例では、第２のΔΣ変調回路２０の差動出力Ａ２，−Ａ２を差動でない信号に変換するアナログ差動増幅回路３０のゲインＧ３も「１」より小さな値に設定されている。これによって、このアナログ差動増幅回路３０も飽和しないようにされる。上記ゲインＧ１，Ｇ２，Ｇ３の望ましい値は２／３以下、さらに好ましくは１／２である。また、Ｎ＝３の場合における上記比較手段４０の参照電圧の好ましい関係は、Ｖｒ／２，０，−Ｖｒ／２である。そして、Ｎ＝３の場合における上記ローカルＤ／Ａ変換器５０の出力信号すなわち帰還信号ＶＲの好ましい値は、アナログ差動増幅回路３０の出力Ａ３が、Ｖｒ／２≦Ａ３のときはＶＲ＝Ｖｒ、０≦Ａ３≦Ｖｒ／２のときはＶＲ＝Ｖｒ／４、−Ｖｒ／２≦Ａ３≦０のときはＶＲ＝−Ｖｒ／４、Ａ３≦−Ｖｒ／２のときはＶＲ＝−Ｖｒである。
【００２９】
図２には、図１に示されている加算手段１１ａ，１１ｂ、増幅手段１２ａ，１２ｂおよび積分手段１３からなる第１のΔΣ変調回路１０の具体的な回路構成例が示されている。図２に示されているように、加算手段１１ａ，１１ｂ、増幅手段１２ａ，１２ｂおよび積分手段１３は、サンプリング容量Ｃｓ１〜Ｃｓ４とその端子切換えのためのスイッチＳＷ１〜ＳＷ８とから成るスイッチドキャパシタ回路と、オペアンプ（演算増幅器）ＯＰ１及び積分容量Ｃｉ１，Ｃｉ２とにより構成される。
【００３０】
サンプリング容量Ｃｓ１の一端は、スイッチＳＷ１を介して入力信号Ｘ１が入力される端子３１またはアナロググランドのような定電位点に接続されるとともに、サンプリング容量Ｃｓ１の他端は、スイッチＳＷ２を介してオペアンプＯＰ１の反転入力端子または定電位点に接続される。また、サンプリング容量Ｃｓ２の一端は、スイッチＳＷ３を介して帰還信号ＶＲが入力される端子３２またはアナロググランドのような定電位点に接続されるとともに、サンプリング容量Ｃｓ２の他端は、スイッチＳＷ４を介してオペアンプＯＰ１の反転入力端子または定電位点に接続される。
【００３１】
一方、サンプリング容量Ｃｓ３の一端は、スイッチＳＷ５を介して入力信号−Ｘ１が入力される端子３３またはアナロググランドのような定電位点に接続されるとともに、サンプリング容量Ｃｓ３の他端は、スイッチＳＷ６を介してオペアンプＯＰ１の非反転入力端子または定電位点に接続される。また、サンプリング容量Ｃｓ４の一端は、スイッチＳＷ７を介して帰還信号−ＶＲが入力される端子３４またはアナロググランドのような定電位点に接続されるとともに、サンプリング容量Ｃｓ４の他端は、スイッチＳＷ８を介してオペアンプＯＰ１の非反転入力端子または定電位点に接続される。
【００３２】
この実施例のΔΣ変調回路１０は、積分容量Ｃｉ１，Ｃｉ２の容量値をＣ１としたときに、サンプリング容量Ｃｓ１〜Ｃｓ４の容量値を上記積分容量の値Ｃ１のゲイン倍（Ｇ１倍）すなわちＧ１・Ｃ１とすること、つまり積分容量Ｃｉ１，Ｃｉ２とサンプリング容量Ｃｓ１〜Ｃｓ４との容量比によってゲインＧ１を設定することができる。
【００３３】
この実施例のΔΣ変調回路１０は、スイッチＳＷ１〜ＳＷ８の状態によってサンプリング状態と積分状態とが形成される。サンプリング状態は、図２に示されるように、スイッチＳＷ１，ＳＷ５が入力端子３１、３３に接続され、スイッチＳＷ２，ＳＷ３，ＳＷ４；ＳＷ６，ＳＷ７，ＳＷ８が定電位点に接続された状態である。このとき、入力端子３１，３３から入力されるアナログ信号Ｘ１，−Ｘ１による電荷がサンプリング容量Ｃｓ１，Ｃｓ３に蓄積される。
【００３４】
積分状態は、スイッチＳＷ１〜ＳＷ８が図２に示されているのと逆の端子側に接続された状態である。この積分状態では、サンプリング容量Ｃｓ２とＣｓ４の一方の端子が帰還信号ＶＲ，−ＶＲの入力端子３２，３４に接続され、サンプリング容量Ｃｓ１，Ｃｓ２の他方の端子がオペアンプＯＰ１の反転入力端子に、またサンプリング容量Ｃｓ３，Ｃｓ４の他方の端子がオペアンプＯＰ１の非反転入力端子に接続される。これによって、上記サンプリング状態でサンプリングされた電荷と帰還信号ＶＲ，−ＶＲの電荷とが加算されるとともに、オペアンプＯＰ１の出力端子にそのときの積分結果が現れる。
【００３５】
上記スイッチＳＷ１〜ＳＷ８が図３に示されているようなタイミングで変化するクロックφ１，φ２によって切替え動作されて、上記サンプリング状態（図２参照）と積分状態とが交互に繰り返されることにより、アナログ入力信号Ｘ１，−Ｘ１とローカルＤ／Ａ変換器５０からの帰還信号ＶＲ，−ＶＲとの加算（減算）とその差分の積分とが同時に行われる。連続した２つのサンプリングタイミングをｎ，ｎ＋１で表わすと、図２の回路のタイミングｎ＋１時点での出力Ａ１（ｎ＋１）は、次式
Ａ１（ｎ＋１）＝Ｇ１（Ｘ１（ｎ）−ＶＲ（ｎ））＋Ａ１（ｎ）
のようになる。
【００３６】
上記式より、ローカルＤ／Ａ変換器５０から伝達される帰還信号ＶＲ，−ＶＲのレベルよりも入力信号Ｘ１，−Ｘ１のレベルが高ければ積分電荷量が増加され、低ければ積分電荷量が減少されることが分かる。
【００３７】
図４には、図１に示されている第２のΔΣ変調回路２０の具体的な回路構成例が示されている。図１に示されている増幅手段２１ａ，２１ｂ、加算手段２２ａ，２２ｂ、増幅手段２３ａ，２３ｂおよび積分手段２４は、図４に示されているように、サンプリング容量Ｃｓ１１〜Ｃｓ１４とその端子切換えのためのスイッチＳＷ１１〜ＳＷ１８とから成るスイッチドキャパシタ回路と、オペアンプ（演算増幅器）ＯＰ２及び積分容量Ｃｉ１１，Ｃｉ１２とにより構成される。つまり、回路形式は図２に示されている第１のΔΣ変調回路１０と同じである。スイッチＳＷ１１〜ＳＷ１８を動作させるクロックも図２の回路と同様に、図３に示されているφ１とφ２であり、同じように動作される。
【００３８】
第２のΔΣ変調回路２０が第１のΔΣ変調回路１０と異なるのは、図２の第１のΔΣ変調回路１０ではサンプリング容量Ｃｓ１〜Ｃｓ４が同一容量値を有しかつ積分容量Ｃｉ１，Ｃｉ２の値Ｃ１のＧ１倍とされているのに対し、図４の第２のΔΣ変調回路２０では、サンプリング容量Ｃｓ１１とＣｓ１３が同一容量値で積分容量Ｃｉ１１，Ｃｉ１２の値Ｃ２のＧ２倍とされ、サンプリング容量Ｃｓ１２とＣｓ１４が同一容量値で積分容量の値Ｃ２のＧ１・Ｇ２倍とされている点である。
【００３９】
スイッチＳＷ１１〜ＳＷ１８が図４に示すような側に切り替えられているサンプリング状態とスイッチＳＷ１１〜ＳＷ１８が図４と逆の側に切り替えられる積分状態とが交互に繰り返されることにより、ローカルＤ／Ａ変換器５０からの帰還信号ＶＲ，−ＶＲの減衰（Ｇ１倍）と、第１のΔΣ変調回路１０の出力信号Ａ１，−Ａ１とローカルＤ／Ａ変換器５０からの帰還信号ＶＲ，−ＶＲとの加算（減算）と、その差分の積分とが同時に行われる。連続した２つのサンプリングタイミングをｎ，ｎ＋１で表わすと、図４の回路のタイミングｎ＋１時点での出力Ａ２（ｎ＋１）は、次式
Ａ２（ｎ＋１）＝Ｇ２（Ｘ１（ｎ）−Ｇ１・ＶＲ（ｎ））＋Ａ２（ｎ）
のようになる。
【００４０】
図５には、図１に示されているアナログ差動増幅回路３０および電圧比較回路４０の具体的な回路構成例が示されている。図５に示されているように、アナログ差動増幅回路３０は、サンプリング容量Ｃｓ２１，Ｃｓ２２とその端子切換えのためのスイッチＳＷ２１〜ＳＷ２４とから成るスイッチドキャパシタ回路と、オペアンプ（演算増幅器）ＯＰ３と、このオペアンプＯＰ３の出力端子と反転入力端子との間に接続された帰還容量Ｃｆおよびこれと並列なスイッチＳＷ２５とにより構成される。また、オペアンプＯＰ３の非反転入力端子は、アナロググランドのような定電位点に接続される。
【００４１】
また、電圧比較回路４０は、例えば３個（Ｎ＝３の場合）のコンパレータＣＭＰ１〜ＣＭＰ３により構成されており、これらのコンパレータＣＭＰ１〜ＣＭＰ３の非反転入力端子にアナログ差動増幅回路３０の出力電圧Ａ３が共通に入力されると共に、反転入力端子にそれぞれ参照電圧としてＶｒ／２，０，−Ｖｒ／２が入力されている。
【００４２】
アナログ差動増幅回路３０は、図３に示されているようなタイミングのクロックφ２とφ３によって、スイッチＳＷ２１〜ＳＷ２５が図５に示すような側に切り替えられている第１状態と、スイッチＳＷ２１〜ＳＷ２５が図５と逆の側に切り替えられる第２状態とを交互に繰り返すように制御されることにより、第２のΔΣ変調回路２０の差動出力信号Ａ２と−Ａ２の差を増幅し、差動でない信号Ａ３（＝２Ｇ３・Ａ２）を出力する。このアナログ差動増幅回路３０のゲインＧ３は、サンプリング容量Ｃｓ２１，Ｃｓ２２と帰還容量Ｃｆとの比によって決定される。具体的にはサンプリング容量Ｃｓ２１，Ｃｓ２２の容量値は、帰還容量Ｃｆの容量値をＣ３とすると、そのゲイン倍すなわちＧ３・Ｃ３のように設定される。
【００４３】
電圧比較回路４０は、図３に示されているクロックφ４のようなタイミングで動作される。これによって、電圧比較回路４０の各コンパレータＣＭＰ１〜ＣＭＰ３は、アナログ差動増幅回路３０の出力Ａ３と参照電圧Ｖｒ／２，０，−Ｖｒ／２とを比較して、その大小関係に応じて、３ビットの信号Ｙ（０，１），Ｙ（０，０），Ｙ（０，−１）を出力する。
【００４４】
なお、図５には、アナログ差動増幅回路３０をスイッチドキャパシタ回路を利用して構成した実施例を示したが、アナログ差動増幅回路３０は、図６に示すように、入力抵抗Ｒ１，Ｒ２と、オペアンプＯＰ４と、オペアンプＯＰ４の非反転入力端子と接地点（アナロググランド）との間に接続された抵抗Ｒ３と、オペアンプＯＰ３の出力端子と反転入力端子との間に接続された帰還抵抗Ｒ４とにより構成することができる。この場合、回路のゲインは、帰還抵抗Ｒｆおよびオペアンプの非反転入力端子側の抵抗Ｒ３の抵抗値を、入力抵抗Ｒ１，Ｒ２の抵抗値ｒのゲイン倍（Ｇ３倍）に設計することにより設定することができる。
【００４５】
上記実施例によれば、以下の作用効果を得ることができる。
【００４６】
（１）ΔΣ型変調手段と、量子化手段と、ローカルＤ／Ａ変換器とを含んで構成されるオーバーサンプリング型Ａ／Ｄ変換器において、上記量子化手段を、上記積分手段の差動出力を増幅して差動でない信号として出力するアナログ差動増幅回路と該アナログ差動増幅回路の出力電圧を複数の参照電圧と比較する電圧比較手段とにより構成し、該電圧比較回路から得られる複数ビットの信号を上記ローカルＤ／Ａ変換器でアナログ信号に変換して上記変調手段に帰還させるようにしたので、電圧比較回路は差動でない信号の振幅を判定するため比較的精度の高い回路を簡単な回路で構成することができかつＳ／Ｎ特性を向上させることができる。しかも、サンプリング周波数をそれほど高くすることなくＳ／Ｎ特性を向上させることができる。
【００４７】
（２）上記変調手段を２次のΔΣ変調手段とした場合には、１次のΔΣ変調手段よりもＳ／Ｎ特性を向上させることができるとともに、３次以上とした場合に比べて容量比もそれほど大きくならないので半導体集積回路化するのに好適である。
【００４８】
（３）第１増幅手段、第２増幅手段および第３増幅手段のゲインＧｌを略１／２に設定したことにより、第１積分手段および第２積分手段における演算増幅手段の飽和を抑え、Ｓ／Ｎ特性の一層の向上を図ることができる。
【００４９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、実施例における第１および第２のΔΣ変調回路１０、２０もアナログ差動増幅回路３０と同様にスイッチドキャパシタ回路でなく抵抗を用いて構成することができる。また、本発明は、２次の変調方式のみでなく３次以上の変調方式のオーバーサンプリング型Ａ／Ｄ変換器にも適用することができる。
【００５０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００５１】
すなわち、ΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器において、差動入力差動出力の変調手段を用いるとともに変調手段の差動出力を増幅して差動でない信号として出力するアナログ差動増幅回路と該アナログ差動増幅回路の出力電圧を複数の参照電圧と比較する電圧比較手段とを設け、該電圧比較回路から得られる複数ビットの信号を上記ローカルＤ／Ａ変換器でアナログ信号に変換して上記変調手段に帰還させるようにしたので、電圧比較回路は差動でない信号の振幅を判定するため比較的精度の高い回路を簡単な回路で構成することができかつＳ／Ｎ特性を向上させることができる。また、本発明に従うとディジタル回路とともに１チップに搭載した場合に生じる基板ノイズによるＳ／Ｎ特性の悪化を防止することができる。
【図面の簡単な説明】
【図１】本発明に係るオーバーサンプリング型Ａ／Ｄ変換器の一実施例の機能ブロック図である。
【図２】上記オーバーサンプリング型Ａ／Ｄ変換器における第１のΔΣ変調回路の具体例を示す回路図である。
【図３】上記オーバーサンプリング型Ａ／Ｄ変換器を動作させるクロックのタイミングを示すタイミングチャートである。
【図４】上記オーバーサンプリング型Ａ／Ｄ変換器における第２のΔΣ変調回路の具体例を示す回路図である。
【図５】上記オーバーサンプリング型Ａ／Ｄ変換器におけるアナログ差動増幅回路の具体例を示す回路図である。
【図６】上記オーバーサンプリング型Ａ／Ｄ変換器におけるアナログ差動増幅回路の他の具体例を示す回路図である。
【符号の説明】
１０ 第１のΔΣ変調回路
１１ａ，１１ｂ 加算手段
１２ａ，１２ｂ 増幅手段
１３ アナログ積分手段
２０ 第２のΔΣ変調回路
２１ａ，２１ｂ 加算手段
２２ａ，２２ｂ 加算手段
２３ａ，２３ｂ 増幅手段
２４ アナログ積分手段
３０ 差動入力シングル出力のアナログ差動増幅回路
４０ 電圧比較手段
５０ ローカルＤ／Ａ変換器
ＶＲ，−ＶＲ 帰還信号
Claims (1)
- 入力された差動のアナログ信号と差動の帰還信号との差分を求める１組の加算手段および該加算手段の差動の出力信号を積分する差動型の積分手段からなるΔΣ型変調手段と、該変調手段の差動出力を増幅して差動でない信号として出力するアナログ差動増幅回路と、該アナログ差動増幅回路の差動でない出力電圧を複数の参照電圧のそれぞれと比較する電圧比較手段と、該電圧比較回路から得られる差動でない複数ビットの信号をアナログ信号に変換して上記変調手段に帰還させる差動の帰還信号を生成するローカルＤ／Ａ変換器とを含み、１つの半導体チップに形成されてなるオーバーサンプリング型Ａ／Ｄ変換器であって、
上記変調手段は、入力された差動のアナログ信号と差動の帰還信号との差分を求める１組の第１加算手段および該第１加算手段の差動の出力信号を積分する差動型の第１積分手段からなる第１の変調手段と、上記第１積分手段の差動の出力信号と上記差動の帰還信号との差分を求める１組の第２加算手段および該第２加算手段の差動の出力信号を積分する差動型の第２積分手段からなる第２の変調手段と、からなる２次のΔΣ変調手段であり、
上記アナログ差動増幅回路は、サンプリング容量とその端子切換えのためのスイッチとから成るスイッチドキャパシタ回路と、演算増幅器と、該演算増幅器の出力端子と反転入力端子との間に接続された帰還容量およびこれと並列に設けられたスイッチとにより構成され、
上記第１積分手段の前段には「１」より小さく設定されたゲインを有する１組の第１増幅手段が設けられ、上記第２積分手段の前段には「１」より小さく設定されたゲインを有する１組の第２増幅手段が設けられ、
上記第１の変調手段および第２の変調手段は、それぞれ対応する入力信号をサンプリングするためのサンプリング容量と、該サンプリング容量の端子切換えのための複数のスイッチとを含むスイッチドキャパシタ回路と、演算増幅器と、積分動作のための積分容量とにより構成され、上記積分容量と上記サンプリング容量との容量比によって上記ゲインがそれぞれ設定され、上記第１の変調手段がサンプリング状態のとき上記第２の変調手段は積分状態であり、上記第２の変調手段がサンプリング状態のとき上記第１の変調手段は積分状態であり、上記第２の変調手段における積分動作の後に上記アナログ差動増幅回路は上記第２の変調手段の積分出力の増幅動作を行い、該アナログ差動増幅回路の増幅動作の後に上記電圧比較手段が電圧比較を行うことを特徴とするオーバーサンプリング型Ａ／Ｄ変換器。
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| JP35243198A JP3560014B2 (ja) | 1998-12-11 | 1998-12-11 | オーバーサンプリング型ａ／ｄ変換器 |
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-
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