JP3549395B2

JP3549395B2 - インダクタンス素子

Info

Publication number: JP3549395B2
Application number: JP14710398A
Authority: JP
Inventors: 和弘竹田; 光男上米良; 広実崎田; 賢蔵磯崎; 義昭岩切
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-05-28
Filing date: 1998-05-28
Publication date: 2004-08-04
Anticipated expiration: 2018-05-28
Also published as: JPH11340059A

Description

【０００１】
【発明の属する技術分野】
本発明は、移動体通信器，電源および他の電子機器に用いられるインダクタンス素子に関するものである。
【０００２】
【従来の技術】
図１３は従来のインダクタンス素子を示す斜視図である（実開昭６１−１４４６１６号公報）。図１３において、１は基体で、基体１は両端部に鍔部２，３がそれぞれ設けられており、鍔部２と鍔部３の間には巻部４が形成されている。また、鍔部２，３にはそれぞれ溝部５が設けられている。６は基体１に巻回された巻線で、巻線６の端部はそれぞれ溝部５に保持されている。この様な構成によって、回路基盤等にインダクタンス素子を実装する場合に方向性が存在せず、実装性が向上し、回路基盤の生産性が向上する。また、巻線が接合部分となる鍔部よりはみ出さないので、実装性を向上させることができる。
【０００３】
他の従来の技術としては、例えば特開平８−１２４７４８号公報，特開平８−１２４７４９号公報，特開平８−２１３２４８号公報および実開平３−１５１０号公報，特開平９−３０６７４４号公報等が存在する。
【０００４】
【発明が解決しようとする課題】
しかしながら以上のような構成では、思うようにインダクタンス素子のＱ値ををあげることができず、損失が大きくなるという問題点があった。
【０００５】
本発明は、上記従来の課題を解決するもので、Ｑ値を向上させ、素子の損失を抑える巻線型のインダクタンス素子を提供することを目的とする。
【０００６】
【課題を解決するための手段】
基体の両端に端子部を備え、端子部間に巻線を巻回して得られるインダクタンス素子であって、巻線の巻回部と一対の端子部との間にそれぞれ隙間を設け、その一つの隙間をＦ、素子の全長をＰ３、Ｋ＝Ｆ÷Ｐ３としたときに、０．１＜Ｋ＜０．３５とした。
【０００７】
さらに、巻回部の巻線と巻線との間の隙間を１０μｍ〜６０μｍとした。
【０００８】
【発明の実施の形態】
請求項１に記載の発明は、一対の断面略正方形状の鍔部の間に前記一対の鍔部より段落ちし、しかも一対の鍔部よりも径の小さな巻部を設け非磁性体からなる基体と、両端部以外が保護材でほぼ覆われた前記基体上の面取りかテーパー加工が施された巻部に巻回された巻線と、前記巻線と接続され、前記一対の鍔部にそれぞれ設けられた一対の端子部とを備えたインダクタンス素子であって、各鍔部の４つの側面と一つの端面に端子部が設けられており、しかも巻線は基体の巻部に巻回される巻回部と、前記一対の鍔部に接続される引出部によって構成され、前記巻回部と一対の端子部との間にそれぞれ隙間を設け、その一つの隙間をＦ、素子の全長をＰ３、Ｋ＝Ｆ÷Ｐ３としたときに、０．１＜Ｋ＜０．３５とし、前記巻線における端子部との接合部は他の部分よりも幅広であって前記幅広部の最大幅Ｖは前記巻線の径の１．５倍以上であり、前記端子部は、基体上に設けられた端子電極と、前記端子電極の上に設けられた接合層とを有しており、前記端子電極と前記接合層の間に前記巻線の端部を設け、端子電極の厚さをＴ、巻線の径をｔとし、Ｔ÷ｔ＝Ｐとした場合に、０．３＜Ｐ＜５．０とし、しかも前記端子電極は前記基体上に直接形成される下地層と前記下地層の上に形成された導電膜を有する事によって、Ｑ値を向上させることができ、損失を小さくすることができ、基体を非磁性材料のみで構成したことで高周波に対応し、しかも巻線を巻易くし、巻線の両端部以外を保護材でほぼ覆ったことで耐候性を向上させることができ、十分に巻線を端子電極にめり込ませることで十分な接合強度を得ることができ、しかも取付に方向性が存在しない素子を得ることができ、巻線の被膜への傷やショート等を防止することができ、短時間でしかも厚い膜厚の端子電極を形成することができる。
【０００９】
請求項２に記載の発明は、請求項１において、巻回部の巻線と巻線の間隔を１０μｍ〜６０μｍとした事によって、Ｑ値を向上させることができ、損失を小さくすることができる。
【００１２】
請求項３に記載の発明は、請求項１において、下地膜を焼き付けで形成し、導電膜をメッキ法にて形成した事によって、電解メッキを行いにくいセラミックで構成された基体の上に容易に下地膜を形成でき、短時間でしかも厚い膜厚の端子電極を形成することができる。

【００１３】
以下、本発明におけるの実施の形態について説明する。
図１は本発明の一実施の形態におけるインダクタンス素子を示す斜視図である。
【００１４】
図１において、７は基体で、基体７はアルミナ等の非磁性材料やフェライト（具体的にはＭｎ系フェライト）等の磁性材料などが用いられる。基体７の構成材料としてアルミナ等の非磁性材料を用いる場合には、対応周波数が１００ＭＨｚ以上が好ましく、特に非磁性材料として前述のアルミナ若しくはアルミナを含む材料を用いると、特性面およびコスト面等で非常に有利になる。また、基体７の構成材料としてフェライト等の磁性材料を用いる場合には、対応周波数が１００ＭＨｚ以下が好ましく、磁性材料として、フェライトを用いると特性面，加工性の面およびコスト面で有利になる。
【００１５】
図２は本発明の一実施の形態におけるインダクタンス素子の基体７のみを示した斜視図である。図２に示す様に、基体７は後述する巻線を巻回する巻部８と巻部８の両端にそれぞれ設けられた鍔部９，１０より構成されている。巻部８および鍔部９，１０の断面形状は略正方形状の直方体である。また、巻部８は鍔部９，１０より段落ちしており、巻部８の径は鍔部９，１０の径よりも小さくなっている。巻部８は後述する巻線が巻回されるので、巻線の被膜等に傷が入り、ショート等を防止する等の目的で角部８ａに面取りやテーパー加工などを施した方が好ましい。
【００１６】
また、例えば鍔部１０と巻部８の境界にはテーパー部１１を設けることによって、巻線を巻きやすくしたり、巻線の被覆に傷が入ったりすることを防止することができる。同様に鍔部９と巻部８の境界部にもテーパー部１２を設けた。
【００１７】
１３は基体７に巻回された巻線で、巻線１３は巻部８上に巻かれており、巻線１３は、隙間を設けて巻かれるか、密着して巻かれている。巻線１３を隙間を設けて巻部８上に巻回する事で、Ｑ値の劣化などを防止し、巻線１３を密着して巻くことで、巻数を増やしインダクタンスを高くすることができる。
【００１８】
１４，１５は鍔部９，１０にそれぞれ設けられた端子部で、端子部１４，１５は端子電極と接合層から構成されている。
【００１９】
図３に示す様に、端子電極は、基体７の上に導電材料で構成された下地膜１００と、下地膜１００の上に形成され導電材料にて構成された導電膜１０１とを含む構成となっている。この場合、特に下地膜１００を基体７上に無電解メッキにて形成するかもしくは導電ペーストを基体７の上に塗布し、焼き付けで形成する事によって、電解メッキを行いにくいセラミック（アルミナやフェライト等）で構成された基体７上に容易に下地膜１００を形成することができ、その下地膜１００の上に電解メッキによって、導電膜１０１を形成することによって、短時間でしかも厚い膜厚の端子電極を形成することができる。
【００２０】
なお、本実施の形態では、端子電極を２層（下地膜１００と導電膜１０１）で構成したが、１層でも３層以上でもよい。例えば、端子電極の厚さが薄くても良い場合には、端子電極を１層で構成すると、膜構造が簡単になり、生産性が向上し、また、端子電極自体に耐候性を持たせたい場合や、基体７の保護を行う場合、或いは端子電極と基体７との密着強度を向上させる場合には、３層以上の多層膜にすることが好ましい。
【００２１】
下地膜１００及び導電膜１０１の構成材料としては、銅，銀，金等の導電性金属材料や銅合金、銀合金，金合金などの導電性合金材料及びそれら導電性材料に他の元素を添加したものなどが用いられる。特に、下地膜１００に銀或いは銀合金を焼き付けで形成し、下地膜１００の上に銅或いは銅合金を電解メッキにて導電膜１０１を形成することが、生産性やコストの面で非常に有利であり、しかも基体７と端子電極との接合強度を大きくすることができる。
【００２２】
端子電極の上に接合層を形成するが、この接合層は、配線パターン等に素子と電気的な接合を行うための半田等が付着している等の場合には、不要となるが、一般的には、回路基板との接合強度を増すために、接合層を設けることが好ましい。
【００２３】
接合層は耐食層１０２と接合表層１０３から構成されており、少なくとも接合層としては接合表層は必要になり、耐食層１０２は時と場合によって必要に応じて設ける。耐食層１０２としてはＮｉ，Ｔｉ，パラジウム等の耐食性のある金属かもしくはそれらの合金をメッキ法等によって形成する。この耐食層１０２を設けることによって、端子電極の耐食性を飛躍的に向上させることができる。耐食層１０２上には、半田等の導電性接合材で構成され、メッキ法等などで形成された接合表層１０３が設けられている。
【００２４】
１６は巻線１３の端部を除いてほぼ全てを覆うように設けられた保護材で、保護材１６はエポキシ樹脂等の耐候性を有する材料で構成されている。保護材１６の構成材料としては他にレジストが用いることができ、レジストを用いる事によって容易に保護材の形成が可能になり生産性が向上する。また、保護材１６としてカチオン系またはアニオン系樹脂によって構成された電着膜で作製することもでき、電着膜を用いる事によって、一度に大量の素子に保護材１６を形成することが出きるので、非常に生産性を向上させることができる。この様に巻線１３を覆うように保護材１６を設ける事によって、実装機のノズルで素子を吸着し易くなり、しかもノズル等によって巻線１３が変形したり、時には切れたりすることは、発生しない。なお、保護材１６として絶縁材料を用いることによって巻線１３間の確実な絶縁を行うことができる。また、保護材１６として表面が滑らかな樹脂材料を用いることによって、更にノズルでの吸着特性を向上させることができ、実装ミスなどを抑制できる。この様に、従来では実装部品として不向きであった巻線タイプのインダクタンス素子において、保護材１６を設ける構成とすることによって、飛躍的に実装性を向上させることができる。
【００２５】
次にインダクタンス素子の製造方法について説明する。
まず、乾式プレスや押し出し成形などによって、基体７を作製する。このとき押し出し法等で基体７を作製する場合には切削加工等を用いて巻部８及び鍔部９，１０を作製する。次に鍔部９の全面（本実施の形態では４つの側面９ａ及び一つの端面９ｂ）に下地膜１００を形成し、その後に下地膜１００の上に電解メッキなどによって導電膜１０１を形成し、端子電極を形成する。この時、端子電極は鍔部９の全面に形成したが、側面９ａにのみ端子電極を形成する構成や、端面９ｂのみに端子電極を形成する構成や、側面９ａの一部にしかも環状に端子電極を形成する構成等Ｑ値や実装性を考慮して様々な形態をとることができる、鍔部１０についても同様に鍔部１０の全面（本実施の形態では４つの側面１０ａ及び一つの端面１０ｂ）に下地膜１００を形成し、その後に下地膜１００の上に電解メッキなどによって導電膜１０１を形成し、端子電極を形成する。
【００２６】
次に、巻線１３を巻部８に巻回する。この時、巻回数は、素子のインダクタンス等を考慮して決定される。また、Ｑ値を向上させるために、巻線と巻線の間に隙間を設けて、Ｑ値を向上させることも可能となる。更に、この時端子電極と巻線１３は巻線１３の端部を除いて所定の間隔を設ける事が好ましい。
【００２７】
次に、巻線１３の端部と端子電極を超音波溶接などによって、接合する。
図４に示す様に、端子電極の上に巻線１３の端部を載置し、図示していないが巻線１３に超音波溶接機のホーンを押し当て溶接を行い、図５（ａ）に示す様に巻線１３を押し潰して導電膜１０１の中にめり込ませる。この時、巻線１３の上面は、導電膜１０１の上面とほぼ同一平面か、導電膜１０１の上面よりもくぼませることが、実装性等の面で好ましい。なお、溶接の手段としては、他にレーザ溶接やスポット溶接などを用いることができる。
【００２８】
確実にしかも容易に巻線１３を端子電極（前述の様に本実施の形態では下地膜１００と導電膜１０１の多層構造）に接合させる条件として、巻線１３の直径ｔ（図４）と端子電極の膜厚Ｔ（図４）の関係を以下の関係にすることを見いだした。Ｔ÷ｔ＝Ｐとした場合、０．３＜Ｐ＜５．０（より好ましくは０．９＜Ｐ＜２．０）とすることが好ましいことがわかった。Ｐが０．３より小さくなると、十分に巻線１３を端子電極にめり込ませることができず、十分な強度を得ることができず、Ｐが５．０を超えても接合強度等は増大しない。例えば、巻線１３の径を２０〜６０μｍとした場合、端子電極の膜厚は６〜３００μｍと設定することが好ましい。
【００２９】
又、巻線１３を端子電極に超音波溶接などで接合した場合、図６に示す様に巻線１３は押し潰されて幅広部１３ａが形成される事になるが、この幅広部の最大幅Ｖは巻線１３の径ｔの１．５倍以上とする事が接合強度等の面で好ましく、１．５倍より小さい場合には、巻線１３があまり端子電極にめり込むことはなく、接合強度が向上しない。
【００３０】
また、図５（ｂ）に示すように、巻線１３を端子電極に固定しやすいように、端子電極にのみ溝２００を設け、この溝２００の中に巻線１３を保持して超音波溶接を行うことで、接合部の位置精度を向上させる事ができるので、接合部のばらつきによる、実装性のばらつきなどを抑えることができる。この溝２００は、先端の鋭利なパンチなどで作製される。また、本実施の形態では巻線１３と端子電極の接合性をよくしたり基体７を傷つけないようにするために端子電極のみに溝２００を設けたが、この溝２００は基体７の機械的強度が大きい場合には、基体７まで達するように設けることができ、溝２００の作製が容易になり、生産性が向上する。
【００３１】
接合層を要しない場合には、ここで巻線に保護材１６を巻線１３の端子電極との接合部以外をほぼ覆うように設けて完成するが、接合層を必要とする場合には以下の工程が必要になる。
【００３２】
まず、図７に示す様にＮｉやＴｉ等の耐食性のある材料で耐食層１０２をメッキ法やスパッタリング法で形成し、その耐食層１０２の上に半田，鉛レス半田等の導電性接合材で構成された接合表層１０３がメッキ法等で形成される。本実施の形態の場合この耐食層１０２と接合表層１０３で接合層が形成されている。なお、接合層としては、耐食層１０２は使用環境等によって省略することができるので、少なくとも接合表層が必要になる。
【００３３】
この接合層を端子電極の上に設けることで、巻線１３は確実に端子電極との接合強度を増すことができる。この様に端子電極と接合電極で端子部１４，１５が形成され、素子が完成する。
【００３４】
次に、端子部１４，１５と巻線１３の関係について詳細に説明する。
Ｑ値劣化の一つの要因として考えられるのは、端子部１４，１５と巻線１３の隙間Ｆと考えられる。なお、図８に示す様に、巻線１３は、巻部８に巻回された巻回部１３ｂと、引出部１３ｃによって構成されており、隙間Ｆとはこの巻回部１３ｂと端子部１４間の距離である。なお、図９に示す様な場合には、巻回部１３ｂとは巻角が同じものであり、巻角が異なる部分を引出部１３ｃとする。本実施の形態では、この隙間Ｆを素子の全長Ｐ３（図１に示す）を基準にして規定したものであり、このＦ÷Ｐ３＝Ｋとした場合、０．１＜Ｋ＜０．３５となるように隙間Ｆの距離を決めることによって、Ｑ値を向上させることができる。Ｋが０．１以下であると、Ｑ値の低下していまい、Ｋが０．３５以上であると、巻線の巻回部１３ｂが短くなり、Ｑ値以外の特性が劣化する。なお、図８，９には、端子部１４と巻回部１３ｂとの隙間Ｆが存在することしか記載していないが、この隙間Ｆは端子部１４と端子部１５の双方に設けられており、素子１つにおける隙間Ｆの合計は２×Ｆとなる。
【００３５】
図１０は周波数とＱ値の関係を示したグラフであり、図１０において、Ｑ１は隙間Ｆが０μｍ（端子部と巻回部が接触）したものであり、Ｑ２は隙間Ｆ＝３００μｍとした場合である。この時素子の全長Ｐ３は１．６ｍｍとした。従ってＱ２ではＫ＝０．１９となる。図１０からわかるように、隙間Ｆを設ける場合とそうでない場合には非常にＱ値に違いがあることがわかる。
【００３６】
更に、図１１に示す巻線１３の巻回部１３ｂの巻線と巻線の間隔Ｗは、１０〜６０μｍ（好ましくは２０〜４０μｍ）とする事が好ましい。この範囲に間隔Ｗを規定することでもＱ値を大幅に向上させることができる。
【００３７】
図１２は本発明の一実施の形態におけるインダクタンス素子の周波数とＱ値の関係を示したグラフであり、図１２において、Ｑ１は間隔Ｗを３０μｍとした場合、Ｑ２は間隔Ｗを１０μｍとした場合、Ｑ３は間隔Ｗを０μｍ（密着巻）とした場合であり、間隔Ｗが１０μｍ以上であれば十分なＱ値を得ることができる事がわかる。なお、間隔Ｗが６０μｍを超えると、さほどＱ値の向上がみられない。
【００３８】
なお、本実施の形態では、鍔部９，１０及び巻部８の断面形状を略正方形となるように構成したが、正五角形，正六角形などの略正多角形状になるように構成しても良いし、略円形状となるようにしても良い。すなわち、素子を回路基板上に実装したときに方向性のない断面形状であればよい。
【００３９】
なお、今まで説明してきた素子のサイズ（図１に示す高さＰ１，幅Ｐ２，長さＰ３）は、以下の範囲にすることが好ましい。
【００４０】
０．５ｍｍ＜Ｐ１＜１．２ｍｍ（好ましくは０．８ｍｍ＜Ｐ１＜１．２ｍｍ）
０．５ｍｍ＜Ｐ２＜１．２ｍｍ（好ましくは０．８ｍｍ＜Ｐ２＜１．２ｍｍ）
１．０ｍｍ＜Ｐ３＜２．０ｍｍ（好ましくは１．６ｍｍ＜Ｐ３＜２．０ｍｍ）
Ｐ１及びＰ２が０．５ｍｍ以下であれば、基体７の機械的強度が弱くなり、巻線する際に素子折れなどが発生することがあるとともに、巻線１３の巻径が小さくなってしまい所定の特性が得られなく、更には、巻線１３が急激に曲げられることになるので、巻線１３の破損が発生しやすく、しかも皮膜１３ａの剥がれ等が起こりやすくなる。なお、Ｐ１，Ｐ２が０．８ｍｍ以上であれば、上記不具合は更に発生する確率が低くなる。また、Ｐ１，Ｐ２が１．２ｍｍ以上であると、素子自体が大きくなり過ぎて、実装面積が広くなってしまい、回路基盤等の小型化が行えず、ひいては装置の小型化を行うことは出来ない。また、Ｐ３が１．０ｍｍ以下であると、巻線１３の巻数が制限されることになり、所定のインダクタンスを得ることは出来ず、しかも巻線１３の巻数を多くしようとすると、巻線１３の径を細くしなければならず、自動巻線機等で巻線１３を基体７際に巻線１３の切れなどが発生する。なお、Ｐ３が１．６ｍｍ以上であれば、更に上記不具合が発生する確率が低くなる。また、Ｐ３が２．０ｍｍ以上であると、素子自体が大きくなり過ぎて、実装面積が広くなってしまい、回路基盤等の小型化が行えず、ひいては装置の小型化を行うことは出来ない。
【００４１】
【発明の効果】
本発明は、基体の両端に端子部を備え、端子部間に巻線を巻回して得られるインダクタンス素子であって、巻線の巻回部と一対の端子部との間にそれぞれ隙間を設け、その一つの隙間をＦ、素子の全長をＰ３、Ｋ＝Ｆ÷Ｐ３としたときに、０．１＜Ｋ＜０．３５とするか、巻回部の巻線と巻線との間の隙間を１０μｍ〜６０μｍとした事によって、Ｑ値の劣化を防止し、損失の小さな素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態におけるインダクタンス素子を示す斜視図
【図２】本発明の一実施の形態におけるインダクタンス素子の基体のみを示した斜視図
【図３】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図４】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図５】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図６】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図７】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図８】本発明の一実施の形態におけるインダクタンス素子を示す部分拡大図
【図９】本発明の一実施の形態におけるインダクタンス素子を示す部分拡大図
【図１０】本発明の一実施の形態におけるインダクタンス素子の周波数とＱ値の関係を示すグラフ
【図１１】本発明の一実施の形態におけるインダクタンス素子を示す部分拡大図
【図１２】本発明の一実施の形態におけるインダクタンス素子の周波数とＱ値の関係を示すグラフ
【図１３】従来のインダクタンス素子を示す斜視図
【符号の説明】
７基体
８巻部
９，１０鍔部
１３巻線
１４，１５端子部
１００下地膜
１０１導電膜
１０２耐食層
１０３接合表層
１３ａ幅広部
２００溝

Claims

一対の断面略正方形状の鍔部の間に前記一対の鍔部より段落ちし、しかも一対の鍔部よりも径の小さな巻部を設け非磁性体からなる基体と、巻線の両端部以外が保護材でほぼ覆われた前記基体上の面取りかテーパー加工が施された巻部に巻回された巻線と、前記巻線と接続され、前記一対の鍔部にそれぞれ設けられた一対の端子部とを備えたインダクタンス素子であって、各鍔部の４つの側面と一つの端面に端子部が設けられており、しかも巻線は基体の巻部に巻回される巻回部と、前記一対の鍔部に接続される引出部によって構成され、前記巻回部と一対の端子部との間にそれぞれ隙間を設け、その一つの隙間をＦ、素子の全長をＰ３、Ｋ＝Ｆ÷Ｐ３としたときに、０．１＜Ｋ＜０．３５とし、前記巻線における端子部との接合部は他の部分よりも幅広であって前記幅広部の最大幅Ｖは前記巻線の径の１．５倍以上であり、前記端子部は、基体上に設けられた端子電極と、前記端子電極の上に設けられた接合層とを有しており、前記端子電極と前記接合層の間に前記巻線の端部を設け、端子電極の厚さをＴ、巻線の径をｔとし、Ｔ÷ｔ＝Ｐとした場合に、０．３＜Ｐ＜５．０とし、しかも前記端子電極は前記基体上に直接形成される下地層と前記下地層の上に形成された導電膜を有する事を特徴とするインダクタンス素子。
巻回部の巻線と巻線の間隔を１０μｍ〜６０μｍとした事を特徴とする請求項１記載のインダクタンス素子。
前記下地膜を焼き付けで形成し、導電膜をメッキ法にて形成した事を特徴とする請求項１記載のインダクタンス素子。