JP3549395B2 - インダクタンス素子 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、移動体通信器,電源および他の電子機器に用いられるインダクタンス素子に関するものである。
【0002】
【従来の技術】
図13は従来のインダクタンス素子を示す斜視図である(実開昭61−144616号公報)。図13において、1は基体で、基体1は両端部に鍔部2,3がそれぞれ設けられており、鍔部2と鍔部3の間には巻部4が形成されている。また、鍔部2,3にはそれぞれ溝部5が設けられている。6は基体1に巻回された巻線で、巻線6の端部はそれぞれ溝部5に保持されている。この様な構成によって、回路基盤等にインダクタンス素子を実装する場合に方向性が存在せず、実装性が向上し、回路基盤の生産性が向上する。また、巻線が接合部分となる鍔部よりはみ出さないので、実装性を向上させることができる。
【0003】
他の従来の技術としては、例えば特開平8−124748号公報,特開平8−124749号公報,特開平8−213248号公報および実開平3−1510号公報,特開平9−306744号公報等が存在する。
【0004】
【発明が解決しようとする課題】
しかしながら以上のような構成では、思うようにインダクタンス素子のQ値ををあげることができず、損失が大きくなるという問題点があった。
【0005】
本発明は、上記従来の課題を解決するもので、Q値を向上させ、素子の損失を抑える巻線型のインダクタンス素子を提供することを目的とする。
【0006】
【課題を解決するための手段】
基体の両端に端子部を備え、端子部間に巻線を巻回して得られるインダクタンス素子であって、巻線の巻回部と一対の端子部との間にそれぞれ隙間を設け、その一つの隙間をF、素子の全長をP3、K=F÷P3としたときに、0.1<K<0.35とした。
【0007】
さらに、巻回部の巻線と巻線との間の隙間を10μm〜60μmとした。
【0008】
【発明の実施の形態】
請求項1に記載の発明は、一対の断面略正方形状の鍔部の間に前記一対の鍔部より段落ちし、しかも一対の鍔部よりも径の小さな巻部を設け非磁性体からなる基体と、両端部以外が保護材でほぼ覆われた前記基体上の面取りかテーパー加工が施された巻部に巻回された巻線と、前記巻線と接続され、前記一対の鍔部にそれぞれ設けられた一対の端子部とを備えたインダクタンス素子であって、各鍔部の4つの側面と一つの端面に端子部が設けられており、しかも巻線は基体の巻部に巻回される巻回部と、前記一対の鍔部に接続される引出部によって構成され、前記巻回部と一対の端子部との間にそれぞれ隙間を設け、その一つの隙間をF、素子の全長をP3、K=F÷P3としたときに、0.1<K<0.35とし、前記巻線における端子部との接合部は他の部分よりも幅広であって前記幅広部の最大幅Vは前記巻線の径の1.5倍以上であり、前記端子部は、基体上に設けられた端子電極と、前記端子電極の上に設けられた接合層とを有しており、前記端子電極と前記接合層の間に前記巻線の端部を設け、端子電極の厚さをT、巻線の径をtとし、T÷t=Pとした場合に、0.3<P<5.0とし、しかも前記端子電極は前記基体上に直接形成される下地層と前記下地層の上に形成された導電膜を有する事によって、Q値を向上させることができ、損失を小さくすることができ、基体を非磁性材料のみで構成したことで高周波に対応し、しかも巻線を巻易くし、巻線の両端部以外を保護材でほぼ覆ったことで耐候性を向上させることができ、十分に巻線を端子電極にめり込ませることで十分な接合強度を得ることができ、しかも取付に方向性が存在しない素子を得ることができ、巻線の被膜への傷やショート等を防止することができ、短時間でしかも厚い膜厚の端子電極を形成することができる。
【0009】
請求項2に記載の発明は、請求項1において、巻回部の巻線と巻線の間隔を10μm〜60μmとした事によって、Q値を向上させることができ、損失を小さくすることができる。
【0012】
請求項3に記載の発明は、請求項1において、下地膜を焼き付けで形成し、導電膜をメッキ法にて形成した事によって、電解メッキを行いにくいセラミックで構成された基体の上に容易に下地膜を形成でき、短時間でしかも厚い膜厚の端子電極を形成することができる。
【0013】
以下、本発明におけるの実施の形態について説明する。
図1は本発明の一実施の形態におけるインダクタンス素子を示す斜視図である。
【0014】
図1において、7は基体で、基体7はアルミナ等の非磁性材料やフェライト(具体的にはMn系フェライト)等の磁性材料などが用いられる。基体7の構成材料としてアルミナ等の非磁性材料を用いる場合には、対応周波数が100MHz以上が好ましく、特に非磁性材料として前述のアルミナ若しくはアルミナを含む材料を用いると、特性面およびコスト面等で非常に有利になる。また、基体7の構成材料としてフェライト等の磁性材料を用いる場合には、対応周波数が100MHz以下が好ましく、磁性材料として、フェライトを用いると特性面,加工性の面およびコスト面で有利になる。
【0015】
図2は本発明の一実施の形態におけるインダクタンス素子の基体7のみを示した斜視図である。図2に示す様に、基体7は後述する巻線を巻回する巻部8と巻部8の両端にそれぞれ設けられた鍔部9,10より構成されている。巻部8および鍔部9,10の断面形状は略正方形状の直方体である。また、巻部8は鍔部9,10より段落ちしており、巻部8の径は鍔部9,10の径よりも小さくなっている。巻部8は後述する巻線が巻回されるので、巻線の被膜等に傷が入り、ショート等を防止する等の目的で角部8aに面取りやテーパー加工などを施した方が好ましい。
【0016】
また、例えば鍔部10と巻部8の境界にはテーパー部11を設けることによって、巻線を巻きやすくしたり、巻線の被覆に傷が入ったりすることを防止することができる。同様に鍔部9と巻部8の境界部にもテーパー部12を設けた。
【0017】
13は基体7に巻回された巻線で、巻線13は巻部8上に巻かれており、巻線13は、隙間を設けて巻かれるか、密着して巻かれている。巻線13を隙間を設けて巻部8上に巻回する事で、Q値の劣化などを防止し、巻線13を密着して巻くことで、巻数を増やしインダクタンスを高くすることができる。
【0018】
14,15は鍔部9,10にそれぞれ設けられた端子部で、端子部14,15は端子電極と接合層から構成されている。
【0019】
図3に示す様に、端子電極は、基体7の上に導電材料で構成された下地膜100と、下地膜100の上に形成され導電材料にて構成された導電膜101とを含む構成となっている。この場合、特に下地膜100を基体7上に無電解メッキにて形成するかもしくは導電ペーストを基体7の上に塗布し、焼き付けで形成する事によって、電解メッキを行いにくいセラミック(アルミナやフェライト等)で構成された基体7上に容易に下地膜100を形成することができ、その下地膜100の上に電解メッキによって、導電膜101を形成することによって、短時間でしかも厚い膜厚の端子電極を形成することができる。
【0020】
なお、本実施の形態では、端子電極を2層(下地膜100と導電膜101)で構成したが、1層でも3層以上でもよい。例えば、端子電極の厚さが薄くても良い場合には、端子電極を1層で構成すると、膜構造が簡単になり、生産性が向上し、また、端子電極自体に耐候性を持たせたい場合や、基体7の保護を行う場合、或いは端子電極と基体7との密着強度を向上させる場合には、3層以上の多層膜にすることが好ましい。
【0021】
下地膜100及び導電膜101の構成材料としては、銅,銀,金等の導電性金属材料や銅合金、銀合金,金合金などの導電性合金材料及びそれら導電性材料に他の元素を添加したものなどが用いられる。特に、下地膜100に銀或いは銀合金を焼き付けで形成し、下地膜100の上に銅或いは銅合金を電解メッキにて導電膜101を形成することが、生産性やコストの面で非常に有利であり、しかも基体7と端子電極との接合強度を大きくすることができる。
【0022】
端子電極の上に接合層を形成するが、この接合層は、配線パターン等に素子と電気的な接合を行うための半田等が付着している等の場合には、不要となるが、一般的には、回路基板との接合強度を増すために、接合層を設けることが好ましい。
【0023】
接合層は耐食層102と接合表層103から構成されており、少なくとも接合層としては接合表層は必要になり、耐食層102は時と場合によって必要に応じて設ける。耐食層102としてはNi,Ti,パラジウム等の耐食性のある金属かもしくはそれらの合金をメッキ法等によって形成する。この耐食層102を設けることによって、端子電極の耐食性を飛躍的に向上させることができる。耐食層102上には、半田等の導電性接合材で構成され、メッキ法等などで形成された接合表層103が設けられている。
【0024】
16は巻線13の端部を除いてほぼ全てを覆うように設けられた保護材で、保護材16はエポキシ樹脂等の耐候性を有する材料で構成されている。保護材16の構成材料としては他にレジストが用いることができ、レジストを用いる事によって容易に保護材の形成が可能になり生産性が向上する。また、保護材16としてカチオン系またはアニオン系樹脂によって構成された電着膜で作製することもでき、電着膜を用いる事によって、一度に大量の素子に保護材16を形成することが出きるので、非常に生産性を向上させることができる。この様に巻線13を覆うように保護材16を設ける事によって、実装機のノズルで素子を吸着し易くなり、しかもノズル等によって巻線13が変形したり、時には切れたりすることは、発生しない。なお、保護材16として絶縁材料を用いることによって巻線13間の確実な絶縁を行うことができる。また、保護材16として表面が滑らかな樹脂材料を用いることによって、更にノズルでの吸着特性を向上させることができ、実装ミスなどを抑制できる。この様に、従来では実装部品として不向きであった巻線タイプのインダクタンス素子において、保護材16を設ける構成とすることによって、飛躍的に実装性を向上させることができる。
【0025】
次にインダクタンス素子の製造方法について説明する。
まず、乾式プレスや押し出し成形などによって、基体7を作製する。このとき押し出し法等で基体7を作製する場合には切削加工等を用いて巻部8及び鍔部9,10を作製する。次に鍔部9の全面(本実施の形態では4つの側面9a及び一つの端面9b)に下地膜100を形成し、その後に下地膜100の上に電解メッキなどによって導電膜101を形成し、端子電極を形成する。この時、端子電極は鍔部9の全面に形成したが、側面9aにのみ端子電極を形成する構成や、端面9bのみに端子電極を形成する構成や、側面9aの一部にしかも環状に端子電極を形成する構成等Q値や実装性を考慮して様々な形態をとることができる、鍔部10についても同様に鍔部10の全面(本実施の形態では4つの側面10a及び一つの端面10b)に下地膜100を形成し、その後に下地膜100の上に電解メッキなどによって導電膜101を形成し、端子電極を形成する。
【0026】
次に、巻線13を巻部8に巻回する。この時、巻回数は、素子のインダクタンス等を考慮して決定される。また、Q値を向上させるために、巻線と巻線の間に隙間を設けて、Q値を向上させることも可能となる。更に、この時端子電極と巻線13は巻線13の端部を除いて所定の間隔を設ける事が好ましい。
【0027】
次に、巻線13の端部と端子電極を超音波溶接などによって、接合する。
図4に示す様に、端子電極の上に巻線13の端部を載置し、図示していないが巻線13に超音波溶接機のホーンを押し当て溶接を行い、図5(a)に示す様に巻線13を押し潰して導電膜101の中にめり込ませる。この時、巻線13の上面は、導電膜101の上面とほぼ同一平面か、導電膜101の上面よりもくぼませることが、実装性等の面で好ましい。なお、溶接の手段としては、他にレーザ溶接やスポット溶接などを用いることができる。
【0028】
確実にしかも容易に巻線13を端子電極(前述の様に本実施の形態では下地膜100と導電膜101の多層構造)に接合させる条件として、巻線13の直径t(図4)と端子電極の膜厚T(図4)の関係を以下の関係にすることを見いだした。T÷t=Pとした場合、0.3<P<5.0(より好ましくは0.9<P<2.0)とすることが好ましいことがわかった。Pが0.3より小さくなると、十分に巻線13を端子電極にめり込ませることができず、十分な強度を得ることができず、Pが5.0を超えても接合強度等は増大しない。例えば、巻線13の径を20〜60μmとした場合、端子電極の膜厚は6〜300μmと設定することが好ましい。
【0029】
又、巻線13を端子電極に超音波溶接などで接合した場合、図6に示す様に巻線13は押し潰されて幅広部13aが形成される事になるが、この幅広部の最大幅Vは巻線13の径tの1.5倍以上とする事が接合強度等の面で好ましく、1.5倍より小さい場合には、巻線13があまり端子電極にめり込むことはなく、接合強度が向上しない。
【0030】
また、図5(b)に示すように、巻線13を端子電極に固定しやすいように、端子電極にのみ溝200を設け、この溝200の中に巻線13を保持して超音波溶接を行うことで、接合部の位置精度を向上させる事ができるので、接合部のばらつきによる、実装性のばらつきなどを抑えることができる。この溝200は、先端の鋭利なパンチなどで作製される。また、本実施の形態では巻線13と端子電極の接合性をよくしたり基体7を傷つけないようにするために端子電極のみに溝200を設けたが、この溝200は基体7の機械的強度が大きい場合には、基体7まで達するように設けることができ、溝200の作製が容易になり、生産性が向上する。
【0031】
接合層を要しない場合には、ここで巻線に保護材16を巻線13の端子電極との接合部以外をほぼ覆うように設けて完成するが、接合層を必要とする場合には以下の工程が必要になる。
【0032】
まず、図7に示す様にNiやTi等の耐食性のある材料で耐食層102をメッキ法やスパッタリング法で形成し、その耐食層102の上に半田,鉛レス半田等の導電性接合材で構成された接合表層103がメッキ法等で形成される。本実施の形態の場合この耐食層102と接合表層103で接合層が形成されている。なお、接合層としては、耐食層102は使用環境等によって省略することができるので、少なくとも接合表層が必要になる。
【0033】
この接合層を端子電極の上に設けることで、巻線13は確実に端子電極との接合強度を増すことができる。この様に端子電極と接合電極で端子部14,15が形成され、素子が完成する。
【0034】
次に、端子部14,15と巻線13の関係について詳細に説明する。
Q値劣化の一つの要因として考えられるのは、端子部14,15と巻線13の隙間Fと考えられる。なお、図8に示す様に、巻線13は、巻部8に巻回された巻回部13bと、引出部13cによって構成されており、隙間Fとはこの巻回部13bと端子部14間の距離である。なお、図9に示す様な場合には、巻回部13bとは巻角が同じものであり、巻角が異なる部分を引出部13cとする。本実施の形態では、この隙間Fを素子の全長P3(図1に示す)を基準にして規定したものであり、このF÷P3=Kとした場合、0.1<K<0.35となるように隙間Fの距離を決めることによって、Q値を向上させることができる。Kが0.1以下であると、Q値の低下していまい、Kが0.35以上であると、巻線の巻回部13bが短くなり、Q値以外の特性が劣化する。なお、図8,9には、端子部14と巻回部13bとの隙間Fが存在することしか記載していないが、この隙間Fは端子部14と端子部15の双方に設けられており、素子1つにおける隙間Fの合計は2×Fとなる。
【0035】
図10は周波数とQ値の関係を示したグラフであり、図10において、Q1は隙間Fが0μm(端子部と巻回部が接触)したものであり、Q2は隙間F=300μmとした場合である。この時素子の全長P3は1.6mmとした。従ってQ2ではK=0.19となる。図10からわかるように、隙間Fを設ける場合とそうでない場合には非常にQ値に違いがあることがわかる。
【0036】
更に、図11に示す巻線13の巻回部13bの巻線と巻線の間隔Wは、10〜60μm(好ましくは20〜40μm)とする事が好ましい。この範囲に間隔Wを規定することでもQ値を大幅に向上させることができる。
【0037】
図12は本発明の一実施の形態におけるインダクタンス素子の周波数とQ値の関係を示したグラフであり、図12において、Q1は間隔Wを30μmとした場合、Q2は間隔Wを10μmとした場合、Q3は間隔Wを0μm(密着巻)とした場合であり、間隔Wが10μm以上であれば十分なQ値を得ることができる事がわかる。なお、間隔Wが60μmを超えると、さほどQ値の向上がみられない。
【0038】
なお、本実施の形態では、鍔部9,10及び巻部8の断面形状を略正方形となるように構成したが、正五角形,正六角形などの略正多角形状になるように構成しても良いし、略円形状となるようにしても良い。すなわち、素子を回路基板上に実装したときに方向性のない断面形状であればよい。
【0039】
なお、今まで説明してきた素子のサイズ(図1に示す高さP1,幅P2,長さP3)は、以下の範囲にすることが好ましい。
【0040】
0.5mm<P1<1.2mm(好ましくは0.8mm<P1<1.2mm)
0.5mm<P2<1.2mm(好ましくは0.8mm<P2<1.2mm)
1.0mm<P3<2.0mm(好ましくは1.6mm<P3<2.0mm)
P1及びP2が0.5mm以下であれば、基体7の機械的強度が弱くなり、巻線する際に素子折れなどが発生することがあるとともに、巻線13の巻径が小さくなってしまい所定の特性が得られなく、更には、巻線13が急激に曲げられることになるので、巻線13の破損が発生しやすく、しかも皮膜13aの剥がれ等が起こりやすくなる。なお、P1,P2が0.8mm以上であれば、上記不具合は更に発生する確率が低くなる。また、P1,P2が1.2mm以上であると、素子自体が大きくなり過ぎて、実装面積が広くなってしまい、回路基盤等の小型化が行えず、ひいては装置の小型化を行うことは出来ない。また、P3が1.0mm以下であると、巻線13の巻数が制限されることになり、所定のインダクタンスを得ることは出来ず、しかも巻線13の巻数を多くしようとすると、巻線13の径を細くしなければならず、自動巻線機等で巻線13を基体7際に巻線13の切れなどが発生する。なお、P3が1.6mm以上であれば、更に上記不具合が発生する確率が低くなる。また、P3が2.0mm以上であると、素子自体が大きくなり過ぎて、実装面積が広くなってしまい、回路基盤等の小型化が行えず、ひいては装置の小型化を行うことは出来ない。
【0041】
【発明の効果】
本発明は、基体の両端に端子部を備え、端子部間に巻線を巻回して得られるインダクタンス素子であって、巻線の巻回部と一対の端子部との間にそれぞれ隙間を設け、その一つの隙間をF、素子の全長をP3、K=F÷P3としたときに、0.1<K<0.35とするか、巻回部の巻線と巻線との間の隙間を10μm〜60μmとした事によって、Q値の劣化を防止し、損失の小さな素子を得ることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態におけるインダクタンス素子を示す斜視図
【図2】本発明の一実施の形態におけるインダクタンス素子の基体のみを示した斜視図
【図3】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図4】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図5】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図6】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図7】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図8】本発明の一実施の形態におけるインダクタンス素子を示す部分拡大図
【図9】本発明の一実施の形態におけるインダクタンス素子を示す部分拡大図
【図10】本発明の一実施の形態におけるインダクタンス素子の周波数とQ値の関係を示すグラフ
【図11】本発明の一実施の形態におけるインダクタンス素子を示す部分拡大図
【図12】本発明の一実施の形態におけるインダクタンス素子の周波数とQ値の関係を示すグラフ
【図13】従来のインダクタンス素子を示す斜視図
【符号の説明】
7 基体
8 巻部
9,10 鍔部
13 巻線
14,15 端子部
100 下地膜
101 導電膜
102 耐食層
103 接合表層
13a 幅広部
200 溝
【発明の属する技術分野】
本発明は、移動体通信器,電源および他の電子機器に用いられるインダクタンス素子に関するものである。
【0002】
【従来の技術】
図13は従来のインダクタンス素子を示す斜視図である(実開昭61−144616号公報)。図13において、1は基体で、基体1は両端部に鍔部2,3がそれぞれ設けられており、鍔部2と鍔部3の間には巻部4が形成されている。また、鍔部2,3にはそれぞれ溝部5が設けられている。6は基体1に巻回された巻線で、巻線6の端部はそれぞれ溝部5に保持されている。この様な構成によって、回路基盤等にインダクタンス素子を実装する場合に方向性が存在せず、実装性が向上し、回路基盤の生産性が向上する。また、巻線が接合部分となる鍔部よりはみ出さないので、実装性を向上させることができる。
【0003】
他の従来の技術としては、例えば特開平8−124748号公報,特開平8−124749号公報,特開平8−213248号公報および実開平3−1510号公報,特開平9−306744号公報等が存在する。
【0004】
【発明が解決しようとする課題】
しかしながら以上のような構成では、思うようにインダクタンス素子のQ値ををあげることができず、損失が大きくなるという問題点があった。
【0005】
本発明は、上記従来の課題を解決するもので、Q値を向上させ、素子の損失を抑える巻線型のインダクタンス素子を提供することを目的とする。
【0006】
【課題を解決するための手段】
基体の両端に端子部を備え、端子部間に巻線を巻回して得られるインダクタンス素子であって、巻線の巻回部と一対の端子部との間にそれぞれ隙間を設け、その一つの隙間をF、素子の全長をP3、K=F÷P3としたときに、0.1<K<0.35とした。
【0007】
さらに、巻回部の巻線と巻線との間の隙間を10μm〜60μmとした。
【0008】
【発明の実施の形態】
請求項1に記載の発明は、一対の断面略正方形状の鍔部の間に前記一対の鍔部より段落ちし、しかも一対の鍔部よりも径の小さな巻部を設け非磁性体からなる基体と、両端部以外が保護材でほぼ覆われた前記基体上の面取りかテーパー加工が施された巻部に巻回された巻線と、前記巻線と接続され、前記一対の鍔部にそれぞれ設けられた一対の端子部とを備えたインダクタンス素子であって、各鍔部の4つの側面と一つの端面に端子部が設けられており、しかも巻線は基体の巻部に巻回される巻回部と、前記一対の鍔部に接続される引出部によって構成され、前記巻回部と一対の端子部との間にそれぞれ隙間を設け、その一つの隙間をF、素子の全長をP3、K=F÷P3としたときに、0.1<K<0.35とし、前記巻線における端子部との接合部は他の部分よりも幅広であって前記幅広部の最大幅Vは前記巻線の径の1.5倍以上であり、前記端子部は、基体上に設けられた端子電極と、前記端子電極の上に設けられた接合層とを有しており、前記端子電極と前記接合層の間に前記巻線の端部を設け、端子電極の厚さをT、巻線の径をtとし、T÷t=Pとした場合に、0.3<P<5.0とし、しかも前記端子電極は前記基体上に直接形成される下地層と前記下地層の上に形成された導電膜を有する事によって、Q値を向上させることができ、損失を小さくすることができ、基体を非磁性材料のみで構成したことで高周波に対応し、しかも巻線を巻易くし、巻線の両端部以外を保護材でほぼ覆ったことで耐候性を向上させることができ、十分に巻線を端子電極にめり込ませることで十分な接合強度を得ることができ、しかも取付に方向性が存在しない素子を得ることができ、巻線の被膜への傷やショート等を防止することができ、短時間でしかも厚い膜厚の端子電極を形成することができる。
【0009】
請求項2に記載の発明は、請求項1において、巻回部の巻線と巻線の間隔を10μm〜60μmとした事によって、Q値を向上させることができ、損失を小さくすることができる。
【0012】
請求項3に記載の発明は、請求項1において、下地膜を焼き付けで形成し、導電膜をメッキ法にて形成した事によって、電解メッキを行いにくいセラミックで構成された基体の上に容易に下地膜を形成でき、短時間でしかも厚い膜厚の端子電極を形成することができる。
【0013】
以下、本発明におけるの実施の形態について説明する。
図1は本発明の一実施の形態におけるインダクタンス素子を示す斜視図である。
【0014】
図1において、7は基体で、基体7はアルミナ等の非磁性材料やフェライト(具体的にはMn系フェライト)等の磁性材料などが用いられる。基体7の構成材料としてアルミナ等の非磁性材料を用いる場合には、対応周波数が100MHz以上が好ましく、特に非磁性材料として前述のアルミナ若しくはアルミナを含む材料を用いると、特性面およびコスト面等で非常に有利になる。また、基体7の構成材料としてフェライト等の磁性材料を用いる場合には、対応周波数が100MHz以下が好ましく、磁性材料として、フェライトを用いると特性面,加工性の面およびコスト面で有利になる。
【0015】
図2は本発明の一実施の形態におけるインダクタンス素子の基体7のみを示した斜視図である。図2に示す様に、基体7は後述する巻線を巻回する巻部8と巻部8の両端にそれぞれ設けられた鍔部9,10より構成されている。巻部8および鍔部9,10の断面形状は略正方形状の直方体である。また、巻部8は鍔部9,10より段落ちしており、巻部8の径は鍔部9,10の径よりも小さくなっている。巻部8は後述する巻線が巻回されるので、巻線の被膜等に傷が入り、ショート等を防止する等の目的で角部8aに面取りやテーパー加工などを施した方が好ましい。
【0016】
また、例えば鍔部10と巻部8の境界にはテーパー部11を設けることによって、巻線を巻きやすくしたり、巻線の被覆に傷が入ったりすることを防止することができる。同様に鍔部9と巻部8の境界部にもテーパー部12を設けた。
【0017】
13は基体7に巻回された巻線で、巻線13は巻部8上に巻かれており、巻線13は、隙間を設けて巻かれるか、密着して巻かれている。巻線13を隙間を設けて巻部8上に巻回する事で、Q値の劣化などを防止し、巻線13を密着して巻くことで、巻数を増やしインダクタンスを高くすることができる。
【0018】
14,15は鍔部9,10にそれぞれ設けられた端子部で、端子部14,15は端子電極と接合層から構成されている。
【0019】
図3に示す様に、端子電極は、基体7の上に導電材料で構成された下地膜100と、下地膜100の上に形成され導電材料にて構成された導電膜101とを含む構成となっている。この場合、特に下地膜100を基体7上に無電解メッキにて形成するかもしくは導電ペーストを基体7の上に塗布し、焼き付けで形成する事によって、電解メッキを行いにくいセラミック(アルミナやフェライト等)で構成された基体7上に容易に下地膜100を形成することができ、その下地膜100の上に電解メッキによって、導電膜101を形成することによって、短時間でしかも厚い膜厚の端子電極を形成することができる。
【0020】
なお、本実施の形態では、端子電極を2層(下地膜100と導電膜101)で構成したが、1層でも3層以上でもよい。例えば、端子電極の厚さが薄くても良い場合には、端子電極を1層で構成すると、膜構造が簡単になり、生産性が向上し、また、端子電極自体に耐候性を持たせたい場合や、基体7の保護を行う場合、或いは端子電極と基体7との密着強度を向上させる場合には、3層以上の多層膜にすることが好ましい。
【0021】
下地膜100及び導電膜101の構成材料としては、銅,銀,金等の導電性金属材料や銅合金、銀合金,金合金などの導電性合金材料及びそれら導電性材料に他の元素を添加したものなどが用いられる。特に、下地膜100に銀或いは銀合金を焼き付けで形成し、下地膜100の上に銅或いは銅合金を電解メッキにて導電膜101を形成することが、生産性やコストの面で非常に有利であり、しかも基体7と端子電極との接合強度を大きくすることができる。
【0022】
端子電極の上に接合層を形成するが、この接合層は、配線パターン等に素子と電気的な接合を行うための半田等が付着している等の場合には、不要となるが、一般的には、回路基板との接合強度を増すために、接合層を設けることが好ましい。
【0023】
接合層は耐食層102と接合表層103から構成されており、少なくとも接合層としては接合表層は必要になり、耐食層102は時と場合によって必要に応じて設ける。耐食層102としてはNi,Ti,パラジウム等の耐食性のある金属かもしくはそれらの合金をメッキ法等によって形成する。この耐食層102を設けることによって、端子電極の耐食性を飛躍的に向上させることができる。耐食層102上には、半田等の導電性接合材で構成され、メッキ法等などで形成された接合表層103が設けられている。
【0024】
16は巻線13の端部を除いてほぼ全てを覆うように設けられた保護材で、保護材16はエポキシ樹脂等の耐候性を有する材料で構成されている。保護材16の構成材料としては他にレジストが用いることができ、レジストを用いる事によって容易に保護材の形成が可能になり生産性が向上する。また、保護材16としてカチオン系またはアニオン系樹脂によって構成された電着膜で作製することもでき、電着膜を用いる事によって、一度に大量の素子に保護材16を形成することが出きるので、非常に生産性を向上させることができる。この様に巻線13を覆うように保護材16を設ける事によって、実装機のノズルで素子を吸着し易くなり、しかもノズル等によって巻線13が変形したり、時には切れたりすることは、発生しない。なお、保護材16として絶縁材料を用いることによって巻線13間の確実な絶縁を行うことができる。また、保護材16として表面が滑らかな樹脂材料を用いることによって、更にノズルでの吸着特性を向上させることができ、実装ミスなどを抑制できる。この様に、従来では実装部品として不向きであった巻線タイプのインダクタンス素子において、保護材16を設ける構成とすることによって、飛躍的に実装性を向上させることができる。
【0025】
次にインダクタンス素子の製造方法について説明する。
まず、乾式プレスや押し出し成形などによって、基体7を作製する。このとき押し出し法等で基体7を作製する場合には切削加工等を用いて巻部8及び鍔部9,10を作製する。次に鍔部9の全面(本実施の形態では4つの側面9a及び一つの端面9b)に下地膜100を形成し、その後に下地膜100の上に電解メッキなどによって導電膜101を形成し、端子電極を形成する。この時、端子電極は鍔部9の全面に形成したが、側面9aにのみ端子電極を形成する構成や、端面9bのみに端子電極を形成する構成や、側面9aの一部にしかも環状に端子電極を形成する構成等Q値や実装性を考慮して様々な形態をとることができる、鍔部10についても同様に鍔部10の全面(本実施の形態では4つの側面10a及び一つの端面10b)に下地膜100を形成し、その後に下地膜100の上に電解メッキなどによって導電膜101を形成し、端子電極を形成する。
【0026】
次に、巻線13を巻部8に巻回する。この時、巻回数は、素子のインダクタンス等を考慮して決定される。また、Q値を向上させるために、巻線と巻線の間に隙間を設けて、Q値を向上させることも可能となる。更に、この時端子電極と巻線13は巻線13の端部を除いて所定の間隔を設ける事が好ましい。
【0027】
次に、巻線13の端部と端子電極を超音波溶接などによって、接合する。
図4に示す様に、端子電極の上に巻線13の端部を載置し、図示していないが巻線13に超音波溶接機のホーンを押し当て溶接を行い、図5(a)に示す様に巻線13を押し潰して導電膜101の中にめり込ませる。この時、巻線13の上面は、導電膜101の上面とほぼ同一平面か、導電膜101の上面よりもくぼませることが、実装性等の面で好ましい。なお、溶接の手段としては、他にレーザ溶接やスポット溶接などを用いることができる。
【0028】
確実にしかも容易に巻線13を端子電極(前述の様に本実施の形態では下地膜100と導電膜101の多層構造)に接合させる条件として、巻線13の直径t(図4)と端子電極の膜厚T(図4)の関係を以下の関係にすることを見いだした。T÷t=Pとした場合、0.3<P<5.0(より好ましくは0.9<P<2.0)とすることが好ましいことがわかった。Pが0.3より小さくなると、十分に巻線13を端子電極にめり込ませることができず、十分な強度を得ることができず、Pが5.0を超えても接合強度等は増大しない。例えば、巻線13の径を20〜60μmとした場合、端子電極の膜厚は6〜300μmと設定することが好ましい。
【0029】
又、巻線13を端子電極に超音波溶接などで接合した場合、図6に示す様に巻線13は押し潰されて幅広部13aが形成される事になるが、この幅広部の最大幅Vは巻線13の径tの1.5倍以上とする事が接合強度等の面で好ましく、1.5倍より小さい場合には、巻線13があまり端子電極にめり込むことはなく、接合強度が向上しない。
【0030】
また、図5(b)に示すように、巻線13を端子電極に固定しやすいように、端子電極にのみ溝200を設け、この溝200の中に巻線13を保持して超音波溶接を行うことで、接合部の位置精度を向上させる事ができるので、接合部のばらつきによる、実装性のばらつきなどを抑えることができる。この溝200は、先端の鋭利なパンチなどで作製される。また、本実施の形態では巻線13と端子電極の接合性をよくしたり基体7を傷つけないようにするために端子電極のみに溝200を設けたが、この溝200は基体7の機械的強度が大きい場合には、基体7まで達するように設けることができ、溝200の作製が容易になり、生産性が向上する。
【0031】
接合層を要しない場合には、ここで巻線に保護材16を巻線13の端子電極との接合部以外をほぼ覆うように設けて完成するが、接合層を必要とする場合には以下の工程が必要になる。
【0032】
まず、図7に示す様にNiやTi等の耐食性のある材料で耐食層102をメッキ法やスパッタリング法で形成し、その耐食層102の上に半田,鉛レス半田等の導電性接合材で構成された接合表層103がメッキ法等で形成される。本実施の形態の場合この耐食層102と接合表層103で接合層が形成されている。なお、接合層としては、耐食層102は使用環境等によって省略することができるので、少なくとも接合表層が必要になる。
【0033】
この接合層を端子電極の上に設けることで、巻線13は確実に端子電極との接合強度を増すことができる。この様に端子電極と接合電極で端子部14,15が形成され、素子が完成する。
【0034】
次に、端子部14,15と巻線13の関係について詳細に説明する。
Q値劣化の一つの要因として考えられるのは、端子部14,15と巻線13の隙間Fと考えられる。なお、図8に示す様に、巻線13は、巻部8に巻回された巻回部13bと、引出部13cによって構成されており、隙間Fとはこの巻回部13bと端子部14間の距離である。なお、図9に示す様な場合には、巻回部13bとは巻角が同じものであり、巻角が異なる部分を引出部13cとする。本実施の形態では、この隙間Fを素子の全長P3(図1に示す)を基準にして規定したものであり、このF÷P3=Kとした場合、0.1<K<0.35となるように隙間Fの距離を決めることによって、Q値を向上させることができる。Kが0.1以下であると、Q値の低下していまい、Kが0.35以上であると、巻線の巻回部13bが短くなり、Q値以外の特性が劣化する。なお、図8,9には、端子部14と巻回部13bとの隙間Fが存在することしか記載していないが、この隙間Fは端子部14と端子部15の双方に設けられており、素子1つにおける隙間Fの合計は2×Fとなる。
【0035】
図10は周波数とQ値の関係を示したグラフであり、図10において、Q1は隙間Fが0μm(端子部と巻回部が接触)したものであり、Q2は隙間F=300μmとした場合である。この時素子の全長P3は1.6mmとした。従ってQ2ではK=0.19となる。図10からわかるように、隙間Fを設ける場合とそうでない場合には非常にQ値に違いがあることがわかる。
【0036】
更に、図11に示す巻線13の巻回部13bの巻線と巻線の間隔Wは、10〜60μm(好ましくは20〜40μm)とする事が好ましい。この範囲に間隔Wを規定することでもQ値を大幅に向上させることができる。
【0037】
図12は本発明の一実施の形態におけるインダクタンス素子の周波数とQ値の関係を示したグラフであり、図12において、Q1は間隔Wを30μmとした場合、Q2は間隔Wを10μmとした場合、Q3は間隔Wを0μm(密着巻)とした場合であり、間隔Wが10μm以上であれば十分なQ値を得ることができる事がわかる。なお、間隔Wが60μmを超えると、さほどQ値の向上がみられない。
【0038】
なお、本実施の形態では、鍔部9,10及び巻部8の断面形状を略正方形となるように構成したが、正五角形,正六角形などの略正多角形状になるように構成しても良いし、略円形状となるようにしても良い。すなわち、素子を回路基板上に実装したときに方向性のない断面形状であればよい。
【0039】
なお、今まで説明してきた素子のサイズ(図1に示す高さP1,幅P2,長さP3)は、以下の範囲にすることが好ましい。
【0040】
0.5mm<P1<1.2mm(好ましくは0.8mm<P1<1.2mm)
0.5mm<P2<1.2mm(好ましくは0.8mm<P2<1.2mm)
1.0mm<P3<2.0mm(好ましくは1.6mm<P3<2.0mm)
P1及びP2が0.5mm以下であれば、基体7の機械的強度が弱くなり、巻線する際に素子折れなどが発生することがあるとともに、巻線13の巻径が小さくなってしまい所定の特性が得られなく、更には、巻線13が急激に曲げられることになるので、巻線13の破損が発生しやすく、しかも皮膜13aの剥がれ等が起こりやすくなる。なお、P1,P2が0.8mm以上であれば、上記不具合は更に発生する確率が低くなる。また、P1,P2が1.2mm以上であると、素子自体が大きくなり過ぎて、実装面積が広くなってしまい、回路基盤等の小型化が行えず、ひいては装置の小型化を行うことは出来ない。また、P3が1.0mm以下であると、巻線13の巻数が制限されることになり、所定のインダクタンスを得ることは出来ず、しかも巻線13の巻数を多くしようとすると、巻線13の径を細くしなければならず、自動巻線機等で巻線13を基体7際に巻線13の切れなどが発生する。なお、P3が1.6mm以上であれば、更に上記不具合が発生する確率が低くなる。また、P3が2.0mm以上であると、素子自体が大きくなり過ぎて、実装面積が広くなってしまい、回路基盤等の小型化が行えず、ひいては装置の小型化を行うことは出来ない。
【0041】
【発明の効果】
本発明は、基体の両端に端子部を備え、端子部間に巻線を巻回して得られるインダクタンス素子であって、巻線の巻回部と一対の端子部との間にそれぞれ隙間を設け、その一つの隙間をF、素子の全長をP3、K=F÷P3としたときに、0.1<K<0.35とするか、巻回部の巻線と巻線との間の隙間を10μm〜60μmとした事によって、Q値の劣化を防止し、損失の小さな素子を得ることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態におけるインダクタンス素子を示す斜視図
【図2】本発明の一実施の形態におけるインダクタンス素子の基体のみを示した斜視図
【図3】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図4】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図5】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図6】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図7】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図8】本発明の一実施の形態におけるインダクタンス素子を示す部分拡大図
【図9】本発明の一実施の形態におけるインダクタンス素子を示す部分拡大図
【図10】本発明の一実施の形態におけるインダクタンス素子の周波数とQ値の関係を示すグラフ
【図11】本発明の一実施の形態におけるインダクタンス素子を示す部分拡大図
【図12】本発明の一実施の形態におけるインダクタンス素子の周波数とQ値の関係を示すグラフ
【図13】従来のインダクタンス素子を示す斜視図
【符号の説明】
7 基体
8 巻部
9,10 鍔部
13 巻線
14,15 端子部
100 下地膜
101 導電膜
102 耐食層
103 接合表層
13a 幅広部
200 溝
Claims (3)
- 一対の断面略正方形状の鍔部の間に前記一対の鍔部より段落ちし、しかも一対の鍔部よりも径の小さな巻部を設け非磁性体からなる基体と、巻線の両端部以外が保護材でほぼ覆われた前記基体上の面取りかテーパー加工が施された巻部に巻回された巻線と、前記巻線と接続され、前記一対の鍔部にそれぞれ設けられた一対の端子部とを備えたインダクタンス素子であって、各鍔部の4つの側面と一つの端面に端子部が設けられており、しかも巻線は基体の巻部に巻回される巻回部と、前記一対の鍔部に接続される引出部によって構成され、前記巻回部と一対の端子部との間にそれぞれ隙間を設け、その一つの隙間をF、素子の全長をP3、K=F÷P3としたときに、0.1<K<0.35とし、前記巻線における端子部との接合部は他の部分よりも幅広であって前記幅広部の最大幅Vは前記巻線の径の1.5倍以上であり、前記端子部は、基体上に設けられた端子電極と、前記端子電極の上に設けられた接合層とを有しており、前記端子電極と前記接合層の間に前記巻線の端部を設け、端子電極の厚さをT、巻線の径をtとし、T÷t=Pとした場合に、0.3<P<5.0とし、しかも前記端子電極は前記基体上に直接形成される下地層と前記下地層の上に形成された導電膜を有する事を特徴とするインダクタンス素子。
- 巻回部の巻線と巻線の間隔を10μm〜60μmとした事を特徴とする請求項1記載のインダクタンス素子。
- 前記下地膜を焼き付けで形成し、導電膜をメッキ法にて形成した事を特徴とする請求項1記載のインダクタンス素子。
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